JP6937331B2 - デジタルアナログ変換回路及びデータドライバ - Google Patents
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Description
Ib_j=(Aj・β/2)・(Vexp−VTH)2 ・・・(6)
β:トランジスタが基準サイズ比1のときの利得係数
VTH:トランジスタの閾値電圧
差動段回路29_1〜29_xの共通接続された出力端は、カレントミラー回路28の入力(ノードn22)及び出力(ノードn21)に接続され、差動段回路29_1〜29_xの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路29_1〜29_xの出力電流について、以下の数式(7)が成立する。
数式(5)、数式(6)において、jを1〜xの範囲で展開して、数式(7)に代入する。ここで、閾値電圧VTHの一次項に関しては、両辺が等しいとすると、下記の数式(8)及び数式(9)が導かれる。
Vexp=(A1・V1+…+Ax・Vx)/(A1+…+Ax) ・・・(9)
従って、増幅回路は、数式(9)で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和(A1・V1+…+Ax・Vx)を、重みづけ比の総和(A1+…+Ax)で割った値、すなわち信号電圧V1〜Vxの加重平均に相当する電圧Vexpを、出力電圧Voutとして出力する。なお、図1Aは、Nチャネル型トランジスタの差動対を含む差動段回路とPチャネル型トランジスタのカレントミラー回路の構成を示すが、Pチャネル型トランジスタの差動対を含む差動段回路とNチャネル型トランジスタのカレントミラー回路の構成、あるいはNチャネル型及びPチャネル型の両導電型トランジスタの差動対を含む差動段回路とカレントミラー回路の構成を採用しても良い。いずれも数式(9)が成り立つ。
なお、各増幅回路の非反転入力端子数xが多いほど増幅回路の出力電圧変化の遅延は増加する。
Vout=[V(T1)+V(T2)+2×V(T3)+4×V(T4)]/8 とする仕様の拡張も可能である。その場合の仕様は、範囲Aでは、各階調レベルごとに参照電圧が設けられ、増幅回路20の4個の入力端子に同一参照電圧が供給される。範囲Bでは、8レベル置きに参照電圧が設けられ、ビットコードに応じて異なる2つの参照電圧が増幅回路20の4個の入力端子に振り分けられて供給される。
第2サブデコーダ42は、第1サブデコーダ41で選択された2つの異なる参照電圧VC及びVDを入力し、制御信号CTLとデジタルデータ信号(J1)中の最下位ビットであるビットD0に基づき、増幅回路20の端子T1及びT2へ供給する選択電圧を制御する。なお、CTL、D0の相補信号XCTL、XD0は記載を省略する。また、増幅回路20の2つの端子T1、T2の重み付け比は1:1に設定されているものとする。
図15に示すように、第1サブデコーダ41は、Nchトランジスタ型のスイッチSW11〜SW22と、出力端子としての端子TC及びTDと、を有する。
20 増幅回路
30 第1デコーダ
40 第2デコーダ
80 DA変換部
103 データドライバ
DC1〜DCn 変換回路
Claims (12)
- 互いに異なる電圧値を有する複数の参照電圧を、階調レベルと表示デバイスへの印加電圧との関係を表すガンマ特性曲線に応じて生成し、前記複数の参照電圧から、前記階調レベルに対する前記印加電圧の変化が線形な第1の範囲に対応する第1の参照電圧群、及び、前記階調レベルに対する前記印加電圧の変化が非線形な第2の範囲に対応する第2の参照電圧群を出力する参照電圧生成回路と、
前記第1の範囲に対応する第1のビット群及び前記第2の範囲に対応する第2のビット群からなるt(tは2以上の整数)ビットのデジタルデータ信号中の前記第1のビット群を受け、前記第1のビット群に基づき前記第1の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を第1及び第2の選択電圧として出力する第1のデコーダと、
デジタルデータ信号中の前記第2のビット群を受け、前記第2のビット群に基づき前記第2の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を第3及び第4の選択電圧として出力する第2のデコーダと、
夫々が前記第1の選択電圧又は前記第2の選択電圧からなる複数の電圧、又は夫々が前記第3の選択電圧又は前記第4の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、を有し、
前記第1及び第2のデコーダは、前記デジタルデータ信号の1データ期間毎に前記1データ期間内の第1区間に亘り第1選択状態に設定し、前記1データ期間内の前記第1区間に続く第2区間に亘り第2選択状態に設定することを指示する制御信号を受け、
前記第1のデコーダは、前記第1選択状態に設定されたときには、前記第1のビット群に基づき前記第1の参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を前記第1及び第2の選択電圧として出力する一方、前記第2選択状態に設定されたときには、前記第1のビット群に基づき前記第1の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を前記第1及び第2の選択電圧として出力し、
前記第2のデコーダは、前記第1選択状態に設定されたときには、前記第2のビット群に基づき前記第2の参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を前記第3及び第4の選択電圧として出力する一方、前記第2選択状態に設定されたときには、前記第2のビット群に基づき前記第2の参照電圧群中から1つの参照電圧を選択し、これを前記第3及び第4の選択電圧として出力することを特徴とするデジタルアナログ変換回路。 - 前記増幅回路は、第1〜第N(Nは2以上の整数)の入力端子を有し、夫々が前記第1の選択電圧又は前記第2の選択電圧からなるN個の選択電圧、又は夫々が前記第3の選択電圧又は前記第4の選択電圧からなるN個の選択電圧を前記第1〜第Nの入力端子で受け、前記第1〜第Nの入力端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
前記第1のデコーダは、前記第1選択状態に設定されたときには、前記第1〜第Nの入力端子のうちのm個(mは1以上の正数)の入力端子に前記第1の選択電圧を供給すると共に、前記第1〜第Nの入力端子のうちの残りの(N−m)個の入力端子に前記第2の選択電圧を供給する一方、前記第2選択状態に設定されたときには、前記第1〜第Nの入力端子の各々に前記第1の選択電圧又は前記第2の選択電圧を供給し、
前記第2デコーダは、前記第1選択状態に設定されたときには、前記第1〜第Nの入力端子のうちのm個の入力端子に前記第3の選択電圧を供給すると共に、前記第1〜第Nの入力端子のうちの残りの(N−m)個の入力端子に前記第4の選択電圧を供給する一方、前記第2選択状態に設定されたときには、前記第1〜第Nの入力端子の各々に前記第3の選択電圧又は前記第4の選択電圧を供給することを特徴とする請求項1に記載のデジタルアナログ変換回路。 - 前記第2のビット群は更に第1及び第2のサブビット群に分けられ、
前記第2のデコーダは、
前記第1のサブビット群に基づき、前記第2の参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を2つの選択電圧として出力する第1のサブデコーダと、
前記第2のサブビット群に基づき、前記第1のサブデコーダから出力された前記2つの選択電圧のうちの一方又は双方を前記第3及び第4の選択電圧とし、夫々を選択的に前記増幅回路の前記第1〜第Nの入力端子の各々に供給する第2のサブデコーダと、を有することを特徴とする請求項2に記載のデジタルアナログ変換回路。 - 前記第2のビット群は、前記第1のサブビット群、前記第2のサブビット群、及び第3のサブビット群に分けられ、
前記第2のデコーダは、
前記第2のサブデコーダの出力と前記第1〜Nの入力端子との間に設けられ、前記第3のサブビット群に基づき、前記第2のサブデコーダの出力と前記第1〜第Nの入力端子との間の接続を遮断するフィルタ回路を含むことを特徴とする請求項3に記載のデジタルアナログ変換回路。 - 前記増幅回路の前記第1〜第Nの入力端子のうちの前記m個の入力端子に設定される重み付けの合計と、前記(N−m)個の入力端子に設定される重み付けの合計との比は1:1であることを特徴とする請求項2に記載のデジタルアナログ変換回路。
- 前記第1デコーダ及び前記第2デコーダが前記第1選択状態に設定されているときは、前記増幅回路は、前記第1デコーダ又は前記第2デコーダから出力された2つの前記選択電圧の合計の1/2の電圧を前記出力電圧として出力することを特徴とする請求項2〜4のいずれか1に記載のデジタルアナログ変換回路。
- 前記増幅回路は、同一導電型の複数の差動対を含む差動段回路と、前記複数の差動対の出力端に共通接続されたカレントミラー回路と、前記出力電圧を出力端子を介して出力する増幅段回路と、を含み、
前記複数の差動対の各々の一方の入力端が前記増幅回路の前記入力端子を構成し、前記複数の差動対の各々の他方の入力端が前記出力端子に帰還接続され、
前記増幅段回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受け、当該電圧に対応した前記出力電圧を生成することを特徴とする請求項1〜6のいずれか1に記載のデジタルアナログ変換回路。 - 前記第1の範囲に対応した前記第1の参照電圧群に属する参照電圧の各々と、前記第2の範囲に対応した前記第2の参照電圧群に属する参照電圧の各々とは、それぞれの範囲の境界をなす参照電圧を除き重複しない、ことを特徴とする請求項1〜7のいずれか1に記載のデジタルアナログ変換回路。
- 前記第2のビット群に含まれる前記第1のサブビット群は前記tビット中の最上位ビットを含む上位ビット群であり、前記第2のビット群に含まれる前記第2のサブビット群は前記tビット中の最下位ビットを含む下位ビット群であることを特徴とする請求項3又は4に記載のデジタルアナログ変換回路。
- 前記第1のデコーダは、前記第1選択状態に設定されたときには、前記第1の参照電圧群中から、前記第1のビット群に基づく1の参照電圧と、この1の参照電圧よりも1段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第1及び第2の選択電圧として出力し、
前記第2のデコーダは、前記第1選択状態に設定されたときには、前記第2の参照電圧
群中から、前記第2のビット群に基づく1の参照電圧と、この1の参照電圧よりも1段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第3及び第4の選択電圧として出力することを特徴とする請求項1〜8のいずれか1に記載のデジタルアナログ変換回路。 - 輝度レベルをt(tは2以上の整数)ビットで表す映像データ信号を受け、前記映像データ信号を前記輝度レベルに対応した大きさの電圧値を有する駆動電圧に変換して表示デバイスに供給するデジタルアナログ変換部を含むデータドライバであって、
前記デジタルアナログ変換部は、
互いに異なる電圧値を有する複数の参照電圧を、階調レベルと表示デバイスへの印加電圧との関係を表すガンマ特性曲線に応じて生成し、前記複数の参照電圧から、前記階調レベルに対する前記印加電圧の変化が線形な第1の範囲に対応する第1の参照電圧群、及び、前記階調レベルに対する前記印加電圧の変化が非線形な第2の範囲に対応する第2の参照電圧群を出力する参照電圧生成回路と、
前記映像データ信号中の前記第1の範囲に対応する第1のビット群に基づき、前記第1の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を第1及び第2の選択電圧として出力する第1のデコーダと、
前記映像データ信号中の前記第1のビット群を除く前記第2の範囲に対応する第2のビット群に基づき、前記第2の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を第3及び第4の選択電圧として出力する第2のデコーダと、
夫々が前記第1の選択電圧又は前記第2の選択電圧からなる複数の電圧、又は夫々が前記第3の選択電圧又は前記第4の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を前記駆動電圧として出力する増幅回路と、を有し、
前記第1及び第2のデコーダは、前記デジタルデータ信号の1データ期間毎に前記1データ期間内の第1区間に亘り第1選択状態に設定し、前記1データ期間内の前記第1区間に続く第2区間に亘り第2選択状態に設定することを指示する制御信号を受け、
前記第1のデコーダは、前記第1選択状態に設定されたときには、前記第1のビット群に基づき前記第1の参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を前記第1及び第2の選択電圧として出力する一方、前記第2選択状態に設定されたときには、前記第1のビット群に基づき前記第1の参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を前記第1及び第2の選択電圧として出力し、
前記第2のデコーダは、前記第1選択状態に設定されたときには、前記第2のビット群に基づき前記第2の参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を前記第3及び第4の選択電圧として出力する一方、前記第2選択状態に設定されたときには、前記第2のビット群に基づき前記第2の参照電圧群中から1つの参照電圧を選択し、これを前記第3及び第4の選択電圧として出力することを特徴とするデータドライバ。 - 前記増幅回路は、第1〜第N(Nは2以上の整数)の入力端子を有し、夫々が前記第1の選択電圧又は前記第2の選択電圧からなるN個の選択電圧、又は夫々が前記第3の選択
電圧又は前記第4の選択電圧からなるN個の選択電圧を前記第1〜第Nの入力端子で受け、前記第1〜第Nの入力端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
前記第1のデコーダは、前記第1選択状態に設定されたときには、前記第1〜第Nの入力端子のうちのm個(mは1以上の正数)の入力端子に前記第1の選択電圧を供給すると共に、前記第1〜第Nの入力端子のうちの残りの(N−m)個の入力端子に前記第2の選択電圧を供給する一方、前記第2選択状態に設定されたときには、前記第1〜第Nの入力端子の各々に前記第1の選択電圧又は前記第2の選択電圧を供給し、
前記第2デコーダは、前記第1選択状態に設定されたときには、前記第1〜第Nの入力端子のうちのm個の入力端子に前記第3の選択電圧を供給すると共に、前記第1〜第Nの入力端子のうちの残りの(N−m)個の入力端子に前記第4の選択電圧を供給する一方、前記第2選択状態に設定されたときには、前記第1〜第Nの入力端子の各々に前記第3の選択電圧又は前記第4の選択電圧を供給することを特徴とする請求項11に記載のデータドライバ。
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