JP2005121544A - 半導体集積回路及びその検査方法 - Google Patents

Abstract

【課題】 信号入出力端子の数が少ないテスタを使用して検査することができ、検査時間が短く、専用のプローブカードを必要とせず、パッドの配置及び機能がプローブカードに拘束されず設計の自由度が高い半導体集積回路及びその検査方法を提供する。
【解決手段】 ＬＳＩ１において、組合せ回路２ａ乃至２ｃに信号を入出力する入出力バッファとして、入力用バッファ３ａ及び３ｂ、双方向バッファ４ａ乃至４ｃ、出力用バッファ５を設ける。また、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ乃至４ｃに接続されたパッド１０には、パッド１０に電源電位又は接地電位を印加するかフローティング状態とするかを切替えるスイッチ１１を設ける。そして、プルアップ／プルダウン制御テストバッファ１２から出力された制御信号が各バッファのスイッチ１１を切替えるようにする。
【選択図】 図１

Description

本発明は、半導体ウエハ上に形成された半導体集積回路及びそのウエハ検査方法に関する。

シリコンウエハ上に形成されたＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の半導体集積回路は、チップにダイシングされる前に、ウエハ状態のまま検査が行われる。このような検査は、ＬＳＩの各パッドに試験装置であるテスタの信号入出力端子と接続されるピンを立てて、テスタがこのピンを介してＬＳＩに信号を入出力することにより行われる。

しかし近時、ＬＳＩのパッド数は例えば５００乃至１０００又はそれ以上と極めて多くなっている。これに対して、端子数が多いテスタは極めて高価であることから、自ずとテスタの端子数にはコストとの関係から限界がある。つまり、ＬＳＩの全てのパッドをテスタの端子と接続して検査しようとすると、検査コストが極めて高くなってしまい、実現不可能になってきている。

そこで、端子数が少ないテスタを使用してＬＳＩの検査を行う方法が開発されている。図７は従来のＬＳＩの検査方法を示すブロック図である。図７に示すように、ＬＳＩ１０１には複数の入出力バッファ１０２が設けられており、この入出力バッファ１０２には夫々パッド１０３が接続されている。従来、このＬＳＩ１０１を検査する際には、テスタ１０４とＬＳＩ１０１との間の検査信号のやりとりにプローブカード１０６を用いている。テスタ１０４のピン１０５をプローブカード１０６のテスタ側端子１０７に接続し、プローブカード１０６のＬＳＩ側端子１０８であるピンをＬＳＩ１０１のパッド１０３に立てることで接続して、ＬＳＩ１０１に対してテスタ１０４からテストパタンを入力することにより行う。プローブカード１０６においては、テスタ１０４に接続されるテスタ側端子１０７の数が、ＬＳＩ１０１に接続されるＬＳＩ側端子１０８の数よりも少なくなっており、１のテスタ側端子１０７が複数のＬＳＩ側端子１０８に接続されている。

しかしながら、この従来の検査方法には以下に示すような問題点がある。この検査方法においては、テスタ１０４がＬＳＩ１０１に信号を入力するときは、同一のテスタ側端子１０７に接続された複数のＬＳＩ側端子１０８に対して、同じ信号を同時に入力する。また、ＬＳＩ１０１からの出力を取り出すときは、同一のテスタ側端子１０７に接続された前記複数のＬＳＩ側端子１０８のうち１本を双方向に導通状態とし、残りをハイインピーダンス状態とする必要がある。そして、このような操作はＬＳＩ側において行う必要があるため、ＬＳＩに予めこのような操作を行うための回路を設けておく必要がある。このため、ＬＳＩのコストが増加する。

また、ＬＳＩによってパッドの配置及び入力出力の機能が異なるため、ＬＳＩの種類毎に専用のプローブカードを作製する必要があり、ＬＳＩの検査コストが増加する。一方、プローブカードを汎用化しようとすると、ＬＳＩにおけるパッドの配置及び機能がプローブカードに拘束されてしまい、ＬＳＩの設計の自由度が減少する。

この問題を解決するために、ＬＳＩにテストパタンを順次、即ちシリアルに入力して検査を行う方法が開示されている（例えば、特許文献１参照。）。また、プローブカードにスキャンパスを構成するように縦続接続したフリップフロップを備えたテスト回路を形成し、テスタがこのテスト回路にシリアルにテストパタンを入力し、その後、このテスト回路がＬＳＩの複数のパッドにパラレルにテストパタンを入力する技術が開示されている（例えば、特許文献２参照。）。特許文献１及び２に記載の技術によれば、テスタがテストパタンをプローブカード上のスキャンフリップフロップにシリアルに入力することができるため、テスタの信号入出力端子の数を低減することができる。

特開昭５８−１１８１２３号公報 特開平０７−０８４００９号公報

しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献１及び２に記載の技術においては、ＬＳＩに対してテストパタンを全てシリアルデータとして入力するため、検査時間が増大する。また、特許文献２に記載の技術においては、プローブカードに特別なテスト回路を形成する必要があり、検査コストが増大する。更に、このテスト回路自体に不具合が発生する可能性があるため、検査の信頼性が低いものになる。更にまた、プローブカードに汎用性がなく、ＬＳＩの種類毎にプローブカードを用意する必要があるため、検査コストが増大する。

本発明はかかる問題点に鑑みてなされたものであって、信号入出力端子の数が少ないテスタを使用して検査することができ、検査時間が短く、専用のプローブカードを必要とせず、パッドの配置及び機能がプローブカードに拘束されず設計の自由度が高い半導体集積回路及びその検査方法を提供することを目的とする。

本発明に係る半導体集積回路は、内部回路と、前記内部回路に信号を入力する入力バッファと、前記内部回路の検査時に前記入力バッファのパッドに基準電位を印加する基準電位印加回路と、を有することを特徴とする。

本発明においては、内部回路を検査する際に、基準電位印加回路により入力バッファのパッドに基準電位が印加されるため、このパッドにはテスタの信号入出力端子を立てる必要がない。このため、信号入出力端子の数が少ないテスタを使用して、検査を行うことができる。また、検査信号を複数個の入力バッファを介してパラレルに入力することができるため、検査時間が短い。更に、半導体集積回路に内蔵された基準電位印加回路によりパッドに基準電位を印加するため、専用のプローブカードを必要とせず、また、パッドの配置及び機能がプローブカードに拘束されることがなく、設計自由度が高い。なお、入力バッファは、内部回路に対して信号を入力する入力専用のバッファの他に、内部回路に対して信号の入力及び出力の双方を行う入出力バッファも含む。

また、前記基準電位には第１の電位及びこの第１の電位よりも低い第２の電位の２水準があり、前記基準電位印加回路は前記入力バッファのパッドに前記第１及び第２の電位のうち少なくとも一方の電位を印加するものであってもよい。このとき、前記基準電位印加回路は、前記パッドに前記第１の電位を印加するか前記パッドをフローティング状態とするかを切替える第１のスイッチと前記パッドに前記第２の電位を印加するか前記パッドをフローティング状態とするかを切替える第２のスイッチのうち少なくとも一方のスイッチと、外部から前記少なくとも一方のスイッチを制御する制御信号が入力されこの制御信号を前記少なくとも一方のスイッチに対して出力する制御バッファと、を有していてもよい。

更に、前記集積回路は、前記内部回路との間で信号を少なくとも入力又は出力すると共にスキャンパスチェインとして相互に直列に接続された複数個のスキャンパスレジスタと、外部から入力されたシリアルデータを前記スキャンパスチェインに入力するスキャンパス入力用バッファと、前記スキャンパスチェインから出力されたシリアルデータを外部に出力するスキャンパス出力用バッファと、を有することが好ましい。これにより、テストデータをシリアルデータとして内部回路に入力できると共に、内部回路から出力されたデータをシリアルデータとして、スキャンパスレジスタからなる列を介して取り出すことができる。このように、テストパタンをパラレルデータとして入力すると共に、シリアルデータとしても入力することにより、テストパタンの数を増やすことができる。

更にまた、前記集積回路は、夫々が前記各入出力バッファ内に設けられ前記内部回路との間で信号を少なくとも入力又は出力すると共にバウンダリスキャンチェインとして相互に直列に接続された複数個のバウンダリスキャンレジスタと、外部から入力されたシリアルデータを前記バウンダリスキャンチェインに対して入力するバウンダリスキャン入力用バッファと、前記バウンダリスキャンチェインから出力されたシリアルデータを外部に出力するバウンダリスキャン出力用バッファと、を有することが好ましい。これにより、内部回路から出力されたデータをシリアルデータとして、バウンダリスキャンレジスタからなる列を介して取り出すことができる。

本発明に係る半導体集積回路の検査方法は、内部回路及び前記内部回路に信号を入力する入力バッファを備えた半導体集積回路の検査方法において、前記半導体集積回路内に設けられた基準電位印加回路が前記入力バッファのパッドに基準電位を印加する工程を有することを特徴とする。

本発明によれば、半導体集積回路に基準電位印加回路を設け、内部回路の検査時に少なくとも１の入力バッファのパッドに基準電位を印加することで、テストパタンの信号の一部を代用するため、検査に際して信号入出力端子の数が少ないテスタを使用することができる。また、テストパタンをこの代用の信号と共に内部回路へパラレルに入力できるため検査時間が短く、専用のプローブカードを必要とせず、設計の自由度を高めることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本実施形態に係る半導体集積回路を示すブロック図であり、図２は図１に示す半導体集積回路における双方向バッファを示すブロック図であり、図３は図２に示す双方向バッファにおけるバウンダリスキャンレジスタを示すブロック図であり、図４（ａ）及び（ｂ）は図１に示す半導体集積回路におけるプルアップ／プルダウン制御テストバッファ及びスイッチを示す回路図であり、（ａ）は電源電位及び接地電位の双方が印加されるバッファを示し、（ｂ）は電源電位又は接地電位のいずれか一方が印加されるバッファを示す。

図１に示すように、本実施形態に係るＬＳＩ１においては、シリコン基板（図示せず）上に、内部回路として組合せ回路２ａ乃至２ｃが設けられている。また、組合せ回路２ａ乃至２ｃに信号を入出力する入出力バッファ（Ｉ／Ｏバッファ）として、入力用バッファ３ａ及び３ｂ、双方向バッファ４ａ乃至４ｃ、出力用バッファ５が設けられている。なお、これ以外にも内部回路に接続された入出力バッファが設けられているが、図１においては図示を省略されている。入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａは組合せ回路２ａに接続されており、双方向バッファ４ｂ及び４ｃ並びに出力用バッファ５は組合せ回路２ｃに接続されている。そして、入力用バッファ３ａ及び３ｂは組合せ回路２ａに対して信号を入力するものであり、双方向バッファ４ａは組合せ回路２ａに対して信号を入力すると共に組合せ回路２ａから信号を出力するものであり、双方向バッファ４ｂ及び４ｃは組合せ回路２ｃに対して信号を入力すると共に組合せ回路２ｃから信号を出力するものであり、出力用バッファ５は組合せ回路２ｃから信号を出力するものである。なお、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ、４ｂ及び４ｃを総称して入力バッファという。

更に、ＬＳＩ１には、スキャンパス入力用バッファ６ａ及びスキャンパス出力用バッファ６ｂが設けられており、スキャンパス入力用バッファ６ａとスキャンパス出力用バッファ６ｂとの間には、例えば６個のスキャンパスレジスタ７ａ乃至７ｆがこの順に直列に接続されており、スキャンパスチェインを形成している。スキャンパスレジスタ７ａ乃至７ｃは組合せ回路２ａ及び２ｂに接続されており、スキャンパスレジスタ７ｄ乃至７ｆは組合せ回路２ｂ及び２ｃに接続されている。スキャンパスチェインは、スキャンパス入力用バッファ６ａを介して外部から入力されたシリアルデータをスキャンパスレジスタ７ａ乃至７ｆに順次ラッチさせ、これらのデータを組合せ回路２ａ乃至２ｃに対して入出力し、スキャンパス出力用バッファ６ｂを介して外部に出力するものである。

更にまた、入力用バッファ３ａ及び３ｂ、双方向バッファ４ａ乃至４ｃ、出力用バッファ５、並びにスキャンパス入力用バッファ６ａ及びスキャンパス出力用バッファ６ｂには、夫々バウンダリスキャンレジスタ８が設けられている。更にまた、ＬＳＩ１にはバウンダリスキャン入力バッファ９ａ及びバウンダリスキャン出力バッファ９ｂが設けられており、これらの間には、前述の８個のバウンダリスキャンレジスタ８が直列に接続されており、バウンダリスキャンチェインを形成している。バウンダリスキャンチェインは、バウンダリスキャン入力バッファ９ａを介して外部から入力されたシリアルデータ（ＢＳＣＡＮシフト入力信号）をバウンダリスキャンレジスタ８に順次ラッチさせると共に、組合せ回路２ａ及び２ｃから出力されたデータを記憶し、シリアルデータ（ＢＳＣＡＮシフト出力信号）としてバウンダリスキャン出力バッファ９ｂを介して外部に出力するものである。

更にまた、各入出力バッファには外部に対して信号を入出力するパッド１０が接続されている。そして、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ乃至４ｃに接続されたパッド１０には、電源電位又は接地電位を印加するかフローティング状態とするかを切替えるスイッチ１１が設けられている。そして、ＬＳＩ１には、プルアップ／プルダウン制御テストバッファ１２が設けられており、プルアップ／プルダウン制御テストバッファ１２から出力された制御信号が各バッファのスイッチ１１を切替えるようになっている。なお、入力用バッファ３ａ及び３ｂ、双方向バッファ４ａ乃至４ｃ並びに出力バッファ５以外の入出力バッファ（図示せず）には、スイッチ１１は設けられていない。

更にまた、ＬＳＩ１には、ＬＳＩ１の入出力モードを切替えるための入出力モード制御テスト信号を出力するモード制御テストバッファ（図示せず）が設けられている。

次に、各入出力バッファの構成について説明する。バッファの一例として双方向バッファ４ｂについて説明する。図２に示すように、双方向バッファ４ｂにおいては、バウンダリスキャンレジスタ８が設けられている。バウンダリスキャンレジスタ８には、バウンダリスキャンチェインを介して、前段のバウンダリスキャンレジスタ８、即ち、双方向バッファ４ａのバウンダリスキャンレジスタ８からシリアルデータであるＢＳＣＡＮシフト入力信号が入力され、後段のバウンダリスキャンレジスタ８、即ち、双方向バッファ４ｃのバウンダリスキャンレジスタ８に対してＢＳＣＡＮシフト出力信号を出力するようになっている。また、バウンダリスキャンレジスタ８は、内部回路である組合せ回路２ｃから出力信号及び出力イネーブル信号が入力され、組合せ回路２ｃに対して入力信号を出力するようになっている。更に、バウンダリスキャンレジスタ８は、パッド１０から入力信号が入力されると共に、パッド１０に対して出力信号を出力し、また、出力イネーブル信号を出力できるようになっている。更にまた、バウンダリスキャンレジスタ８には、モード切替信号並びにデータラッチ信号１及び２が入力されるようになっている。

また、双方向バッファ４ｂにおいては、パッド１０とバウンダリスキャンレジスタ８との間にバッファ１３及び１４が接続されており、バッファ１３及び１４は配線１５を介してパッド１０に接続されている。これにより、パッド１０に入力された入力信号は、配線１５及びバッファ１３を介してバウンダリスキャンレジスタ８に入力されるようになっており、バウンダリスキャンレジスタ８から出力された出力信号は、バッファ１４及び配線１５を介してパッド１０に対して出力されるようになっている。

更に、双方向バッファ４ｂにはＡＮＤ回路１６が設けられており、ＡＮＤ回路１６にはバウンダリスキャンレジスタ８から出力された出力イネーブル信号及び外部から入力された入出力モード制御テスト信号が入力され、ＡＮＤ回路１６の出力はバッファ１４に対して出力され、バッファ１４に出力信号を出力させるか否かを制御するようになっている。これにより、バッファ１４は、組合せ回路２ｃから出力された出力イネーブル信号の他に、入出力モード制御テスト信号によっても動作を制御されるようになっている。入出力モード制御テスト信号は、ＬＳＩの検査時に双方向バッファ４ｂの出力を組合せ回路２ｃの動作に関係なく強制的に停止したいときに「０」とする信号である。

更にまた、双方向バッファ４ｂにはスイッチ１１ａ及び１１ｂ（総称してスイッチ１１ともいう）が設けられており、配線１５はスイッチ１１ａを介して電源電位ＶＤＤが印加され、スイッチ１１ｂを介して接地電位ＧＮＤが印加されるようになっている。スイッチ１１ａ及びスイッチ１１ｂには夫々プルアップ／プルダウン制御テストバッファ１２（図１参照）から出力された制御信号が入力され、これによって開閉が制御されるようになっている。

図３に示すように、バウンダリスキャンレジスタ８においては、３つのレジスタ１７ａ乃至１７ｃが設けられている。レジスタ１７ａは、パッド１０（図２参照）を介して入力された入力信号又はバウンダリスキャンチェインを介して入力されたＢＳＣＡＮシフト入力信号を保持（ラッチ）するようになっている。また、レジスタ１７ｂは、組合せ回路２ｃ（図１参照）から出力された出力信号又はレジスタ１７ａから出力されたＢＳＣＡＮシフト入力信号を保持するようになっている。更に、レジスタ１７ｃは、組合せ回路２ｃから出力された出力イネーブル信号又はレジスタ１７ｂから出力されたＢＳＣＡＮシフト入力信号を保持するようになっている。なお、レジスタ１７ｃからＢＳＣＡＮシフト出力信号が出力されるようになっている。

そして、レジスタ１７ａ乃至１７ｃがパラレルモード、即ち、パッド１０又は組合せ回路２ｃから出力された信号を保持するモードとなるか、シリアルモード、即ち、ＢＳＣＡＮシフト入力信号を保持するモードとなるかは、モード切替信号により選択されるようになっており、レジスタ１７ａ乃至１７ｃがデータをラッチするタイミングは、データラッチ信号１により制御されるようになっている。

また、バウンダリスキャンレジスタ８には、２つのフリップフロップ１８ａ及び１８ｂが設けられている。そして、レジスタ１７ｂにラッチされた出力信号は、データラッチ信号２に同期してフリップフロップ１８ａに保持され、バッファ１４に対して出力されるようになっている。また、レジスタ１７ｃにラッチされた出力イネーブル信号は、データラッチ信号２に同期してフリップフロップ１８ｂに保持され、バッファ１４に対して出力されるようになっている。

なお、上述の説明は双方向バッファに関するものであるが、入力用バッファは、図２及び図３に示す構成から、出力信号及び出力イネーブル信号を扱う構成要素、即ち、バッファ１４、ＡＮＤ回路１６、レジスタ１７ｂ及び１７ｃ、並びにフリップフロップ１８ａ及び１８ｂを除いた構成となっており、出力用バッファは、図２及び図３に示す構成から、入力信号を扱う構成要素、即ち、バッファ１３及びレジスタ１７ａを除いた構成となっている。

図４（ａ）に示すように、配線１５に電源電位及び接地電位の双方が印加されるようになっているバッファにおいては、電源電位ＶＤＤと配線１５との間に接続されたスイッチ１１ａ及び接地電位ＧＮＤと配線１５との間に接続されたスイッチ１１ｂが設けられている。スイッチ１１ａは配線１５を介してパッド１０に電源電位ＶＤＤを印加するかパッド１０をフローティング状態とするかを切替えるスイッチであり、スイッチ１１ｂは配線１５を介してパッド１０に接地電位ＧＮＤを印加するかパッド１０をフローティング状態とするかを切替えるスイッチである。

そして、スイッチ１１ａ及び１１ｂは相互に極性が異なるトランジスタにより構成されており、各トランジスタのゲートにはプルアップ／プルダウン制御テストバッファ１２から出力された同一の制御信号が入力されるようになっている。例えば、スイッチ１１ａはＰ型トランジスタにより構成されており、スイッチ１１ｂはＮ型トランジスタにより構成されている。これにより、制御信号が「１」である場合には、スイッチ１１ａ（Ｐ型トランジスタ）はオフになり、スイッチ１１ｂ（Ｎ型トランジスタ）はオンになり、配線１５には接地電位ＧＮＤが印加される。一方、制御信号が「０」である場合には、配線１５には電源電位が印加される。なお、図４（ａ）に示すプルアップ／プルダウン制御テストバッファ１２は複数個設けてもよい。これにより、各テストバッファ１２が相互に独立して制御信号を出力することができ、テストパタンの数が増える。

また、図４（ｂ）に示すように、配線１５に電源電位のみが印加されるようになっているバッファのスイッチ１１ａ及び配線１５に接地電位のみが印加されるようになっているバッファのスイッチ１１ｂは、相互に極性が異なるトランジスタにより構成されており、各トランジスタのゲートには相互に値が異なる信号が入力されるようになっている。例えば、スイッチ１１ａはＰ型トランジスタにより構成されており、スイッチ１１ｂはＮ型トランジスタにより構成されており、スイッチ１１ａ（Ｐ型トランジスタ）のゲートには、プルアップ／プルダウン制御テストバッファ１２から出力された制御信号の反転信号が入力されるようになっており、スイッチ１１ｂ（Ｎ型トランジスタ）のゲートには、前記制御信号がそのまま入力されるようになっている。そして、ＬＳＩのテスト時には、制御信号は常に「１」とする。これにより、スイッチ１１ａ及び１１ｂは常にオンとなり、配線１５には電源電位又は接地電位が印加され、フローティング状態となることが防止できる。なお、ＬＳＩを実際に使用する際には、この制御信号を「０」として、配線１５に固定電位が印加されないようにすることもある。

次に、本実施形態に係る半導体集積回路の製造方法について説明する。図５は本実施形態に係る半導体集積回路の設計方法を示すチャート図である。図５に示すように、先ず、内部回路及びこの内部回路に接続された複数個の入出力バッファからなるＬＳＩの回路接続情報を準備する。この回路接続情報は、例えば内部回路のネットリストであり、例えばＡＮＤ接続、ＯＲ接続、ＦＦ等のレベルで示された回路情報である。なお、この段階では、回路情報にはテスト用のプルアップ／プルダウン制御テストバッファ１２（図１参照）は盛り込まれておらず、各入出力バッファのパッドに電源電位及び接地電位が印加されるようにはなっていない。

そして、図５のステップＳ１に示すように、パタン自動生成前処理を行う。この処理は、内部回路の故障を検出するためにはどのようなテストパタンが必要かを判断し、各テストパタンにおいて、各入出力バッファに対して「０」及び「１」のいずれの値を入力するべきかを判断する。

次に、図５のステップＳ２に示すように、内部回路の故障の検出を容易にするために、プルアップするべき入出力バッファ及びプルダウンするべき入出力バッファを決定する。このとき、プルアップ又はプルダウンする入出力バッファの数は、テスタの端子数が少なければ多くなるようにし、テスタの端子数が多ければ少なくなるようにする。これにより、各入出力バッファにおいて、プルアップ手段であるスイッチ１１ａ（図２参照）を形成するか、プルダウン手段であるスイッチ１１ｂ（図２参照）を形成するか、これら両方を形成するか、又は両方共形成しないかが決定される。なお、各入出力バッファのプルアップ／プルダウンが予め決められている場合は、このステップは省略する。

次に、図５のステップＳ３に示すように、ステップＳ２の決定結果に基づいて、ＬＳＩの回路接続情報を変更する。この結果、プルアップ／プルダウン制御テストバッファ１２及びスイッチ１１を盛り込んだＬＳＩの回路情報を作成することができる。

次に、図５のステップＳ４に示すように、この変更後の回路情報に基づいて、パタン自動生成後処理を行う。この処理は、プルアップされる入出力バッファ及びプルダウンされる入出力バッファを考慮した上で、故障の検出率とテスト時間との兼ね合いから、ステップＳ１において作成したテストパタンを絞り込むものである。これにより、プルアップ／プルダウン制御信号を含むテストパタンが作成される。

また、ステップＳ５に示すように、変更後の回路情報に基づいて、各入出力バッファのスイッチ１１を含むレイアウト及び配線のレイアウトを加味して、マスクデータを作成する。そして、このマスクデータに基づいてマスクを作製し、このマスクを使用してＬＳＩを製造する。その後、ステップＳ４において作成したテストパタンにより、製造後のＬＳＩの検査を行う。

次に、上述の如く構成された本実施形態に係る半導体集積回路の検査方法について説明する。図６は本実施形態に係る半導体集積回路の検査方法を示すチャート図である。先ず、検査対象となるＬＳＩをウエハのまま機能試験するべく半導体試験装置であるテスタの信号入出力端子をプローブカードのピンであるプローブに接続し、プローブ（ピン）をＬＳＩにおける一部の入出力バッファのパッドに立て、電気的に接続する。このとき、ＬＳＩの入出力バッファのうち、スイッチ１１が設けられ、プルアップ及び／又はプルダウンされる入出力バッファ、即ち、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ乃至４ｃ（図１参照）のパットにはプローブを立てず、オープンパッドとする。一方、スイッチ１１を設けておらず、プルアップ及びプルダウンされない入出力バッファ、即ち、スキャンパス入力用バッファ６ａ、スキャンパス出力用バッファ６ｂ、バウンダリスキャン入力用バッファ９ａ、バウンダリスキャン出力用バッファ９ｂ、プルアップ／プルダウン制御テストバッファ１２及び信号入出力用バッファ（図示せず）のパッドにはプローブを立てて、プローブパッドとする。なお、プローブを立てる信号入出力用バッファの数は、例えば数個から十数個とする。図１において、黒い矢印により示したパッド１０が、プローブが立てられたパッドである。

そして、図６のステップＳ１１に示すように、モード制御テストバッファ（図示せず）が入出力モード制御テスト信号を双方向バッファ４ａ、４ｂ及び４ｃに対して出力し、バッファ１４（図２参照）をディセーブル状態とする。これにより、バッファ１４は、出力イネーブル信号によらずディセーブル状態となり、双方向バッファ４ａ、４ｂ及び４ｃは入力モードに固定される。なお、入力用バッファ３ａ及び３ｂ並びに出力用バッファ５は制御不要である。

次に、図６のステップＳ１２に示すように、プルアップ／プルダウン制御テストバッファ１２が、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ、４ｂ及び４ｃのスイッチ１１に対して制御信号を出力して導通させ、各パッド１０に電源電位又は接地電位を印加する。これにより、入力バッファへの入力電位が固定されることで、以後のステップにおいてパッドがフローティング状態とならず、フローティング状態になることに起因する故障が回避される。また、元々プルアップ機能又はプルダウン機能が付加された双方向バッファがある場合は、そのプルアップ機能及びプルダウン機能を用いる。なお、ステップＳ１２はステップＳ１１と同時に行ってもよい。

次に、図６のステップＳ１３に示すように、スキャンパスチェイン及びバウンダリスキャンチェインを使用して、組合せ回路２ａ、２ｂ及び２ｃへ与える入力信号の電位を所定の電位とし、組合せ回路２ａ、２ｂ及び２ｃを初期化する。

次に、図６のステップＳ１４に示すように、図５に示すステップＳ４により決定された故障検出用のテストパタンに基づいて、プルアップ／プルダウン制御テストバッファ１２が制御信号を出力し、プローブが立てられていないＬＳＩのオープンパッドに電源電位又は接地電位を印加する。また、前記テストパタンに基づいて、テスタがプローブを介してＬＳＩのパッドに所定の電位を印加する。なお、このとき、同一のプルアップ／プルダウン制御テストバッファ１２に接続されたスイッチ１１は同一の制御信号により制御される。

次に、図６のステップＳ１５に示すように、モード切替信号を各入出力バッファに入力し、各バッファのレジスタ１７ａ、１７ｂ及び１７ｃ（図３参照）をパラレルモードとする。

この結果、図６のステップＳ１６に示すように、各入出力バッファに印加された電位がパラレルに組合せ回路２ａ、２ｂ及び２ｃに入力され、パラレルパタンがセットされる。このとき、前述のステップＳ１１において双方向バッファ４ａ、４ｂ及び４ｃはディセーブル状態となっているため、出力信号の値に影響されずに入力信号を入力することができる。

次に、図６のステップＳ１７に示すように、モード切替信号を各入出力バッファに入力し、各バッファのレジスタ１７ａ、１７ｂ及び１７ｃをシリアルモードとする。なお、このとき、パラレルパタンは変化させずにそのまま維持する。即ち、プルアップ／プルダウン制御テストバッファ１２は制御信号の値を維持してオープンパッドの電位をそのまま維持し、テスタも出力電位の値を維持してプローブパットの電位をそのまま維持する。

次に、図６のステップＳ１８に示すように、テスタがスキャンパス入力用バッファ６ａを介してスキャンパスチェインにテストパタンであるシリアルデータを入力する。このシリアルデータはスキャンレジスタ７ａ、７ｂ、７ｃ、７ｄ、７ｅ及び７ｆに順次入力され、その後、スキャンレジスタ７ａ、７ｂ、７ｃ、７ｄ、７ｅ及び７ｆから組合せ回路２ａ、２ｂ及び２ｃに入力される。

この結果、１つのテストパタンによるテストがＬＳＩに対して実施される。そして、組合せ回路２ａ、２ｂ及び２ｃからの出力信号は、スキャンパスチェイン及びバウンダリスキャンチェインを介して、スキャンパス出力用バッファ６ｂ及びバウンダリスキャン出力用バッファ９ｂからテスタに対してシリアルデータとして出力される。また、プローブが立てられた信号入出力用バッファからも出力信号がテスタに対してパラレルデータとして出力される。そして、テスタが出力信号の値を期待値と照合することにより、組合せ回路２ａ、２ｂ及び２ｃにおける故障の有無を判定する。

その後、ステップＳ１４に戻り、次のテストパタンによるテストを行う。即ち、プルアップ／プルダウン制御テストバッファ１２が新たに制御信号を出力し、オープンパッドに電源電位又は接地電位を印加する。また、このテストパタンに基づいて、テスタがプローブを介してＬＳＩのパッドに所定の電位を印加する。このように、ステップＳ１４からステップＳ１８までに示す工程を、テストパタンの数だけ繰り返すことにより、ＬＳＩの検査を行う。

本実施形態においては、プルアップ／プルダウン制御テストバッファ１２並びにスイッチ１１ａ及び１１ｂにより、入力用バッファ３ａ及び３ｂ並びに双方向バッファ４ａ乃至４ｃのパッド１０に電源電位又は接地電位を印加することができる。このため、これらのパッド１０にはテスタのピンを立てる必要がなく、ピンを介して信号を入出力する端子数が少ないテスタを使用して、ＬＳＩの検査を行うことができる。また、テスタから与えるテストパタンの検査信号とスイッチ１１を用いた検査信号を複数個の入出力バッファを介してパラレルに入力することができるため、検査時間を短縮することができる。更に、専用のプローブカードを必要とせず、プローブカードを設計が相互に異なるＬＳＩ間で共用できる。この結果、ＬＳＩの検査コストを低減することができる。また、信号端子の数が多く高価なテスト装置を少数導入する替わりに、信号端子の数が少なく廉価なテスト装置を多数導入して、検査のスループットを向上させることもできる。更に、ＬＳＩのパッドの配置及び機能がプローブカードに拘束されることがないため、ＬＳＩの設計自由度を高めることができ、ＬＳＩの設計を容易にすることができる。

なお、本実施形態においては、プローブを立てないオープンパッドの他に、プローブを立てるプローブパッドの一部にもパラレルデータを入力する例を示したが、本発明はこれに限定されず、パラレルデータは全てオープンパッドからプルアップ又はプルダウンにより入力するようにしてもよい。これにより、プローブパッドはスキャンパス入力用バッファ、スキャンパス出力用バッファ、バウンダリスキャン入力用バッファ、バウンダリスキャン出力用バッファ及びプルアップ／プルダウン制御テストバッファのパッドのみになるため、テスト装置のピン数を更に低減することができる。但し、この場合は、プローブパッドにもパラレルパタンを入力する場合よりも、テストパタンが制約されると共に、テスト時間が増大する。更に、本実施形態においては、検査信号の入出力にスキャンパス及びバウンダリスキャンを用いたが、これらのシリアル入出力を用いずに、テスタからパラレルに、スキャン入力ではない入出力パッドへ与えるテストパタンの検査信号と、スイッチ１１を用いた検査信号によりＬＳＩをテストしてもよい。

本発明は、端子数が多い集積回路の検査に適用することができる。

本発明の実施形態に係る半導体集積回路を示すブロック図である。 図１に示す半導体集積回路における双方向バッファを示すブロック図である。 図２に示す双方向バッファにおけるバウンダリスキャンレジスタを示すブロック図である。 （ａ）及び（ｂ）は図１に示す半導体集積回路におけるプルアップ／プルダウン制御テストバッファ及びスイッチを示す回路図であり、（ａ）は電源電位及び接地電位の双方が印加されるバッファを示し、（ｂ）は電源電位又は接地電位のいずれか一方が印加されるバッファを示す。 本実施形態に係る半導体集積回路の設計方法を示すチャート図である。 本実施形態に係る半導体集積回路の検査方法を示すチャート図である。 従来のＬＳＩの検査方法を示すブロック図である。

符号の説明

１；ＬＳＩ
２ａ〜２ｃ；組合せ回路
３ａ、３ｂ；入力用バッファ
４ａ〜４ｃ；双方向バッファ
５；出力用バッファ
６ａ；スキャンパス入力用バッファ
６ｂ；スキャンパス出力用バッファ
７ａ〜７ｆ；スキャンパスレジスタ
８；バウンダリスキャンレジスタ
９ａ；バウンダリスキャン入力バッファ
９ｂ；バウンダリスキャン出力バッファ
１０；パッド
１１、１１ａ、１１ｂ；スイッチ
１２；プルアップ／プルダウン制御テストバッファ
１３、１４；バッファ
１５；配線
１６；ＡＮＤ回路
１７ａ〜１７ｃ；レジスタ
１８ａ、１８ｂ；フリップフロップ
１０１；ＬＳＩ
１０２；入出力バッファ
１０３；パッド
１０４；テスタ
１０５；ピン
１０６；プローブカード
１０７；テスタ側端子
１０８；ＬＳＩ側端子

Claims (12)

1. 内部回路と、前記内部回路に信号を入力する入力バッファと、前記内部回路の検査時に前記入力バッファのパッドに基準電位を印加する基準電位印加回路と、を有することを特徴とする半導体集積回路。
2. 前記基準電位には第１の電位及びこの第１の電位よりも低い第２の電位の２水準があり、前記基準電位印加回路は前記入力バッファのパッドに前記第１及び第２の電位のうち少なくとも一方の電位を印加するものであることを特徴とする請求項１に記載の半導体集積回路。
3. 前記基準電位印加回路は、前記パッドに前記第１の電位を印加するか前記パッドをフローティング状態とするかを切替える第１のスイッチと前記パッドに前記第２の電位を印加するか前記パッドをフローティング状態とするかを切替える第２のスイッチのうち少なくとも一方のスイッチと、外部から前記少なくとも一方のスイッチを制御する制御信号が入力されこの制御信号を前記少なくとも一方のスイッチに対して出力する制御バッファと、を有することを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１のスイッチは、ソースとドレインの一方に前記第１の電位が印加され他方に前記パッドが接続されゲートに前記制御信号が印加される第１のトランジスタからなり、前記第２のスイッチは、前記第１のトランジスタと導電型が異なりソースとドレインの一方に前記第２の電位が印加され他方に前記パッドが接続されゲートに前記制御信号が入力される第２のトランジスタからなることを特徴とする請求項３に記載の半導体集積回路。
5. 前記入力バッファのパッドには前記第１のスイッチが接続されており、他の前記入力バッファのパッドには前記第２のスイッチが接続されており、前記第１のスイッチは、ソースとドレインの一方に前記第１の電位が印加され他方に前記パッドが接続されゲートに前記制御信号の正転信号と反転信号のうちの一方が印加される第１のトランジスタからなり、前記第２のスイッチは、前記第１のトランジスタと導電型が異なりソースとドレインの一方に前記第２の電位が印加され他方に前記パッドが接続されゲートに前記制御信号の正転信号と反転信号のうちの他方が入力される第２のトランジスタからなることを特徴とする請求項３に記載の半導体集積回路。
6. 前記内部回路との間で信号を少なくとも入力又は出力すると共にスキャンパスチェインとして相互に直列に接続された複数個のスキャンパスレジスタと、外部から入力されたシリアルデータを前記スキャンパスチェインに入力するスキャンパス入力用バッファと、前記スキャンパスチェインから出力されたシリアルデータを外部に出力するスキャンパス出力用バッファと、を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
7. 夫々が前記各入出力バッファ内に設けられ前記内部回路との間で信号を少なくとも入力又は出力すると共にバウンダリスキャンチェインとして相互に直列に接続された複数個のバウンダリスキャンレジスタと、外部から入力されたシリアルデータを前記バウンダリスキャンチェインに対して入力するバウンダリスキャン入力用バッファと、前記バウンダリスキャンチェインから出力されたシリアルデータを外部に出力するバウンダリスキャン出力用バッファと、を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
8. 内部回路及び前記内部回路に信号を入力する入力バッファを備えた半導体集積回路の検査方法において、前記半導体集積回路内に設けられた基準電位印加回路が前記入力バッファのパッドに基準電位を印加する工程を有することを特徴とする半導体集積回路の検査方法。
9. そのパッドに前記基準電位が印加される前記入力バッファとは異なる他の入力バッファのパッドに、外部の半導体試験装置からテストパタン信号を入力する工程を有することを特徴とする請求項８に記載の半導体集積回路の検査方法。
10. スキャンパスチェインとして相互に直列に接続された複数個のスキャンパスレジスタを介して、前記内部回路にシリアルデータを入力する工程を有することを特徴とする請求項８又は９に記載の半導体集積回路の検査方法。
11. スキャンパスチェインとして相互に直列に接続された複数個のスキャンパスレジスタを介して、前記内部回路からシリアルデータを出力する工程を有することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体集積回路の検査方法。
12. 夫々が前記各入出力バッファ内に設けられバウンダリスキャンチェインとして相互に直列に接続された複数個のバウンダリスキャンレジスタを介して、前記内部回路からシリアルデータを出力する工程を有することを特徴とする請求項８乃至１１のいずれか１項に記載の半導体集積回路の検査方法。

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