JP4294159B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、テスト回路を内蔵する半導体集積回路装置に関する。より特定的には、内部構成に影響を及ぼすことなく容易にDCテスト(直流テスト)を行なうことのできる半導体集積回路装置に関する。
【0002】
【従来の技術】
半導体集積回路装置は製造後、製品の機能、性能および電気的な特性をテストするために、チップ単体レベルおよびチップを基板上に実装したボードレベルでさまざまなテストが実施される。このようなチップ単体レベルおよび実装基板レベルで行なわれるテストについては、たとえば、電子情報通信学会出版の「ULSI設計技術」に解説されている。
【0003】
チップ単体での電気的な特性のテストしてDC(直流)特性テストが行なわれている。このDC特性テストにおけるテスト項目としては、外部から“0”または“1”を入力しているときの電位VILおよびVIH、入力ピン端子のリーク電流、外部に“0”または“1”を出力しているときの電位VOLまたはVOH、ハイインピーダンス(Hi−Z)状態におけるリーク電流(スタンバイリーク電流)がある。
【0004】
一方、チップが実装された実装基板レベルでのテストに関しては、IEEEで標準化(IEEE Std.1149.1)されているバウンダリスキャンテスト(JTAG(ジョイント・テスト・アクション・グループ)テスト)がある。このバウンダリスキャンテストは、半導体集積回路装置のすべての外部入出力ピン端子を順次走査してテストデータの入出力を行ない、この集積回路装置の内部機能および実装されている基板のテストを行なう方法である。JTAGテストでは、各入出力ピン端子に対応してシフトレジスタを配置し、このシフトレジスタを介してテストデータをシリアルに転送し、集積回路装置間の接続、集積回路装置ピン端子と基板との接続などのテストが行なわれる。
【0005】
BGA(ボール・グリッド・アレイ)パッケージのように、ピン端子がチップの裏面に配列され、基板実装後、外部からピン端子を観測できない場合においても、バウンダリスキャンレジスタと呼ばれるシフトレジスタを用いてテストデータをシフトすることにより、ピン端子の接触不良などを容易にテストすることができる。また、ピン端子数が増加し、ピンのピッチが小さくなり、テストを行なうためのテストプローブのピッチよりも集積回路装置のピン端子のピッチが小さくなった場合においても、容易にテストを行なうことが可能となる。このJTAGテスト規格においては、入出力バッファ(IOバッファ)の入出力回路および入出力制御にそれぞれ接続されるバウンダリスキャンレジスタおよびテスト動作を制御するための制御手段が定義されている。
【0006】
【発明が解決しようとする課題】
図43は、従来の半導体集積回路装置の全体の構成を概略的に示す図である。図43において、半導体集積回路装置1000は、入力端子群1001を介して与えられる入力信号を受けて内部入力信号を生成する入力回路1000aと、入力回路1000aから与えられた内部入力信号に従って所定の動作を行なう内部論理1000bと、内部論理1000bからの内部出力信号を受けて出力端子群1002へ出力する出力回路1000cを含む。この内部論理1000bは、所望の論理処理を行なう論理回路であってもよく、またメモリなどのアクセスを制御するための回路であってもよい。
【0007】
この半導体集積回路1000のテスト動作時においては、入力端子群1001および出力端子群1002がそれぞれ入力信号バス1003および出力信号バス1004を介してテスト装置1010に結合される。テスト装置1010は、予め定められたテストプログラムに従ってテストパターンを生成して、入力信号バス1003を介してテスト信号を半導体集積回路装置1000の入力端子群1001へ与える。テスト装置1010は、また、この出力端子群1002から出力信号バス1004を介して与えられる信号を受けて、期待値と比較し、この半導体集積回路装置の内部論理1000bが正常に動作しているか否かの判定を行なう。
【0008】
また、DCテスト動作時においては、テスト装置1010が、この入力端子群1001および出力端子群1002に対し“0”、“1”、および“Hi−Z”の状態に設定するようにテストパターンを与える。このDCテスト時にテスト装置1010から与えられるテストパターンとしては、テスト装置1010において予め準備されたテストパターンから、DCテストを行なうために適したテストパターンを抽出する必要がある。この場合、この入力端子群1001および出力端子群1002それぞれに含まれるすべての端子の状態が変化するテストパターンを予め準備して、適当なテストパターンを選択して印加する必要がある。しかしながら、内部論理1000bの実現する論理は複雑となってきており、すべての端子の状態が変化するようなテストパターンを作成するのが困難となってきている。したがって、この半導体集積回路装置1000の単体でのDCテスト時、テスト装置1010からのテストパターンにより各端子を所望の状態に設定することができず、DCテストを容易に行なうことができなくなるという問題が生じる。
【0009】
図44は、従来の半導体集積回路装置の他の構成を示す図である。図44において、半導体集積回路装置1100は、テスト制御回路1110の制御の下に、入力端子1101に与えられる入力信号、電源電圧Vccおよび接地電圧Vssの一方を選択するセレクタ1102と、セレクタ1102を介して与えられる信号を受けて内部信号を生成する入力バッファ1103と、入力バッファ1103からの内部信号に従って所定の処理を行なう内部論理1104と、テスト制御回路1110の制御の下に、内部論理1104の出力信号、電源電圧Vccおよび接地電圧Vssの一方を選択するセレクタ1105と、セレクタ1105から与えられる信号(電圧)をバッファ処理して出力端子1107に出力する出力バッファ1106を含む。テスト制御回路1110は、テストモード信号入力端子1108を介して与えられるテストモード指示信号φTに従ってセレクタ1102および1105の選択態様を決定する。
【0010】
テスト制御回路1110により、セレクタ1102および1105の接続経路を設定することにより、入力バッファ1103および出力バッファ1106の状態を設定することができ、DCテストを行なうことができる。しかしながら、この構成においては入力バッファ1103と入力端子1101の間にセレクタ1102を設け、また内部論理1104と出力バッファ1106の間にセレクタ1105を設ける必要がある。セレクタ1102および1105は、信号伝搬回路に設けられているため、したがって、セレクタ1102および1105により、信号伝搬遅延が生じ、高速で半導体集積回路装置を動作させることができなくなるという問題が生じる。
【0011】
また、セレクタ1102および1105を設けているため、これらのセレクタ1102および1105に対する制御信号を伝達するための配線が必要となり、配線占有面積が増大し、またセレクタ1102および1105を各入力端子および出力端子それぞれに対応して設ける必要があり、回路規模が増大しチップ占有面積が増大するという問題が生じる。
【0012】
したがって、この図44に示す半導体集積回路装置の構成の場合、テストプログラムからテストパターンを抽出して、バッファ1103および1106の状態を外部のテスト装置の制御の下に制御する必要はなく、各端子を所望の状態に容易に設定することができるものの、チップ面積が増大し、高集積化することができなくなるという問題が生じる。
【0013】
それゆえ、この発明の目的は、チップ面積を増大させることなく容易に所望のテストを行なうことのできる半導体集積回路装置を提供することである。
【0014】
この発明の他の目的は、容易にDCテストを行なうことのできるバウンダリスキャンレジスタ内蔵半導体集積回路装置を提供することである。
【0015】
【課題を解決するための手段】
請求項1に係る半導体集積回路装置は、パッドに結合され、信号を入力するための入力回路および信号を出力するための出力回路の少なくとも一方を含むIOセルと、IOセルに含まれる回路に対応して設けられるバウンダリスキャンレジスタを含むテストセルとを備える。このバウンダリスキャンレジスタは、バウンダリスキャンテスト時シリアルにテストデータを転送することができる。
【0016】
請求項1に係る半導体集積回路装置は、さらに、テストモード指示信号に応答して、テストセルのバウンダリスキャンレジスタをセット状態またはリセット状態のいずれかに設定してこのバウンダリスキャンレジスタの出力信号の論理値を所定値に設定する制御信号を出力するテスト制御回路を備える。バウンダリスキャンレジスタの出力信号に従ってIOセルの論理状態が設定される。
【0017】
請求項2に係る半導体集積回路装置は、請求項1のIOセルに含まれる回路はイネーブル信号に従って作動状態とされ、テストセルがイネーブル信号に対して設けられるバウンダリスキャンレジスタをさらに含む。
【0018】
請求項3に係る半導体集積回路装置は、請求項1のIOセルが、入力回路および出力回路両者を含み、これらの入力回路および出力回路は、それぞれ入力制御信号および出力制御信号に従って作動状態とされる。テストセルは、入力回路、入力制御信号、出力回路、出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含む。
【0019】
請求項4に係る半導体集積回路装置は、請求項1から3のいずれかのIOセルが、動作時、パッドを固定電位に設定するための電圧固定素子をさらに含む。テストセルは、電圧固定素子の導通を制御するための制御信号に対して設けられるバウンダリスキャンレジスタをさらに含む。
【0020】
請求項5に係る半導体集積回路装置は、請求項3のテスト制御回路が、テストモード指示信号に応答して、入力回路、出力回路、入力制御信号および出力制御信号それぞれのバウンダリスキャンレジスタに対して個々に制御信号を与える。
【0021】
請求項6に係る半導体集積回路装置は、請求項1のIOセルが、複数個設けられ、かつテストセルもこのIOセルが複数個設けられることに対応して複数個設けられる。テスト制御回路は、IOセルに対応して配置され、対応のテストセルへ制御信号を与える。
【0022】
請求項7に係る半導体集積回路装置は、請求項1の装置において、IOセルが複数個設けられ、またテストセルがIOセルに対応して複数個設けられる。テスト制御回路は、テストセルのバウンダリスキャンレジスタに対応して設けられる。
【0023】
請求項8に係る半導体集積回路装置は、請求項1の装置がさらに、バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備える。このバウンダリスキャンテスト回路はレジスタを含む。テスト制御回路は、このレジスタと、レジスタの出力信号に従ってバウンダリスキャンレジスタの状態を設定する信号を出力する回路を備え、このレジスタからバウンダリスキャンレジスタの状態を指定する制御信号が出力される。
【0024】
請求項9に係る半導体集積回路装置は、請求項1のテスト制御回路が、バウンダリスキャンテストモードを指示する信号に従ってバウンダリスキャンテストのための制御を行なうバウンダリスキャンテスト回路と、このバウンダリスキャンテスト回路の出力信号に従ってバウンダリスキャンレジスタの状態を設定する信号を出力する回路を備える。
【0025】
請求項10に係る半導体集積回路装置は、請求項3のテスト制御回路が、テストモード指示に応答して、入力回路に対応して設けられたバウンダリスキャンレジスタにパッドを介して与えられるデータを取込ませ、該取込んだデータをデコードして制御信号を生成する手段を含む。
【0026】
請求項11に係る半導体集積回路装置は、請求項1の装置において、IOセルが出力回路を含み、テストセルがこの出力回路に対応して設けられる出力バウンダリスキャンレジスタと、パッドに与えられる信号を取込むための入力バウンダリスキャンレジスタとを含む。テスト制御回路は、テストモード指示信号に応答して、パッドへ与えられた信号を入力バウンダリスキャンレジスタを介して出力バウンダリレジスタに設定するための回路を備える。
【0027】
請求項12に係る半導体集積回路装置は、請求項1の装置において、IOセルが複数個設けられ、またテストセルも応じて複数個設けられる。テスト制御回路は、テストモード指示信号に応答してバウンダリスキャンレジスタをシリアルに接続して所定のパターンのデータを各バウンダリスキャンレジスタに設定するための手段を備える。
【0028】
請求項13に係る半導体集積回路装置は、請求項1の装置において、テストセルが複数個設けられ、テスト制御回路はテストモード指示に応答して所定のテストパターンを生成するテストパターン発生器を含む。このテストパターン発生器からのテストパターンがバウンダリスキャンレジスタへシフト動作により設定される。
【0029】
請求項14に係る半導体集積回路装置は、請求項13の装置において、テストセルがすべて同一配置構成を有する。
【0030】
請求項15に係る半導体集積回路装置は、請求項1の装置において、IOセルが出力回路を含み、出力回路が出力制御信号により信号出力動作が制御される。テストセルは、出力回路および出力制御信号それぞれに対応して設けられるバウンダリスキャンレジスタを含む。バウンダリスキャンレジスタの各々は、テスト制御回路から与えられるレベルキープ指示信号に応答してその出力信号を一定の論理レベルに保持するための手段を含む。
【0031】
請求項16に係る半導体集積回路装置は、請求項1の装置において、IOセルが、パッドを電圧制御信号に応答して固定電位に設定するための電圧固定素子を含む。テストセルは、この電圧固定素子の制御信号に対応して設けられ、テスト制御回路からのレベルキープ指示信号に応答してその出力信号の論理値が固定されるバウンダリスキャンレジスタを含む。
【0032】
請求項17に係る半導体集積回路装置は、請求項1の装置において、IOセルが入力回路および出力回路両者を含み、テストセルは入力回路および出力回路に対応して設けられ、各々がレベルキープ指示信号の活性化時その出力信号の論理値が保持されるバウンダリスキャンレジスタを含む。
【0033】
請求項18に係る半導体集積回路装置は、請求項17の装置において入力回路および出力回路の各々がイネーブル信号により作動状態とされ、テストセルは、各イネーブル信号に対応して設けられ、レベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタをさらに含む。
【0034】
請求項19に係る半導体集積回路装置は、請求項1の装置において、テスト制御回路が、バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備える。このテスト制御回路は、バウンダリスキャンテスト回路からのテストモード指示に従ってバウンダリスキャンレジスタをセット状態またはリセット状態に設定してその出力信号のレベルを固定する手段を含む。
【0035】
請求項20に係る半導体集積回路装置は、請求項19の装置において、IOセルが複数個設けられ、テスト制御回路が、2つの隣接するIOセルを組として、各組において少なくとも出力回路に対するバウンダリスキャンレジスタを互いに相補な状態に設定する手段を含む。
【0036】
請求項21に係る半導体集積回路装置は、請求項20の装置において、制御信号は、各組において対応するバウンダリスキャンレジスタに対してそれぞれ別々に与えられる。
【0037】
請求項22に係る半導体集積回路装置は、請求項20の装置において、制御信号は各組の対応するバウンダリスキャンレジスタに対し共通に与えられる。
【0038】
請求項23に係る半導体集積回路装置は、レベルキープ指示信号の活性化時パッドに与えられた信号に従って出力回路に対するバウンダリスキャンレジスタの状態を設定する手段を含む。
【0039】
バウンダリスキャンテスト(JTAGテスト)対応の半導体集積回路装置に予め準備されているバウンダリスキャンレジスタを利用してIOセルの状態を設定することにより、制御回路を除いてDCテスト専用の回路を追加する必要はなく、信号伝搬遅延および回路規模の増大を抑制して所望のチップレベルでのテストを容易に行なうことができる。
【0040】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体集積回路装置の全体の構成を概略的に示す図である。図1において、この半導体集積回路装置1は、周辺部に沿って配置されるパッドP1−P14と、これらのパッドP1−P14それぞれに対応して配置されるセルC1−C14を含む。これらのセルC1−C14の各々は、パッドP1−P14と信号の入力および/または出力を行なうための入出力セル(IOセル)と、これらのIOセルに対応して設けられるバウンダリスキャンレジスタを含むテストセルを含む。このセルC1−C14に含まれるバウンダリスキャンセルはスキャンパス4によりシリアルに接続され、テストデータをシリアルに転送することができる。通常動作モード時においては、これらのセルC1−C14に含まれるバウンダリスキャンレジスタは、スルー状態となり、対応のバッファ(入力バッファまたは出力バッファ)と内部論理2の間で信号の授受を行なう。JTAGテスト回路は図面を簡略化するため示していない。
【0041】
この図1に示す半導体集積回路装置1においては、さらに、DCテスト制御回路3が設けられる。このDCテスト制御回路3は、セルC1−C14に含まれるバウンダリスキャンレジスタをセット状態またはリセット状態に設定することにより、対応して設けられるIOセルの信号入力/出力状態を設定する。
【0042】
バウンダリスキャンテストを行なうためのセルを利用することにより、何ら追加の構成要素を設けることなく、直流(DC)テストを行なうことができる。通常、バウンダリスキャンテスト(JTAGテスト)時においては、スキャンパス4は、シリアルなデータ転送経路を形成しており、図1においては、パッドP10およびP9の一方がテストデータ入力端子となり、他方がテストデータ出力端子となり、シリアルにテストデータの入出力が行なわれる。内部に設けられたDCテスト制御回路3を利用して、これらのセルC1−C14に含まれるバウンダリスキャンレジスタをセット/リセット状態に設定することにより、DCテストデータ設定のための専用の回路をピン端子ごとに配置する必要がなくなる。
【0043】
図1(B)は、図1(A)に示すセルの構成を示す図である。図1(B)においては、セルCとして、信号の入出力を行なう入出力セル(IOセル)IOCと、このIOセルIOCに対応して設けられるテストセルTCを示す。
【0044】
IOセルIOCは、出力イネーブル信号(出力制御信号)OEの活性化時作動状態にされて与えられた信号をバッファ処理してパッドPに伝達するトライステートバッファ10と、入力イネーブル信号(入力制御信号)IEの活性化時作動状態とされ、パッドPを介して与えられた信号から内部信号を生成する入力バッファ11と、パッドPにそれぞれ並列に結合される高抵抗の抵抗素子13および15と、プルアップ制御信号PUの活性化時導通し、抵抗素子13を電源電圧Vccを受けるノードに接続するnチャネルMOSトランジスタ12と、プルダウン指示信号PDの活性化時導通し、高抵抗抵抗素子15を接地ノードに接続するnチャネルMOSトランジスタ14を含む。
【0045】
このIOセルIOCは、パッドPを介して外部の装置と信号の入力および出力両者を行なうことができ、またプルアップ指示信号PUおよびプルダウン指示信号PDに従ってパッドPを固定電圧レベルに設定することもできる。このIOセルIOCにおいてプルアップ用の抵抗素子13に対して設けられるMOSトランジスタ12は、pチャネルMOSトランジスタで置き換えられてもよい。
【0046】
テストセルTCは、トライステートバッファ(出力バッファ)10の入力に対して設けられるバウンダリスキャンレジスタBSR0、出力イネーブル信号OEに対して設けられるバウンダリスキャンレジスタBSR1、入力バッファ11の出力部に設けられるバウンダリスキャンレジスタBSR3、入力イネーブル信号IEに対して設けられるバウンダリスキャンレジスタBSR2、プルアップ指示信号PUに対して設けられるバウンダリスキャンレジスタまたはロジックBLU、およびプルダウン指示信号PDに対して設けられるバウンダリスキャンレジスタまたはロジックBLDを含む。
【0047】
これらのバウンダリスキャンレジスタBSR0−BSR3は、通常動作モード時においてはスルー状態となり、出力バッファ10および入力バッファ11と内部論理2の間での信号の授受を行なう。バウンダリスキャンテスト動作モード時においては、これらのバウンダリスキャンレジスタBSR0−BSR3はシリアルスキャンパスを形成し、シリアルにテストデータを転送する。
【0048】
バウンダリスキャンレジスタまたはロジックBLUおよびBLDは、バウンダリスキャンレジスタで構成されてもよくまたロジック回路で構成されてもよい。なお、図1(B)においてはバウンダリスキャンテストを行なうための制御信号およびシフトクロックは示していない。
【0049】
DCテスト制御回路3は、DCテストを行なうテストモード指示信号TESTMODEと、テスト動作内容を指定するテスト制御信号TESTC(信号DCTM,JTAGCを含む)に従って、これらのバウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックBLUおよびBLDをセット状態またはリセット状態に設定するために、それぞれ個別にセット信号BSRSETまたはリセット信号BSRRSTを生成する。これらのバウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックBLUおよびBLDは、セット状態またはリセット状態に応じてその出力信号が論理“1”または“0”に設定される。これにより、IOセルIOCの状態が設定される。
【0050】
たとえば、出力バッファ10に対して出力イネーブル信号OEを活性状態の論理“1”とし、プルアップ指示信号PUおよびプルダウン指示信号PDを非活性状態に設定する。この状態においては、パッドPには、バウンダリスキャンレジスタBSR0のセット/リセット状態に応じて、論理“1”/“0”の信号が出力される。プルアップ指示信号PU、出力イネーブル信号OEおよびプルダウン指示信号PDをすべて非活性状態とすると、この出力バッファ10が出力ハイインピーダンス状態となるため、パッドPはハイインピーダンス状態(Hi−Z)の状態に設定される。この状態において入力インピーダンスの測定を行なうことができ、またパッドPに出力される信号の電圧レベルおよびリーク電流を測定することができる。
【0051】
図2は、図1(B)に示すバウンダリスキャンレジスタの構成の一例を示す図である。図2において、バウンダリスキャンレジスタBSRは、シフトモード指示信号SFMDに従ってシフトインデータ信号SIおび内部データ信号DIの一方を選択するマルチプレクサ(MUX)20と、シフトクロック信号SHIFTに従ってマルチプレクサ20から与えられる信号を取込み転送するフリップフロップ(シフトレジスタ)21と、このフリップフロップ21の出力信号を更新指示信号UPDATEに従って取込むスルーラッチ22と、モード指示信号MODEに従って内部データ信号DIおよびスルーラッチ22の出力信号の一方を選択して出力するマルチプレクサ(MUX)23を含む。
【0052】
シフトモード指示信号SFMDはバウンダリスキャンテストモード時において、内部からのデータ信号DIおよび図示しない前段のバウンダリスキャンレジスタからシフトアウトされたデータ信号SIのいずれを選択するかを示す。フリップフロップ21は、シフトレジスタを構成し、シフトクロックSHIFTに従ってマルチプレクサ20から与えられた信号をシフトする。このフリップフロップ21は、バウンダリスキャンレジスタセット信号BSRSETおよびバウンダリスキャンレジスタリセット信号BSRRSTに従ってセットおよびリセットが可能である。このフリップフロップ21から次段のバウンダリスキャンレジスタに対するシフトアウト信号SOが生成される。スルーラッチ22は、更新制御信号UPDATEが活性状態となるとフリップフロップ21の出力信号を通過させるスルー状態となる。それ以外の場合にはラッチ状態になる。マルチプレクサ23は、モード指示信号MODEが通常動作モードを指定するときには、内部からのデータ信号DIを選択し、テスト動作モード(DCテストモード)およびバウンダリスキャンテストモード時においてはスルーラッチ22からの信号を選択する。
【0053】
この図2に示すように、バウンダリスキャンレジスタBSRは、フリップフロップ21をセット/リセット状態とすることにより、出力信号DOの状態が設定される。したがって、図1(B)に示すように出力バッファ10の出力を3状態のいずれかに設定することができる。
【0054】
なお、図2に示すバウンダリスキャンレジスタBSRの構成において、スルーラッチ22は設けられなくてもよい。
【0055】
図3は、図1(B)に示すロジックの構成を示す図である。プルアップ指示信号PUおよびプルダウン指示信号PDを生成するためのロジック回路は同一構成を有するため、図3においては、共通にこれらに対するロジック回路を示す。図3においてロジック回路BLUおよびBLDの各々は、内部から生成される制御信号IPCとセット信号BSRSETを受けるOR回路24と、リセット信号BSRRSTを反転するインバータ25と、OR回路24の出力信号とインバータ25の出力信号を受けるAND回路26を含む。AND回路26から、プルアップ指示信号PUまたはプルダウン指示信号PDが生成される。内部制御信号IPCは、IOセルIOCの出力状態が固定的に設定される場合に生成される。出力バッファ10(図1(B)参照)が出力ハイインピーダンスのときにパッドPをプルアップまたはプルダウン状態に設定するように、この内部制御信号IPCが生成されてもよい。
【0056】
(DC)テスト動作モード時においては、バウンダリスキャンセット信号BSRSETまたはバウンダリスキャンリセット信号BSRRSTの一方が活性状態へ駆動される(パッドPを固定電位に設定する場合)。セット信号BSRSETがHレベルの活性状態へ駆動されると、OR回路24の出力信号がHレベルとなり、一方リセット信号BSRRSTはLレベルであるため、インバータ25の出力信号がHレベルとなり、AND回路26からのプルアップ/プルダウン指示信号PU/PDはHレベルの活性状態へ駆動され、パッドPが電源電圧または接地電圧レベルに固定される。一方、リセット信号BSRRSTがHレベルの活性状態へ駆動されると、インバータ25の出力信号がLレベルとなり、内部制御信号IPCの状態にかかわらず、プルアップ/プルダウン指示信号PU/PDは非活性状態とされる。プルアップ指示信号PUおよびプルダウン指示信号PDを個々に制御することにより、パッドPを電源電圧Vccレベル、接地電圧Vssレベル、および出力ハイインピーダンス状態のいずれかの状態に設定することができる。
【0057】
なお、図3に示すロジック回路の構成においては、信号の活性状態がHレベルとなる正論理に従って回路構成が実現されている。負論理に従って、このロジックが構成されてもよい。
【0058】
以上のように、この発明の実施の形態1に従えば、JTAGテスト対応の半導体集積回路装置において既に設けられているバウンダリスキャンレジスタBSRを利用して、パッドに接続されるセルの状態を設定しているため、各パッド毎に何ら追加の回路を信号伝搬経路に介装していないため、信号伝搬遅延の増加を抑制することができ、また、回路規模の増大も抑制することができる。また、セット/リセット信号としては、通常のバウンダリスキャンテスト時において利用されるセット/リセット信号を利用することにより、バウンダリスキャンレジスタに対する制御信号の増大をも抑制することができる。セルが接続するパッドを所望の状態に設定して所望のDCテストを容易に行なうことができる。
【0059】
[実施の形態2]
図4は、この発明の実施の形態2に従う半導体集積回路装置の要部の構成を示す図である。この図4に示す構成においては、DCテスト制御回路3には、複数ビットのテストモード制御信号DCTMが与えられる。DCテスト制御回路3は、この複数ビットのテストモード制御信号DCTMに従って、バウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックBLUおよびBLDのセット/リセット状態を設定する。他の構成は、図1(B)に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、JTAGテスト制御のための信号JTAGCは示していない。この図4に示す構成においてもバウンダリスキャンテストを行なうためのシフトクロックおよびバウンダリスキャンテスト制御信号は図を簡略化するために示していない。
【0060】
図5は、DCテスト制御回路3の実現する論理を一覧にして示す図である。この図5に示すように、DCテスト制御回路3は、3ビットのテストモード制御信号DCTM[0:2]を受けてデコードし、6つのDCテスト機能のいずれかを実現する。6つのDCテスト機能は、パッドPにおけるリーク電流を測定するための入力テスト機能、パッドPにおけるHレベル出力電圧VLHを測定するためのテストモード、パッドPにおけるLレベル出力電圧をVOLを測定するためのテストモード、パッドPをハイインピーダンス状態に設定したときのリーク電流を測定するためのテストモード、パッドPをハイインピーダンス状態とし、かつ電源電圧Vccレベルにプルアップするテストモード、および出力バッファを出力ハイインピーダンス状態にし、かつパッドPをプルダウン抵抗素子を介して接地電圧レベルに固定するテストモードである。プルアップおよびプルダウンテストモードは、それぞれ、プルアップ用の抵抗素子13およびプルダウン用の抵抗素子15の抵抗値を測定するためのテストモードである。
【0061】
DCテスト制御回路3は、テストモード制御信号DCTMをデコードし、バウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックを個々に状態をセット状態またはリセット状態に設定する。図5においては、各信号に対応して設けられるバウンダリスキャンレジスタBSRの設定される状態を正論理で示す。たとえば、入力テストを行なう動作モード時においては、出力イネーブル信号OEに対して設けられるバウンダリスキャンレジスタBSR1、プルダウン指示信号PUに対して設けられるバウンダリスキャンレジスタ/ロジックBLUおよびプルダウン指示信号PDに対して設けられるバウンダリスキャンレジスタ/ロジックBLDがリセット状態に設定され、入力イネーブル信号IEに対して設けられるバウンダリスキャンレジスタBSR2がセット状態に設定される。
【0062】
出力イネーブル信号OEがリセット状態に設定され、出力バッファ10が出力ハイインピーダンス状態に設定されるため、この出力バッファ10に対する入力信号Oに対して設けられたバウンダリスキャンレジスタBSR0の状態は任意(X:ドントケア)である。この状態においては、入力イネーブル信号IEがHレベルとなり、AND回路で構成される入力バッファ11がイネーブルされ、パッドPに与えられた信号に従って内部信号Iを生成する。この入力テストモード時においては、パッドPにおけるリーク電流を測定する。したがって、入力バッファ11はイネーブル状態であればよく、対応のバウンダリスキャンレジスタBSR3の状態は任意である。したがって図5においては、この入力信号Iに対して設けられたバウンダリスキャンレジスタBSR3の状態は示していない。図5に示す各バウンダリスキャンレジスタの状態を実現する制御信号のいずれかを用いて、この入力信号Iに対して設けられたバウンダリスキャンレジスタBSR3の状態が設定されてもよい。
【0063】
他のテスト機能時においても、このテストモード制御信号DCTMの値に応じてバウンダリスキャンレジスタの状態が設定される。
【0064】
この図4に示す構成においては、プルアップおよびプルダウン制御を含むチップ内部とIOセルIOCの間の信号すべてに対しバウンダリスキャンレジスタ(/またはロジック)が接続されており、これらのバウンダリスキャンレジスタまたはロジックの制御態様は同一である。したがって、プルアップおよびプルダウン制御を含め、これらのテストセルTCに含まれる構成要素に対する制御方式を統一させることができ、IOセルIOCの状態設定のための制御方法およびDCテスト制御回路3の構成が簡略化される。また、このバウンダリスキャンレジスタ/レジスタBLUおよびBLDをプルアップ指示信号PUおよびプルダウン指示信号PDに対して設けることにより、このパッドPがプルアップされている状態およびプルダウンされている状態を外部で観測することができ、プルアップ端子およびプルダウン端子を外部で観測することができ、リーク電流などの特性を正確に測定することができる。
【0065】
[変更例1]
図6(A)は、この発明の実施の形態2の変更例1の構成を示す図である。この図6(A)に示す構成においては、IOセルIOCにおいては、プルダウン用の抵抗素子およびプルダウン制御トランジスタは設けられていない。プルアップ用の抵抗素子13およびプルアップ指示信号PUに応答して導通し、プルアップ抵抗素子13を電源ノードに接続するMOSトランジスタ12が設けられる。他の構成は、図4に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0066】
図6(A)に示す構成においては、図4に示す構成と同様、このIOバッファの状態を規定するために新たな付加回路は用いられていない、単に、バウンダリスキャンテストで利用されるバウンダリスキャンレジスタを利用しているだけであり、回路規模の増大は抑制される。また、パッドPをプルアップするための素子が設けられており、プルアップ指示信号PUに対しバウンダリスキャンレジスタ/ロジックBLUが設けられているため、端子Pをプルアップ状態に設定して、その状態を外部から観測することができる。
【0067】
通常、バウンダリスキャンテストにおいては、端子Pをプルアップ状態および/またはプルダウン状態に設定するテストモードは定義されていない。バウンダリスキャンテストに対して特に悪影響を及ぼすことなく、このIOセルIOCを所望の状態(Hi−Z)に設定することができる。
【0068】
DCテスト制御回路3の出力するバウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックBLU各々に対するセット信号BSRSETおよびリセット信号BSRRSTは、図5に示すロジックにおいて、項目(6)のHi−Zおよびプルダウンの状態を削除し、またプルダウン指示信号PDを削除したもので与えられる。このロジックは負論理で実現されてもよい。
【0069】
[変更例2]
図6(B)は、この発明の実施の形態2の変更例2の構成を示す図である。この図6(B)に示す構成においては、プルアップ用の抵抗素子13およびプルアップ状態を設定するためのMOSトランジスタ12は設けられていない。他の構成は図4に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0070】
この図6(B)に示す構成においては、パッドPは、プルダウン状態に設定することができる。プルダウン指示信号PDに対しバウンダリスキャンレジスタ/ロジックBLDが設けられており、パッドPがプルダウン状態に設定されてているとき、その状態を外部で観測することが可能となる。この図6(B)に示す構成に対するDCテスト制御回路3が実現する論理は、図5に示す表において、項目(5)のHi−Zおよびプルアップを削除し、かつプルアップ指示信号PUを削除したものとなる。
【0071】
この図6(B)に示すようにIOセルIOCにおいてプルダウン用の素子が設けられている場合においても、バウンダリスキャンテストにおいては、このプルダウンテストは定義されていないため、何らバウンダリスキャンテストに悪影響を及ぼすことなく、IOセルIOCを所望の状態のセットしてDCテストを行なうことができる。
【0072】
以上のように、この発明の実施の形態2に従えば、バウンダリスキャンテストで使用されるバウンダリスキャンレジスタを流用して、IOセルIOCの状態を設定するように構成しているため、信号伝搬遅延および回路規模の増大を抑制することができ、容易に所望のテストを行なうことができる。また、プルアップ指示信号およびプルダウン指示信号に対してもバウンダリスキャンレジスタまたはロジックを設けており、このIOセルに対して設けられたテストセルTCに対する制御を統一することができ、制御のための回路構成を簡略化することができ、またプルアップ/プルダウン状態に設定された端子を外部で観測することも可能となる。
【0073】
[実施の形態3]
図7(A)は、この発明の実施の形態3に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図7(A)に示す構成においては、プルアップ指示信号PUおよびプルダウン指示信号PDに対しロジックLUおよびLDがそれぞれ設けられる。バウンダリスキャンテストにおいては、プルアップおよびプルダウン動作は、定義されていないため、このバウンダリスキャンテストのためには、このプルアップ指示信号PUおよびプルダウン指示信号PDに対して、バウンダリスキャンレジスタを特に設ける必要はない。したがって、図7(A)に示すように、プルアップ指示信号PUおよびプルダウン指示信号PDに対しロジックLUおよびLDを配置することにより、回路構成が簡略化される。これらのロジックLUおよびLDの構成としては、図3に示す構成を利用することができる。他の構成は、図4に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0074】
[変更例1]
図7(B)は、この発明の実施の形態3の変更例1の構成を示す図である。この図7(B)に示す構成においては、IOセルIOCにおいて入力バッファは設けれていない。パッドP上の信号IはテストセルTCに含まれるバウンダリスキャンレジスタBSR3に与えられる。したがって、このIOセルIOCは、パッドPに与えられる入力信号Iを通常動作モード時スタティックに受けて内部論理2へ与える。他の構成は、図7(A)に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0075】
この図7(B)に示すようなIOセルの構成においても、図7(A)に示す構成と同様の効果を得ることができる。
【0076】
[変更例2]
図8(A)は、この発明の実施の形態3の変更例2の構成を概略的に示す図である。この図8(A)に示す構成においては、IOセルIOCにおいては、出力バッファ10、プルアップ用の抵抗素子13、プルアップ設定用のMOSトランジスタ12、プルダウン用の抵抗素子15およびプルダウン設定用のMOSトランジスタ14が設けられる。入力バッファは設けられていない。したがって、テストセルTCにおいても、出力イネーブル信号OEに対するバウンダリスキャンレジスタBSR1、出力バッファ10に対する入力信号Oに対するバウンダリスキャンレジスタBSR0、プルアップ指示信号に対するロジックLU、およびプルダウン指示信号PDに対するロジックLDが設けられる。他の構成は、図7(A)に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0077】
この図8(A)に示す構成においても、このIOセルIOCの状態設定のために、バウンダリスキャンテストのためのバウンダリスキャンレジスタBSR0およびBSR1を利用している。またプルアップ指示信号PUおよびプルダウン指示信号PDに対しロジックLUおよびLDを設けており、バウンダリスキャンレジスタを用いる場合よりも、回路構成も簡略化することができ制御を容易とすることができる。
【0078】
[変更例3]
図8(B)は、この発明の実施の形態3の変更例3の構成を示す図である。この図8(B)に示す構成においては、IOセルIOCにおいては、出力バッファ10のみが設けられる。この出力バッファ10は、常時動作しており、出力イネーブル信号OEは与えられていない。IOセルIOCは、したがって出力セルとして機能する。この出力バッファ10に対し、バウンダリスキャンレジスタBSR0が設けられる。
【0079】
この図8(B)に示すような、出力セルに対しても、バウンダリスキャンレジスタを利用してその状態を設定するこにより、信号伝搬遅延および回路規模の増大を抑制して、容易に所望の状態にIOセルIOCを設定して、所望のDCテストを行なうことができる。
【0080】
なお、図7(A)から図8(B)に示す構成においてDCテスト制御回路3が実現する論理は、IOセルの構成に応じて修正されるが、本質的に図5に示すロジックにより実現される。バウンダリスキャンレジスタおよびロジックに対し個々にセット信号BSRSTEおよびリセット信号BSRRSTが与えられる。
【0081】
以上のように、この発明の実施の形態3に従えば、IOセルのさまざまな構成に対応して、テストセルTCに含まれるバウンダリスキャンレジスタを配置することにより、バウンダリスキャンテストのために設けられた回路を利用してさまざまな内部構成のIOセルを容易に所望の状態に設定することができ、信号伝搬遅延および回路規模増大を抑制することができる。また、バウンダリスキャンテストにおいて定義されていないプルアップ状態およびプルダウン状態を設定する制御信号に対してはロジックを配置しているため、バウンダリスキャンレジスタを利用する構成に比べて、回路規模を簡略化することができ、また制御も容易となる。また、このバウンダリスキャンレジスタおよびロジックを利用することにより、外部から容易にバッファ回路の状態を設定して外部からその状態を観測することが可能となり、正確なテストを容易に実現することができる。
【0082】
[実施の形態4]
図9は、この発明の実施の形態4に従う半導体集積回路装置の要部の構成を示す図である。この図9においては、DCテスト制御回路3が、各チップごとに設けられる。DCテスト制御回路3は、DCテストモード制御信号DCTMおよびJTAGテスト(バウンダリスキャンテスト)を制御するためのJTAGテスト制御信号JTAGCを受けて、チップ内に設けられたテストセルTCに共通にセット信号BSRSETおよびリセット信号BSRRSTを出力する。DCテスト制御回路3は、テストセルTCそれぞれにおいて設けられたバウンダリスキャンレジスタの機能に応じて個々に、セット信号BSRSETおよびリセット信号BSRRSTを出力する。図9においては、出力バッファに対して設けられたバウンダリスキャンレジスタに対するセット信号BSRSET(O)およびリセット信号BSRRST(O)、出力イネーブル信号OEに対して設けられたバウンダリスキャンレジスタに対して与えられるセット信号BSRSET(OE)およびリセット信号BSRRST(OE)、入力イネーブル信号IEに対して設けられたバウンダリスキャンレジスタに対するセット信号BSRSET(IE)およびリセット信号BSRRST(IE)を代表的に示す。バウンダリスキャンレジスタとしては、他に、入力信号Iに対して設けられたバウンダリスキャンレジスタ、プルダウン指示信号PUに対して設けられたバウンダリスキャンレジスタおよびプルダウン指示信号PDに対して設けられたバウンダリスキャンレジスタがあり、それらに対しても個々に、セット信号およびリセット信号が与えられる。
【0083】
DCテスト制御回路3は、JTAGテスト制御信号JTAGCが、セットまたはリセットを指定するときには、これらのセット信号BSRSETおよびリセット信号BSRRSTを、JTAGテスト制御信号JTAGCに従ってセット状態またはリセット状態に設定する。したがって、DCテストとバウンダリスキャンテスト(JTAGテスト)を同じバウンダリスキャンレジスタを用いて行なうことができる。また、チップ内に設けられたテストセルTCに共通にDCテスト制御回路3を配置しているため、テストのための回路規模の増大を抑制することができる。
【0084】
なお、JTAGテスト制御信号JTAGCとしては、先の図2において示したバウンダリスキャンレジスタに対して、更新信号UPDATE、シフト信号SHIFT、およびセット信号SETおよび初期設定のためのリセット信号RESETが与えられる。これらの動作については後に説明する。
【0085】
[変更例]
図10は、この発明の実施の形態4の変更例を示す図である。図10においては、DCテスト制御回路3は、プルダウン指示信号PDに対して設けられたロジックに対しイネーブル信号PDENAを出力し、またプルアップ指示信号PUに対して設けられたロジック(LU)に対しプルアップイネーブル信号PUENAを出力する。他の構成は図9に示す構成と同じである。このDCテスト制御回路3は、図9に示す構成と同様、チップ内に設けられたテストセルTCに対し共通に、セット信号およびリセット信号を与える。ただし、テストセルTC内に設けられたバウンダリスキャンレジスタについては個々にセット信号およびリセット信号が与えられる。
【0086】
この図10に示す構成においては、プルアップ指示信号PUおよびプルダウン指示信号PDに対しては、バウンダリスキャンレジスタに代えてロジックが設けられる(図7(A)参照)。この場合、セット信号およびリセット信号に代えてイネーブル信号PUENAおよびPDENAが出力される。プルアップイネーブル信号PUENAおよびプルダウンイネーブル信号PDENAは、プルアップ指示信号PUおよびプルダウン指示信号PDに対するセット信号およびリセット信号を生成する場合の論理(図5参照)と同じ論理により生成することができる。信号PUENAおよびPDENAはJTAGテスト制御信号JTAGCと独立である(JTAGテストにはプルアップ/プルダウンテストは定義されていない)。
【0087】
以上のように、この発明の実施の形態4に従えば、各チップ(半導体集積回路装置)にDCテスト制御回路を配置し、チップ内に設けられたテストセルTCに共通にセット信号およびリセット信号を出力するように構成したため、DCテストのための回路の規模が増大するのを抑制することができる。
【0088】
[実施の形態5]
図11は、この発明の実施の形態5に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図11に示す構成においては、IOセルIOCaおよびIOCbそれぞれに対応するテストセルTCaおよびTCbそれぞれに対応してバウンダリスキャンレジスタ(BSR)制御回路30aおよび30bが配置される。これらのバウンダリスキャンレジスタ制御回路30aおよび30bの各々は対応のテストセルTCaおよびTCbに対してのみ、セット信号およびリセット信号を与える。隣接するバウンダリスキャンレジスタ制御回路30aおよび30bの間には、テストモード制御信号DCTMが伝達される。
【0089】
これらのテストセルTCaおよびTCbにおいてはバウンダリスキャンテスト時におけるテストデータおよび制御信号を伝達する経路(破線で図10においては示す)が配置される。テストモード制御信号DCTMは、たとえば3ビットの信号であり、したがって隣接するセル間においては、3ビットの信号線を配設するだけであり、配線占有面積が低減される。
【0090】
図12は、図11に示す構成の1つのセルに関連する部分の構成を概略的に示す図である。図12において、IOセルIOCおよびテストセルTCに対し、1つのBSR制御回路30が配置される。テストセルTCに含まれるバウンダリスキャンレジスタBSR0−BSR3およびバウンダリスキャンレジスタ/ロジックBLUおよびBLDそれぞれに対し、このBSR制御回路30からのセット信号BSRSETおよびリセット信号BSRRESETが個々に与えられる。このBSR制御回路30へは、図示しない回路部分からのテストモード制御信号DCTMが与えられる。テストモード制御信号DCTMは、また隣接するIOセルIOCに対して設けられたBSR制御回路30へも与えられる。
【0091】
BSR制御回路30からは、6つのバウンダリースキャンレジスタまたはロジックに対し、セット信号BSRSETおよびリセット信号BSRRESETが出力される。したがって、BSR制御回路30からは、合計12本の制御信号が出力される(プルアップ/プルダウン制御のためにバウンダリスキャンレジスタが用いられている場合)。一方、テストモード制御信号DCTMは、図5に示すように、たとえば3ビットの信号である。したがって、この12種類の制御信号配線を、各IOセルに対し配設する構成に比べて、単に3ビットの制御信号線をIOセル間で配設するだけでよく、配線占有面積が低減される。単にテストセルTC内において、12種類の信号(BSRSETおよびBSRRESETが配設されればよく、したがって、IOセル間の配線占有面積を低減することができ、結果的に、集積回路装置のチップ占有面積を低減することができる(IOセルが分散配置されるとき特に効果的である)。
【0092】
以上のように、この発明の実施の形態5に従えば、IOセルに対応してDCテストのための制御回路を配設しているため、IOセル間の配線占有面積を低減することができ、チップ占有面積を応じて低減することができる。
【0093】
なお、図11および図12に示すBSR制御回路30aまたは30bおよび30の実現する論理は、図5に示す論理と同じである。テストモード信号TESTMODEによりDCテストモードが指定されたときに、指定されたテストモード機能に従ってバウンダリスキャンレジスタまたはロジックに対する制御信号が生成される。バウンダリスキャンテストが指定された場合には、そのバウンダリスキャンテスト制御のためのセット信号およびリセット信号に従って各バウンダリスキャンレジスタに対するセット信号BSRSETおよびリセット信号BSRRSTが生成される。
【0094】
[実施の形態6]
図13は、この発明の実施の形態6に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図13に示す構成においては、テストセルTCに含まれるバウンダリスキャンレジスタBSR♯a…BSR♯bそれぞれに対し、BSR制御回路30♯a…30♯bが設けられる。これらのBSR制御回路30♯a…30♯bから、対応のバウンダリスキャンレジスタBSR♯a…BSR♯bに対しセット信号およびリセット信号S/Rが出力される。BSR制御回路30♯a…30♯bに対し、テストモード制御信号DCTMおよびリセット信号RSTが与えられる。リセット信号RSTは、この直流テストモードをリセットするための信号である。
【0095】
この図13に示す配置においては、バウンダリスキャンレジスタBSR♯a…BSR♯bの間に伝達される制御信号は、バウンダリスキャンテストのための制御信号の他に、テストモード制御信号DCTMである。したがって、たとえば図5に示すDCテスト機能を実現するためには、このテストモード制御信号DCTMは3ビットの制御信号であり、このバウンダリスキャンレジスタの間に12本の制御信号線を配設する必要がなく、配線占有面積が低減される。特に、IOセルIOCが、単なる出力バッファセルまたは入力バッファセルであり、テストセルTC内においてバウンダリスキャンレジスタBSRが分散して配置される場合、不必要な制御信号線をテストセルTC内に配設する必要がなく、配線占有面積を大幅に低減することができる。
【0096】
このBSR制御回路30♯aおよび30♯bの内部構成は、図5に示す論理を実現する構成であればよい。また、テストセルTCにおいてプルアップ指示信号PUおよびプルダウン指示信号PDを制御するためにロジック回路が用いられている場合、セット/リセット信号S/Rに代えて、イネーブル信号PUENAおよびPDENAが生成される。
【0097】
以上のように、この発明の実施の形態6に従えば、バウンダリスキャンレジスタまたはロジックに対応してDCテスト制御のための回路を配置しているため、バウンダリスキャンレジスタ間においてはデコード前のDCテストモード制御信号を伝達するだけでよく、配線占有面積が低減される。
【0098】
[実施の形態7]
図14は、この発明の実施の形態7に従う半導体集積回路装置の要部の構成を示す図である。図14において、この半導体集積回路装置は、JTAGテスト対応の装置であり、バウンダリスキャンテストを行なうための制御回路を含んでいる。このバウンダリスキャンテスト回路は、テストモード時に印加されるテストクロック信号TCKとテストモードを選択しかつ指定するテストモードセレクト信号TMSとテストモードをリセットするためのリセット信号TRSTを受けて、バウンダリスキャンテストのための内部クロック信号等を生成するTAP(テストアクセスポート)コントローラ40と、テストデータ入力端子を介してシリアルに1ビット単位で印加されるテストデータTDIを受ける命令レジスタ41と、命令レジスタ41に格納された命令をデコードして、バウンダリスキャンテストに必要な制御信号を生成する命令デコーダ42と、テストデータTDIをバイパスするためのバイパスレジスタ43と、ユーザがその用途を規定するユーザ定義レジスタ群44を含む。このユーザ制御レジスタ群44には、たとえばデバイスを識別するためのIDコードなどが格納されるオプションレジスタ44bと、直流テストモードを特定するテストモード制御信号DCTMが格納されるテストモードレジスタ44aを含む。
【0099】
このバウンダリスキャンテスト回路はさらに、命令デコーダ42の出力信号に従ってユーザ定義レジスタ群44、バイパスレジスタ43およびセルCbの出力データのいずれかを選択するマルチプレクサ(MUX)45と、TAPコントローラ40の出力信号に従ってマルチプレクサ45および命令レジスタ41の一方を選択するマルチプレクサ46と、マルチプレクサ46の出力信号をバッファ処理してテストデータ端子に出力するドライバ/バッファ47を含む。このテストデータ出力端子TDOは、データ信号DOを出力するための端子として用いられるかまたは、通常動作モード時においてはハイインピーダンス状態に設定される。
【0100】
この図14に示すバウンダリスキャンテスト回路は、前述のIEEE規格において標準化されている。本実施の形態7においては、このバウンダリスキャンテスト回路に含まれるユーザ定義レジスタ群44に含まれるレジスタ44aを、直流テストモードを行なうためのテストモード制御信号を格納するテストモードレジスタ44aとして使用する。このテストモードレジスタ44aからテストモード制御信号DCTMがBSR制御回路へ与えられ、各テストセルに含まれるバウンダリスキャンレジスタに印加される。BSR制御回路の配置は図9−13に示す配置のいずれでもよい。
【0101】
バウンダリスキャンテスト回路は、バウンダリスキャンテスト対応装置においてはすべて設けられている。このバウンダリスキャンテスト回路を利用して、バウンダリスキャンテストにおいて規定されていない直流テストモードを行なうための制御信号を生成することにより、余分の回路を付加することなく直流テストを容易に行なうことができる。
【0102】
TAPコントローラ40は、テストモード選択信号TMSおよびテストクロック信号TCKに従ってバウンダリスキャンレジスタを制御するステートマシン(順序回路)である。テストモードセレクト信号TMSをTAPコントローラ40がデコードすることにより、ある状態から別の状態へシフトし、その状態に従ってバウンダリスキャンレジスタの制御が実行される。TAPコントローラ40の制御の下に、命令レジスタ41への命令の格納、またはユーザ定義レジスタ群44へのユーザ定義データの格納が実行される。したがって、このテストモードレジスタ44aに対し一旦テストモード制御信号DCTMを設定すれば、DCテスト動作時において、バウンダリスキャンテストのための制御信号の状態は任意である(直流テスト制御信号であるセット/リセット信号により各テストセルの出力信号の論理値が固定されるため)。
【0103】
テストモードレジスタ44aへの直流テスト制御信号DCTMの設定時には、たとえば、TAPコントローラ40に対し、セレクト−DRスキャンを実行させ、命令レジスタ41にテストモードレジスタ選択命令を与えてこのテストモードレジスタ44aを選択した後、キャプチャ−DRステートへ移行させる。これにより、所望の直流テストを行なうためのテストモード制御信号DCTMがテストモードレジスタ44aに格納される。出力はアップデートDRステートで実行される。
【0104】
この図14に示す構成に従えば、バウンダリスキャンテスト対応の装置において設けられているバウンダリスキャンテスト回路に含まれるユーザ定義レジスタを直流テストモード制御のために利用しており、外部から直流テストモード制御信号DCTMを印加するための余分のピン端子を必要としない(テストアクセスポートにおいては、5本のピン端子TDI、TCK、TMS、TRSTおよびTDOが、通常設けられている(TRSTは、オプションであってもよい))。したがって、ピン数を増加させることなく所望の直流テストを容易に行なうことができる。また、IOセルの状態を設定するための制御信号の伝達の制御も、バウンダリスキャンテスト回路の制御の下に行なわれており、直流テストモード専用の回路を余分に設ける必要がなく、回路規模が増大するのを抑制することができる。
【0105】
なお、命令レジスタ41は、TAPコントローラ40に対する命令ビットを格納し、この命令レジスタ41に格納された命令に従って集積回路装置に、さまざまな機能を実行させることができる。
【0106】
[実施の形態8]
図15は、この発明の実施の形態8に従う半導体集積回路装置の要部の構成を示す図である。この図15に示す構成においては、直流テストモード制御信号DCTMは、バウンダリスキャンテスト回路に含まれる命令デコーダ42から生成される。レジスタとしては、バウンダリスキャンテスト時、半導体集積回路装置をバイパスするためのバイパスレジスタ43およびユーザが機能を定義するオプションレジスタ45が設けられる。バウンダリスキャンテストの規格においては、実装される命令の種類および命令のコードは、ある自由度をもって定められてもよいと規定されている。したがって、バウンダリスキャンテストにおいて機能が割当てられていない命令コードを、この直流テストのための命令として利用する。直流テストモード制御信号DCTMは、6種類存在する。したがって、6個の命令を、直流テストのために準備する。これは、命令レジスタのビット幅を拡張すれば、容易に命令を増加させることができる(空き命令コードが存在しない場合)。
【0107】
命令デコーダ42からのDCテストモード制御信号DCTMは、先の実施の形態において説明したBSR制御回路へ与えられる。
【0108】
この図15に示す構成に従えば、バウンダリスキャンテスト回路それ自体を利用して、直流テストを行なうように構成しているため、直流テストのための回路構成を低減することができ、回路規模増大を抑制することができる。また、バウンダリスキャンレジスタ制御回路に対し持続的に直流テストモード制御信号を印加するための命令レジスタを設ける必要もなく、回路規模が増大するのを抑制することができる。
【0109】
[実施の形態9]
図16は、この発明の実施の形態9に従う半導体集積回路装置の要部の構成を示す図である。この図16に示す構成においては、外部からパッドPD0−PD2を介してDCテスト制御信号DCTM0−DCTM2が与えられる。このパッドPD0−PD2へ与えられるテストモード制御信号は、それぞれIOセルIOC0−IOC2を介して対応のテストセルTC0−TC2に含まれる入力バウンダリスキャンレジスタにおいて捕獲され、内部に設けられたBSR制御回路へ与えられる。このBSR制御回路は、先の実施の形態において説明した配置のいずれが用いられてもよい(図9から図13参照)。パッドPD0−PD2は隣接パッドであってもよく、また分散するパッドでもよい。
【0110】
DCテストを行なうために各IOセルの状態を設定するための制御信号を、パッドPD0−PD2から与えて入力用のバウンダリスキャンレジスタに保持しているため、DCテストを行なうための専用のピン端子が不要となる。また、シフト動作に従ってDCテストを行なうためのデータを伝搬させていないため、テスト機能を高速に設定でき、テスト時間の増大を抑制することができる。
【0111】
図17は、図16に示す配置の1つのパッドPDに対する構成を概略的に示す図である。この図17において、IOセルIOCには、最小限、入力バッファ11が配置される。この入力バッファ11に対しては、テストセルTCにおいて、2つのバウンダリスキャンレジスタBSR2およびBSR3が設けられる。バウンダリスキャンレジスタBSR3に、パッドPDから入力バッファ11を介して、直流テストモード制御信号DCTM<>を格納する。次に、この図17に示す配置において、直流テスト制御信号を取込むための動作について図18に示すフロー図を参照して説明する。
【0112】
まず、テストセルTCを初期状態にセットする(ステップST1)。バウンダリスキャンテスト標準規格であるIEEE1149.1の制御の下に、図14または図15に示すバウンダリスキャンテスト回路が動作する場合、この初期状態の設定は、テストモードセレクト信号TMSにより、TAPコントローラ40を、テスト−ロジック−リセット(Test−Logic−RESET)状態に設定する。これに代えて、単に、リセット信号TRSTを用いて初期設定が行なわれてもよい。これにより、バウンダリスキャンテスト回路の初期設定が行なわれる。
【0113】
次いで、バウンダリスキャンレジスタを選択する(ステップST2)。IEEE規格の場合、このバウンダリスキャンテスト回路においてTAPコントローラ40を、データレジスタ(DR)を選択するためのセレクト−DRスキャン状態に設定し、次いでバウンダリスキャンレジスタBSRを選択するための命令を、命令レジスタに格納する。これは、データレジスタとしては、先の図14または図15に示すようにオプションレジスタおよびバイパスレジスタなどが存在し、これらのレジスタとバウンダリスキャンレジスタとを区別するためである。
【0114】
このステップST2においてバウンダリスキャンレジスタBSRが選択された後、パッドPDに与えられた信号をIOセルIOCを介してバウンダリスキャンレジスタBSR3に取込む(キャプチャ(Capture)動作を行なわせる(ステップST3))。この場合、通常のサンプル命令SAMPLEが実行されてもよい。またIEEE1149.1の規格に従ったバウンダリスキャンテスト回路を利用する場合、TAPコントローラを、テストモードセレクト信号TMSによりキャプチャ−DR(Capture−DR)状態に設定する。このキャプチャ(CAPTURE)−DRステートに従って、バウンダリスキャンレジスタBSR2が論理“1”の信号を出力し、入力バッファ11がパッドPDに与えられた信号をバウンダリスキャンレジスタBSR3に与え、バウンダリスキャンレジスタBSR3が、与えられたデータを取込みラッチする。このバウンダリスキャンレジスタBSR3に取込まれた(獲得された)信号は、更新(UPDATE)ステートにTAPコントローラが入っていないため、内部論理とは切り離された状態で生成される(スルーラッチがラッチ状態にある)。すなわち、バウンダリスキャンレジスタに含まれるシフトレジスタ(フリップフロップ)に、この信号DCTMが捕獲された状態である。このバウンダリスキャンレジスタBSR3に格納された信号DCTM<>をBSR制御回路でデコードし、指定された状態に、各バウンダリスキャンレジスタまたはロジックを設定する。
【0115】
この状態設定の後、ステップST4においてDCテストが実行される。これは各機能ごとに実行される。
【0116】
このDCテストがステップST4において完了すると、次いでDCテストのすべての機能が終了したか否かの判別がステップST5において行なわれる。すべての機能が終了していない場合には再び、ステップST3に戻り、次に実行すべき機能を設定するために、パッドPDに対し所定の状態のDCテストモード制御信号が与えられ、再びバウンダリスキャンレジスタBSR3にデータが取込まれ、次の機能を指定するDCテスト制御信号DCTM<>(DCTM0−DCTM2)が生成されて、次のDCテスト機能が実行される。
【0117】
ステップST5においてすべての機能が終了したと判定されると、ステップST6に移り、このDCテストが終了する。
【0118】
このDCテスト時において、バウンダリスキャンレジスタBSR3にこのDCテストモード制御信号を保持させている。この図5に示すようなDCテストの各機能を実行する場合、入力バッファ11の出力信号Iを受けるバウンダリスキャンレジスタBSR3の状態は任意であるため、特に、DCテストを行なう上で問題は生じない。これは、入力バッファ11の出力信号Iを受けるバウンダリスキャンレジスタBSR3のセット/リセット状態は任意であり、適当なセット/リセット信号を利用すればよいと説明したことに対応する。ただし、この図16および図17に示す構成においては、DCテストモード時、バウンダリスキャンレジスタBSR3がセットまたはリセット状態に強制的に設定されるのを防止するため、この入力バッファ11の出力信号Iに対して設けられたバウンダリスキャンレジスタBSR3のセット/リセット状態は、特にDCテスト時においては制御する必要がない。バウンダリスキャンテストのためのセット/リセットのためのセット/リセット信号が必要とされるだけである。
【0119】
以上のように、この発明の実施の形態9に従えば、パッドから入力バッファに対して設けられたバウンダリスキャンレジスタにDCテストモード制御信号を保持させるように構成しているため、テストデータを、バウンダリスキャンレジスタが複数個接続されるシフトパスを順次伝搬させてIOセルの状態を設定する必要がなく、テスト時間を短縮することができる。また、単にIOセルIOCを介してバウンダリスキャンレジスタにDCテストモード制御信号を格納しているだけであり、容易に所望の状態にIOセルを設定することができる。また、DCテストモード時にIOセルの状態を制御するための特別の付加回路を必要とせず、回路規模の増大を抑制することができる。
【0120】
[実施の形態10]
図19は、この発明の実施の形態10に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図19に示す構成においては、IOセルIOCは、パッドPに結合された出力バッファ10を含む。この出力バッファ10には、出力制御信号(出力イネーブル信号)OEは与えられていない。このパッドPに対しバウンダリスキャンレジスタBSR3が設けられ、この出力バッファ10に対しバウンダリスキャンレジスタBSR0が設けられる。バウンダリスキャンレジスタBSR3およびBSR0は、バウンダリスキャンテスト動作時においてデータをシフトすることができる。このシフト動作時、バウンダリスキャンレジスタBSR3から、シフトインデータSIをバウンダリスキャンレジスタBSR0へ転送する。
【0121】
バウンダリスキャンレジスタBSR0およびBSR3の状態の制御は、バウンダリスキャンテスト回路により実行される。特に、DCテストのためのBSR制御回路は用いられない。次に、この図19に示す構成の動作を、図20に示すフロー図を参照して説明する。
【0122】
まず、バウンダリスキャンテスト回路の初期設定が行なわれる(ステップST10)。バウンダリスキャンテスト回路が、IEEE1149.1標準に従う場合、TAPコントローラを、テスト−ロジック−リセット状態(Test−Logic−RESET)に設定する。これにより、テスト回路が初期状態に設定される。また、バウンダリスキャンレジスタBSR0およびBSR3も初期状態に設定される。リセット信号TRSTが初期化のために用いられてもよい。
【0123】
次いで、バウンダリスキャンテスト回路を、バウンダリスキャンレジスタBSRを選択する状態に設定する(ステップST11)。これは、TAPコントローラを、テストモードセレクト信号TMSに従ってセレクト−DR−スキャン状態に設定した後、命令レジスタにバウンダリスキャンレジスタ(BSR)を選択する命令をセットすることにより実現される。
【0124】
次いでこのバウンダリスキャンレジスタBSRが選択される状態に設定された後、パッドPに所望の論理のレベルの信号を印加し、このパッドPに与えられた信号をバウンダリスキャンレジスタBSR3に取込ませる(獲得させる)(ステップST12)。これは、TAPコントローラを、キャプチャ−DRステート(Capture−DR)に設定することによりバウンダリスキャンレジスタBSR3が、パッドPに与えられた信号Iを取込む。
【0125】
次いで、このバウンダリスキャンレジスタBSR3に獲得されたデータを、スキャンパスを介してバウンダリスキャンレジスタBSR0に転送する(ステップST13)。これは、バウンダリスキャンテスト時において、TAPコントローラをシフト−DR(Shift−DR)状態に設定して、テストクロックTCKに従ってシフト動作を行なわせることにより実現される。これにより、パッドPに与えられた信号がバウンダリスキャンレジスタBSR0に捕獲される。
【0126】
シフト動作が行なわれただけであり、バウンダリスキャンレジスタBSR0の出力信号は変化しない。そこで、ステップST14において、このバウンダリスキャンレジスタBSR0に獲得されたデータを出力バッファ10へ印加する(ステップST14)。これは、バウンダリスキャンテストの標準規格であるIEEE1149.1に従ってバウンダリスキャンテスト回路が動作する場合、TAPコントローラをアップデート−DR(Update−DR)状態に設定することにより実現される。このアップデート(Update)DRステートの場合、バウンダリスキャンレジスタBSRは、それぞれ、シフトインされたまたは獲得したデータを出力ピンへ出力する。ここで、外部テスト命令EXTESTが実行されている場合、バウンダリスキャンレジスタBSR3の獲得したデータは内部論理2へは与えられない。これは内部論理2とバウンダリスキャンレジスタBSRとは、この外部テスト命令EXTESTが与えられたとき、切り離されるためである。
【0127】
このステップST14においては、先にパッドPを介して与えられた信号が出力バッファ10を介してパッドPへ与えられる。したがって、この場合、パッドPの論理レベルは予め知ることができ、入力信号の論理“1”および“0”を判定するための電位テスト(VIH/VIL判定)をも行なうことができ、また出力信号のH出力およびL出力(VOHおよびVOL)の電圧レベルの測定も行なうことができる。
【0128】
次いで、ステップST16において、DCテストのすべての機能が終了したか否かの判定がこの1つの機能についてのテスト完了後判定され、全機能が終了していない場合再びステップST12に戻り、次の機能を行なうための信号がパッドPに設定され、以下、同様の動作が繰返される。ステップST16においてすべてのDCテストの機能についてのテストが完了したと判定されるとDCテストが完了する(ステップST17)。
【0129】
以上のように、この発明の実施の形態10においては、DCテストのために端子の出力から得たいデータを対応の端子より直接入力してバウンダリスキャンレジスタを介して捕獲させた後、出力バッファを介して出力させている。したがって、このDCテストのための信号を設定するための回路を新たに追加する必要がなく(バウンダリスキャンテストのための構成をそのまま利用できる)、回路規模を低減することができる。
【0130】
また、すべてのIOセルの端子状態を設定するためのデータを、数多くのバウンダリスキャンレジスタが接続されるスキャンパスを介してシフトイン、シフトアウトして伝達する必要がなく、単にバウンダリスキャンレジスタBSR3からバウンダリスキャンレジスタBSR0への転送のみで必要なテストデータを設定することができ、テスト時間を短縮することができる。
【0131】
なお、図19に示す構成においては、IOセルIOCは出力バッファ10のみを含んでおり、パッドPが直接バウンダリスキャンレジスタBSR3に接続されている。しかしながら、このIOセルIOCは、先の実施の形態1および2において説明したIOセルの構成のいずれであってもよい。単に、パッドPに与えられた信号を入力端子に接続されるバウンダリスキャンレジスタに取込んだ後、出力バッファに対応して設けられるバウンダリスキャンレジスタに転送する構成であればよい。入出力制御信号(イネーブル信号)の制御は、アップデート/キャプチャDRステートにより実現される。プルアップ/プルダウン制御信号もさらに含まれる場合、対応のバウンダリスキャンレジスタがリセット状態に設定される構成が用いられればよい(シフトイン動作時、リセット状態に対応する信号(論理“0”)がシフトインされるように構成されればよく、シフト動作時、前段のバウンダリスキャンレジスタが初期設定されていればよい)。
【0132】
[実施の形態11]
図21は、この発明の実施の形態11に従う半導体集積回路装置の要部の構成を概略的に示す図である。図21において、パッドPDa…PDnそれぞれに対応してIOセルIOCa…IOCnが配置される。これらのIOセルIOCa…IOCnに対応して、テストセルTCa…TCnが配置される。テストセルTCa…TCnの各々は、対応のIOセルIOCa…IOCnの構成に対応して適当に配置、接続されるバウンダリスキャンレジスタを含む。これらのテストセルTCa…TCnに含まれるバウンダリスキャンレジスタは、一方方向にテストデータをスキャンパスを介して転送可能である。
【0133】
本実施の形態においては、このシリアルスキャンパスを介して、IOセルIOCa…IOCnの状態を設定するデータを転送する。その後、テストセルTCa〜TCnにラッチされたテストデータを対応のIOセルIOCa…IOCnを介してパッドPDa…PDnに出力する。この状態で、所望のDCテストを実行する。次に、この図21に示す構成の動作について図22に示すフロー図を参照して説明する。
【0134】
まず、テスト回路を初期設定する(ステップST20)。この場合、BSR制御回路が用いられている場合、その回路の初期設定(リセット)が行なわれる。バウンダリスキャンテスト回路を利用する場合、TAPコントローラを、テストモードセレクト信号TMSまたはリセット信号TRSTに従って、テスト−ロジック−リセット(Test−Logic−RESET))ステートに設定する。
【0135】
次いで、制御対象がバウンダリスキャンレジスタBSRであることを設定し、バウンダリスキャンレジスタに対する制御信号を有効にする(ステップST21)。バウンダリスキャンテスト回路を利用する場合、TAPコントローラを、セレクト−DR−スキャンステートに設定し、命令レジスタにバウンダリスキャンレジスタを選択する命令をセットする。これにより、バウンダリスキャンレジスタBSRに対する制御信号が有効とされる。バウンダリスキャンレジスタBSRにデータをシフトインする。この場合、たとえば特定のパターン(01…)を有するデータを、テストデータ入力端子TDIを介して入力し、順次シフトする。バウンダリスキャンテスト回路を利用する場合、TAPコントローラをテストモードセレクト信号TMSに従ってシフト−DRステートに設定し、テストクロック信号TCKに従ってバウンダリスキャンレジスタBSR間でスキャンパスを介してデータの転送を実行させる(ステップST22)。
【0136】
次いで、所望のテストパターンがバウンダリスキャンレジスタに格納された後、このバウンダリスキャンレジスタから対応のIOセルに対し、取込んだデータを出力させる(ステップST23)。IEEE規格のバウンダリスキャンテスト回路を利用する場合、TAPコントローラを、アップデート−DR(Update−DR)ステートに設定する。これにより、テストセルTCa〜TCnに含まれるバウンダリスキャンレジスタが取込んだ(シフトインされた)データを対応のIOセルIOCa−IOCnに出力する。応じて、IOセルIOCa−IOCnが所定の状態に設定され、DCテストが実行される(ステップST24)。
【0137】
1つのDCテスト機能が完了すると、次いですべてのDCテスト機能についてテストが実行されたか否かの判定が行なわれる(ステップST25)。すべての機能についてのテストが行なわれていない場合には、再びステップST22に戻り、次の機能を行なうためのテストデータのシフトインが実行される。ステップST25においてすべての機能についてのテストが完了したと判定されると、このDCテストが終了する(ステップST26)。
【0138】
スキャンパスを介して所定のパターンを有するテストデータを順次転送してバウンダリスキャンレジスタBSRに設定している。単に、バウンダリスキャンテストのための構成を利用しているだけであり、何ら追加の回路構成は必要とされない。また、各IOセルを所望の状態にしてDCテストを実行しているだけであり、再び、このテストデータをバウンダリスキャンレジスタに取込んだ後スキャンパスを介して順次転送して、期待値と比較するなどの処理は必要とされない。このDCテストにおいては、IOセルIOCa−IOCnをすべて同じ状態に設定することが要求されるだけであり、したがって、テストセルTCa−TCnに対して、同じテストデータパターンを転送することができ、複雑なデータパターンの作成は要求されない。
【0139】
[変更例]
図23は、この発明の実施の形態11の変更例の動作を示すフロー図である。この図23に示すフロー図においては、ステップST21においてバウンダリスキャンレジスタBSRを選択した後、ステップST32が実行される。このステップST32においては、TAPコントローラをキャプチャ−DR(Capture−DR)ステートに設定し、外部端子に設定されたデータをテストセル内の入力バウンダリスキャンレジスタ(入力端子に結合されるバウンダリスキャンレジスタ)に取込ませる。この後、図22に示すフロー図と同様、所望のパターンを有するテストデータのシフトインが実行される(ステップST22)。以下の動作は、図22に示すフロー図と同じである。
【0140】
この図23に示すフロー図においては、入力バウンダリスキャンレジスタに、外部端子に設定されたデータが取込まれる。所望のパターンを有するテストデータのシフトインを行なった後、この外部端子に設定されたデータがバウンダリスキャンレジスタのスキャンパスを介してシフトされる。この外部端子をスキャンパスを介して順次シフトアウトし、入力端子に設定されたデータ信号の電圧レベルと読出される信号の論理レベルとの関係をみることにより、入力電位と論理レベルとの関係(VIL/VIH)のテスト等を実行する。
【0141】
図24は、この図23に示すフロー図のテスト動作を模式的に示す図である。まず図24(A)に示すように、バウンダリスキャンテスト回路をキャプチャ(Capture)ステートに設定し、パッドPに与えられたデータDinをIOセルIOCを介してテストセルTCの入力バウンダリスキャンレジスタに格納する。
【0142】
次いで、図24(B)に示すように、シフト(Shift)ステートにバウンダリスキャンテスト回路を設定し、テストセルTCに含まれるバウンダリスキャンレジスタを介して所望のパターンを有するテストデータ(TDI)をシフトインする。この場合、外部データDinもまた、スキャンパスを介して順次転送される。
【0143】
次に図24(C)に示すように所望のパターンを有するテストデータが設定された後、バウンダリスキャンテスト回路をアップデート(Update)ステートに設定し、テストセルTCに設定されたデータに従ってIOセルIOCを所望の状態に設定する。この状態で、6つの機能のうちの1つの機能についてのDCテストが実行される。
【0144】
次いで、図24(D)に示すように、バウンダリスキャンテスト回路をシフト(Shift)ステートに設定し、スキャンパスを介して順次データを転送する。この場合、再処理外部端子に設定された外部データDinがスキャンパスを介して順次転送されテストアクセスポートTAPを介して出力される。外部データ信号Dinの電圧レベルを変化させて入力し、テストアクセスポートTAPから順次シフトアウトされるデータTDO(Vin)の論理をみることにより、入力信号の電圧レベルVIHおよびVILを測定することができる。
【0145】
この図24(B)に示す所望のパターンを有するテストデータのシフトイン動作と、外部端子に与えられたデータ信号を外部へシフトアウトする図24(D)の動作を同時に実行することにより、テスト時間を短縮することができる。これにより、先の図5に示す6つのDCテスト機能に加えて、さらに、入力信号電圧VILおよびVIHの測定をも行なうことができる。
【0146】
以上のように、この発明の実施の形態11に従えば、バウンダリスキャンテスト回路を利用して、所望のパターンを有するテストデータをスキャンパスを介してシフトインしてテストセルに設定した後、対応のIOセルを所定の状態に設定しているため、DCテストのための専用の回路が不要となり、回路占有面積の増大を抑制することができる。また、外部端子に印加されたデータを取込んだ後に、テストデータのシフトインを行なうことにより、外部端子に与えられる信号電圧とその入力信号の論理値との対応関係を測定することもできる。
【0147】
また、テストセルに設定されたテストデータに従って対応のIOセルを所定の状態に設定してDCテストを実行しているため、容易に、バウンダリスキャンテスト回路を用いてアナログ値を測定するDCテストを実行することができる。
【0148】
[実施の形態12]
図25は、この発明の実施の形態12に従う半導体集積回路装置の要部の構成を示す図である。この図25に示す構成においては、テストアクセスポート(TAP)において、命令デコーダ42からのDCテスト(機能の特定)指示信号に従って所望のパターンを発生するDCテストパターン発生器50と、このDCテストパターン発生器50の出力信号に従って、DCテストパターン発生器50の出力するテストパターンおよびテストデータTDIの一方を選択してシリアルスキャンパスに伝達するマルチプレクサ51が設けられる。このシリアルスキャンパスには、セルCa…Ccが接続される。他の構成は、図15に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0149】
この図25に示す構成においては、バウンダリスキャンテストにおいて使用されない命令コードをDCテスト機能特定のために利用する。命令レジスタ41に格納されたDCテスト命令に従って命令デコーダ42がこのDCテスト命令をデコードし、そのデコード結果に従ってDCテストパターン発生器50に対し所望のパターンを発生するように指示を与える。DCテストパターン発生器50は、この6つの機能のうち命令デコーダ42からのデコード信号(DCテスト機能特定信号)に従って対応のパターンを発生する。
【0150】
このDCテストパターン発生器50を用いてテストパターンを生成してセルCa…Ccをそれぞれ所定の状態に設定しており、テストパターンを新たに生成する必要がなく、容易に各セルを所定の状態に設定することができる。この場合、各セルCa…Ccの入力セルであるか出力セルであるか入出力セルであるかに応じて、テストパターンが生成される。
【0151】
セルが入力セルであるか出力セルであるか入出力セルであるかは、予め知ることができ、その配置順序に従って同じパターンを所定の順序で繰返し生成することにより、容易にセルCa…CcをDCテスト時所定の状態に設定することができる。
【0152】
[変更例]
図26は、この発明の実施の形態12の変更例の構成を示す図である。セルCa…Ccは、それぞれIOセルIOCa…IOCcおよびテストセルTCa…TCcを含む。セルCa…Ccは、それぞれ、パッドPDa…PDcに接続される。
【0153】
この図26に示す構成においては、セルCa…Ccは、すべて同一構成とされる。すなわち、テストセルTCa…TCcにおいてバウンダリスキャンレジスタの数および配置順序がすべて同じとされる。IOセルIOCa…IOCcは、同一構成とされてもよく、また異なっていてもよい。テストセルTCa…TCcにおいてバウンダリスキャンレジスタの数および配置順序が同じ場合、DCテスト時において、セルCa…Ccに対し同じパターンのテストデータを設定することが要求されるだけである(各端子を同じ状態に設定するため)。したがって、図25に示すDCテストパターン発生器50は、セルCa…Ccの数だけ同じパターンを繰返し発生することが要求される。これにより、DCテスト時におけるパターンを簡略化することができ、DCテストパターン発生器50の回路規模を低減することができる。
【0154】
以上のように、この発明の実施の形態12に従えば、テストアクセスポート内においてDCテスト時、DCテストに必要とされるパターンを生成してスキャンパスを介してセルに含まれるバウンダリスキャンレジスタへ転送して各IOセルの状態を設定しているため、外部からDCテスト時に新たにパターンを生成して印加する必要がなく、テスト構成が簡略化される。
【0155】
また、セルをすべて同一構成とすることにより、各セルに対し同じパターンを印加することが要求されるだけであり、DCテストパターン発生器の論理を単純化することができ、DCテストパターン発生器の規模を低減することができる。
【0156】
[実施の形態13]
図27は、この発明の実施の形態13に従う半導体集積回路装置の要部の構成を示す図である。この図27に示すIOセルにおいては、パッドPを駆動する出力バッファ10と、パッドPの信号を入力イネーブル信号IEに従って取込む入力バッファ11が少なくとも設けられる。
【0157】
テストセルにおいては、出力バッファ10に対する出力イネーブル信号OEに対して設けられるバウンダリスキャンレジスタBSR1およびこの出力バッファ10の入力信号に対して設けられるバウンダリスキャンレジスタBSR0が配置される。入力バッファ11に対してもバウンダリスキャンレジスタは同様設けられるが、図面を簡略化するために、これは示していない。
【0158】
バウンダリスキャンレジスタBSR1は、シフトインデータSIと内部論理からの出力イネーブル信号OEの一方をモード指示信号(図示せず)に従って選択するマルチプレクサ20aと、マルチプレクサ20aの出力信号をシフトクロック(図示せず)に従ってシフトするフリップフロップ21aと、このフリップフロップ21aの出力信号を転送するスルーラッチ22aと、モード指示信号MODE0に従って入力端子DIに与えられた内部論理からの出力イネーブル信号OEとスルーラッチ22aの出力信号の一方を選択して出力端子DOに与えるマルチプレクサ23aを含む。フリップフロップ21aは、またセット指示信号Setに従ってその出力信号がセットされる(“1”を出力する)。
【0159】
バウンダリスキャンレジスタBSR1に対して、レベル保持信号LEとバウンダリスキャンテスト時に生成されるテストモード、ノーマルモードを特定するモード指示信号Modeに従ってマルチプレクサ23aの接続経路を設定する信号MODE0を出力するOR回路60aと、レベル保持信号LEとセット指示信号OEBSRSETを受けて、その出力信号Setをフリップフロップ21aに与えるOR回路61が設けられる。セット信号OEBSRSETは、先のBSR制御回路から発生される信号であってもよく、またバウンダリスキャンテスト回路から生成される信号であってもよい。また、フリップフロップ21aはシフトクロックに従ってマルチプレクサ20aからの信号をシフトしてシフトアウトデータSOを生成するが、このフリップフロップ21aに対するシフトクロックの入力経路は示していない。
【0160】
スルーラッチ22aはアップデート(更新)指示信号Updateに従ってスルー状態となり、フリップフロップ21aの出力するデータ信号をマルチプレクサ23aに伝達する。
【0161】
バウンダリスキャンレジスタBSR0も同様、シフトインデータ信号SIと内部論理からの出力信号OUTの一方をシフトモード指示信号SFTModeに従って選択するマルチプレクサ20bと、シフトクロック信号SFKに従ってマルチプレクサ20bの出力データ信号をシフトするためのフリップフロップ21bと、更新指示信号Updateに従ってフリップフロップ21bの出力データを伝達するスルーラッチ22bと、モード指示信号Mode1に従って入力端子DIに与えられた信号OUTおよびスルーラッチ22bの出力信号の一方を選択して、出力端子DOを介して出力バッファ10へ与えるマルチプレクサ23bを含む。フリップフロップ21bも、同様、バウンダリスキャンテストモード時セット/リセットされる(この経路は示さず)。
【0162】
バウンダリスキャンレジスタBSR0に対しても、レベル保持信号LEとバウンダリスキャンテストモード指示信号Modeに従ってマルチプレクサ23bに対しモード指示信号MODE1を出力するOR回路60bが設けられる。このOR回路60bに与えられるバウンダリスキャンテストモード指示信号Modeは、OR回路60aに与えられるモード指示信号Modeと同じであってもよく、また異なる信号であってもよい。バウンダリスキャンテストモード指示信号Modeが、出力イネーブル信号OEおよび出力信号Oそれぞれに対するバウンダリスキャンレジスタに対して同じ論理を介して出力される場合には、OR回路60aおよび60bは、共通化されてもよい。
【0163】
バウンダリスキャンレジスタBSR0に対しさらに、レベル保持信号LEとシフトクロック信号SFTCLKを受けてシフトクロック信号SFKを生成してフリップフロップ21bへ与えるゲート回路62と、レベル保持信号LEと更新クロック信号UPCLKを受けて更新指示信号Updateを生成してスルーラッチ22bへ与えるOR回路63が設けられる。ゲート回路62は、レベル保持信号LEがHレベルのときには、シフトクロック信号SFTCLKの状態にかかわらず、そのフリップフロップ21bに与えられるシフトクロック信号SFKをLレベルに固定し、フリップフロップ21bにおけるシフト動作を禁止する(ラッチ状態に設定する)。シフトクロック信号SFTCLKは、バウンダリスキャンテストモード時、シフト−DRステートのときに活性化される。OR回路63は、レベル保持信号LEがHレベルの活性状態のときには更新指示信号UpdateをHレベルに固定しスルーラッチ22bをスルー状態とし、フリップフロップ21bの出力データを持続的にマルチプレクサ23bに与える。更新クロック信号UPCLKは、バウンダリスキャンテスト回路が、更新(Update)−DRステートに設定されたときに活性化される。次に、この図27に示す構成の動作について説明する。
【0164】
レベル保持信号LEがLレベルのときには、OR回路60aおよび60bは、バウンダリスキャンテスト制御信号であるモード指示信号Modeに従ってモード指示信号MODE0およびMODE1を生成して、マルチプレクサ23aおよび23bの接続経路を確立する。また、OR回路61は、レベル保持信号LEがLレベルであるため、バウンダリスキャンテスト回路またはBSR制御回路から生成されるセット指示信号OEBSRSETに従ってセット信号Setを生成してフリップフロップ21aに与える。また、ゲート回路62およびOR回路63は、それぞれバウンダリスキャンテスト時に生成されるシフトクロック信号SFTCLKおよび更新クロック信号UPCLKに従ってシフトクロック信号SFKおよび更新指示信号Updateを生成する。したがって、この状態においては、バウンダリスキャンテスト回路の制御の下に、データの転送経路が設定され、シフト動作またはアップデート動作が実行されている。
【0165】
一方、レベル保持信号LEがHレベルに設定されると、OR回路60aおよび60bの出力信号がHレベルとなり、バウンダリスキャンテスト制御信号であるモード指示信号Modeの状態にかかわらず、マルチプレクサ23aおよび23bは、スルーラッチ22aおよび22bの出力信号を選択する。また、バウンダリスキャンレジスタBSR1においては、OR回路61の出力するセット信号SetがHレベルとなり、フリップフロップ21aがセットされ、その出力信号がHレベル(論理“1”)となる。この状態においてスルーラッチ22aに与えられる更新指示信号Updateを、レベル保持信号LEのHレベル期間Hレベルとすることにより、バウンダリスキャンレジスタBSR1から、フリップフロップ21aにセットされた論理“1”の信号がスルーラッチおよびマルチプレクサ23aを介して出力され、出力イネーブル信号OEがこのレベル保持信号LEの活性状態の間活性状態とされ、出力バッファ10が出力イネーブル状態に設定される。
【0166】
また、バウンダリスキャンレジスタBSR0においては、レベル保持信号LEがHレベルであるために、モード指示信号MODE1がHレベルとなり、マルチプレクサ23bがスルーラッチ22bの出力信号を選択する。また、OR回路63からの更新指示信号UpdateがHレベルとなり、スルーラッチ22bがスルー状態に設定される。さらに、ゲート回路62は、レベル保持信号LEがHレベルの活性状態にあり、シフトクロック信号SFKをLレベルに固定し、フリップフロップ21bにおけるシフト動作を禁止する。したがってフリップフロップ21bは、このレベル保持信号LEが活性状態となる直前に保持していたデータを持続的に保持して出力する。
【0167】
したがって、このレベル保持信号LEがHレベルの期間、出力バッファ10は、レベル保持信号LEがHレベルとなる直前のデータを持続的にパッドPに伝達する。これにより、シフトクロックまたはアップデートクロックが高速のクロックの場合においても、所望の期間、このレベル保持信号LEにより、出力バッファ10を介してパッドPを所定の電圧レベルに設定することができる。これにより、DCテスト実行時所望の時間の間、このパッドPを観測することができ、正確なDCテストを行なうことができる。
【0168】
なお、レベル保持信号LEは、バウンダリスキャンテスト回路により、命令をデコードすることにより活性状態に設定されてもよく、また外部から与えられてもよい。また、DCテストモード制御信号DCTMに従って、レベル保持信号LEの状態が設定されてもよい。
【0169】
なお、図27に示す構成において、スルーラッチ22aおよび22bが設けられなくてもよい。また、バウンダリスキャンレジスタBSR1のスルーラッチ22aに対しても、このOR回路63と同様の構成が設けられてもよい。
【0170】
さらに、このバウンダリスキャンレジスタBSR0およびBSR1に対し、バウンダリスキャンテスト時の制御信号すなわちアップデート指示信号Update、およびシフトクロック信号SFTCLKおよびセット信号が、すべて共通に生成される場合、これらのロジック回路は、共通に配置することができ、回路規模は低減される。
【0171】
[変更例]
図28は、この発明の実施の形態13の変更例の構成を示す図である。図28においては、出力イネーブル信号OEに対して設けられたバウンダリスキャンレジスタBSR1は、その出力段のマルチプレクサ65が、レベル保持信号LEとバウンダリスキャンテスト制御信号であるモード指示信号Modeとに従って、入力端子DIに与えられた信号とスルーラッチ22aの出力信号と固定値“1”(Vdd:電源電位)の1つを選択する。このマルチプレクサ65は、レベル保持信号LEがHレベルの活性状態のときには、固定値“1”を選択し、出力イネーブル信号OEを活性状態のHレベルに保持する。レベル保持信号LEのLレベルの非活性状態のときには、このマルチプレクサ65は、バウンダリスキャンテスト制御信号であるモード指示信号Modeに従って入力端子DIに与えられた信号およびスルーラッチ22aの出力信号の一方を選択する。
【0172】
したがって、この図28に示す構成の場合、出力段のマルチプレクサ(MUX)65の構成のみを変更することが要求されるだけであり、入力段のマルチプレクサ65a、フリップフロップ21aおよびスルーラッチ22aは、単にバウンダリスキャンテスト制御信号に従って動作するように構成されればよく、付加回路が低減される。
【0173】
以上のように、この発明の実施の形態13に従えば、レベル保持信号に従って、持続的に、同一論理の信号をパッドに出力するように構成し、このときバウンダリスキャンレジスタBSRを利用してこの状態を設定しているため、何ら出力保持用のラッチを新たに設ける必要がなく、回路規模の増大を抑制して、正確にDCテストを行なえるなどの所望の機能を実現することができる。
【0174】
[実施の形態14]
図29は、この発明の実施の形態14に従う半導体集積回路装置の要部の構成を示す図である。図29に示す構成においては、プルアップ指示信号PUOUTおよびプルダウン指示信号PDOUTをレベル保持信号LEに従って制御する。出力バッファ10に対して設けられるバウンダリスキャンレジスタBSR0、出力イネーブル信号OEに対して設けられるバウンダリスキャンレジスタBSR1、入力イネーブル信号IEに対して設けられるバウンダリスキャンレジスタBSR2、および入力バッファ11に対して設けられるバウンダリスキャンレジスタBSR3は、スキャンパスを介してデータのシフトイン(SI)およびシフトアウト(SO)を行なうことができる。また、これらのバウンダリスキャンレジスタBSR0−BSR3に対しては、バウンダリスキャンテスト制御信号であるモード指示信号Modeが与えられる。
【0175】
プルアップ用抵抗素子13を電源ノードに接続するMOSトランジスタ12の導通/非導通を制御するプルアップ指示信号PUOUTに対しては、バウンダリスキャンレジスタBSRUおよび制御回路CNT1が設けられる。また、プルダウン用の抵抗素子15を接地ノードに接続するMOSトランジスタの導通/非導通を制御するプルダウン指示信号PDOUTに対しては、制御回路CNT2が設けられる。バウンダリスキャンレジスタBSRUおよび制御回路CNT1は、先の実施の形態1等におけるバウンダリスキャンレジスタ/ロジックBLUに対応し、また制御回路CNT2は、バウンダリスキャンレジスタ/ロジックBLDに対応する。
【0176】
バウンダリスキャンレジスタBSRUは、バウンダリスキャンテスト制御信号であるシフトモード指示信号SFTModeに従って入力端子DIに与えられる内部信号PUおよびバウンダリスキャンレジスタBSR1からシフトアウトされたデータSOの一方を選択するマルチプレクサ20uと、制御回路CNT1からの出力信号に従ってセット/リセットされ、かつ図示しない経路を介して与えられるシフトクロックに従ってシフト動作を行なうフリップフロップ21uと、OR回路71から出力される更新指示信号Updateに従ってスルー状態となり、フリップフロップ21uの出力信号を通過させるスルーラッチ22uと、モード指示信号MODEに従って、スルーラッチ22uの出力信号および入力端子DIに与えられた信号PUの一方を選択して出力端子DOを介してプルアップ指示信号PUOUTとして出力するマルチプレクサ(MUX)23uを含む。
【0177】
マルチプレクサ23uに与えられるモード指示信号MODEは、レベル保持信号LEとバウンダリスキャンテスト制御信号であるモード指示信号Modeとを受けるOR回路70から出力される。スルーラッチ22uに対する更新指示信号Updateが、レベル保持信号LEと更新クロック信号UP−CLKを受けるOR回路71から出力される。
【0178】
制御回路CNT1は、バウンダリスキャンレジスタBSR1から出力される内部出力イネーブル信号OE2とバウンダリスキャンレジスタBSR0から出力される内部出力信号Out2とレベル保持信号LEとに従ってセット信号SETおよびリセット信号RESETを出力する。
【0179】
制御回路CNT2は、内部パワーダウン指示信号PDとレベル保持信号LEと内部出力イネーブル信号OE2と内部出力信号Out2に従って、これらの指示信号PDOUTを生成する。
【0180】
この図29に示す構成においては、レベル保持信号LEがHレベルとなると、バウンダリスキャンレジスタBSRUのマルチプレクサ23uがスルーラッチ22uの出力信号を選択する。レベル保持信号LEがHレベルのとき、またOR回路71の出力する更新指示信号UpdateがHレベルとなり、スルーラッチ22uがスルー状態となり、フリップフロップ21uの保持データを通過させる。したがって、フリップフロップ21uにセットされたデータ信号が持続的にプルアップ指示信号UPOUTとして出力される。制御回路CNT1は、この内部出力イネーブル信号OE2および内部出力信号Out2の論理に従って、セット信号SETおよびリセット信号RESETを生成する。後に、この制御回路CNT1の実現する論理については説明するが、出力バッファ10がHレベルの信号を出力するとき(内部出力信号Out2が“1”のときには、セット信号SETが活性化され、一方、内部出力信号Out2がLレベル(論理“0”)のときには、リセット信号RESETが活性化される(ただし内部出力イネーブル信号OE2が非活性状態のとき)。
【0181】
制御回路CNT2は、この出力バッファ10が出力ハイインピーダンス状態にありかつ内部出力信号Out2が論理“0”のとき、プルダウン指示信号PDOUTを活性状態とする。これにより、出力バッファ10が出力ハイインピーダンス状態となったときにも、パッドPに対しHレベルおよびLレベルの信号を持続的に出力することができる。これにより、バウンダリスキャンテストにおいて定義されていないプルアップ/プルダウン状態でのテスト(たとえば抵抗素子13および15の抵抗値の測定等)を行なうことができる。
【0182】
図30(A)は、図29に示す制御回路CNT1の実現する論理の一例を示す図である。図30(A)において、制御回路CNT1は、レベル保持信号LEがLレベル(論理“0”)のときは、内部出力イネーブル信号OE2および内部出力信号Out2の状態にかかわらず、セット信号SETおよびリセット信号RESETを、非活性状態のLレベル(論理“0”)に設定する。この状態においては、図29に示すフリップフロップ21uの保持データは、シフトインされたデータに応じて設定される。
【0183】
レベル保持信号LEがHレベル(論理“1”)となった場合、内部出力イネーブル信号OE2がHレベルに設定された場合には、出力バッファ10が内部出力信号Out2に従ってパッドPを駆動するため、プルアップ用のMOSトランジスタ12は非導通状態に保持する必要がある。したがって、この状態においては、セット信号SETおよびリセット信号RESETはともにLレベルに保持される。
【0184】
一方、レベル保持信号LEがHレベルの活性状態にありかつ内部出力信号OE2がLレベルの非活性状態となると、出力バッファ10が出力ハイインピーダンス状態となる。この状態において、制御回路CNT1は、内部出力信号Out2が1のときにはセット信号SETを活性化し、一方、内部出力信号Out2がLレベルのときには、リセット信号RESETを活性状態のHレベルに駆動する。したがって、内部出力信号Out2がHレベルのときには、プルアップ指示信号PUOUTがHレベルとなり、MOSトランジスタ12が導通し、パッドPがプルアップ用の抵抗素子13を介して電源電圧Vccレベルにプルアップされる。
【0185】
図30(B)は、制御回路CNT2の実現する論理の一例を示す図である。レベル保持信号LEがLレベルの非活性状態のときには、内部パワーダウン指示信号PDに従ってパワーダウン指示信号PDOUTが駆動される。
【0186】
一方、レベル保持信号LEがHレベルの活性状態となると、内部出力イネーブル信号OE2がHレベルの活性状態のときには、内部パワーダウンモード指示信号PDに従ってパワーダウン指示信号PDOUTが駆動される。内部出力イネーブル信号OE2の活性化時においてパワーダウン指示信号PDOUTに従ってパッドPがプルダウン用の抵抗素子15を介して接地ノードに接続されても、出力バッファ10の出力データに対して悪影響を及ぼさない。通常、プルダウン用の抵抗素子15は大きな抵抗値を有しており、このパッドPがハイインピーダンス状態になるのを防止するために設けられているだけであり、パッドPにおいて入出力される信号の論理値に悪影響を及ばさないためである。
【0187】
レベル保持信号LEがHレベルの活性状態にありかつ出力イネーブル信号OE2がLレベルの活性状態のときには、内部出力信号Out2に従ってパワーダウン指示信号PDOUTが駆動される。内部出力信号Out2がHレベルのときには、パワーダウン指示信号PDOUTがLレベルに設定され、内部出力信号Out2がLレベルのときには、パワーダウン指示信号PDOUTがHレベルへ駆動される。すなわち、レベル保持信号LEがHレベルの活性状態にありかつ内部出力イネーブル信号OE2がLレベルの非活性状態のときには、プルアップ用の抵抗素子13およびプルダウン用の抵抗素子15の一方がパッドPをプルアップまたはプルダウンする。
【0188】
なお、このバウンダリスキャンレジスタBSR0およびBSR1に対し、内部出力信号Out2および出力イネーブル信号OE2を設定する動作は、先の実施の形態において説明したバウンダリスキャンレジスタ内へのテストデータパターンの設定のいずれの手法が用いられてもよい。なお、図30(A)および(B)において負論理で制御論理が実施されてもよい。
【0189】
[変更例]
図31は、この発明の実施の形態14の変更例の構成を示す図である。この図31に示す構成においては、プルアップ指示信号PUOUTに対し制御回路CNT2が設けられ、一方プルダウン指示信号PDOUTに対し、バウンダリスキャンレジスタBSRDおよび制御回路CNT1が設けられる。このバウンダリスキャンレジスタBSRDの構成は、図29に示すバウンダリスキャンレジスタBSRUの構成と同じである。他の構成は、図29に示す構成と同じであり、対応する部分には同一参照番号を付す。
【0190】
この図31に示す構成においても、制御回路CNT1およびCNT2は、レベル保持信号LEに従って、プルアップ指示信号PUOUTまたはプルダウン指示信号PDOUTを選択的に活性状態へ駆動する。これにより、持続的に、パッドPの電圧レベルを一定電圧レベルに保持し、所望のDCテストを十分時間的余裕をもって実行することができる。
【0191】
図32(A)は、図31に示す制御回路CNT1の実現する論理を示す図である。この図32(A)に示す制御回路CNT1の実現する論理においては、レベル保持信号LEおよび内部出力信号Out2がHレベルであり、かつ内部出力イネーブル信号OE2がLレベルの非活性状態のときリセット信号RESETが活性状態とされ、バウンダリスキャンレジスタBSRDから出力されるパワーダウン指示信号PDOUTがLレベルの非活性状態に保持される。一方、レベル保持信号LEが活性状態にありかつ内部イネーブル信号OE2および内部出力信号Out2がLレベルのときには、セット信号SETが活性化され、プルダウン指示信号PDOUTが活性化され、パッドPは、抵抗素子15を介して接地ノードに結合される。すなわち、この図32(A)に示す制御回路CNT1の実現する論理は、図30(A)に示す制御回路CNT1の実現する論理とセット信号SETおよびリセット信号RESETとを入換えたものと同じである。
【0192】
図32(B)は、図31に示す制御回路CNT2の実現する論理を示す図である。図31に示す制御回路CNT2には、内部プルダウン指示信号に代えて内部プルアップ指示信号PUが与えられる。したがって、この図31に示す制御回路CNT2は、レベル保持信号LEおよび内部出力信号Out2がHレベルでありかつ内部出力イネーブル信号OE2がLレベルのときには、プルアップ指示信号PUOUTを1に設定し、パッドPを電源電圧Vccレベルにプルアップする。一方、レベル保持信号LEが活性状態のHレベルにありかつ内部出力イネーブル信号OE2および内部出力信号Out2がLレベルのときには、プルアップ指示信号PUOUTがLレベルに保持され、MOSトランジスタ12はオフ状態を維持する。
【0193】
また、レベル保持信号LEが活性状態にありかつ内部出力イネーブル信号OE2がHレベルのときには、内部プルアップ指示信号PUに従ってプルアップ指示信号PUOUTが生成される。レベル保持信号LEがLレベルのときにも、同様、内部プルアップ指示信号PUに従ってプルアップ制御信号PUOUTが生成される。
【0194】
したがって、図31に示すように、プルダウン指示信号PDOUTに対しバウンダリスキャンレジスタBSRDおよび制御回路CNT1を配置しかつプルアップ指示信号PUOUTに対し制御回路CNT2を配置する場合においても、これらの制御回路CNT1およびCNT2の実現する論理を変更するだけで、容易にパッドPをプルアップ状態またはプルダウン状態に設定することができる。
【0195】
なお、図29に示すバウンダリスキャンレジスタBSRUにおいてスルーラッチ22uが設けられている。このスルーラッチ22uが省略されてもよい。
【0196】
以上のように、この発明の実施の形態14に従えば、DCテストのための出力ラッチ回路など余分の回路を設けることなくバウンダリスキャンレジスタを利用して、パッドを、プルアップ/プルダウン状態に持続的に設定することができ、十分時間的余裕をもって所望のDCテストを行なうことができる。
【0197】
[実施の形態15]
図33は、この発明の実施の形態15に従う半導体集積回路装置の要部の構成を示す図である。この図33に示す構成においては、出力イネーブル信号OEに対して設けられるバウンダリスキャンレジスタBSR1、出力バッファ10に対して設けられるバウンダリスキャンレジスタBSR0、および入力イネーブル信号IEに対して設けられるバウンダリスキャンレジスタBSR2が、レベル保持信号LEに従って制御される。
【0198】
バウンダリスキャンレジスタBSR1は、シフトインデータ(SI)とデータ入力端子DIに対して与えられる内部出力イネーブル信号OEの一方を図示しないシフトモード指示信号に従って選択するマルチプレクサ(MUX)20dと、OR回路81からのセット信号Setに従ってセットされかつ図示しないシフトクロック信号に従ってマルチプレクサ20dの出力信号をシフトするフリップフロップ21dと、更新指示信号Updateに従ってフリップフロップ21dの出力信号を伝達するスルーラッチ22dと、OR回路80からのモード指示信号MODEに従ってスルーラッチ22dの出力信号およびデータ入力端子DIに与えられた内部出力イネーブル信号OEの一方を選択して出力端子DOに伝達するマルチプレクサ(MUX)23dを含む。OR回路81は、レベル保持信号LEとバウンダリスキャンレジスタセット指示信号OEBSRSETを受ける。OR回路80は、レベル保持信号LEとバウンダリスキャンテスト制御信号であるモード指示信号Modeを受ける。スルーラッチ22dに与えられる更新指示信号Updateは、更新ステート(Updateステート)のときまたはレベル保持信号LEがHレベルの間Hレベルの活性状態とされ、スルーラッチ22dをスルー状態に設定する。
【0199】
バウンダリスキャンレジスタBSR0は、レベル保持信号LEとシフトモード指示信号SFTModeに従って、入力バッファ11からの内部入力信号INと図示しないバウンダリスキャンレジスタからのシフトイン信号SIとデータ入力端子DIに与えられた内部出力信号Outの一方を選択するマルチプレクサ(MUX)20eと、シフトクロック信号SFTに従ってマルチプレクサ20eの出力信号を伝達するフリップフロップ21eと、OR回路85の出力信号に従ってフリップフロップ21eの出力信号を伝達するスルーラッチ22eと、モード指示信号MODEに従ってスルーラッチ22eの出力信号とデータ入力端子DIに与えられた内部出力信号OUTの一方を選択してデータ出力端子DOに伝達するマルチプレクサ23eを含む。
【0200】
モード指示信号MODEは、レベル保持信号LEとバウンダリスキャンテスト制御信号であるモード指示信号Modeを受けるOR回路82により生成される。シフトクロック信号SFTは、レベル保持信号LEと自走クロック信号FRCLKを受けるAND回路83と、AND回路83の出力信号とシフト−DRステート時活性化されるシフトクロック信号SFTCLKを受けるOR回路84により生成される。シフトクロックSFTは、OR回路84から出力される。自走クロック信号FRCLKは、常時生成されるクロック信号である。シフトクロック信号SFTCLKは、シフト動作時に、テストクロック信号TCKに従って生成されるクロック信号である。
【0201】
スルーラッチ22eに対しては、レベル保持信号LEと更新クロック信号UPCLKを受けるOR回路85の出力信号が与えられる。更新クロック信号UPCLKは、更新(Update)−DRステート時に活性化される。このOR回路85の出力信号がHレベルのときスルーラッチ22eがスルー状態となる。
【0202】
バウンダリスキャンレジスタBSR2も、出力イネーブル信号OEに対して設けられたバウンダリスキャンレジスタBSR1と同様の構成を備え、レベル保持信号LEとセット信号IEBSRSETを受けるOR回路86の出力信号とレベル保持信号LEおよびモード信号Modeを受けるOR回路87の出力信号に従って内部状態が設定される。
【0203】
なお、バウンダリスキャンテスト制御信号であるモード信号Modeは、これらのバウンダリスキャンレジスタBSR1、BSR0およびBSR2に対し共通に生成される場合には、OR回路80、82および87は共用されてもよい。次に、この図33に示すセルの動作について説明する。
【0204】
レベル保持信号LEがLレベルのときには、バウンダリスキャンテスト制御信号Mode、OEBSRSET、IEBSRSET、UPCLKおよびSFTCLKがすべて有効となり、指定されたモードに従ってこれらのバウンダリスキャンレジスタBSR0−BSR2の内部状態が設定される。
【0205】
なお、セット信号OEBSRSETおよびIEBSRSETは、それぞれ、バウンダリスキャンテスト時に生成されるセット信号であってもよく、実施の形態1等におけるDCテストモード時個別に生成される信号であってもよい。
【0206】
レベル保持信号LEがHレベルの活性状態となると、OR回路80、82および87の出力信号がHレベルとなり、出力段のマルチプレクサ23dおよび23eがスルーラッチ22dおよび22eの出力信号を選択する状態に設定される。また、このレベル保持信号LEの活性化(Hレベル)に従ってスルーラッチ22dおよび22eもスルー状態に設定される。また、バウンダリスキャンレジスタBSR1においてフリップフロップ21dがセットされ、その出力信号がHレベルに設定される。バウンダリスキャンレジスタBSR0においては、レベル保持信号LEがHレベルであり、AND回路83は自走クロック信号FRCLKを伝達し、シフトクロック信号SFTがこの自走クロック信号FRCLKに従って生成される。マルチプレクサ20eは、このレベル保持信号LEの活性化に従って、入力バッファ11の出力する内部入力信号INを選択してフリップフロップ21eへ与える。
【0207】
バウンダリスキャンレジスタBSR2が、バウンダリスキャンレジスタBSR1と同様の状態に設定されており、したがって入力イネーブル信号IEもHレベルの活性状態を維持する。したがって、このレベル保持信号LEがHレベルのときには、パッドPに与えられた信号が入力バッファ11を介してバウンダリスキャンレジスタBSR0を介して伝達され、出力バッファ10に与えられる。この出力バッファ10は、出力イネーブル信号OE2が活性状態のため、このバウンダリスキャンレジスタBSR0から与えられたデータに従ってパッドPを駆動する。
【0208】
したがって、この図33に示す構成においては、レベル保持信号LEが活性状態とされる直前のパッドPの信号電圧が入力バッファ11、バウンダリスキャンレジスタBSR0および出力バッファ10により順次伝達されて保持される。この場合、自走クロック信号FRCLKに従ってバウンダリスキャンレジスタBSR0のフリップフロップ21eがシフト動作を行なっており、自走クロック信号FRCLKがデータ出力信号の動作周波数を決定している。すなわち、レベル保持信号LEを立上がり直前においてパッドPに与えられた信号電圧を変化させることにより、入力信号電圧とHレベル/Lレベルの対応関係VIH/VILを測定することができる。また、同様他のリーク電流およびVOHなどのDCテストも行なうことができる。このレベル保持信号LEの活性化期間において十分時間的余裕をもって所望のDCテスト機能それぞれについてテストを行なうことができる。
【0209】
なお、出力イネーブル信号OEに対して設けられたバウンダリスキャンレジスタBSR1としては、先の図27に示す構成が用いられてもよい。また、このバウンダリスキャンレジスタBSR1のスルーラッチ22dへは、レベル保持信号LEと更新クロック信号UPCLKを受けるOR回路の出力信号が与えられてもよい。
【0210】
[変更例]
図34は、この発明の実施の形態15の変更例の構成を示す図である。図34においては、内部出力信号Out2を生成するバウンダリスキャンレジスタBSR0において、ラッチ22eとフリップフロップ21eの間に、レベル保持信号LEに従ってフリップフロップ21eの出力信号と内部入力信号INの一方を選択するマルチプレクサ(MUX)90が設けられる。フリップフロップ21eにはシフトクロック信号SFTCLKが与えられる。入力初段のマルチプレクサ20eは、バウンダリスキャンテスト制御信号であるシフトモード信号SFTModeに従って入力端子DIに与えられた信号とシフトインされた信号の一方を選択してフリップフロップ21eへ与える。フリップフロップ21eはシフトクロック信号SFTCLKに従ってシフト動作を行なう。
【0211】
マルチプレクサ90は、レベル保持信号LEがHレベルの活性状態のときには、フリップフロップ21eの出力信号に代えて内部入力信号INを選択する。ラッチ22eの転送動作制御は、AND回路91およびOR回路92により行なわれる。AND回路91は、レベル保持信号LEと自走クロック信号FRCLKを受ける。OR回路92はAND回路91の出力信号と更新クロック信号UPCLKを受けてラッチ22eの転送動作を制御する。
【0212】
この図34に示す構成においては、レベル保持信号LEがHレベルのときには、自走クロック信号FRCLKに従って、OR回路92からラッチ22eに対するクロック信号が与えられる。マルチプレクサ90は、レベル保持信号LEがHレベルの活性状態のときには、内部入力信号INを選択している。また、出力段のマルチプレクサ23eはバウンダリスキャンテスト制御信号のモード信号Modeに従ってラッチ22eの出力信号を選択している。したがって、出力バッファに対する内部出力信号Out2として、内部入力信号INが自走クロック信号FRCLKに従って出力される。この場合においても、ラッチ22eにより信号をラッチしており、レベル保持信号LEがHレベルの活性状態の間、パッドPをレベル保持信号LEの活性化直前の印加入力信号電圧と同じ電圧レベルに保持することができる。
【0213】
なお、図33に示す構成においてスルーラッチ22dおよび22eは省略されてもよい。また図34に示すバウンダリスキャンレジスタBSR0においてラッチ22eはOR回路92の出力信号がHレベルのときスルー状態となり、OR回路92の出力信号がLレベルのときにラッチ状態となる回路であればよい。
【0214】
以上のように、この発明の実施の形態15に従えば、レベル保持信号に従って、パッドに与えられた信号を取込み持続的にパッドへ出力するように構成しているため、所定の期間の間パッドを入力信号電圧に応じた電圧レベルに保持することができ、入力信号の電圧レベルの測定および出力信号の電圧レベルの測定などのDCテストを正確に行なうことができる。また、この場合、バウンダリスキャンテストに用いられる内部構成を利用しているため、何ら回路規模が増大することはない。
【0215】
[実施の形態16]
図35は、この発明の実施の形態16に従う半導体集積回路装置の要部の構成を示す図である。この図35に示す構成においては、入力バッファ11の出力信号とレベル保持信号LEを受けるゲート回路93aおよび93bと、ゲート回路93aの出力信号とバウンダリスキャンテスト制御信号であるセット信号Setを受けるOR回路94と、ゲート回路93bの出力信号とバウンダリスキャンテスト制御信号であるリセット信号Resetを受けるOR回路95が設けられる。ゲート回路93aはレベル保持信号LEおよび入力バッファ11の出力信号がともにHレベルのときにHレベルの信号を出力し、ゲート回路93bは、レベル保持信号LEがHレベルでありかつ入力バッファ11の出力信号がLレベルのときにHレベルの信号を出力する。
【0216】
出力バッファ10に対して設けられるバウンダリスキャンレジスタBSR0は、内部出力信号Outとシフトインデータ信号SIの一方を選択するマルチプレクサ(MUX)20eと、マルチプレクサ20eの出力信号を図示しないシフトクロック信号に従って転送するフリップフロップ(シフトレジスタ)21eと、フリップフロップ21eの出力信号および内部出力信号Outの一方を図示しないバウンダリスキャンテスト制御信号であるモード信号Modeに従って選択して内部出力信号Out2を生成するマルチプレクサ23eを含む。フリップフロップ21eはOR回路94および95の出力信号に従ってセット/リセット状態に設定される。
【0217】
出力イネーブル信号OEに対して設けられたバウンダリスキャンレジスタBSR1は、図27または図33に示す構成を有し、レベル保持信号LEがHレベルの活性状態のとき、内部出力イネーブル信号OE2を活性状態のHレベルに保持する。内部出力イネーブル信号IEに対して設けられたバウンダリスキャンレジスタBSR2は、図33に示す構成と同様の構成を有し、レベル保持信号LEの活性化時、内部入力イネーブル信号IE2をHレベルの活性状態に保持する。次に、動作について簡単に説明する。
【0218】
レベル保持信号LEがLレベルのときには、ゲート回路93aおよび93bの出力信号はともにLレベルである。したがって、OR回路94および95は、それぞれセット信号SetおよびResetに従ってフリップフロップ21eに対するセット信号およびリセット信号を生成する。また、バウンダリスキャンレジスタBSR1およびBSR2も、レベル保持信号LEがLレベルであるため、バウンダリスキャンテスト回路の制御の下に、指定された状態に設定される。また、バウンダリスキャンレジスタBSR0においても、同様、バウンダリスキャンテスト回路の制御の下に、セット信号およびリセット信号が生成されてフリップフロップ21eのセット/リセット状態が制御される。また、図示しないバウンダリスキャンテスト制御信号に従ってこのバウンダリスキャンレジスタBSR0も、バウンダリスキャンテスト回路の制御の下に所定の状態に設定される。
【0219】
レベルイネーブル信号LEがHレベルの活性状態となると、ゲート回路93aおよび93bがイネーブルされる。このときまた、バウンダリスキャンレジスタBSR1およびBSR2もそれぞれの出力信号OE2およびIE2を活性状態のHレベルとし、出力バッファ10および入力バッファ11がイネーブルされる。パッドPに所定の電圧レベルの信号を印加した場合、ゲート回路93aおよび93bの出力信号はパッドPに与えられた信号の電圧レベルに応じて変化する。パッドPに与えられた信号がHレベルのときには、ゲート回路93aの出力信号がHレベルとなり、OR回路94を介してセット信号Setが活性化され、フリップフロップ21eがセットされる。一方、パッドPに与えられた信号がLレベルのときには、ゲート回路93bの出力信号がHレベルとなり、OR回路95を介してリセット信号Resetが活性化され、フリップフロップ21eがリセットされる。フリップフロップ21eはセット状態時においてHレベルの信号を出力し、リセット状態時においてはLレベルの信号を出力する。したがって出力バッファ10からは、この入力パッドPに与えられた信号と同じ論理の信号が出力され(正論理のとき)、出力バッファ10がレベル保持信号LEが活性状態のHレベルの間、このパッドPの電圧レベルを保持する。
【0220】
この図35に示す構成においても、外部からパッドPに印加される信号の電圧レベルを制御して出力バッファ10に対して設けられたバウンダリスキャンレジスタBSR0をセット状態またはリセット状態に設定することにより、パッドPへの外部からの信号印加停止後も、このパッドPに与えられた信号と同じ論理レベルの信号を持続的に出力することができる。したがって、この状態においても、所望のDCテストを実行することができる。このときまた、フリップフロップ21eとマルチプレクサ23eの間にラッチが設けられており、これをアップデート−DRステートに設定する動作を含めた場合、入力信号の印加を停止した後に、出力バッファ10を介してこの入力信号に応じた出力信号をパッドPに伝達することができ、入力信号の電圧レベルの測定をも行なうことができる。
【0221】
なお、OR回路94および95へ与えられる信号SetおよびResetは実施の形態1のDCテスト時に生成される信号であってもよい。
【0222】
以上のように、この発明の実施の形態16に従えば、入力パッドに外部から信号を印加して、出力バッファに対応して設けられたバウンダリスキャンレジスタのセット/リセット状態を制御し、レベル保持信号を活性状態とすることにより、入力信号と同じ論理レベルの信号を持続的に出力することができる。この状態で、所望のDCテストを余裕をもって実行することができる。またこのとき、単にバウンダリスキャンテストのための構成を利用しており、回路規模の増大を抑制することができる。
【0223】
[実施の形態17]
図36は、この発明の実施の形態17に従う半導体集積回路装置の要部の構成を示す図である。この図36に示す構成においては、バウンダリスキャンテスト回路に対し2つのテストモードEXTEST1およびEXTEST2を準備する。命令デコーダ42は、命令レジスタ41に外部テスト命令EXTEST1またはEXTEST2が設定された場合、バウンダリスキャンレジスタチェーン(BSRチェーン)100に含まれる出力セルに対応して設けられるバウンダリスキャンレジスタに対し、すべてセット状態またはリセット状態とするDCテストモード制御信号DCTMをBSR制御回路30(または3)へ与える。BSR制御回路30(または3)は、この命令デコーダ42から与えられたDCテストモード制御信号DCTMに従って、セット信号Setまたはリセット信号Resetを活性状態へ駆動し、BSRチェーン100に含まれる出力セルに対応するバウンダリスキャンレジスタをセット状態またはリセット状態に設定する。
【0224】
外部命令EXTESTは、バウンダリスキャンテストにおいて通常利用される命令であり、バウンダリスキャンレジスタとデバイス(集積回路装置)外部とのデータの入出力を行なうための命令である。この外部テスト命令EXTESTは、集積回路装置(デバイス)と外部ロジックとの接続の確認または外部ロジックのテストを行なうときに用いられる。外部テスト命令EXTESTが与えられると、バウンダリスキャンレジスタチェーン(BSRチェーン)100の出力ピン端子に接続されるセルから、データが出力される。外部テスト命令EXTESTは、通常、基板上にアッセンブリされた集積回路装置間の接続の良/不良をテスト(インターコネクトテスト)する場合に与えられる。外部命令EXTESTを実行することにより、プリントパターンの断線またはショートおよび集積回路装置におけるボンディングワイヤの断線またはピン端子と回路基板との接触不良などを検出することができる。
【0225】
この外部テスト命令EXTESTが与えられたとき、すべて“0”またはすべて“1”のデータの伝搬が正常に行なわれているか否かを確認することが行なわれる。このバウンダリスキャンテストモード時において外部テストEXTESTを実施する場合、通常、入力ピンにテストデータを与え、キャプチャ−DRステートにしてバウンダリスキャンレジスタにテストデータを取込んだ後、シフト−DRステートに移行して、スキャンパスを介して取込んだテストデータをBSRチェーン100内を伝搬させる。その後アップデート−DRステートに移行し、出力ピンに接続される出力セルからデータを出力させる。外部テスト命令EXTESTとして、DCテスト専用の、2つの外部テスト命令EXTEST1およびEXTEST2をさらに準備し、これらの外部テスト命令に、全出力端子を“1”に設定するまたは全端子を“0”に設定するという動作を割当てる。
【0226】
命令デコーダ42は、外部テスト命令EXTEST1またはEXTEST2が与えられると、BSR制御回路30(または3)にDCテストモード制御信号DCTMを与え、BSRチェーン100に含まれるバウンダリスキャンレジスタをセット状態またはリセット状態に設定する。したがって、通常のバウンダリスキャンテスト時におけるプリロードおよびシフト動作を行なう時間が不要となり、単に出力セルをセット状態またはリセット状態に設定するだけであり(IOセルを含む)、出力端子および出力制御信号に接続されるバウンダリスキャンレジスタをセット/リセット状態およびセット状態にそれぞれ設定することにより、全出力端子に“1”または“0”の信号を出力することができる。これにより、出力信号の電圧レベルの測定などを容易に行なうことができる。
【0227】
なお、外部命令EXTESTは、通常、すべて“0”ビットというコードがIEEE1149.1の規格により推奨されているが、この規格では、設計者定義コードの追加も認めており、何らバウンダリスキャンテストの機能を損なうことなく、DCテスト等のための命令を追加することができる。
【0228】
なお、BSR制御回路30(または3)は、集積回路装置内において1つ設けられていてもよく、またIOセルごとにそれぞれ設けられていてもよく、またバウンダリスキャンレジスタBSRそれぞれに対応して設けられていてもよい(先の実施の形態参照)。
【0229】
以上のように、この発明の実施の形態17に従えば、バウンダリスキャンテスト回路において外部テストを拡張し、バウンダリスキャンレジスタを共通にセット/リセット状態に設定し、全端子に“1”または“0”を設定するようにしているため、スキャンパスを介してパターンデータを転送する必要がなく、高速でDCテストを実行することができる。
【0230】
直流テストモード制御信号DCTMの論理としては、図5に示す論理を利用することができ、図5における項目(2)および(3)を利用することにより、出力端子を“1”および“0”のいずれにも設定することができる。
【0231】
[実施の形態18]
図37は、この発明の実施の形態18に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図37に示す構成においては、外部テスト命令EXTESTとして2種類の外部テスト命令EXTEST1およびEXTEST2が準備される。外部テスト命令EXTEST1は、隣接端子対に“10”を設定するテスト命令であり、外部テスト命令EXTEST2は、隣接端子対に“01”を設定するテストモードである。命令デコーダ42は、命令レジスタ41にこの外部テスト命令EXTEST1およびEXTEST2の一方が設定された場合、直流テストモード制御信号DCTMをBSR制御回路30(または3)へ与える。この直流テストモード制御信号DCTMは多ビット信号であり、端子に“01”を設定するかまたは隣接端子に“10”を設定するかを指定する情報を含む。BSRチェーン100においては、IOセルにおいて隣接端子対に対応して設けられるテストセル対に対して、それぞれ別々の制御信号が与えられる。対の一方のテストセルに対しては信号Set1およびReset1が与えられ、対の他のテストセルには、信号Set2およびReset2が与えられる。すなわち、隣接する端子に対応して設けられるテストセルに対する制御信号は分離される。
【0232】
たとえば、BSR制御回路30(または3)は、このDCテスト制御信号DCTMが、隣接端子に“10”を設定することを指定しているとき(外部テスト命令EXTEST1が与えられたとき)、たとえば信号Set1およびReset2を活性状態に設定する。これにより、隣接するIOセルにおいて、一方にセット状態のテストセルからの信号“1”が与えられ、他方の隣接するIOセルには、リセット状態のバウンダリスキャンレジスタから“0”の信号が出力バッファに与えられる。これにより、隣接端子間において“10”のデータを設定することができる。この外部テスト命令EXTEST1およびEXTEST2を実行することにより、各隣接端子を“10”および“01”の状態に設定して直流テストを行なうことができ、隣接端子間のショート/オープンを検出することができる。
【0233】
図38は、BSRチェーン100の構成を概略的に示す図である。図38においては、隣接するパッド−PD3に対応して設けられるIOセルIOC0−IOC3と、これらのIOセルIOC0−IOC3に対応して設けられるテストセルTC0−TC3を代表的に示す。隣接するテストセルに対しては、異なる制御信号が与えられる。図38に示す構成においては、テストセルTC0およびTC2に対しては、セット信号Set2およびリセット信号Reset2が与えられ、テストセルTC1およびTC3にはセット信号Set1およびリセット信号Reset1が与えられる。これらのテストセルTC0−TC3の内部構成は、先の実施の形態のいずれかにおいて説明したものと同じであり、IOセルの構成に応じてバウンダリスキャンレジスタが配置される。このテストセルTC0−TC3に含まれるバウンダリスキャンレジスタ(特に信号出力に関連するバウンダリスキャンレジスタ)が、これらの信号Set1、Set2、Reset1およびReset2によりセット状態/リセット状態に設定される。
【0234】
したがって、この図38に示すように、隣接するテストセルに対し、異なる制御信号(セット信号およびリセット信号)が与えられており、パッドPD0−PD3は、隣接ピン端子に対応しており、したがって隣接端子間に容易に“10”および“01”のデータを出力することができる。
【0235】
なお、出力端子に信号を出力する場合、出力バッファに対応して設けられたバウンダリスキャンレジスタO−BSR(BSR0)の状態のみが隣接テストセル間で異ならされればよい。したがって、このセット信号およびリセット信号は、この出力バッファに対して設けられたバウンダリスキャンレジスタBSR0(O−BSR)に対してのみグループ(2組)に分割されてもよい(出力イネーブル信号に対するバウンダリスキャンレジスタは隣接セルで共にセット状態となる)。これは、図5に示すDCテスト制御信号DCTMの機能において、項目2および項目3のVOHおよびVOLのテストを行なう場合、出力バッファに対して設けられたバウンダリスキャンレジスタ(O)の状態のみが異なっていることからも明らかである。
【0236】
なお、図5に示すDCテストモード制御信号DCTMには、グレーコードが用いられているが、通常の2進表示が用いられてもよい。このセット/リセット状態を隣接するセルで異ならせる場合、このDCテストモード制御信号DCTMのビット数を増加させることにより、容易に対応することができる。適当なビットパターンのDCテストモード制御信号が、これらの隣接端子の出力信号の論理を異ならせるテストモードに割当てられればよい。
【0237】
また、この外部テスト命令EXTEST1およびEXTEST2は、バウンダリスキャンテストに用いられる外部テスト命令EXTESTの仲間であり、この外部テスト命令実行時、出力セル(出力バッファを含むセル)から対応のピン端子に対応のテストセルに含まれるバウンダリスキャンレジスタに保持された(セット/リセット状態に応じた)データが出力される。
【0238】
以上のように、この発明の実施の形態18に従えば、隣接するテストセルに対し互いに別々のセット/リセット信号を与えるように構成しているため、何らテストパターンをスキャンパスを介してシフトインさせることなく、高速で、隣接端子に“01”または“10”の信号を出力することができ、テスト時間を短縮することができ、また、故障検出効率も改善される。
【0239】
この実施の形態18においても、BSR制御回路30(または3)がIOセルごとに設けられてもよく、またバウンダリスキャンレジスタごとに設けられてもよい。バウンダリスキャンレジスタごとに設ける場合、特に2つの組に分割する必要があるのは、出力バッファに対して設けられたバウンダリスキャンレジスタであり、この出力バッファに対して設けられたバウンダリスキャンレジスタに対するBSR制御回路のみ2組設けられるように構成されてもよい。
【0240】
[実施の形態19]
図39は、この発明の実施の形態19に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図39に示す構成においては、BSR制御回路30(または3)は、命令デコーダ42からの直流テストモード制御信号DCTMに従って、BSRチェーン(バウンダリスキャンレジスタチェーン)100に対し、セット信号Setおよびリセット信号Resetを出力する。バウンダリスキャンレジスタチェーン100においては、セット信号Setおよびリセット信号Resetの接続が隣接IOセル間において異なっている。したがって、隣接するIOセル間においては一方がセット状態のとき他方はリセット状態であり、隣接端子対に“01”または“10”の信号が出力される。単に、このセット信号Setおよびリセット信号Resetの接続を、隣接IOセルに対するテストセルに対して異ならせる。
【0241】
DCテストの外部テスト動作時においては、データ出力パターンとしては、“1010…10”または“0101…01”のパターンが出力される。隣接端子間では論理値の異なる信号が出力されるため、隣接端子間(信号線間)におけるショート/オープンの故障検出を容易に行なうことができ、故障検出効率が改善される。隣接端子間においては、データ“01”または“10”が出力されるものの、各端子については、論理“1”または“0”のいずれかが出力されるため、各端子については、VOHおよびVOLのテストをも行なうことができる。
【0242】
図40は、この発明の実施の形態19におけるBSR制御回路30(または3)の実現する論理を一覧して示す図である。図40に示すDCテスト機能においては項目(2)および(3)において、H出力およびL出力に代えて、HL出力およびLH出力が指定される。HL出力時においては、隣接する端子間においては、論理“10”の信号が出力される。LH出力機能時においては隣接端子間で“01”の信号が出力される。隣接端子を組として出力信号の電圧レベルの設定が行なわれ、個々独立に出力端子の信号電圧の制御は行なわれない。しかしながら、各端子においては、この項目(2)および(3)によるHL出力およびLH出力により、論理“1”および“0”のいずれの状態にも設定することができる。したがって特に問題は生じない。
【0243】
また、入力バッファに対して設けられたバウンダリスキャンレジスタについては、内部入力信号Iは、このDCテスト機能のすべての状態においてドントケア状態であり、他のバウンダリスキャンレジスタに対するセット信号Setおよびリセット信号Resetが利用されればよい。
【0244】
図41は、図39に示すBSRチェーン(バウンダリスキャンレジスタチェーン)100の構成の一例を示す図である。図41において、隣接する端子に対応して設けられるパッドPD0−PD3に対しIOセルIOC0−IOC3が配置される。これらのIOセルIOC0−IOC3それぞれに対応して、テストセルTC0−TC3が配置される。これらのテストセルTC0−TC3に共通にセット信号Setを伝達する信号線およびリセット信号Resetを伝達する信号線が配設される。テストセルTC0およびTC2はセット入力Sにリセット信号Resetを受け、リセット入力Rにセット信号Setを受ける。テストセルTC1およびTC3は、セット入力Sにセット信号Setを受け、リセット入力Rにリセット信号Resetを受ける。したがって、隣接するテストセルTC0およびTC1においては、セット/リセット状態が逆転する。また、隣接するテストセルTC2およびTC3においても、セット/リセット状態が反転する。
【0245】
なお、このセット信号Setおよびリセット信号Resetは、出力バッファに対して設けられたバウンダリスキャンレジスタBSR0(O−BSR)に対してのみ配線接続が切換えられる(図40参照)。また、これらのセット信号Setおよびリセット信号Resetは、DCテストモード時に駆動される制御信号であり、先の実施の形態におけるバウンダリスキャンレジスタセット信号BSRSETおよびバウンダリスキャンレジスタリセット信号BSRRSTに相当する。通常の、バウンダリスキャンテスト時において設定されるセット信号およびリセット信号は、それぞれ共通に、これらのテストセルTC0−TC3に与えられる(バウンダリスキャンテスト時、隣接セルの状態を同じ状態に設定するため)。
【0246】
図42は、隣接する2つのIOセルに対応して設けられる出力バウンダリスキャンレジスタ(出力バッファに対応して設けられるバウンダリスキャンレジスタ)BSR0の配線を概略的に示す図である。この図42においては、出力バウンダリスキャンレジスタ(出力バッファに接続するバウンダリスキャンレジスタ)BSR0に含まれるフリップフロップ(FF)21−0および21−1を示す。フリップフロップ21−0および21−1は、ともにセット入力Sおよびリセット入力Rを含む。フリップフロップ21−0のセット入力Sには、バウンダリスキャンテスト時に生成されるセット信号BsetとともにDCテスト時に生成されるバウンダリスキャンレジスタリセット信号BSRRSTを受けるOR回路101の出力信号が与えられる。フリップフロップ21−0のリセット入力Rへは、DCテストモード時に生成されるバウンダリスキャンレジスタセット信号BSRSETとバウンダリスキャンテスト動作時に活性化されるバウンダリスキャンテストリセット信号Bresetを受けるOR回路102の出力信号が与えられる。
【0247】
一方、フリップフロップ21−1においては、セット入力Sに対し、バウンダリスキャンテストセット信号Bsetと直流テストモード時に生成されるバウンダリスキャンレジスタセット信号BSRSETを受けるOR回路103の出力信号が与えられる。このフリップフロップ21−1のリセット入力Rには、バウンダリスキャンテストリセット信号Bresetと直流テストモード時に生成されるバウンダリスキャンレジスタリセット信号BSRRSTを受けるOR回路104の出力信号が与えられる。したがって、バウンダリスキャンテスト時においては、セット信号Bsetおよびリセット信号Bresetに従って、フリップフロップ21−0および21−1は、セット/リセット状態に設定される。
【0248】
一方、直流テストモード時においては、バウンダリスキャンレジスタセット信号BSRSETが活性状態に駆動されたときには、フリップフロップ21−1がセットされ、一方フリップフロップ21−0はリセットされる。これにより、隣接するIOセルに対応して設けられた出力バウンダリスキャンレジスタの設定状態が異なり、隣接端子に論理“10”の信号が出力される。逆に、直流テストモード時にリセット信号BSRRSTが活性化されると、フリップフロップ21−0がセットされ、一方フリップフロップ21−1がリセットされる。これにより、隣接端子に“01”の信号を出力することができる。
【0249】
なお、この実施の形態19においても、BSR制御回路は、チップごとに設けられてもよく、またIOセルごとに設けられてもよく、またバウンダリスキャンレジスタごとに設けられてもよい。バウンダリスキャンレジスタごとにBSR制御回路を設ける場合、隣接端子に対応して設けられる出力バウンダリスキャンレジスタの制御態様が異なるように、BSR制御回路の論理を反転してもよい。
【0250】
以上のように、この発明の実施の形態19に従えば、バウンダリスキャンテスト回路を利用して、バウンダリスキャンレジスタチェーンにおいて、隣接する出力バウンダリスキャンレジスタを、ハードウェア的に、互いに異なる状態に設定するように構成しているため、容易に隣接端子間で“10”および“01”の出力パターンを生成することができ、隣接端子間でのショートなどの不良を容易に検出することができる。また、単に各バウンダリスキャンレジスタをバウンダリスキャンテスト回路を利用してセット/リセット状態に設定しており、テストデータパターンをスキャンパスを介してシフトしていないため、短時間で、各IOセルの状態を所望の状態に設定することができる。
【0251】
[その他の適用例]
半導体集積回路装置としては、バウンダリスキャンレジスタを備えるJTAGテスト対応の装置であればよく、論理回路およびメモリ回路のいずれであってもよい。
【0252】
また、上述の実施例は、適当に組合わせて用いられてもよい。
【0253】
【発明の効果】
以上のように、この発明に従えば、バウンダリスキャンテストに利用される回路を流用してDCテストを行なうように構成しているため、信号伝搬遅延および回路規模の増大を抑制して、所望のテストを行なうことができる。
【0254】
すなわち、請求項1に係る発明に従えば、テストモード時バウンダリスキャンレジスタをセットまたはリセット状態に設定して対応のIOセルの動作状態を設定するように構成しているため、何ら余分の回路を追加することなく、IOセルを所望の状態に設定して、所定のテストを行なうことができる。
【0255】
請求項2に係る発明に従えば、入出力を制御するイネーブル信号に対してもテストセル内においてバウンダリスキャンレジスタを設けているため、正確に、このIOセルをハイインピーダンス状態に設定することができ、リーク電流などの測定を何ら追加の回路を設けることなく行なうことができる。
【0256】
請求項3に係る発明に従えば、IOセルが、入力回路、出力回路、入力制御信号および出力制御信号を含み、これらのそれぞれに対しバウンダリスキャンレジスタを設けているため、IOセルを、実行すべきDCテスト機能に応じて所望の状態に容易に設定することができる。
【0257】
請求項4に係る発明に従えば、IOセルに、プルアップおよびプルダウン用の電圧固定素子を設け、この電圧固定素子に対してもバウンダリスキャンレジスタを設けているため、容易に、プルアップ/プルダウン抵抗素子の抵抗値の測定およびプルアップ/プルダウン状態の端子を外部で観測することが可能となる。
【0258】
請求項5に係る発明に従えば、IOセルの入力回路、出力回路、入力制御信号および出力制御信号に対するバウンダリスキャンレジスタそれぞれに対し個々に制御信号を与えるように構成しているため、複数種類のDCテストに対応するようにIOセルの状態を設定することができる。
【0259】
請求項6に係る発明に従えば、テスト制御回路をIOセルに対応して配置しているため、IOセル間のテスト制御信号の配線数を低減することができ、配線占有面積の増大を抑制することができる。
【0260】
請求項7に係る発明に従えば、テスト制御回路をバウンダリスキャンレジスタに対応して配置しているため、バウンダリスキャンレジスタが分散配置されているとき、テスト制御信号配線の占有面積を低減することができる。
【0261】
請求項8に係る発明に従えば、テスト制御回路をバウンダリスキャンテストを行なうための回路に含まれるレジスタで構成しているため、何らDCテストを行なうための追加の回路を追加する必要がなく、回路規模が増大するのを抑制することができる。
【0262】
請求項9に係る発明に従えば、DCテストの制御回路をバウンダリスキャンテストを行なう回路で構成しているため、何らDCテストを行なうための回路要素を追加する必要がなく、回路規模が増大するのを抑制することができる。
【0263】
請求項10に係る発明に従えば、テストモード時、入力回路に対応して設けられたバウンダリスキャンレジスタに、外部から与えられたデータを取込ませて、この取込んだデータをデコードしてテスト制御信号を発生しているため、余分のピン端子を追加することなくテスト機能を規定することができる。
【0264】
請求項11に係る発明に従えば、テストモード時、パッドに与えられた信号をバウンダリスキャンレジスタに取込んだ後、出力バッファに対して設けられたバウンダリスキャンレジスタにこの取込んだデータを転送しているため、容易に、この出力バッファの状態を外部から設定して外部でモニタすることができる。
【0265】
請求項12に係る発明に従えば、テスト制御回路は、テストモード時、テストパターンをスキャンパスを介してバウンダリスキャンレジスタに設定し、各IOセルの状態を設定しているため、容易に、各端子を所定の状態に短時間で設定することができる。
【0266】
請求項13に係る発明に従えば、テストモード時、内部に設けられたテストパターン発生器からテストパターンを発生してスキャンパスを介してバウンダリスキャンレジスタに格納しているため、テストパターンを新たに作成して外部から印加する必要がなく、テスト工程が簡略化される。
【0267】
請求項14に係る発明に従えば、テストセルをすべて同一構成としているため、同一テストパターン、各テストセルごとに繰返し印加するだけでよく、テストパターンが簡略化される。
【0268】
請求項15に係る発明に従えば、テストモード時、出力バッファおよび出力制御信号に対して設けられるバウンダリスキャンレジスタに対しレベル保持信号に従って、その出力信号を保持するようにしているため、十分時間的余裕をもって、各端子の状態を測定することができる。
【0269】
請求項16に係る発明に従えば、IOセルに含まれる電圧固定素子に対する制御信号に対し、レベルキープ指示信号に従って対応のバウンダリスキャンレジスタの出力信号の論理値を保持しているため、十分余裕をもって外部から端子のプルアップ/プルダウン状態を観測することができる。
【0270】
請求項17に係る発明に従えば、入力回路および出力回路に対応して設けられるバウンダリスキャンレジスタの出力信号の論理値をレベルキープ指示信号に応答して固定的に保持しているため、外部からの信号を入力して再び外部へ出力することができ、入力信号の電圧レベルの判定、出力電圧などを十分余裕をもって正確に測定することができる。
【0271】
請求項18に係る発明に従えば、テストモード時、イネーブル信号に対して設けられたバウンダリスキャンレジスタを、レベルキープ指示信号に従って、その出力信号の論理値を保持するようにしているため、このレベルキープ指示信号の活性状態の間、入力回路および出力回路を作動状態として、外部端子を一定の電圧レベルに保持することができる。
【0272】
請求項19に係る発明に従えば、バウンダリスキャンテスト回路からのテストモード指示に従ってバウンダリスキャンレジスタをセットまたはリセット状態に設定するように構成しているため、テストパターンデータをスキャンパスを介して転送する必要がなく、短時間でIOセルを所望の状態に設定してテストを行なうことができる。
【0273】
請求項20に係る発明に従えば、2つの隣接端子に対応して設けられるIOセルを互いに相補な出力状態にテストモード時設定するようにしているため、隣接端子で“01”および“10”の信号を出力させることができ、端子間短絡などを検出することができ、故障検出効率が改善される。
【0274】
請求項21に係る発明に従えば、隣接端子に対応して設けられるIOセルに対して設けられたテストセルに対しては、それぞれ別々の制御信号を印加するように構成しているため、容易に隣接端子に対応して設けられたIOセルを所望の状態に設定することができ、さまざまなパターンの出力信号を端子に出力することができ、端子間短絡/断線などを容易に検出することができ、故障検出効率が改善される。
【0275】
請求項22に係る発明に従えば、隣接IOセルに対して設けられたテストセルに対し共通に制御信号を伝達するように構成しているため、制御信号線の本数が低減され、配線占有面積が低減される。
【0276】
請求項23に係る発明に従えば、レベルキープ指示信号の活性化時入力回路から与えられた信号に従って出力回路に対して設けられたバウンダリスキャンレジスタをセット状態またはリセット状態に設定しているため、容易に外部から、出力バッファの回路の状態を所望の状態に設定することができる。
【図面の簡単な説明】
【図1】 (A)は、この発明の実施の形態1に従う半導体集積回路装置の全体の構成を概略的に示し、(B)は、1つのパッドに対応するセルの構成を概略的に示す図である。
【図2】 図1(B)に示すバウンダリスキャンレジスタの構成を概略的に示す図である。
【図3】 図1(B)に示すロジックの構成を概略的に示す図である。
【図4】 この発明の実施の形態2に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図5】 図4に示すDCテスト制御回路の実現する論理を一覧にして示す図である。
【図6】 (A)および(B)は、この発明の実施の形態2の変更例を概略的にそれぞれ示す図である。
【図7】 (A)は、この発明の実施の形態3に従うセルの構造を概略的に示す図であり、(B)は、この発明の実施の形態3の変更例を示す図である。
【図8】 (A)および(B)は、この発明の実施の形態3の変更例をそれぞれ示す図である。
【図9】 この発明の実施の形態4に従うDCテスト制御回路の出力信号を概略的に示す図である。
【図10】 この発明の実施の形態4の変更例を示す図である。
【図11】 この発明の実施の形態5に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図12】 図11に示すセルおよび対応のBSR制御回路の構成を概略的に示す図である。
【図13】 この発明の実施の形態6に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図14】 この発明の実施の形態7に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図15】 この発明の実施の形態8に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図16】 この発明の実施の形態9に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図17】 図16に示す1つのセルの構成を概略的に示す図である。
【図18】 この発明の実施の形態9におけるテスト動作シーケンスを示すフロー図である。
【図19】 この発明の実施の形態10に従うセルの構造を概略的に示す図である。
【図20】 この発明の実施の形態10におけるテスト動作シーケンスを示すフロー図である。
【図21】 この発明の実施の形態11に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図22】 この発明の実施の形態11におけるテスト動作シーケンスを示すフロー図である。
【図23】 この発明の実施の形態11のテスト動作シーケンスの変更例を示すフロー図である。
【図24】 (A)−(D)は、図23に示すフロー図における全体の流れを概略的に示す図である。
【図25】 この発明の実施の形態12に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図26】 この発明の実施の形態12の変更例を示す図である。
【図27】 この発明の実施の形態13に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図28】 この発明の実施の形態13の変更例を示す図である。
【図29】 この発明の実施の形態14に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図30】 (A)および(B)は、図29に示す制御回路の実現する論理を一覧にしてそれぞれ示す図である。
【図31】 この発明の実施の形態14の変更例を示す図である。
【図32】 (A)および(B)は、図31に示す制御回路の実現する論理を一覧にしてそれぞれ示す図である。
【図33】 この発明の実施の形態15に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図34】 この発明の実施の形態15の変更例を示す図である。
【図35】 この発明の実施の形態16に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図36】 この発明の実施の形態17に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図37】 この発明の実施の形態18に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図38】 図37に示すBSRチェーンの構成を概略的に示す図である。
【図39】 この発明の実施の形態19に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図40】 図39に示すBSR制御回路の実現する論理を一覧にして示す図である。
【図41】 図39に示すBSRチェーンの構成を概略的に示す図である。
【図42】 図41に示すテストセルの構成の一例を概略的に示す図である。
【図43】 従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【図44】 従来の半導体集積回路装置の他の構成を概略的に示す図である。
【符号の説明】
1 半導体集積回路装置、C1−C14 セル、P1−P14 パッド、2内部論理、3 DCテスト制御回路、BSR,BSR0−BSR3 バウンダリスキャンレジスタ、BLU,BLD バウンダリスキャンレジスタ/ロジック、IOC IOセル、10 出力バッファ、11 入力バッファ、13,15 抵抗素子、12,14 MOSトランジスタ、P パッド、20,23 マルチプレクサ、21 フリップフロップ、22 スルーラッチ、LU,LD ロジック、IOC,IOCa,IOCb IOセル、TC,TCa,TCb テストセル、30,30a,30b,30♯a,30♯b BSR制御回路、BSR♯a,BSR♯b バウンダリスキャンレジスタ、40 TAPコントローラ、41命令レジスタ、42 命令デコーダ、44 ユーザ定義レジスタ群、44a テストモードレジスタ、44b,45 オプションレジスタ、PD0−PD2 パッド、IOC0−IOC2 IOセル、TC0−TC2 テストセル、PDa−PDn パッド、IOCa−IOCn IOセル、TCa−TCn テストセル、Ca−Cc セル、20a,20b マルチプレクサ、21a,21b フリップフロップ、22a,22b スルーラッチ、23a,23b マルチプレクサ、60a,60b,61,63 OR回路、62 ゲート回路、65 マルチプレクサ、20u,23u マルチプレクサ、21u フリップフロップ、22u スルーラッチ、70,71 OR回路、CNT1,CNT2 制御回路、80,81,82,84,85,86,87 OR回路、83 AND回路、20d,23d マルチプレクサ、21d フリップフロップ、22d スルーラッチ、91 AND回路、92 OR回路、93a,93b ゲート回路、94,95 OR回路、100 BSRチェーン、101−104 OR回路。
Claims (23)
- パッドに結合され、信号を入力するための入力回路および信号を出力するための出力回路の少なくとも一方を含むIOセル、および
前記IOセルに含まれる回路に対応して設けられるバウンダリスキャンレジスタを含むテストセルを備え、前記バウンダリスキャンレジスタは、バウンダリスキャンテスト時シリアルにテストデータを転送することが可能であり、さらに
テストモード指示信号に応答して前記テストセルのバウンダリスキャンレジスタをセットまたはリセット状態のいずれかの状態に設定して前記バウンダリスキャンレジスタの出力信号の論理値を所定値に設定する制御信号を出力するテスト制御回路を備え、前記バウンダリスキャンレジスタの出力信号に従って前記IOセルの論理状態が設定される、半導体集積回路装置。 - 前記IOセルに含まれる回路はイネーブル信号に従って作動状態とされ、前記テストセルは前記イネーブル信号に対して設けられるバウンダリスキャンレジスタをさらに含む、請求項1記載の半導体集積回路装置。
- 前記IOセルは、前記入力回路および前記出力回路両者を含み、前記入力回路および出力回路は、それぞれ、入力制御信号および出力制御信号に応答して作動状態とされ、
前記テストセルは、前記入力回路、前記入力制御信号、前記出力回路、および前記出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含む、請求項1記載の半導体集積回路装置。 - 前記IOセルは、導通時前記パッドを固定電位に設定するための電圧固定素子をさらに含み、
前記テストセルは、前記電圧固定素子の導通を制御するための制御信号に対して設けられるバウンダリスキャンレジスタをさらに含む、請求項1から3のいずれかに記載の半導体集積回路装置。 - 前記テスト制御回路は、前記テストモード指示信号に応答し、前記入力回路、前記出力回路、前記入力制御信号および前記出力制御信号それぞれに対して個々に制御信号を与える、請求項3記載の半導体集積回路装置。
- 前記IOセルは複数個設けられ、かつ前記テストセルも前記IOセルに対応して複数個設けられ、
前記テスト制御回路は、前記IOセルに対応して配置され、対応のテストセルへ制御信号を与える、請求項1記載の半導体集積回路装置。 - 前記IOセルは複数個設けられ、前記テストセルも、前記IOセルに対応して複数個設けられ、
前記テスト制御回路は、前記複数個設けられるテストセルのバウンダリスキャンレジスタに対応して設けられる、請求項1記載の半導体集積回路装置。 - 前記バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路をさらに備え、前記バウンダリスキャンテスト回路は、レジスタを含み、
前記テスト制御回路は、前記レジスタと、前記レジスタの出力信号に従って前記バウンダリスキャンレジスタの状態を設定する信号を生成する回路とを備え、前記レジスタから前記バウンダリスキャンレジスタの状態を指定する制御信号が出力される、請求項1記載の半導体集積回路装置。 - 前記テスト制御回路は、
前記バウンダリスキャンテストモードを指示する信号に従って前記バウンダリスキャンテストのための制御を行なうバウンダリスキャンテスト回路を備え、前記バウンダリスキャンテスト回路から、前記バウンダリスキャンレジスタの状態を指定する制御信号が出力され、さらに、
前記バウンダリスキャンテスト回路からの制御信号に従って前記バウンダリスキャンレジスタの状態を設定する信号を生成する回路を備える、請求項1記載の半導体集積回路装置。 - 前記テスト制御回路は、前記テストモード指示に応答して前記入力回路に対応して設けられたバウンダリスキャンレジスタに前記パッドを介して与えられるデータを取込ませ、該取込んだデータをデコードして前記バウンダリスキャンレジスタに対する制御信号を生成する手段を含む、請求項3記載の半導体集積回路装置。
- 前記IOセルは前記出力回路を含み、
前記テストセルは、前記出力回路に対応して設けられる出力バウンダリスキャンレジスタと、前記パッドに与えられる信号を取込むための入力バウンダリスキャンレジスタとを含み、
前記テスト制御回路は、前記テストモード指示信号に応答して、前記パッドへ与えられた信号を前記入力バウンダリスキャンレジスタを介して前記出力バウンダリレジスタに設定するための回路を備える、請求項1記載の半導体集積回路装置。 - 前記IOセルは複数個設けられ、前記テストセルも前記複数個設けられるIOセルに対応して複数個設けられ、
前記テスト制御回路は、前記テストモード指示信号に応答して前記バウンダリスキャンレジスタをシリアルに接続して所定のパターンのデータを各バウンダリスキャンレジスタに設定するための手段を備える、請求項1記載の半導体集積回路装置。 - 前記IOセルは複数個設けられ、かつ前記テストセルは複数個設けられ、
前記テスト制御回路は前記テストモード指示に応答して所定のテストパターンを生成するテストパターン発生器を含み、前記所定のテストパターンが前記バウンダリスキャンにシフト動作により設定される、請求項1記載の半導体集積回路装置。 - 前記複数個設けられるテストセルは、同じ配置構成を有する、請求項13記載の半導体集積回路装置。
- 前記IOセルは、前記出力回路を含み、前記出力回路は出力制御信号により信号出力動作が制御され、
前記テストセルは前記出力回路および前記出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含み、前記バウンダリスキャンレジスタの各々は、前記テスト制御回路から与えられるレベルキープ指示信号に応答してその出力信号を一定の論理レベルに保持するための手段を含む、請求項1記載の半導体集積回路装置。 - 前記IOセルは、前記パッドを電圧制御信号に応答して固定電位に設定するための電圧固定素子を含み、
前記テストセルは、前記電圧固定素子の制御信号に対応して設けられ、前記テスト制御回路からのレベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタを含む、請求項1記載の半導体集積回路装置。 - 前記IOセルは、前記入力回路および前記出力回路両者を含み、
前記テストセルは前記入力回路および出力回路に対応して設けられ、各々がレベルキープ指示信号の活性化時その出力信号の論理値が保持されるバウンダリスキャンレジスタを含む、請求項1記載の半導体集積回路装置。 - 前記入力回路および前記出力回路は、各々イネーブル信号により作動状態とされ、
前記テストセルは各前記イネーブル信号に対応して設けられ、レベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタをさらに含む、請求項17記載の半導体集積回路装置。 - 前記テスト制御回路は、前記バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備え、
前記テスト制御回路は、前記バウンダリスキャンテスト回路からのテストモード指示に従って前記バウンダリスキャンレジスタをセットまたはリセット状態としてその出力信号を固定レベルに設定する手段を含む、請求項1記載の半導体集積回路装置。 - 前記IOセルは複数個設けられ、
前記テスト制御回路は2つの隣接IOセルを組として各組において少なくとも出力回路に対するバウンダリスキャンレジスタを互いに相補な状態に設定するための手段を含む、請求項19記載の半導体集積回路装置。 - 前記テスト制御回路からの制御信号は各組において対応するバウンダリスキャンレジスタに対し別々の制御信号が与えられる、請求項20記載の半導体集積回路装置。
- 前記テスト制御回路は、各組において対応するバウンダリスキャンレジスタに対し共通に制御信号を与える、請求項20記載の半導体集積回路装置。
- 前記テスト制御回路は前記レベルキープ指示信号の活性化時、前記パッドに与えられた信号に従って前記出力回路に対するバウンダリスキャンレジスタをセット状態またはリセット状態に設定する手段を含む、請求項17記載の半導体集積回路装置。
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