JP4294159B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、テスト回路を内蔵する半導体集積回路装置に関する。より特定的には、内部構成に影響を及ぼすことなく容易にＤＣテスト（直流テスト）を行なうことのできる半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置は製造後、製品の機能、性能および電気的な特性をテストするために、チップ単体レベルおよびチップを基板上に実装したボードレベルでさまざまなテストが実施される。このようなチップ単体レベルおよび実装基板レベルで行なわれるテストについては、たとえば、電子情報通信学会出版の「ＵＬＳＩ設計技術」に解説されている。
【０００３】
チップ単体での電気的な特性のテストしてＤＣ（直流）特性テストが行なわれている。このＤＣ特性テストにおけるテスト項目としては、外部から“０”または“１”を入力しているときの電位ＶＩＬおよびＶＩＨ、入力ピン端子のリーク電流、外部に“０”または“１”を出力しているときの電位ＶＯＬまたはＶＯＨ、ハイインピーダンス（Ｈｉ−Ｚ）状態におけるリーク電流（スタンバイリーク電流）がある。
【０００４】
一方、チップが実装された実装基板レベルでのテストに関しては、ＩＥＥＥで標準化（ＩＥＥＥ Ｓｔｄ．１１４９．１）されているバウンダリスキャンテスト（ＪＴＡＧ（ジョイント・テスト・アクション・グループ）テスト）がある。このバウンダリスキャンテストは、半導体集積回路装置のすべての外部入出力ピン端子を順次走査してテストデータの入出力を行ない、この集積回路装置の内部機能および実装されている基板のテストを行なう方法である。ＪＴＡＧテストでは、各入出力ピン端子に対応してシフトレジスタを配置し、このシフトレジスタを介してテストデータをシリアルに転送し、集積回路装置間の接続、集積回路装置ピン端子と基板との接続などのテストが行なわれる。
【０００５】
ＢＧＡ（ボール・グリッド・アレイ）パッケージのように、ピン端子がチップの裏面に配列され、基板実装後、外部からピン端子を観測できない場合においても、バウンダリスキャンレジスタと呼ばれるシフトレジスタを用いてテストデータをシフトすることにより、ピン端子の接触不良などを容易にテストすることができる。また、ピン端子数が増加し、ピンのピッチが小さくなり、テストを行なうためのテストプローブのピッチよりも集積回路装置のピン端子のピッチが小さくなった場合においても、容易にテストを行なうことが可能となる。このＪＴＡＧテスト規格においては、入出力バッファ（ＩＯバッファ）の入出力回路および入出力制御にそれぞれ接続されるバウンダリスキャンレジスタおよびテスト動作を制御するための制御手段が定義されている。
【０００６】
【発明が解決しようとする課題】
図４３は、従来の半導体集積回路装置の全体の構成を概略的に示す図である。図４３において、半導体集積回路装置１０００は、入力端子群１００１を介して与えられる入力信号を受けて内部入力信号を生成する入力回路１０００ａと、入力回路１０００ａから与えられた内部入力信号に従って所定の動作を行なう内部論理１０００ｂと、内部論理１０００ｂからの内部出力信号を受けて出力端子群１００２へ出力する出力回路１０００ｃを含む。この内部論理１０００ｂは、所望の論理処理を行なう論理回路であってもよく、またメモリなどのアクセスを制御するための回路であってもよい。
【０００７】
この半導体集積回路１０００のテスト動作時においては、入力端子群１００１および出力端子群１００２がそれぞれ入力信号バス１００３および出力信号バス１００４を介してテスト装置１０１０に結合される。テスト装置１０１０は、予め定められたテストプログラムに従ってテストパターンを生成して、入力信号バス１００３を介してテスト信号を半導体集積回路装置１０００の入力端子群１００１へ与える。テスト装置１０１０は、また、この出力端子群１００２から出力信号バス１００４を介して与えられる信号を受けて、期待値と比較し、この半導体集積回路装置の内部論理１０００ｂが正常に動作しているか否かの判定を行なう。
【０００８】
また、ＤＣテスト動作時においては、テスト装置１０１０が、この入力端子群１００１および出力端子群１００２に対し“０”、“１”、および“Ｈｉ−Ｚ”の状態に設定するようにテストパターンを与える。このＤＣテスト時にテスト装置１０１０から与えられるテストパターンとしては、テスト装置１０１０において予め準備されたテストパターンから、ＤＣテストを行なうために適したテストパターンを抽出する必要がある。この場合、この入力端子群１００１および出力端子群１００２それぞれに含まれるすべての端子の状態が変化するテストパターンを予め準備して、適当なテストパターンを選択して印加する必要がある。しかしながら、内部論理１０００ｂの実現する論理は複雑となってきており、すべての端子の状態が変化するようなテストパターンを作成するのが困難となってきている。したがって、この半導体集積回路装置１０００の単体でのＤＣテスト時、テスト装置１０１０からのテストパターンにより各端子を所望の状態に設定することができず、ＤＣテストを容易に行なうことができなくなるという問題が生じる。
【０００９】
図４４は、従来の半導体集積回路装置の他の構成を示す図である。図４４において、半導体集積回路装置１１００は、テスト制御回路１１１０の制御の下に、入力端子１１０１に与えられる入力信号、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方を選択するセレクタ１１０２と、セレクタ１１０２を介して与えられる信号を受けて内部信号を生成する入力バッファ１１０３と、入力バッファ１１０３からの内部信号に従って所定の処理を行なう内部論理１１０４と、テスト制御回路１１１０の制御の下に、内部論理１１０４の出力信号、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方を選択するセレクタ１１０５と、セレクタ１１０５から与えられる信号（電圧）をバッファ処理して出力端子１１０７に出力する出力バッファ１１０６を含む。テスト制御回路１１１０は、テストモード信号入力端子１１０８を介して与えられるテストモード指示信号φＴに従ってセレクタ１１０２および１１０５の選択態様を決定する。
【００１０】
テスト制御回路１１１０により、セレクタ１１０２および１１０５の接続経路を設定することにより、入力バッファ１１０３および出力バッファ１１０６の状態を設定することができ、ＤＣテストを行なうことができる。しかしながら、この構成においては入力バッファ１１０３と入力端子１１０１の間にセレクタ１１０２を設け、また内部論理１１０４と出力バッファ１１０６の間にセレクタ１１０５を設ける必要がある。セレクタ１１０２および１１０５は、信号伝搬回路に設けられているため、したがって、セレクタ１１０２および１１０５により、信号伝搬遅延が生じ、高速で半導体集積回路装置を動作させることができなくなるという問題が生じる。
【００１１】
また、セレクタ１１０２および１１０５を設けているため、これらのセレクタ１１０２および１１０５に対する制御信号を伝達するための配線が必要となり、配線占有面積が増大し、またセレクタ１１０２および１１０５を各入力端子および出力端子それぞれに対応して設ける必要があり、回路規模が増大しチップ占有面積が増大するという問題が生じる。
【００１２】
したがって、この図４４に示す半導体集積回路装置の構成の場合、テストプログラムからテストパターンを抽出して、バッファ１１０３および１１０６の状態を外部のテスト装置の制御の下に制御する必要はなく、各端子を所望の状態に容易に設定することができるものの、チップ面積が増大し、高集積化することができなくなるという問題が生じる。
【００１３】
それゆえ、この発明の目的は、チップ面積を増大させることなく容易に所望のテストを行なうことのできる半導体集積回路装置を提供することである。
【００１４】
この発明の他の目的は、容易にＤＣテストを行なうことのできるバウンダリスキャンレジスタ内蔵半導体集積回路装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、パッドに結合され、信号を入力するための入力回路および信号を出力するための出力回路の少なくとも一方を含むＩＯセルと、ＩＯセルに含まれる回路に対応して設けられるバウンダリスキャンレジスタを含むテストセルとを備える。このバウンダリスキャンレジスタは、バウンダリスキャンテスト時シリアルにテストデータを転送することができる。
【００１６】
請求項１に係る半導体集積回路装置は、さらに、テストモード指示信号に応答して、テストセルのバウンダリスキャンレジスタをセット状態またはリセット状態のいずれかに設定してこのバウンダリスキャンレジスタの出力信号の論理値を所定値に設定する制御信号を出力するテスト制御回路を備える。バウンダリスキャンレジスタの出力信号に従ってＩＯセルの論理状態が設定される。
【００１７】
請求項２に係る半導体集積回路装置は、請求項１のＩＯセルに含まれる回路はイネーブル信号に従って作動状態とされ、テストセルがイネーブル信号に対して設けられるバウンダリスキャンレジスタをさらに含む。
【００１８】
請求項３に係る半導体集積回路装置は、請求項１のＩＯセルが、入力回路および出力回路両者を含み、これらの入力回路および出力回路は、それぞれ入力制御信号および出力制御信号に従って作動状態とされる。テストセルは、入力回路、入力制御信号、出力回路、出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含む。
【００１９】
請求項４に係る半導体集積回路装置は、請求項１から３のいずれかのＩＯセルが、動作時、パッドを固定電位に設定するための電圧固定素子をさらに含む。テストセルは、電圧固定素子の導通を制御するための制御信号に対して設けられるバウンダリスキャンレジスタをさらに含む。
【００２０】
請求項５に係る半導体集積回路装置は、請求項３のテスト制御回路が、テストモード指示信号に応答して、入力回路、出力回路、入力制御信号および出力制御信号それぞれのバウンダリスキャンレジスタに対して個々に制御信号を与える。
【００２１】
請求項６に係る半導体集積回路装置は、請求項１のＩＯセルが、複数個設けられ、かつテストセルもこのＩＯセルが複数個設けられることに対応して複数個設けられる。テスト制御回路は、ＩＯセルに対応して配置され、対応のテストセルへ制御信号を与える。
【００２２】
請求項７に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが複数個設けられ、またテストセルがＩＯセルに対応して複数個設けられる。テスト制御回路は、テストセルのバウンダリスキャンレジスタに対応して設けられる。
【００２３】
請求項８に係る半導体集積回路装置は、請求項１の装置がさらに、バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備える。このバウンダリスキャンテスト回路はレジスタを含む。テスト制御回路は、このレジスタと、レジスタの出力信号に従ってバウンダリスキャンレジスタの状態を設定する信号を出力する回路を備え、このレジスタからバウンダリスキャンレジスタの状態を指定する制御信号が出力される。
【００２４】
請求項９に係る半導体集積回路装置は、請求項１のテスト制御回路が、バウンダリスキャンテストモードを指示する信号に従ってバウンダリスキャンテストのための制御を行なうバウンダリスキャンテスト回路と、このバウンダリスキャンテスト回路の出力信号に従ってバウンダリスキャンレジスタの状態を設定する信号を出力する回路を備える。
【００２５】
請求項１０に係る半導体集積回路装置は、請求項３のテスト制御回路が、テストモード指示に応答して、入力回路に対応して設けられたバウンダリスキャンレジスタにパッドを介して与えられるデータを取込ませ、該取込んだデータをデコードして制御信号を生成する手段を含む。
【００２６】
請求項１１に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが出力回路を含み、テストセルがこの出力回路に対応して設けられる出力バウンダリスキャンレジスタと、パッドに与えられる信号を取込むための入力バウンダリスキャンレジスタとを含む。テスト制御回路は、テストモード指示信号に応答して、パッドへ与えられた信号を入力バウンダリスキャンレジスタを介して出力バウンダリレジスタに設定するための回路を備える。
【００２７】
請求項１２に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが複数個設けられ、またテストセルも応じて複数個設けられる。テスト制御回路は、テストモード指示信号に応答してバウンダリスキャンレジスタをシリアルに接続して所定のパターンのデータを各バウンダリスキャンレジスタに設定するための手段を備える。
【００２８】
請求項１３に係る半導体集積回路装置は、請求項１の装置において、テストセルが複数個設けられ、テスト制御回路はテストモード指示に応答して所定のテストパターンを生成するテストパターン発生器を含む。このテストパターン発生器からのテストパターンがバウンダリスキャンレジスタへシフト動作により設定される。
【００２９】
請求項１４に係る半導体集積回路装置は、請求項１３の装置において、テストセルがすべて同一配置構成を有する。
【００３０】
請求項１５に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが出力回路を含み、出力回路が出力制御信号により信号出力動作が制御される。テストセルは、出力回路および出力制御信号それぞれに対応して設けられるバウンダリスキャンレジスタを含む。バウンダリスキャンレジスタの各々は、テスト制御回路から与えられるレベルキープ指示信号に応答してその出力信号を一定の論理レベルに保持するための手段を含む。
【００３１】
請求項１６に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが、パッドを電圧制御信号に応答して固定電位に設定するための電圧固定素子を含む。テストセルは、この電圧固定素子の制御信号に対応して設けられ、テスト制御回路からのレベルキープ指示信号に応答してその出力信号の論理値が固定されるバウンダリスキャンレジスタを含む。
【００３２】
請求項１７に係る半導体集積回路装置は、請求項１の装置において、ＩＯセルが入力回路および出力回路両者を含み、テストセルは入力回路および出力回路に対応して設けられ、各々がレベルキープ指示信号の活性化時その出力信号の論理値が保持されるバウンダリスキャンレジスタを含む。
【００３３】
請求項１８に係る半導体集積回路装置は、請求項１７の装置において入力回路および出力回路の各々がイネーブル信号により作動状態とされ、テストセルは、各イネーブル信号に対応して設けられ、レベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタをさらに含む。
【００３４】
請求項１９に係る半導体集積回路装置は、請求項１の装置において、テスト制御回路が、バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備える。このテスト制御回路は、バウンダリスキャンテスト回路からのテストモード指示に従ってバウンダリスキャンレジスタをセット状態またはリセット状態に設定してその出力信号のレベルを固定する手段を含む。
【００３５】
請求項２０に係る半導体集積回路装置は、請求項１９の装置において、ＩＯセルが複数個設けられ、テスト制御回路が、２つの隣接するＩＯセルを組として、各組において少なくとも出力回路に対するバウンダリスキャンレジスタを互いに相補な状態に設定する手段を含む。
【００３６】
請求項２１に係る半導体集積回路装置は、請求項２０の装置において、制御信号は、各組において対応するバウンダリスキャンレジスタに対してそれぞれ別々に与えられる。
【００３７】
請求項２２に係る半導体集積回路装置は、請求項２０の装置において、制御信号は各組の対応するバウンダリスキャンレジスタに対し共通に与えられる。
【００３８】
請求項２３に係る半導体集積回路装置は、レベルキープ指示信号の活性化時パッドに与えられた信号に従って出力回路に対するバウンダリスキャンレジスタの状態を設定する手段を含む。
【００３９】
バウンダリスキャンテスト（ＪＴＡＧテスト）対応の半導体集積回路装置に予め準備されているバウンダリスキャンレジスタを利用してＩＯセルの状態を設定することにより、制御回路を除いてＤＣテスト専用の回路を追加する必要はなく、信号伝搬遅延および回路規模の増大を抑制して所望のチップレベルでのテストを容易に行なうことができる。
【００４０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１において、この半導体集積回路装置１は、周辺部に沿って配置されるパッドＰ１−Ｐ１４と、これらのパッドＰ１−Ｐ１４それぞれに対応して配置されるセルＣ１−Ｃ１４を含む。これらのセルＣ１−Ｃ１４の各々は、パッドＰ１−Ｐ１４と信号の入力および／または出力を行なうための入出力セル（ＩＯセル）と、これらのＩＯセルに対応して設けられるバウンダリスキャンレジスタを含むテストセルを含む。このセルＣ１−Ｃ１４に含まれるバウンダリスキャンセルはスキャンパス４によりシリアルに接続され、テストデータをシリアルに転送することができる。通常動作モード時においては、これらのセルＣ１−Ｃ１４に含まれるバウンダリスキャンレジスタは、スルー状態となり、対応のバッファ（入力バッファまたは出力バッファ）と内部論理２の間で信号の授受を行なう。ＪＴＡＧテスト回路は図面を簡略化するため示していない。
【００４１】
この図１に示す半導体集積回路装置１においては、さらに、ＤＣテスト制御回路３が設けられる。このＤＣテスト制御回路３は、セルＣ１−Ｃ１４に含まれるバウンダリスキャンレジスタをセット状態またはリセット状態に設定することにより、対応して設けられるＩＯセルの信号入力／出力状態を設定する。
【００４２】
バウンダリスキャンテストを行なうためのセルを利用することにより、何ら追加の構成要素を設けることなく、直流（ＤＣ）テストを行なうことができる。通常、バウンダリスキャンテスト（ＪＴＡＧテスト）時においては、スキャンパス４は、シリアルなデータ転送経路を形成しており、図１においては、パッドＰ１０およびＰ９の一方がテストデータ入力端子となり、他方がテストデータ出力端子となり、シリアルにテストデータの入出力が行なわれる。内部に設けられたＤＣテスト制御回路３を利用して、これらのセルＣ１−Ｃ１４に含まれるバウンダリスキャンレジスタをセット／リセット状態に設定することにより、ＤＣテストデータ設定のための専用の回路をピン端子ごとに配置する必要がなくなる。
【００４３】
図１（Ｂ）は、図１（Ａ）に示すセルの構成を示す図である。図１（Ｂ）においては、セルＣとして、信号の入出力を行なう入出力セル（ＩＯセル）ＩＯＣと、このＩＯセルＩＯＣに対応して設けられるテストセルＴＣを示す。
【００４４】
ＩＯセルＩＯＣは、出力イネーブル信号（出力制御信号）ＯＥの活性化時作動状態にされて与えられた信号をバッファ処理してパッドＰに伝達するトライステートバッファ１０と、入力イネーブル信号（入力制御信号）ＩＥの活性化時作動状態とされ、パッドＰを介して与えられた信号から内部信号を生成する入力バッファ１１と、パッドＰにそれぞれ並列に結合される高抵抗の抵抗素子１３および１５と、プルアップ制御信号ＰＵの活性化時導通し、抵抗素子１３を電源電圧Ｖｃｃを受けるノードに接続するｎチャネルＭＯＳトランジスタ１２と、プルダウン指示信号ＰＤの活性化時導通し、高抵抗抵抗素子１５を接地ノードに接続するｎチャネルＭＯＳトランジスタ１４を含む。
【００４５】
このＩＯセルＩＯＣは、パッドＰを介して外部の装置と信号の入力および出力両者を行なうことができ、またプルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに従ってパッドＰを固定電圧レベルに設定することもできる。このＩＯセルＩＯＣにおいてプルアップ用の抵抗素子１３に対して設けられるＭＯＳトランジスタ１２は、ｐチャネルＭＯＳトランジスタで置き換えられてもよい。
【００４６】
テストセルＴＣは、トライステートバッファ（出力バッファ）１０の入力に対して設けられるバウンダリスキャンレジスタＢＳＲ０、出力イネーブル信号ＯＥに対して設けられるバウンダリスキャンレジスタＢＳＲ１、入力バッファ１１の出力部に設けられるバウンダリスキャンレジスタＢＳＲ３、入力イネーブル信号ＩＥに対して設けられるバウンダリスキャンレジスタＢＳＲ２、プルアップ指示信号ＰＵに対して設けられるバウンダリスキャンレジスタまたはロジックＢＬＵ、およびプルダウン指示信号ＰＤに対して設けられるバウンダリスキャンレジスタまたはロジックＢＬＤを含む。
【００４７】
これらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３は、通常動作モード時においてはスルー状態となり、出力バッファ１０および入力バッファ１１と内部論理２の間での信号の授受を行なう。バウンダリスキャンテスト動作モード時においては、これらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３はシリアルスキャンパスを形成し、シリアルにテストデータを転送する。
【００４８】
バウンダリスキャンレジスタまたはロジックＢＬＵおよびＢＬＤは、バウンダリスキャンレジスタで構成されてもよくまたロジック回路で構成されてもよい。なお、図１（Ｂ）においてはバウンダリスキャンテストを行なうための制御信号およびシフトクロックは示していない。
【００４９】
ＤＣテスト制御回路３は、ＤＣテストを行なうテストモード指示信号ＴＥＳＴＭＯＤＥと、テスト動作内容を指定するテスト制御信号ＴＥＳＴＣ（信号ＤＣＴＭ，ＪＴＡＧＣを含む）に従って、これらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックＢＬＵおよびＢＬＤをセット状態またはリセット状態に設定するために、それぞれ個別にセット信号ＢＳＲＳＥＴまたはリセット信号ＢＳＲＲＳＴを生成する。これらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックＢＬＵおよびＢＬＤは、セット状態またはリセット状態に応じてその出力信号が論理“１”または“０”に設定される。これにより、ＩＯセルＩＯＣの状態が設定される。
【００５０】
たとえば、出力バッファ１０に対して出力イネーブル信号ＯＥを活性状態の論理“１”とし、プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤを非活性状態に設定する。この状態においては、パッドＰには、バウンダリスキャンレジスタＢＳＲ０のセット／リセット状態に応じて、論理“１”／“０”の信号が出力される。プルアップ指示信号ＰＵ、出力イネーブル信号ＯＥおよびプルダウン指示信号ＰＤをすべて非活性状態とすると、この出力バッファ１０が出力ハイインピーダンス状態となるため、パッドＰはハイインピーダンス状態（Ｈｉ−Ｚ）の状態に設定される。この状態において入力インピーダンスの測定を行なうことができ、またパッドＰに出力される信号の電圧レベルおよびリーク電流を測定することができる。
【００５１】
図２は、図１（Ｂ）に示すバウンダリスキャンレジスタの構成の一例を示す図である。図２において、バウンダリスキャンレジスタＢＳＲは、シフトモード指示信号ＳＦＭＤに従ってシフトインデータ信号ＳＩおび内部データ信号ＤＩの一方を選択するマルチプレクサ（ＭＵＸ）２０と、シフトクロック信号ＳＨＩＦＴに従ってマルチプレクサ２０から与えられる信号を取込み転送するフリップフロップ（シフトレジスタ）２１と、このフリップフロップ２１の出力信号を更新指示信号ＵＰＤＡＴＥに従って取込むスルーラッチ２２と、モード指示信号ＭＯＤＥに従って内部データ信号ＤＩおよびスルーラッチ２２の出力信号の一方を選択して出力するマルチプレクサ（ＭＵＸ）２３を含む。
【００５２】
シフトモード指示信号ＳＦＭＤはバウンダリスキャンテストモード時において、内部からのデータ信号ＤＩおよび図示しない前段のバウンダリスキャンレジスタからシフトアウトされたデータ信号ＳＩのいずれを選択するかを示す。フリップフロップ２１は、シフトレジスタを構成し、シフトクロックＳＨＩＦＴに従ってマルチプレクサ２０から与えられた信号をシフトする。このフリップフロップ２１は、バウンダリスキャンレジスタセット信号ＢＳＲＳＥＴおよびバウンダリスキャンレジスタリセット信号ＢＳＲＲＳＴに従ってセットおよびリセットが可能である。このフリップフロップ２１から次段のバウンダリスキャンレジスタに対するシフトアウト信号ＳＯが生成される。スルーラッチ２２は、更新制御信号ＵＰＤＡＴＥが活性状態となるとフリップフロップ２１の出力信号を通過させるスルー状態となる。それ以外の場合にはラッチ状態になる。マルチプレクサ２３は、モード指示信号ＭＯＤＥが通常動作モードを指定するときには、内部からのデータ信号ＤＩを選択し、テスト動作モード（ＤＣテストモード）およびバウンダリスキャンテストモード時においてはスルーラッチ２２からの信号を選択する。
【００５３】
この図２に示すように、バウンダリスキャンレジスタＢＳＲは、フリップフロップ２１をセット／リセット状態とすることにより、出力信号ＤＯの状態が設定される。したがって、図１（Ｂ）に示すように出力バッファ１０の出力を３状態のいずれかに設定することができる。
【００５４】
なお、図２に示すバウンダリスキャンレジスタＢＳＲの構成において、スルーラッチ２２は設けられなくてもよい。
【００５５】
図３は、図１（Ｂ）に示すロジックの構成を示す図である。プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤを生成するためのロジック回路は同一構成を有するため、図３においては、共通にこれらに対するロジック回路を示す。図３においてロジック回路ＢＬＵおよびＢＬＤの各々は、内部から生成される制御信号ＩＰＣとセット信号ＢＳＲＳＥＴを受けるＯＲ回路２４と、リセット信号ＢＳＲＲＳＴを反転するインバータ２５と、ＯＲ回路２４の出力信号とインバータ２５の出力信号を受けるＡＮＤ回路２６を含む。ＡＮＤ回路２６から、プルアップ指示信号ＰＵまたはプルダウン指示信号ＰＤが生成される。内部制御信号ＩＰＣは、ＩＯセルＩＯＣの出力状態が固定的に設定される場合に生成される。出力バッファ１０（図１（Ｂ）参照）が出力ハイインピーダンスのときにパッドＰをプルアップまたはプルダウン状態に設定するように、この内部制御信号ＩＰＣが生成されてもよい。
【００５６】
（ＤＣ）テスト動作モード時においては、バウンダリスキャンセット信号ＢＳＲＳＥＴまたはバウンダリスキャンリセット信号ＢＳＲＲＳＴの一方が活性状態へ駆動される（パッドＰを固定電位に設定する場合）。セット信号ＢＳＲＳＥＴがＨレベルの活性状態へ駆動されると、ＯＲ回路２４の出力信号がＨレベルとなり、一方リセット信号ＢＳＲＲＳＴはＬレベルであるため、インバータ２５の出力信号がＨレベルとなり、ＡＮＤ回路２６からのプルアップ／プルダウン指示信号ＰＵ／ＰＤはＨレベルの活性状態へ駆動され、パッドＰが電源電圧または接地電圧レベルに固定される。一方、リセット信号ＢＳＲＲＳＴがＨレベルの活性状態へ駆動されると、インバータ２５の出力信号がＬレベルとなり、内部制御信号ＩＰＣの状態にかかわらず、プルアップ／プルダウン指示信号ＰＵ／ＰＤは非活性状態とされる。プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤを個々に制御することにより、パッドＰを電源電圧Ｖｃｃレベル、接地電圧Ｖｓｓレベル、および出力ハイインピーダンス状態のいずれかの状態に設定することができる。
【００５７】
なお、図３に示すロジック回路の構成においては、信号の活性状態がＨレベルとなる正論理に従って回路構成が実現されている。負論理に従って、このロジックが構成されてもよい。
【００５８】
以上のように、この発明の実施の形態１に従えば、ＪＴＡＧテスト対応の半導体集積回路装置において既に設けられているバウンダリスキャンレジスタＢＳＲを利用して、パッドに接続されるセルの状態を設定しているため、各パッド毎に何ら追加の回路を信号伝搬経路に介装していないため、信号伝搬遅延の増加を抑制することができ、また、回路規模の増大も抑制することができる。また、セット／リセット信号としては、通常のバウンダリスキャンテスト時において利用されるセット／リセット信号を利用することにより、バウンダリスキャンレジスタに対する制御信号の増大をも抑制することができる。セルが接続するパッドを所望の状態に設定して所望のＤＣテストを容易に行なうことができる。
【００５９】
［実施の形態２］
図４は、この発明の実施の形態２に従う半導体集積回路装置の要部の構成を示す図である。この図４に示す構成においては、ＤＣテスト制御回路３には、複数ビットのテストモード制御信号ＤＣＴＭが与えられる。ＤＣテスト制御回路３は、この複数ビットのテストモード制御信号ＤＣＴＭに従って、バウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックＢＬＵおよびＢＬＤのセット／リセット状態を設定する。他の構成は、図１（Ｂ）に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、ＪＴＡＧテスト制御のための信号ＪＴＡＧＣは示していない。この図４に示す構成においてもバウンダリスキャンテストを行なうためのシフトクロックおよびバウンダリスキャンテスト制御信号は図を簡略化するために示していない。
【００６０】
図５は、ＤＣテスト制御回路３の実現する論理を一覧にして示す図である。この図５に示すように、ＤＣテスト制御回路３は、３ビットのテストモード制御信号ＤＣＴＭ［０：２］を受けてデコードし、６つのＤＣテスト機能のいずれかを実現する。６つのＤＣテスト機能は、パッドＰにおけるリーク電流を測定するための入力テスト機能、パッドＰにおけるＨレベル出力電圧ＶＬＨを測定するためのテストモード、パッドＰにおけるＬレベル出力電圧をＶＯＬを測定するためのテストモード、パッドＰをハイインピーダンス状態に設定したときのリーク電流を測定するためのテストモード、パッドＰをハイインピーダンス状態とし、かつ電源電圧Ｖｃｃレベルにプルアップするテストモード、および出力バッファを出力ハイインピーダンス状態にし、かつパッドＰをプルダウン抵抗素子を介して接地電圧レベルに固定するテストモードである。プルアップおよびプルダウンテストモードは、それぞれ、プルアップ用の抵抗素子１３およびプルダウン用の抵抗素子１５の抵抗値を測定するためのテストモードである。
【００６１】
ＤＣテスト制御回路３は、テストモード制御信号ＤＣＴＭをデコードし、バウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックを個々に状態をセット状態またはリセット状態に設定する。図５においては、各信号に対応して設けられるバウンダリスキャンレジスタＢＳＲの設定される状態を正論理で示す。たとえば、入力テストを行なう動作モード時においては、出力イネーブル信号ＯＥに対して設けられるバウンダリスキャンレジスタＢＳＲ１、プルダウン指示信号ＰＵに対して設けられるバウンダリスキャンレジスタ／ロジックＢＬＵおよびプルダウン指示信号ＰＤに対して設けられるバウンダリスキャンレジスタ／ロジックＢＬＤがリセット状態に設定され、入力イネーブル信号ＩＥに対して設けられるバウンダリスキャンレジスタＢＳＲ２がセット状態に設定される。
【００６２】
出力イネーブル信号ＯＥがリセット状態に設定され、出力バッファ１０が出力ハイインピーダンス状態に設定されるため、この出力バッファ１０に対する入力信号Ｏに対して設けられたバウンダリスキャンレジスタＢＳＲ０の状態は任意（Ｘ：ドントケア）である。この状態においては、入力イネーブル信号ＩＥがＨレベルとなり、ＡＮＤ回路で構成される入力バッファ１１がイネーブルされ、パッドＰに与えられた信号に従って内部信号Ｉを生成する。この入力テストモード時においては、パッドＰにおけるリーク電流を測定する。したがって、入力バッファ１１はイネーブル状態であればよく、対応のバウンダリスキャンレジスタＢＳＲ３の状態は任意である。したがって図５においては、この入力信号Ｉに対して設けられたバウンダリスキャンレジスタＢＳＲ３の状態は示していない。図５に示す各バウンダリスキャンレジスタの状態を実現する制御信号のいずれかを用いて、この入力信号Ｉに対して設けられたバウンダリスキャンレジスタＢＳＲ３の状態が設定されてもよい。
【００６３】
他のテスト機能時においても、このテストモード制御信号ＤＣＴＭの値に応じてバウンダリスキャンレジスタの状態が設定される。
【００６４】
この図４に示す構成においては、プルアップおよびプルダウン制御を含むチップ内部とＩＯセルＩＯＣの間の信号すべてに対しバウンダリスキャンレジスタ（／またはロジック）が接続されており、これらのバウンダリスキャンレジスタまたはロジックの制御態様は同一である。したがって、プルアップおよびプルダウン制御を含め、これらのテストセルＴＣに含まれる構成要素に対する制御方式を統一させることができ、ＩＯセルＩＯＣの状態設定のための制御方法およびＤＣテスト制御回路３の構成が簡略化される。また、このバウンダリスキャンレジスタ／レジスタＢＬＵおよびＢＬＤをプルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対して設けることにより、このパッドＰがプルアップされている状態およびプルダウンされている状態を外部で観測することができ、プルアップ端子およびプルダウン端子を外部で観測することができ、リーク電流などの特性を正確に測定することができる。
【００６５】
［変更例１］
図６（Ａ）は、この発明の実施の形態２の変更例１の構成を示す図である。この図６（Ａ）に示す構成においては、ＩＯセルＩＯＣにおいては、プルダウン用の抵抗素子およびプルダウン制御トランジスタは設けられていない。プルアップ用の抵抗素子１３およびプルアップ指示信号ＰＵに応答して導通し、プルアップ抵抗素子１３を電源ノードに接続するＭＯＳトランジスタ１２が設けられる。他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６６】
図６（Ａ）に示す構成においては、図４に示す構成と同様、このＩＯバッファの状態を規定するために新たな付加回路は用いられていない、単に、バウンダリスキャンテストで利用されるバウンダリスキャンレジスタを利用しているだけであり、回路規模の増大は抑制される。また、パッドＰをプルアップするための素子が設けられており、プルアップ指示信号ＰＵに対しバウンダリスキャンレジスタ／ロジックＢＬＵが設けられているため、端子Ｐをプルアップ状態に設定して、その状態を外部から観測することができる。
【００６７】
通常、バウンダリスキャンテストにおいては、端子Ｐをプルアップ状態および／またはプルダウン状態に設定するテストモードは定義されていない。バウンダリスキャンテストに対して特に悪影響を及ぼすことなく、このＩＯセルＩＯＣを所望の状態（Ｈｉ−Ｚ）に設定することができる。
【００６８】
ＤＣテスト制御回路３の出力するバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックＢＬＵ各々に対するセット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＳＴは、図５に示すロジックにおいて、項目（６）のＨｉ−Ｚおよびプルダウンの状態を削除し、またプルダウン指示信号ＰＤを削除したもので与えられる。このロジックは負論理で実現されてもよい。
【００６９】
［変更例２］
図６（Ｂ）は、この発明の実施の形態２の変更例２の構成を示す図である。この図６（Ｂ）に示す構成においては、プルアップ用の抵抗素子１３およびプルアップ状態を設定するためのＭＯＳトランジスタ１２は設けられていない。他の構成は図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７０】
この図６（Ｂ）に示す構成においては、パッドＰは、プルダウン状態に設定することができる。プルダウン指示信号ＰＤに対しバウンダリスキャンレジスタ／ロジックＢＬＤが設けられており、パッドＰがプルダウン状態に設定されてているとき、その状態を外部で観測することが可能となる。この図６（Ｂ）に示す構成に対するＤＣテスト制御回路３が実現する論理は、図５に示す表において、項目（５）のＨｉ−Ｚおよびプルアップを削除し、かつプルアップ指示信号ＰＵを削除したものとなる。
【００７１】
この図６（Ｂ）に示すようにＩＯセルＩＯＣにおいてプルダウン用の素子が設けられている場合においても、バウンダリスキャンテストにおいては、このプルダウンテストは定義されていないため、何らバウンダリスキャンテストに悪影響を及ぼすことなく、ＩＯセルＩＯＣを所望の状態のセットしてＤＣテストを行なうことができる。
【００７２】
以上のように、この発明の実施の形態２に従えば、バウンダリスキャンテストで使用されるバウンダリスキャンレジスタを流用して、ＩＯセルＩＯＣの状態を設定するように構成しているため、信号伝搬遅延および回路規模の増大を抑制することができ、容易に所望のテストを行なうことができる。また、プルアップ指示信号およびプルダウン指示信号に対してもバウンダリスキャンレジスタまたはロジックを設けており、このＩＯセルに対して設けられたテストセルＴＣに対する制御を統一することができ、制御のための回路構成を簡略化することができ、またプルアップ／プルダウン状態に設定された端子を外部で観測することも可能となる。
【００７３】
［実施の形態３］
図７（Ａ）は、この発明の実施の形態３に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図７（Ａ）に示す構成においては、プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対しロジックＬＵおよびＬＤがそれぞれ設けられる。バウンダリスキャンテストにおいては、プルアップおよびプルダウン動作は、定義されていないため、このバウンダリスキャンテストのためには、このプルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対して、バウンダリスキャンレジスタを特に設ける必要はない。したがって、図７（Ａ）に示すように、プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対しロジックＬＵおよびＬＤを配置することにより、回路構成が簡略化される。これらのロジックＬＵおよびＬＤの構成としては、図３に示す構成を利用することができる。他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７４】
［変更例１］
図７（Ｂ）は、この発明の実施の形態３の変更例１の構成を示す図である。この図７（Ｂ）に示す構成においては、ＩＯセルＩＯＣにおいて入力バッファは設けれていない。パッドＰ上の信号ＩはテストセルＴＣに含まれるバウンダリスキャンレジスタＢＳＲ３に与えられる。したがって、このＩＯセルＩＯＣは、パッドＰに与えられる入力信号Ｉを通常動作モード時スタティックに受けて内部論理２へ与える。他の構成は、図７（Ａ）に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７５】
この図７（Ｂ）に示すようなＩＯセルの構成においても、図７（Ａ）に示す構成と同様の効果を得ることができる。
【００７６】
［変更例２］
図８（Ａ）は、この発明の実施の形態３の変更例２の構成を概略的に示す図である。この図８（Ａ）に示す構成においては、ＩＯセルＩＯＣにおいては、出力バッファ１０、プルアップ用の抵抗素子１３、プルアップ設定用のＭＯＳトランジスタ１２、プルダウン用の抵抗素子１５およびプルダウン設定用のＭＯＳトランジスタ１４が設けられる。入力バッファは設けられていない。したがって、テストセルＴＣにおいても、出力イネーブル信号ＯＥに対するバウンダリスキャンレジスタＢＳＲ１、出力バッファ１０に対する入力信号Ｏに対するバウンダリスキャンレジスタＢＳＲ０、プルアップ指示信号に対するロジックＬＵ、およびプルダウン指示信号ＰＤに対するロジックＬＤが設けられる。他の構成は、図７（Ａ）に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７７】
この図８（Ａ）に示す構成においても、このＩＯセルＩＯＣの状態設定のために、バウンダリスキャンテストのためのバウンダリスキャンレジスタＢＳＲ０およびＢＳＲ１を利用している。またプルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対しロジックＬＵおよびＬＤを設けており、バウンダリスキャンレジスタを用いる場合よりも、回路構成も簡略化することができ制御を容易とすることができる。
【００７８】
［変更例３］
図８（Ｂ）は、この発明の実施の形態３の変更例３の構成を示す図である。この図８（Ｂ）に示す構成においては、ＩＯセルＩＯＣにおいては、出力バッファ１０のみが設けられる。この出力バッファ１０は、常時動作しており、出力イネーブル信号ＯＥは与えられていない。ＩＯセルＩＯＣは、したがって出力セルとして機能する。この出力バッファ１０に対し、バウンダリスキャンレジスタＢＳＲ０が設けられる。
【００７９】
この図８（Ｂ）に示すような、出力セルに対しても、バウンダリスキャンレジスタを利用してその状態を設定するこにより、信号伝搬遅延および回路規模の増大を抑制して、容易に所望の状態にＩＯセルＩＯＣを設定して、所望のＤＣテストを行なうことができる。
【００８０】
なお、図７（Ａ）から図８（Ｂ）に示す構成においてＤＣテスト制御回路３が実現する論理は、ＩＯセルの構成に応じて修正されるが、本質的に図５に示すロジックにより実現される。バウンダリスキャンレジスタおよびロジックに対し個々にセット信号ＢＳＲＳＴＥおよびリセット信号ＢＳＲＲＳＴが与えられる。
【００８１】
以上のように、この発明の実施の形態３に従えば、ＩＯセルのさまざまな構成に対応して、テストセルＴＣに含まれるバウンダリスキャンレジスタを配置することにより、バウンダリスキャンテストのために設けられた回路を利用してさまざまな内部構成のＩＯセルを容易に所望の状態に設定することができ、信号伝搬遅延および回路規模増大を抑制することができる。また、バウンダリスキャンテストにおいて定義されていないプルアップ状態およびプルダウン状態を設定する制御信号に対してはロジックを配置しているため、バウンダリスキャンレジスタを利用する構成に比べて、回路規模を簡略化することができ、また制御も容易となる。また、このバウンダリスキャンレジスタおよびロジックを利用することにより、外部から容易にバッファ回路の状態を設定して外部からその状態を観測することが可能となり、正確なテストを容易に実現することができる。
【００８２】
［実施の形態４］
図９は、この発明の実施の形態４に従う半導体集積回路装置の要部の構成を示す図である。この図９においては、ＤＣテスト制御回路３が、各チップごとに設けられる。ＤＣテスト制御回路３は、ＤＣテストモード制御信号ＤＣＴＭおよびＪＴＡＧテスト（バウンダリスキャンテスト）を制御するためのＪＴＡＧテスト制御信号ＪＴＡＧＣを受けて、チップ内に設けられたテストセルＴＣに共通にセット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＳＴを出力する。ＤＣテスト制御回路３は、テストセルＴＣそれぞれにおいて設けられたバウンダリスキャンレジスタの機能に応じて個々に、セット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＳＴを出力する。図９においては、出力バッファに対して設けられたバウンダリスキャンレジスタに対するセット信号ＢＳＲＳＥＴ（Ｏ）およびリセット信号ＢＳＲＲＳＴ（Ｏ）、出力イネーブル信号ＯＥに対して設けられたバウンダリスキャンレジスタに対して与えられるセット信号ＢＳＲＳＥＴ（ＯＥ）およびリセット信号ＢＳＲＲＳＴ（ＯＥ）、入力イネーブル信号ＩＥに対して設けられたバウンダリスキャンレジスタに対するセット信号ＢＳＲＳＥＴ（ＩＥ）およびリセット信号ＢＳＲＲＳＴ（ＩＥ）を代表的に示す。バウンダリスキャンレジスタとしては、他に、入力信号Ｉに対して設けられたバウンダリスキャンレジスタ、プルダウン指示信号ＰＵに対して設けられたバウンダリスキャンレジスタおよびプルダウン指示信号ＰＤに対して設けられたバウンダリスキャンレジスタがあり、それらに対しても個々に、セット信号およびリセット信号が与えられる。
【００８３】
ＤＣテスト制御回路３は、ＪＴＡＧテスト制御信号ＪＴＡＧＣが、セットまたはリセットを指定するときには、これらのセット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＳＴを、ＪＴＡＧテスト制御信号ＪＴＡＧＣに従ってセット状態またはリセット状態に設定する。したがって、ＤＣテストとバウンダリスキャンテスト（ＪＴＡＧテスト）を同じバウンダリスキャンレジスタを用いて行なうことができる。また、チップ内に設けられたテストセルＴＣに共通にＤＣテスト制御回路３を配置しているため、テストのための回路規模の増大を抑制することができる。
【００８４】
なお、ＪＴＡＧテスト制御信号ＪＴＡＧＣとしては、先の図２において示したバウンダリスキャンレジスタに対して、更新信号ＵＰＤＡＴＥ、シフト信号ＳＨＩＦＴ、およびセット信号ＳＥＴおよび初期設定のためのリセット信号ＲＥＳＥＴが与えられる。これらの動作については後に説明する。
【００８５】
［変更例］
図１０は、この発明の実施の形態４の変更例を示す図である。図１０においては、ＤＣテスト制御回路３は、プルダウン指示信号ＰＤに対して設けられたロジックに対しイネーブル信号ＰＤＥＮＡを出力し、またプルアップ指示信号ＰＵに対して設けられたロジック（ＬＵ）に対しプルアップイネーブル信号ＰＵＥＮＡを出力する。他の構成は図９に示す構成と同じである。このＤＣテスト制御回路３は、図９に示す構成と同様、チップ内に設けられたテストセルＴＣに対し共通に、セット信号およびリセット信号を与える。ただし、テストセルＴＣ内に設けられたバウンダリスキャンレジスタについては個々にセット信号およびリセット信号が与えられる。
【００８６】
この図１０に示す構成においては、プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対しては、バウンダリスキャンレジスタに代えてロジックが設けられる（図７（Ａ）参照）。この場合、セット信号およびリセット信号に代えてイネーブル信号ＰＵＥＮＡおよびＰＤＥＮＡが出力される。プルアップイネーブル信号ＰＵＥＮＡおよびプルダウンイネーブル信号ＰＤＥＮＡは、プルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤに対するセット信号およびリセット信号を生成する場合の論理（図５参照）と同じ論理により生成することができる。信号ＰＵＥＮＡおよびＰＤＥＮＡはＪＴＡＧテスト制御信号ＪＴＡＧＣと独立である（ＪＴＡＧテストにはプルアップ／プルダウンテストは定義されていない）。
【００８７】
以上のように、この発明の実施の形態４に従えば、各チップ（半導体集積回路装置）にＤＣテスト制御回路を配置し、チップ内に設けられたテストセルＴＣに共通にセット信号およびリセット信号を出力するように構成したため、ＤＣテストのための回路の規模が増大するのを抑制することができる。
【００８８】
［実施の形態５］
図１１は、この発明の実施の形態５に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図１１に示す構成においては、ＩＯセルＩＯＣａおよびＩＯＣｂそれぞれに対応するテストセルＴＣａおよびＴＣｂそれぞれに対応してバウンダリスキャンレジスタ（ＢＳＲ）制御回路３０ａおよび３０ｂが配置される。これらのバウンダリスキャンレジスタ制御回路３０ａおよび３０ｂの各々は対応のテストセルＴＣａおよびＴＣｂに対してのみ、セット信号およびリセット信号を与える。隣接するバウンダリスキャンレジスタ制御回路３０ａおよび３０ｂの間には、テストモード制御信号ＤＣＴＭが伝達される。
【００８９】
これらのテストセルＴＣａおよびＴＣｂにおいてはバウンダリスキャンテスト時におけるテストデータおよび制御信号を伝達する経路（破線で図１０においては示す）が配置される。テストモード制御信号ＤＣＴＭは、たとえば３ビットの信号であり、したがって隣接するセル間においては、３ビットの信号線を配設するだけであり、配線占有面積が低減される。
【００９０】
図１２は、図１１に示す構成の１つのセルに関連する部分の構成を概略的に示す図である。図１２において、ＩＯセルＩＯＣおよびテストセルＴＣに対し、１つのＢＳＲ制御回路３０が配置される。テストセルＴＣに含まれるバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３およびバウンダリスキャンレジスタ／ロジックＢＬＵおよびＢＬＤそれぞれに対し、このＢＳＲ制御回路３０からのセット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＥＳＥＴが個々に与えられる。このＢＳＲ制御回路３０へは、図示しない回路部分からのテストモード制御信号ＤＣＴＭが与えられる。テストモード制御信号ＤＣＴＭは、また隣接するＩＯセルＩＯＣに対して設けられたＢＳＲ制御回路３０へも与えられる。
【００９１】
ＢＳＲ制御回路３０からは、６つのバウンダリースキャンレジスタまたはロジックに対し、セット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＥＳＥＴが出力される。したがって、ＢＳＲ制御回路３０からは、合計１２本の制御信号が出力される（プルアップ／プルダウン制御のためにバウンダリスキャンレジスタが用いられている場合）。一方、テストモード制御信号ＤＣＴＭは、図５に示すように、たとえば３ビットの信号である。したがって、この１２種類の制御信号配線を、各ＩＯセルに対し配設する構成に比べて、単に３ビットの制御信号線をＩＯセル間で配設するだけでよく、配線占有面積が低減される。単にテストセルＴＣ内において、１２種類の信号（ＢＳＲＳＥＴおよびＢＳＲＲＥＳＥＴが配設されればよく、したがって、ＩＯセル間の配線占有面積を低減することができ、結果的に、集積回路装置のチップ占有面積を低減することができる（ＩＯセルが分散配置されるとき特に効果的である）。
【００９２】
以上のように、この発明の実施の形態５に従えば、ＩＯセルに対応してＤＣテストのための制御回路を配設しているため、ＩＯセル間の配線占有面積を低減することができ、チップ占有面積を応じて低減することができる。
【００９３】
なお、図１１および図１２に示すＢＳＲ制御回路３０ａまたは３０ｂおよび３０の実現する論理は、図５に示す論理と同じである。テストモード信号ＴＥＳＴＭＯＤＥによりＤＣテストモードが指定されたときに、指定されたテストモード機能に従ってバウンダリスキャンレジスタまたはロジックに対する制御信号が生成される。バウンダリスキャンテストが指定された場合には、そのバウンダリスキャンテスト制御のためのセット信号およびリセット信号に従って各バウンダリスキャンレジスタに対するセット信号ＢＳＲＳＥＴおよびリセット信号ＢＳＲＲＳＴが生成される。
【００９４】
［実施の形態６］
図１３は、この発明の実施の形態６に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図１３に示す構成においては、テストセルＴＣに含まれるバウンダリスキャンレジスタＢＳＲ♯ａ…ＢＳＲ♯ｂそれぞれに対し、ＢＳＲ制御回路３０♯ａ…３０♯ｂが設けられる。これらのＢＳＲ制御回路３０♯ａ…３０♯ｂから、対応のバウンダリスキャンレジスタＢＳＲ♯ａ…ＢＳＲ♯ｂに対しセット信号およびリセット信号Ｓ／Ｒが出力される。ＢＳＲ制御回路３０♯ａ…３０♯ｂに対し、テストモード制御信号ＤＣＴＭおよびリセット信号ＲＳＴが与えられる。リセット信号ＲＳＴは、この直流テストモードをリセットするための信号である。
【００９５】
この図１３に示す配置においては、バウンダリスキャンレジスタＢＳＲ♯ａ…ＢＳＲ♯ｂの間に伝達される制御信号は、バウンダリスキャンテストのための制御信号の他に、テストモード制御信号ＤＣＴＭである。したがって、たとえば図５に示すＤＣテスト機能を実現するためには、このテストモード制御信号ＤＣＴＭは３ビットの制御信号であり、このバウンダリスキャンレジスタの間に１２本の制御信号線を配設する必要がなく、配線占有面積が低減される。特に、ＩＯセルＩＯＣが、単なる出力バッファセルまたは入力バッファセルであり、テストセルＴＣ内においてバウンダリスキャンレジスタＢＳＲが分散して配置される場合、不必要な制御信号線をテストセルＴＣ内に配設する必要がなく、配線占有面積を大幅に低減することができる。
【００９６】
このＢＳＲ制御回路３０♯ａおよび３０♯ｂの内部構成は、図５に示す論理を実現する構成であればよい。また、テストセルＴＣにおいてプルアップ指示信号ＰＵおよびプルダウン指示信号ＰＤを制御するためにロジック回路が用いられている場合、セット／リセット信号Ｓ／Ｒに代えて、イネーブル信号ＰＵＥＮＡおよびＰＤＥＮＡが生成される。
【００９７】
以上のように、この発明の実施の形態６に従えば、バウンダリスキャンレジスタまたはロジックに対応してＤＣテスト制御のための回路を配置しているため、バウンダリスキャンレジスタ間においてはデコード前のＤＣテストモード制御信号を伝達するだけでよく、配線占有面積が低減される。
【００９８】
［実施の形態７］
図１４は、この発明の実施の形態７に従う半導体集積回路装置の要部の構成を示す図である。図１４において、この半導体集積回路装置は、ＪＴＡＧテスト対応の装置であり、バウンダリスキャンテストを行なうための制御回路を含んでいる。このバウンダリスキャンテスト回路は、テストモード時に印加されるテストクロック信号ＴＣＫとテストモードを選択しかつ指定するテストモードセレクト信号ＴＭＳとテストモードをリセットするためのリセット信号ＴＲＳＴを受けて、バウンダリスキャンテストのための内部クロック信号等を生成するＴＡＰ（テストアクセスポート）コントローラ４０と、テストデータ入力端子を介してシリアルに１ビット単位で印加されるテストデータＴＤＩを受ける命令レジスタ４１と、命令レジスタ４１に格納された命令をデコードして、バウンダリスキャンテストに必要な制御信号を生成する命令デコーダ４２と、テストデータＴＤＩをバイパスするためのバイパスレジスタ４３と、ユーザがその用途を規定するユーザ定義レジスタ群４４を含む。このユーザ制御レジスタ群４４には、たとえばデバイスを識別するためのＩＤコードなどが格納されるオプションレジスタ４４ｂと、直流テストモードを特定するテストモード制御信号ＤＣＴＭが格納されるテストモードレジスタ４４ａを含む。
【００９９】
このバウンダリスキャンテスト回路はさらに、命令デコーダ４２の出力信号に従ってユーザ定義レジスタ群４４、バイパスレジスタ４３およびセルＣｂの出力データのいずれかを選択するマルチプレクサ（ＭＵＸ）４５と、ＴＡＰコントローラ４０の出力信号に従ってマルチプレクサ４５および命令レジスタ４１の一方を選択するマルチプレクサ４６と、マルチプレクサ４６の出力信号をバッファ処理してテストデータ端子に出力するドライバ／バッファ４７を含む。このテストデータ出力端子ＴＤＯは、データ信号ＤＯを出力するための端子として用いられるかまたは、通常動作モード時においてはハイインピーダンス状態に設定される。
【０１００】
この図１４に示すバウンダリスキャンテスト回路は、前述のＩＥＥＥ規格において標準化されている。本実施の形態７においては、このバウンダリスキャンテスト回路に含まれるユーザ定義レジスタ群４４に含まれるレジスタ４４ａを、直流テストモードを行なうためのテストモード制御信号を格納するテストモードレジスタ４４ａとして使用する。このテストモードレジスタ４４ａからテストモード制御信号ＤＣＴＭがＢＳＲ制御回路へ与えられ、各テストセルに含まれるバウンダリスキャンレジスタに印加される。ＢＳＲ制御回路の配置は図９−１３に示す配置のいずれでもよい。
【０１０１】
バウンダリスキャンテスト回路は、バウンダリスキャンテスト対応装置においてはすべて設けられている。このバウンダリスキャンテスト回路を利用して、バウンダリスキャンテストにおいて規定されていない直流テストモードを行なうための制御信号を生成することにより、余分の回路を付加することなく直流テストを容易に行なうことができる。
【０１０２】
ＴＡＰコントローラ４０は、テストモード選択信号ＴＭＳおよびテストクロック信号ＴＣＫに従ってバウンダリスキャンレジスタを制御するステートマシン（順序回路）である。テストモードセレクト信号ＴＭＳをＴＡＰコントローラ４０がデコードすることにより、ある状態から別の状態へシフトし、その状態に従ってバウンダリスキャンレジスタの制御が実行される。ＴＡＰコントローラ４０の制御の下に、命令レジスタ４１への命令の格納、またはユーザ定義レジスタ群４４へのユーザ定義データの格納が実行される。したがって、このテストモードレジスタ４４ａに対し一旦テストモード制御信号ＤＣＴＭを設定すれば、ＤＣテスト動作時において、バウンダリスキャンテストのための制御信号の状態は任意である（直流テスト制御信号であるセット／リセット信号により各テストセルの出力信号の論理値が固定されるため）。
【０１０３】
テストモードレジスタ４４ａへの直流テスト制御信号ＤＣＴＭの設定時には、たとえば、ＴＡＰコントローラ４０に対し、セレクト−ＤＲスキャンを実行させ、命令レジスタ４１にテストモードレジスタ選択命令を与えてこのテストモードレジスタ４４ａを選択した後、キャプチャ−ＤＲステートへ移行させる。これにより、所望の直流テストを行なうためのテストモード制御信号ＤＣＴＭがテストモードレジスタ４４ａに格納される。出力はアップデートＤＲステートで実行される。
【０１０４】
この図１４に示す構成に従えば、バウンダリスキャンテスト対応の装置において設けられているバウンダリスキャンテスト回路に含まれるユーザ定義レジスタを直流テストモード制御のために利用しており、外部から直流テストモード制御信号ＤＣＴＭを印加するための余分のピン端子を必要としない（テストアクセスポートにおいては、５本のピン端子ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴおよびＴＤＯが、通常設けられている（ＴＲＳＴは、オプションであってもよい））。したがって、ピン数を増加させることなく所望の直流テストを容易に行なうことができる。また、ＩＯセルの状態を設定するための制御信号の伝達の制御も、バウンダリスキャンテスト回路の制御の下に行なわれており、直流テストモード専用の回路を余分に設ける必要がなく、回路規模が増大するのを抑制することができる。
【０１０５】
なお、命令レジスタ４１は、ＴＡＰコントローラ４０に対する命令ビットを格納し、この命令レジスタ４１に格納された命令に従って集積回路装置に、さまざまな機能を実行させることができる。
【０１０６】
［実施の形態８］
図１５は、この発明の実施の形態８に従う半導体集積回路装置の要部の構成を示す図である。この図１５に示す構成においては、直流テストモード制御信号ＤＣＴＭは、バウンダリスキャンテスト回路に含まれる命令デコーダ４２から生成される。レジスタとしては、バウンダリスキャンテスト時、半導体集積回路装置をバイパスするためのバイパスレジスタ４３およびユーザが機能を定義するオプションレジスタ４５が設けられる。バウンダリスキャンテストの規格においては、実装される命令の種類および命令のコードは、ある自由度をもって定められてもよいと規定されている。したがって、バウンダリスキャンテストにおいて機能が割当てられていない命令コードを、この直流テストのための命令として利用する。直流テストモード制御信号ＤＣＴＭは、６種類存在する。したがって、６個の命令を、直流テストのために準備する。これは、命令レジスタのビット幅を拡張すれば、容易に命令を増加させることができる（空き命令コードが存在しない場合）。
【０１０７】
命令デコーダ４２からのＤＣテストモード制御信号ＤＣＴＭは、先の実施の形態において説明したＢＳＲ制御回路へ与えられる。
【０１０８】
この図１５に示す構成に従えば、バウンダリスキャンテスト回路それ自体を利用して、直流テストを行なうように構成しているため、直流テストのための回路構成を低減することができ、回路規模増大を抑制することができる。また、バウンダリスキャンレジスタ制御回路に対し持続的に直流テストモード制御信号を印加するための命令レジスタを設ける必要もなく、回路規模が増大するのを抑制することができる。
【０１０９】
［実施の形態９］
図１６は、この発明の実施の形態９に従う半導体集積回路装置の要部の構成を示す図である。この図１６に示す構成においては、外部からパッドＰＤ０−ＰＤ２を介してＤＣテスト制御信号ＤＣＴＭ０−ＤＣＴＭ２が与えられる。このパッドＰＤ０−ＰＤ２へ与えられるテストモード制御信号は、それぞれＩＯセルＩＯＣ０−ＩＯＣ２を介して対応のテストセルＴＣ０−ＴＣ２に含まれる入力バウンダリスキャンレジスタにおいて捕獲され、内部に設けられたＢＳＲ制御回路へ与えられる。このＢＳＲ制御回路は、先の実施の形態において説明した配置のいずれが用いられてもよい（図９から図１３参照）。パッドＰＤ０−ＰＤ２は隣接パッドであってもよく、また分散するパッドでもよい。
【０１１０】
ＤＣテストを行なうために各ＩＯセルの状態を設定するための制御信号を、パッドＰＤ０−ＰＤ２から与えて入力用のバウンダリスキャンレジスタに保持しているため、ＤＣテストを行なうための専用のピン端子が不要となる。また、シフト動作に従ってＤＣテストを行なうためのデータを伝搬させていないため、テスト機能を高速に設定でき、テスト時間の増大を抑制することができる。
【０１１１】
図１７は、図１６に示す配置の１つのパッドＰＤに対する構成を概略的に示す図である。この図１７において、ＩＯセルＩＯＣには、最小限、入力バッファ１１が配置される。この入力バッファ１１に対しては、テストセルＴＣにおいて、２つのバウンダリスキャンレジスタＢＳＲ２およびＢＳＲ３が設けられる。バウンダリスキャンレジスタＢＳＲ３に、パッドＰＤから入力バッファ１１を介して、直流テストモード制御信号ＤＣＴＭ＜＞を格納する。次に、この図１７に示す配置において、直流テスト制御信号を取込むための動作について図１８に示すフロー図を参照して説明する。
【０１１２】
まず、テストセルＴＣを初期状態にセットする（ステップＳＴ１）。バウンダリスキャンテスト標準規格であるＩＥＥＥ１１４９．１の制御の下に、図１４または図１５に示すバウンダリスキャンテスト回路が動作する場合、この初期状態の設定は、テストモードセレクト信号ＴＭＳにより、ＴＡＰコントローラ４０を、テスト−ロジック−リセット（Ｔｅｓｔ−Ｌｏｇｉｃ−ＲＥＳＥＴ）状態に設定する。これに代えて、単に、リセット信号ＴＲＳＴを用いて初期設定が行なわれてもよい。これにより、バウンダリスキャンテスト回路の初期設定が行なわれる。
【０１１３】
次いで、バウンダリスキャンレジスタを選択する（ステップＳＴ２）。ＩＥＥＥ規格の場合、このバウンダリスキャンテスト回路においてＴＡＰコントローラ４０を、データレジスタ（ＤＲ）を選択するためのセレクト−ＤＲスキャン状態に設定し、次いでバウンダリスキャンレジスタＢＳＲを選択するための命令を、命令レジスタに格納する。これは、データレジスタとしては、先の図１４または図１５に示すようにオプションレジスタおよびバイパスレジスタなどが存在し、これらのレジスタとバウンダリスキャンレジスタとを区別するためである。
【０１１４】
このステップＳＴ２においてバウンダリスキャンレジスタＢＳＲが選択された後、パッドＰＤに与えられた信号をＩＯセルＩＯＣを介してバウンダリスキャンレジスタＢＳＲ３に取込む（キャプチャ（Ｃａｐｔｕｒｅ）動作を行なわせる（ステップＳＴ３））。この場合、通常のサンプル命令ＳＡＭＰＬＥが実行されてもよい。またＩＥＥＥ１１４９．１の規格に従ったバウンダリスキャンテスト回路を利用する場合、ＴＡＰコントローラを、テストモードセレクト信号ＴＭＳによりキャプチャ−ＤＲ（Ｃａｐｔｕｒｅ−ＤＲ）状態に設定する。このキャプチャ（ＣＡＰＴＵＲＥ）−ＤＲステートに従って、バウンダリスキャンレジスタＢＳＲ２が論理“１”の信号を出力し、入力バッファ１１がパッドＰＤに与えられた信号をバウンダリスキャンレジスタＢＳＲ３に与え、バウンダリスキャンレジスタＢＳＲ３が、与えられたデータを取込みラッチする。このバウンダリスキャンレジスタＢＳＲ３に取込まれた（獲得された）信号は、更新（ＵＰＤＡＴＥ）ステートにＴＡＰコントローラが入っていないため、内部論理とは切り離された状態で生成される（スルーラッチがラッチ状態にある）。すなわち、バウンダリスキャンレジスタに含まれるシフトレジスタ（フリップフロップ）に、この信号ＤＣＴＭが捕獲された状態である。このバウンダリスキャンレジスタＢＳＲ３に格納された信号ＤＣＴＭ＜＞をＢＳＲ制御回路でデコードし、指定された状態に、各バウンダリスキャンレジスタまたはロジックを設定する。
【０１１５】
この状態設定の後、ステップＳＴ４においてＤＣテストが実行される。これは各機能ごとに実行される。
【０１１６】
このＤＣテストがステップＳＴ４において完了すると、次いでＤＣテストのすべての機能が終了したか否かの判別がステップＳＴ５において行なわれる。すべての機能が終了していない場合には再び、ステップＳＴ３に戻り、次に実行すべき機能を設定するために、パッドＰＤに対し所定の状態のＤＣテストモード制御信号が与えられ、再びバウンダリスキャンレジスタＢＳＲ３にデータが取込まれ、次の機能を指定するＤＣテスト制御信号ＤＣＴＭ＜＞（ＤＣＴＭ０−ＤＣＴＭ２）が生成されて、次のＤＣテスト機能が実行される。
【０１１７】
ステップＳＴ５においてすべての機能が終了したと判定されると、ステップＳＴ６に移り、このＤＣテストが終了する。
【０１１８】
このＤＣテスト時において、バウンダリスキャンレジスタＢＳＲ３にこのＤＣテストモード制御信号を保持させている。この図５に示すようなＤＣテストの各機能を実行する場合、入力バッファ１１の出力信号Ｉを受けるバウンダリスキャンレジスタＢＳＲ３の状態は任意であるため、特に、ＤＣテストを行なう上で問題は生じない。これは、入力バッファ１１の出力信号Ｉを受けるバウンダリスキャンレジスタＢＳＲ３のセット／リセット状態は任意であり、適当なセット／リセット信号を利用すればよいと説明したことに対応する。ただし、この図１６および図１７に示す構成においては、ＤＣテストモード時、バウンダリスキャンレジスタＢＳＲ３がセットまたはリセット状態に強制的に設定されるのを防止するため、この入力バッファ１１の出力信号Ｉに対して設けられたバウンダリスキャンレジスタＢＳＲ３のセット／リセット状態は、特にＤＣテスト時においては制御する必要がない。バウンダリスキャンテストのためのセット／リセットのためのセット／リセット信号が必要とされるだけである。
【０１１９】
以上のように、この発明の実施の形態９に従えば、パッドから入力バッファに対して設けられたバウンダリスキャンレジスタにＤＣテストモード制御信号を保持させるように構成しているため、テストデータを、バウンダリスキャンレジスタが複数個接続されるシフトパスを順次伝搬させてＩＯセルの状態を設定する必要がなく、テスト時間を短縮することができる。また、単にＩＯセルＩＯＣを介してバウンダリスキャンレジスタにＤＣテストモード制御信号を格納しているだけであり、容易に所望の状態にＩＯセルを設定することができる。また、ＤＣテストモード時にＩＯセルの状態を制御するための特別の付加回路を必要とせず、回路規模の増大を抑制することができる。
【０１２０】
［実施の形態１０］
図１９は、この発明の実施の形態１０に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図１９に示す構成においては、ＩＯセルＩＯＣは、パッドＰに結合された出力バッファ１０を含む。この出力バッファ１０には、出力制御信号（出力イネーブル信号）ＯＥは与えられていない。このパッドＰに対しバウンダリスキャンレジスタＢＳＲ３が設けられ、この出力バッファ１０に対しバウンダリスキャンレジスタＢＳＲ０が設けられる。バウンダリスキャンレジスタＢＳＲ３およびＢＳＲ０は、バウンダリスキャンテスト動作時においてデータをシフトすることができる。このシフト動作時、バウンダリスキャンレジスタＢＳＲ３から、シフトインデータＳＩをバウンダリスキャンレジスタＢＳＲ０へ転送する。
【０１２１】
バウンダリスキャンレジスタＢＳＲ０およびＢＳＲ３の状態の制御は、バウンダリスキャンテスト回路により実行される。特に、ＤＣテストのためのＢＳＲ制御回路は用いられない。次に、この図１９に示す構成の動作を、図２０に示すフロー図を参照して説明する。
【０１２２】
まず、バウンダリスキャンテスト回路の初期設定が行なわれる（ステップＳＴ１０）。バウンダリスキャンテスト回路が、ＩＥＥＥ１１４９．１標準に従う場合、ＴＡＰコントローラを、テスト−ロジック−リセット状態（Ｔｅｓｔ−Ｌｏｇｉｃ−ＲＥＳＥＴ）に設定する。これにより、テスト回路が初期状態に設定される。また、バウンダリスキャンレジスタＢＳＲ０およびＢＳＲ３も初期状態に設定される。リセット信号ＴＲＳＴが初期化のために用いられてもよい。
【０１２３】
次いで、バウンダリスキャンテスト回路を、バウンダリスキャンレジスタＢＳＲを選択する状態に設定する（ステップＳＴ１１）。これは、ＴＡＰコントローラを、テストモードセレクト信号ＴＭＳに従ってセレクト−ＤＲ−スキャン状態に設定した後、命令レジスタにバウンダリスキャンレジスタ（ＢＳＲ）を選択する命令をセットすることにより実現される。
【０１２４】
次いでこのバウンダリスキャンレジスタＢＳＲが選択される状態に設定された後、パッドＰに所望の論理のレベルの信号を印加し、このパッドＰに与えられた信号をバウンダリスキャンレジスタＢＳＲ３に取込ませる（獲得させる）（ステップＳＴ１２）。これは、ＴＡＰコントローラを、キャプチャ−ＤＲステート（Ｃａｐｔｕｒｅ−ＤＲ）に設定することによりバウンダリスキャンレジスタＢＳＲ３が、パッドＰに与えられた信号Ｉを取込む。
【０１２５】
次いで、このバウンダリスキャンレジスタＢＳＲ３に獲得されたデータを、スキャンパスを介してバウンダリスキャンレジスタＢＳＲ０に転送する（ステップＳＴ１３）。これは、バウンダリスキャンテスト時において、ＴＡＰコントローラをシフト−ＤＲ（Ｓｈｉｆｔ−ＤＲ）状態に設定して、テストクロックＴＣＫに従ってシフト動作を行なわせることにより実現される。これにより、パッドＰに与えられた信号がバウンダリスキャンレジスタＢＳＲ０に捕獲される。
【０１２６】
シフト動作が行なわれただけであり、バウンダリスキャンレジスタＢＳＲ０の出力信号は変化しない。そこで、ステップＳＴ１４において、このバウンダリスキャンレジスタＢＳＲ０に獲得されたデータを出力バッファ１０へ印加する（ステップＳＴ１４）。これは、バウンダリスキャンテストの標準規格であるＩＥＥＥ１１４９．１に従ってバウンダリスキャンテスト回路が動作する場合、ＴＡＰコントローラをアップデート−ＤＲ（Ｕｐｄａｔｅ−ＤＲ）状態に設定することにより実現される。このアップデート（Ｕｐｄａｔｅ）ＤＲステートの場合、バウンダリスキャンレジスタＢＳＲは、それぞれ、シフトインされたまたは獲得したデータを出力ピンへ出力する。ここで、外部テスト命令ＥＸＴＥＳＴが実行されている場合、バウンダリスキャンレジスタＢＳＲ３の獲得したデータは内部論理２へは与えられない。これは内部論理２とバウンダリスキャンレジスタＢＳＲとは、この外部テスト命令ＥＸＴＥＳＴが与えられたとき、切り離されるためである。
【０１２７】
このステップＳＴ１４においては、先にパッドＰを介して与えられた信号が出力バッファ１０を介してパッドＰへ与えられる。したがって、この場合、パッドＰの論理レベルは予め知ることができ、入力信号の論理“１”および“０”を判定するための電位テスト（ＶＩＨ／ＶＩＬ判定）をも行なうことができ、また出力信号のＨ出力およびＬ出力（ＶＯＨおよびＶＯＬ）の電圧レベルの測定も行なうことができる。
【０１２８】
次いで、ステップＳＴ１６において、ＤＣテストのすべての機能が終了したか否かの判定がこの１つの機能についてのテスト完了後判定され、全機能が終了していない場合再びステップＳＴ１２に戻り、次の機能を行なうための信号がパッドＰに設定され、以下、同様の動作が繰返される。ステップＳＴ１６においてすべてのＤＣテストの機能についてのテストが完了したと判定されるとＤＣテストが完了する（ステップＳＴ１７）。
【０１２９】
以上のように、この発明の実施の形態１０においては、ＤＣテストのために端子の出力から得たいデータを対応の端子より直接入力してバウンダリスキャンレジスタを介して捕獲させた後、出力バッファを介して出力させている。したがって、このＤＣテストのための信号を設定するための回路を新たに追加する必要がなく（バウンダリスキャンテストのための構成をそのまま利用できる）、回路規模を低減することができる。
【０１３０】
また、すべてのＩＯセルの端子状態を設定するためのデータを、数多くのバウンダリスキャンレジスタが接続されるスキャンパスを介してシフトイン、シフトアウトして伝達する必要がなく、単にバウンダリスキャンレジスタＢＳＲ３からバウンダリスキャンレジスタＢＳＲ０への転送のみで必要なテストデータを設定することができ、テスト時間を短縮することができる。
【０１３１】
なお、図１９に示す構成においては、ＩＯセルＩＯＣは出力バッファ１０のみを含んでおり、パッドＰが直接バウンダリスキャンレジスタＢＳＲ３に接続されている。しかしながら、このＩＯセルＩＯＣは、先の実施の形態１および２において説明したＩＯセルの構成のいずれであってもよい。単に、パッドＰに与えられた信号を入力端子に接続されるバウンダリスキャンレジスタに取込んだ後、出力バッファに対応して設けられるバウンダリスキャンレジスタに転送する構成であればよい。入出力制御信号（イネーブル信号）の制御は、アップデート／キャプチャＤＲステートにより実現される。プルアップ／プルダウン制御信号もさらに含まれる場合、対応のバウンダリスキャンレジスタがリセット状態に設定される構成が用いられればよい（シフトイン動作時、リセット状態に対応する信号（論理“０”）がシフトインされるように構成されればよく、シフト動作時、前段のバウンダリスキャンレジスタが初期設定されていればよい）。
【０１３２】
［実施の形態１１］
図２１は、この発明の実施の形態１１に従う半導体集積回路装置の要部の構成を概略的に示す図である。図２１において、パッドＰＤａ…ＰＤｎそれぞれに対応してＩＯセルＩＯＣａ…ＩＯＣｎが配置される。これらのＩＯセルＩＯＣａ…ＩＯＣｎに対応して、テストセルＴＣａ…ＴＣｎが配置される。テストセルＴＣａ…ＴＣｎの各々は、対応のＩＯセルＩＯＣａ…ＩＯＣｎの構成に対応して適当に配置、接続されるバウンダリスキャンレジスタを含む。これらのテストセルＴＣａ…ＴＣｎに含まれるバウンダリスキャンレジスタは、一方方向にテストデータをスキャンパスを介して転送可能である。
【０１３３】
本実施の形態においては、このシリアルスキャンパスを介して、ＩＯセルＩＯＣａ…ＩＯＣｎの状態を設定するデータを転送する。その後、テストセルＴＣａ〜ＴＣｎにラッチされたテストデータを対応のＩＯセルＩＯＣａ…ＩＯＣｎを介してパッドＰＤａ…ＰＤｎに出力する。この状態で、所望のＤＣテストを実行する。次に、この図２１に示す構成の動作について図２２に示すフロー図を参照して説明する。
【０１３４】
まず、テスト回路を初期設定する（ステップＳＴ２０）。この場合、ＢＳＲ制御回路が用いられている場合、その回路の初期設定（リセット）が行なわれる。バウンダリスキャンテスト回路を利用する場合、ＴＡＰコントローラを、テストモードセレクト信号ＴＭＳまたはリセット信号ＴＲＳＴに従って、テスト−ロジック−リセット（Ｔｅｓｔ−Ｌｏｇｉｃ−ＲＥＳＥＴ））ステートに設定する。
【０１３５】
次いで、制御対象がバウンダリスキャンレジスタＢＳＲであることを設定し、バウンダリスキャンレジスタに対する制御信号を有効にする（ステップＳＴ２１）。バウンダリスキャンテスト回路を利用する場合、ＴＡＰコントローラを、セレクト−ＤＲ−スキャンステートに設定し、命令レジスタにバウンダリスキャンレジスタを選択する命令をセットする。これにより、バウンダリスキャンレジスタＢＳＲに対する制御信号が有効とされる。バウンダリスキャンレジスタＢＳＲにデータをシフトインする。この場合、たとえば特定のパターン（０１…）を有するデータを、テストデータ入力端子ＴＤＩを介して入力し、順次シフトする。バウンダリスキャンテスト回路を利用する場合、ＴＡＰコントローラをテストモードセレクト信号ＴＭＳに従ってシフト−ＤＲステートに設定し、テストクロック信号ＴＣＫに従ってバウンダリスキャンレジスタＢＳＲ間でスキャンパスを介してデータの転送を実行させる（ステップＳＴ２２）。
【０１３６】
次いで、所望のテストパターンがバウンダリスキャンレジスタに格納された後、このバウンダリスキャンレジスタから対応のＩＯセルに対し、取込んだデータを出力させる（ステップＳＴ２３）。ＩＥＥＥ規格のバウンダリスキャンテスト回路を利用する場合、ＴＡＰコントローラを、アップデート−ＤＲ（Ｕｐｄａｔｅ−ＤＲ）ステートに設定する。これにより、テストセルＴＣａ〜ＴＣｎに含まれるバウンダリスキャンレジスタが取込んだ（シフトインされた）データを対応のＩＯセルＩＯＣａ−ＩＯＣｎに出力する。応じて、ＩＯセルＩＯＣａ−ＩＯＣｎが所定の状態に設定され、ＤＣテストが実行される（ステップＳＴ２４）。
【０１３７】
１つのＤＣテスト機能が完了すると、次いですべてのＤＣテスト機能についてテストが実行されたか否かの判定が行なわれる（ステップＳＴ２５）。すべての機能についてのテストが行なわれていない場合には、再びステップＳＴ２２に戻り、次の機能を行なうためのテストデータのシフトインが実行される。ステップＳＴ２５においてすべての機能についてのテストが完了したと判定されると、このＤＣテストが終了する（ステップＳＴ２６）。
【０１３８】
スキャンパスを介して所定のパターンを有するテストデータを順次転送してバウンダリスキャンレジスタＢＳＲに設定している。単に、バウンダリスキャンテストのための構成を利用しているだけであり、何ら追加の回路構成は必要とされない。また、各ＩＯセルを所望の状態にしてＤＣテストを実行しているだけであり、再び、このテストデータをバウンダリスキャンレジスタに取込んだ後スキャンパスを介して順次転送して、期待値と比較するなどの処理は必要とされない。このＤＣテストにおいては、ＩＯセルＩＯＣａ−ＩＯＣｎをすべて同じ状態に設定することが要求されるだけであり、したがって、テストセルＴＣａ−ＴＣｎに対して、同じテストデータパターンを転送することができ、複雑なデータパターンの作成は要求されない。
【０１３９】
［変更例］
図２３は、この発明の実施の形態１１の変更例の動作を示すフロー図である。この図２３に示すフロー図においては、ステップＳＴ２１においてバウンダリスキャンレジスタＢＳＲを選択した後、ステップＳＴ３２が実行される。このステップＳＴ３２においては、ＴＡＰコントローラをキャプチャ−ＤＲ（Ｃａｐｔｕｒｅ−ＤＲ）ステートに設定し、外部端子に設定されたデータをテストセル内の入力バウンダリスキャンレジスタ（入力端子に結合されるバウンダリスキャンレジスタ）に取込ませる。この後、図２２に示すフロー図と同様、所望のパターンを有するテストデータのシフトインが実行される（ステップＳＴ２２）。以下の動作は、図２２に示すフロー図と同じである。
【０１４０】
この図２３に示すフロー図においては、入力バウンダリスキャンレジスタに、外部端子に設定されたデータが取込まれる。所望のパターンを有するテストデータのシフトインを行なった後、この外部端子に設定されたデータがバウンダリスキャンレジスタのスキャンパスを介してシフトされる。この外部端子をスキャンパスを介して順次シフトアウトし、入力端子に設定されたデータ信号の電圧レベルと読出される信号の論理レベルとの関係をみることにより、入力電位と論理レベルとの関係（ＶＩＬ／ＶＩＨ）のテスト等を実行する。
【０１４１】
図２４は、この図２３に示すフロー図のテスト動作を模式的に示す図である。まず図２４（Ａ）に示すように、バウンダリスキャンテスト回路をキャプチャ（Ｃａｐｔｕｒｅ）ステートに設定し、パッドＰに与えられたデータＤｉｎをＩＯセルＩＯＣを介してテストセルＴＣの入力バウンダリスキャンレジスタに格納する。
【０１４２】
次いで、図２４（Ｂ）に示すように、シフト（Ｓｈｉｆｔ）ステートにバウンダリスキャンテスト回路を設定し、テストセルＴＣに含まれるバウンダリスキャンレジスタを介して所望のパターンを有するテストデータ（ＴＤＩ）をシフトインする。この場合、外部データＤｉｎもまた、スキャンパスを介して順次転送される。
【０１４３】
次に図２４（Ｃ）に示すように所望のパターンを有するテストデータが設定された後、バウンダリスキャンテスト回路をアップデート（Ｕｐｄａｔｅ）ステートに設定し、テストセルＴＣに設定されたデータに従ってＩＯセルＩＯＣを所望の状態に設定する。この状態で、６つの機能のうちの１つの機能についてのＤＣテストが実行される。
【０１４４】
次いで、図２４（Ｄ）に示すように、バウンダリスキャンテスト回路をシフト（Ｓｈｉｆｔ）ステートに設定し、スキャンパスを介して順次データを転送する。この場合、再処理外部端子に設定された外部データＤｉｎがスキャンパスを介して順次転送されテストアクセスポートＴＡＰを介して出力される。外部データ信号Ｄｉｎの電圧レベルを変化させて入力し、テストアクセスポートＴＡＰから順次シフトアウトされるデータＴＤＯ（Ｖｉｎ）の論理をみることにより、入力信号の電圧レベルＶＩＨおよびＶＩＬを測定することができる。
【０１４５】
この図２４（Ｂ）に示す所望のパターンを有するテストデータのシフトイン動作と、外部端子に与えられたデータ信号を外部へシフトアウトする図２４（Ｄ）の動作を同時に実行することにより、テスト時間を短縮することができる。これにより、先の図５に示す６つのＤＣテスト機能に加えて、さらに、入力信号電圧ＶＩＬおよびＶＩＨの測定をも行なうことができる。
【０１４６】
以上のように、この発明の実施の形態１１に従えば、バウンダリスキャンテスト回路を利用して、所望のパターンを有するテストデータをスキャンパスを介してシフトインしてテストセルに設定した後、対応のＩＯセルを所定の状態に設定しているため、ＤＣテストのための専用の回路が不要となり、回路占有面積の増大を抑制することができる。また、外部端子に印加されたデータを取込んだ後に、テストデータのシフトインを行なうことにより、外部端子に与えられる信号電圧とその入力信号の論理値との対応関係を測定することもできる。
【０１４７】
また、テストセルに設定されたテストデータに従って対応のＩＯセルを所定の状態に設定してＤＣテストを実行しているため、容易に、バウンダリスキャンテスト回路を用いてアナログ値を測定するＤＣテストを実行することができる。
【０１４８】
［実施の形態１２］
図２５は、この発明の実施の形態１２に従う半導体集積回路装置の要部の構成を示す図である。この図２５に示す構成においては、テストアクセスポート（ＴＡＰ）において、命令デコーダ４２からのＤＣテスト（機能の特定）指示信号に従って所望のパターンを発生するＤＣテストパターン発生器５０と、このＤＣテストパターン発生器５０の出力信号に従って、ＤＣテストパターン発生器５０の出力するテストパターンおよびテストデータＴＤＩの一方を選択してシリアルスキャンパスに伝達するマルチプレクサ５１が設けられる。このシリアルスキャンパスには、セルＣａ…Ｃｃが接続される。他の構成は、図１５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４９】
この図２５に示す構成においては、バウンダリスキャンテストにおいて使用されない命令コードをＤＣテスト機能特定のために利用する。命令レジスタ４１に格納されたＤＣテスト命令に従って命令デコーダ４２がこのＤＣテスト命令をデコードし、そのデコード結果に従ってＤＣテストパターン発生器５０に対し所望のパターンを発生するように指示を与える。ＤＣテストパターン発生器５０は、この６つの機能のうち命令デコーダ４２からのデコード信号（ＤＣテスト機能特定信号）に従って対応のパターンを発生する。
【０１５０】
このＤＣテストパターン発生器５０を用いてテストパターンを生成してセルＣａ…Ｃｃをそれぞれ所定の状態に設定しており、テストパターンを新たに生成する必要がなく、容易に各セルを所定の状態に設定することができる。この場合、各セルＣａ…Ｃｃの入力セルであるか出力セルであるか入出力セルであるかに応じて、テストパターンが生成される。
【０１５１】
セルが入力セルであるか出力セルであるか入出力セルであるかは、予め知ることができ、その配置順序に従って同じパターンを所定の順序で繰返し生成することにより、容易にセルＣａ…ＣｃをＤＣテスト時所定の状態に設定することができる。
【０１５２】
［変更例］
図２６は、この発明の実施の形態１２の変更例の構成を示す図である。セルＣａ…Ｃｃは、それぞれＩＯセルＩＯＣａ…ＩＯＣｃおよびテストセルＴＣａ…ＴＣｃを含む。セルＣａ…Ｃｃは、それぞれ、パッドＰＤａ…ＰＤｃに接続される。
【０１５３】
この図２６に示す構成においては、セルＣａ…Ｃｃは、すべて同一構成とされる。すなわち、テストセルＴＣａ…ＴＣｃにおいてバウンダリスキャンレジスタの数および配置順序がすべて同じとされる。ＩＯセルＩＯＣａ…ＩＯＣｃは、同一構成とされてもよく、また異なっていてもよい。テストセルＴＣａ…ＴＣｃにおいてバウンダリスキャンレジスタの数および配置順序が同じ場合、ＤＣテスト時において、セルＣａ…Ｃｃに対し同じパターンのテストデータを設定することが要求されるだけである（各端子を同じ状態に設定するため）。したがって、図２５に示すＤＣテストパターン発生器５０は、セルＣａ…Ｃｃの数だけ同じパターンを繰返し発生することが要求される。これにより、ＤＣテスト時におけるパターンを簡略化することができ、ＤＣテストパターン発生器５０の回路規模を低減することができる。
【０１５４】
以上のように、この発明の実施の形態１２に従えば、テストアクセスポート内においてＤＣテスト時、ＤＣテストに必要とされるパターンを生成してスキャンパスを介してセルに含まれるバウンダリスキャンレジスタへ転送して各ＩＯセルの状態を設定しているため、外部からＤＣテスト時に新たにパターンを生成して印加する必要がなく、テスト構成が簡略化される。
【０１５５】
また、セルをすべて同一構成とすることにより、各セルに対し同じパターンを印加することが要求されるだけであり、ＤＣテストパターン発生器の論理を単純化することができ、ＤＣテストパターン発生器の規模を低減することができる。
【０１５６】
［実施の形態１３］
図２７は、この発明の実施の形態１３に従う半導体集積回路装置の要部の構成を示す図である。この図２７に示すＩＯセルにおいては、パッドＰを駆動する出力バッファ１０と、パッドＰの信号を入力イネーブル信号ＩＥに従って取込む入力バッファ１１が少なくとも設けられる。
【０１５７】
テストセルにおいては、出力バッファ１０に対する出力イネーブル信号ＯＥに対して設けられるバウンダリスキャンレジスタＢＳＲ１およびこの出力バッファ１０の入力信号に対して設けられるバウンダリスキャンレジスタＢＳＲ０が配置される。入力バッファ１１に対してもバウンダリスキャンレジスタは同様設けられるが、図面を簡略化するために、これは示していない。
【０１５８】
バウンダリスキャンレジスタＢＳＲ１は、シフトインデータＳＩと内部論理からの出力イネーブル信号ＯＥの一方をモード指示信号（図示せず）に従って選択するマルチプレクサ２０ａと、マルチプレクサ２０ａの出力信号をシフトクロック（図示せず）に従ってシフトするフリップフロップ２１ａと、このフリップフロップ２１ａの出力信号を転送するスルーラッチ２２ａと、モード指示信号ＭＯＤＥ０に従って入力端子ＤＩに与えられた内部論理からの出力イネーブル信号ＯＥとスルーラッチ２２ａの出力信号の一方を選択して出力端子ＤＯに与えるマルチプレクサ２３ａを含む。フリップフロップ２１ａは、またセット指示信号Ｓｅｔに従ってその出力信号がセットされる（“１”を出力する）。
【０１５９】
バウンダリスキャンレジスタＢＳＲ１に対して、レベル保持信号ＬＥとバウンダリスキャンテスト時に生成されるテストモード、ノーマルモードを特定するモード指示信号Ｍｏｄｅに従ってマルチプレクサ２３ａの接続経路を設定する信号ＭＯＤＥ０を出力するＯＲ回路６０ａと、レベル保持信号ＬＥとセット指示信号ＯＥＢＳＲＳＥＴを受けて、その出力信号Ｓｅｔをフリップフロップ２１ａに与えるＯＲ回路６１が設けられる。セット信号ＯＥＢＳＲＳＥＴは、先のＢＳＲ制御回路から発生される信号であってもよく、またバウンダリスキャンテスト回路から生成される信号であってもよい。また、フリップフロップ２１ａはシフトクロックに従ってマルチプレクサ２０ａからの信号をシフトしてシフトアウトデータＳＯを生成するが、このフリップフロップ２１ａに対するシフトクロックの入力経路は示していない。
【０１６０】
スルーラッチ２２ａはアップデート（更新）指示信号Ｕｐｄａｔｅに従ってスルー状態となり、フリップフロップ２１ａの出力するデータ信号をマルチプレクサ２３ａに伝達する。
【０１６１】
バウンダリスキャンレジスタＢＳＲ０も同様、シフトインデータ信号ＳＩと内部論理からの出力信号ＯＵＴの一方をシフトモード指示信号ＳＦＴＭｏｄｅに従って選択するマルチプレクサ２０ｂと、シフトクロック信号ＳＦＫに従ってマルチプレクサ２０ｂの出力データ信号をシフトするためのフリップフロップ２１ｂと、更新指示信号Ｕｐｄａｔｅに従ってフリップフロップ２１ｂの出力データを伝達するスルーラッチ２２ｂと、モード指示信号Ｍｏｄｅ１に従って入力端子ＤＩに与えられた信号ＯＵＴおよびスルーラッチ２２ｂの出力信号の一方を選択して、出力端子ＤＯを介して出力バッファ１０へ与えるマルチプレクサ２３ｂを含む。フリップフロップ２１ｂも、同様、バウンダリスキャンテストモード時セット／リセットされる（この経路は示さず）。
【０１６２】
バウンダリスキャンレジスタＢＳＲ０に対しても、レベル保持信号ＬＥとバウンダリスキャンテストモード指示信号Ｍｏｄｅに従ってマルチプレクサ２３ｂに対しモード指示信号ＭＯＤＥ１を出力するＯＲ回路６０ｂが設けられる。このＯＲ回路６０ｂに与えられるバウンダリスキャンテストモード指示信号Ｍｏｄｅは、ＯＲ回路６０ａに与えられるモード指示信号Ｍｏｄｅと同じであってもよく、また異なる信号であってもよい。バウンダリスキャンテストモード指示信号Ｍｏｄｅが、出力イネーブル信号ＯＥおよび出力信号Ｏそれぞれに対するバウンダリスキャンレジスタに対して同じ論理を介して出力される場合には、ＯＲ回路６０ａおよび６０ｂは、共通化されてもよい。
【０１６３】
バウンダリスキャンレジスタＢＳＲ０に対しさらに、レベル保持信号ＬＥとシフトクロック信号ＳＦＴＣＬＫを受けてシフトクロック信号ＳＦＫを生成してフリップフロップ２１ｂへ与えるゲート回路６２と、レベル保持信号ＬＥと更新クロック信号ＵＰＣＬＫを受けて更新指示信号Ｕｐｄａｔｅを生成してスルーラッチ２２ｂへ与えるＯＲ回路６３が設けられる。ゲート回路６２は、レベル保持信号ＬＥがＨレベルのときには、シフトクロック信号ＳＦＴＣＬＫの状態にかかわらず、そのフリップフロップ２１ｂに与えられるシフトクロック信号ＳＦＫをＬレベルに固定し、フリップフロップ２１ｂにおけるシフト動作を禁止する（ラッチ状態に設定する）。シフトクロック信号ＳＦＴＣＬＫは、バウンダリスキャンテストモード時、シフト−ＤＲステートのときに活性化される。ＯＲ回路６３は、レベル保持信号ＬＥがＨレベルの活性状態のときには更新指示信号ＵｐｄａｔｅをＨレベルに固定しスルーラッチ２２ｂをスルー状態とし、フリップフロップ２１ｂの出力データを持続的にマルチプレクサ２３ｂに与える。更新クロック信号ＵＰＣＬＫは、バウンダリスキャンテスト回路が、更新（Ｕｐｄａｔｅ）−ＤＲステートに設定されたときに活性化される。次に、この図２７に示す構成の動作について説明する。
【０１６４】
レベル保持信号ＬＥがＬレベルのときには、ＯＲ回路６０ａおよび６０ｂは、バウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅに従ってモード指示信号ＭＯＤＥ０およびＭＯＤＥ１を生成して、マルチプレクサ２３ａおよび２３ｂの接続経路を確立する。また、ＯＲ回路６１は、レベル保持信号ＬＥがＬレベルであるため、バウンダリスキャンテスト回路またはＢＳＲ制御回路から生成されるセット指示信号ＯＥＢＳＲＳＥＴに従ってセット信号Ｓｅｔを生成してフリップフロップ２１ａに与える。また、ゲート回路６２およびＯＲ回路６３は、それぞれバウンダリスキャンテスト時に生成されるシフトクロック信号ＳＦＴＣＬＫおよび更新クロック信号ＵＰＣＬＫに従ってシフトクロック信号ＳＦＫおよび更新指示信号Ｕｐｄａｔｅを生成する。したがって、この状態においては、バウンダリスキャンテスト回路の制御の下に、データの転送経路が設定され、シフト動作またはアップデート動作が実行されている。
【０１６５】
一方、レベル保持信号ＬＥがＨレベルに設定されると、ＯＲ回路６０ａおよび６０ｂの出力信号がＨレベルとなり、バウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅの状態にかかわらず、マルチプレクサ２３ａおよび２３ｂは、スルーラッチ２２ａおよび２２ｂの出力信号を選択する。また、バウンダリスキャンレジスタＢＳＲ１においては、ＯＲ回路６１の出力するセット信号ＳｅｔがＨレベルとなり、フリップフロップ２１ａがセットされ、その出力信号がＨレベル（論理“１”）となる。この状態においてスルーラッチ２２ａに与えられる更新指示信号Ｕｐｄａｔｅを、レベル保持信号ＬＥのＨレベル期間Ｈレベルとすることにより、バウンダリスキャンレジスタＢＳＲ１から、フリップフロップ２１ａにセットされた論理“１”の信号がスルーラッチおよびマルチプレクサ２３ａを介して出力され、出力イネーブル信号ＯＥがこのレベル保持信号ＬＥの活性状態の間活性状態とされ、出力バッファ１０が出力イネーブル状態に設定される。
【０１６６】
また、バウンダリスキャンレジスタＢＳＲ０においては、レベル保持信号ＬＥがＨレベルであるために、モード指示信号ＭＯＤＥ１がＨレベルとなり、マルチプレクサ２３ｂがスルーラッチ２２ｂの出力信号を選択する。また、ＯＲ回路６３からの更新指示信号ＵｐｄａｔｅがＨレベルとなり、スルーラッチ２２ｂがスルー状態に設定される。さらに、ゲート回路６２は、レベル保持信号ＬＥがＨレベルの活性状態にあり、シフトクロック信号ＳＦＫをＬレベルに固定し、フリップフロップ２１ｂにおけるシフト動作を禁止する。したがってフリップフロップ２１ｂは、このレベル保持信号ＬＥが活性状態となる直前に保持していたデータを持続的に保持して出力する。
【０１６７】
したがって、このレベル保持信号ＬＥがＨレベルの期間、出力バッファ１０は、レベル保持信号ＬＥがＨレベルとなる直前のデータを持続的にパッドＰに伝達する。これにより、シフトクロックまたはアップデートクロックが高速のクロックの場合においても、所望の期間、このレベル保持信号ＬＥにより、出力バッファ１０を介してパッドＰを所定の電圧レベルに設定することができる。これにより、ＤＣテスト実行時所望の時間の間、このパッドＰを観測することができ、正確なＤＣテストを行なうことができる。
【０１６８】
なお、レベル保持信号ＬＥは、バウンダリスキャンテスト回路により、命令をデコードすることにより活性状態に設定されてもよく、また外部から与えられてもよい。また、ＤＣテストモード制御信号ＤＣＴＭに従って、レベル保持信号ＬＥの状態が設定されてもよい。
【０１６９】
なお、図２７に示す構成において、スルーラッチ２２ａおよび２２ｂが設けられなくてもよい。また、バウンダリスキャンレジスタＢＳＲ１のスルーラッチ２２ａに対しても、このＯＲ回路６３と同様の構成が設けられてもよい。
【０１７０】
さらに、このバウンダリスキャンレジスタＢＳＲ０およびＢＳＲ１に対し、バウンダリスキャンテスト時の制御信号すなわちアップデート指示信号Ｕｐｄａｔｅ、およびシフトクロック信号ＳＦＴＣＬＫおよびセット信号が、すべて共通に生成される場合、これらのロジック回路は、共通に配置することができ、回路規模は低減される。
【０１７１】
［変更例］
図２８は、この発明の実施の形態１３の変更例の構成を示す図である。図２８においては、出力イネーブル信号ＯＥに対して設けられたバウンダリスキャンレジスタＢＳＲ１は、その出力段のマルチプレクサ６５が、レベル保持信号ＬＥとバウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅとに従って、入力端子ＤＩに与えられた信号とスルーラッチ２２ａの出力信号と固定値“１”（Ｖｄｄ：電源電位）の１つを選択する。このマルチプレクサ６５は、レベル保持信号ＬＥがＨレベルの活性状態のときには、固定値“１”を選択し、出力イネーブル信号ＯＥを活性状態のＨレベルに保持する。レベル保持信号ＬＥのＬレベルの非活性状態のときには、このマルチプレクサ６５は、バウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅに従って入力端子ＤＩに与えられた信号およびスルーラッチ２２ａの出力信号の一方を選択する。
【０１７２】
したがって、この図２８に示す構成の場合、出力段のマルチプレクサ（ＭＵＸ）６５の構成のみを変更することが要求されるだけであり、入力段のマルチプレクサ６５ａ、フリップフロップ２１ａおよびスルーラッチ２２ａは、単にバウンダリスキャンテスト制御信号に従って動作するように構成されればよく、付加回路が低減される。
【０１７３】
以上のように、この発明の実施の形態１３に従えば、レベル保持信号に従って、持続的に、同一論理の信号をパッドに出力するように構成し、このときバウンダリスキャンレジスタＢＳＲを利用してこの状態を設定しているため、何ら出力保持用のラッチを新たに設ける必要がなく、回路規模の増大を抑制して、正確にＤＣテストを行なえるなどの所望の機能を実現することができる。
【０１７４】
［実施の形態１４］
図２９は、この発明の実施の形態１４に従う半導体集積回路装置の要部の構成を示す図である。図２９に示す構成においては、プルアップ指示信号ＰＵＯＵＴおよびプルダウン指示信号ＰＤＯＵＴをレベル保持信号ＬＥに従って制御する。出力バッファ１０に対して設けられるバウンダリスキャンレジスタＢＳＲ０、出力イネーブル信号ＯＥに対して設けられるバウンダリスキャンレジスタＢＳＲ１、入力イネーブル信号ＩＥに対して設けられるバウンダリスキャンレジスタＢＳＲ２、および入力バッファ１１に対して設けられるバウンダリスキャンレジスタＢＳＲ３は、スキャンパスを介してデータのシフトイン（ＳＩ）およびシフトアウト（ＳＯ）を行なうことができる。また、これらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ３に対しては、バウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅが与えられる。
【０１７５】
プルアップ用抵抗素子１３を電源ノードに接続するＭＯＳトランジスタ１２の導通／非導通を制御するプルアップ指示信号ＰＵＯＵＴに対しては、バウンダリスキャンレジスタＢＳＲＵおよび制御回路ＣＮＴ１が設けられる。また、プルダウン用の抵抗素子１５を接地ノードに接続するＭＯＳトランジスタの導通／非導通を制御するプルダウン指示信号ＰＤＯＵＴに対しては、制御回路ＣＮＴ２が設けられる。バウンダリスキャンレジスタＢＳＲＵおよび制御回路ＣＮＴ１は、先の実施の形態１等におけるバウンダリスキャンレジスタ／ロジックＢＬＵに対応し、また制御回路ＣＮＴ２は、バウンダリスキャンレジスタ／ロジックＢＬＤに対応する。
【０１７６】
バウンダリスキャンレジスタＢＳＲＵは、バウンダリスキャンテスト制御信号であるシフトモード指示信号ＳＦＴＭｏｄｅに従って入力端子ＤＩに与えられる内部信号ＰＵおよびバウンダリスキャンレジスタＢＳＲ１からシフトアウトされたデータＳＯの一方を選択するマルチプレクサ２０ｕと、制御回路ＣＮＴ１からの出力信号に従ってセット／リセットされ、かつ図示しない経路を介して与えられるシフトクロックに従ってシフト動作を行なうフリップフロップ２１ｕと、ＯＲ回路７１から出力される更新指示信号Ｕｐｄａｔｅに従ってスルー状態となり、フリップフロップ２１ｕの出力信号を通過させるスルーラッチ２２ｕと、モード指示信号ＭＯＤＥに従って、スルーラッチ２２ｕの出力信号および入力端子ＤＩに与えられた信号ＰＵの一方を選択して出力端子ＤＯを介してプルアップ指示信号ＰＵＯＵＴとして出力するマルチプレクサ（ＭＵＸ）２３ｕを含む。
【０１７７】
マルチプレクサ２３ｕに与えられるモード指示信号ＭＯＤＥは、レベル保持信号ＬＥとバウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅとを受けるＯＲ回路７０から出力される。スルーラッチ２２ｕに対する更新指示信号Ｕｐｄａｔｅが、レベル保持信号ＬＥと更新クロック信号ＵＰ−ＣＬＫを受けるＯＲ回路７１から出力される。
【０１７８】
制御回路ＣＮＴ１は、バウンダリスキャンレジスタＢＳＲ１から出力される内部出力イネーブル信号ＯＥ２とバウンダリスキャンレジスタＢＳＲ０から出力される内部出力信号Ｏｕｔ２とレベル保持信号ＬＥとに従ってセット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを出力する。
【０１７９】
制御回路ＣＮＴ２は、内部パワーダウン指示信号ＰＤとレベル保持信号ＬＥと内部出力イネーブル信号ＯＥ２と内部出力信号Ｏｕｔ２に従って、これらの指示信号ＰＤＯＵＴを生成する。
【０１８０】
この図２９に示す構成においては、レベル保持信号ＬＥがＨレベルとなると、バウンダリスキャンレジスタＢＳＲＵのマルチプレクサ２３ｕがスルーラッチ２２ｕの出力信号を選択する。レベル保持信号ＬＥがＨレベルのとき、またＯＲ回路７１の出力する更新指示信号ＵｐｄａｔｅがＨレベルとなり、スルーラッチ２２ｕがスルー状態となり、フリップフロップ２１ｕの保持データを通過させる。したがって、フリップフロップ２１ｕにセットされたデータ信号が持続的にプルアップ指示信号ＵＰＯＵＴとして出力される。制御回路ＣＮＴ１は、この内部出力イネーブル信号ＯＥ２および内部出力信号Ｏｕｔ２の論理に従って、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを生成する。後に、この制御回路ＣＮＴ１の実現する論理については説明するが、出力バッファ１０がＨレベルの信号を出力するとき（内部出力信号Ｏｕｔ２が“１”のときには、セット信号ＳＥＴが活性化され、一方、内部出力信号Ｏｕｔ２がＬレベル（論理“０”）のときには、リセット信号ＲＥＳＥＴが活性化される（ただし内部出力イネーブル信号ＯＥ２が非活性状態のとき）。
【０１８１】
制御回路ＣＮＴ２は、この出力バッファ１０が出力ハイインピーダンス状態にありかつ内部出力信号Ｏｕｔ２が論理“０”のとき、プルダウン指示信号ＰＤＯＵＴを活性状態とする。これにより、出力バッファ１０が出力ハイインピーダンス状態となったときにも、パッドＰに対しＨレベルおよびＬレベルの信号を持続的に出力することができる。これにより、バウンダリスキャンテストにおいて定義されていないプルアップ／プルダウン状態でのテスト（たとえば抵抗素子１３および１５の抵抗値の測定等）を行なうことができる。
【０１８２】
図３０（Ａ）は、図２９に示す制御回路ＣＮＴ１の実現する論理の一例を示す図である。図３０（Ａ）において、制御回路ＣＮＴ１は、レベル保持信号ＬＥがＬレベル（論理“０”）のときは、内部出力イネーブル信号ＯＥ２および内部出力信号Ｏｕｔ２の状態にかかわらず、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを、非活性状態のＬレベル（論理“０”）に設定する。この状態においては、図２９に示すフリップフロップ２１ｕの保持データは、シフトインされたデータに応じて設定される。
【０１８３】
レベル保持信号ＬＥがＨレベル（論理“１”）となった場合、内部出力イネーブル信号ＯＥ２がＨレベルに設定された場合には、出力バッファ１０が内部出力信号Ｏｕｔ２に従ってパッドＰを駆動するため、プルアップ用のＭＯＳトランジスタ１２は非導通状態に保持する必要がある。したがって、この状態においては、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴはともにＬレベルに保持される。
【０１８４】
一方、レベル保持信号ＬＥがＨレベルの活性状態にありかつ内部出力信号ＯＥ２がＬレベルの非活性状態となると、出力バッファ１０が出力ハイインピーダンス状態となる。この状態において、制御回路ＣＮＴ１は、内部出力信号Ｏｕｔ２が１のときにはセット信号ＳＥＴを活性化し、一方、内部出力信号Ｏｕｔ２がＬレベルのときには、リセット信号ＲＥＳＥＴを活性状態のＨレベルに駆動する。したがって、内部出力信号Ｏｕｔ２がＨレベルのときには、プルアップ指示信号ＰＵＯＵＴがＨレベルとなり、ＭＯＳトランジスタ１２が導通し、パッドＰがプルアップ用の抵抗素子１３を介して電源電圧Ｖｃｃレベルにプルアップされる。
【０１８５】
図３０（Ｂ）は、制御回路ＣＮＴ２の実現する論理の一例を示す図である。レベル保持信号ＬＥがＬレベルの非活性状態のときには、内部パワーダウン指示信号ＰＤに従ってパワーダウン指示信号ＰＤＯＵＴが駆動される。
【０１８６】
一方、レベル保持信号ＬＥがＨレベルの活性状態となると、内部出力イネーブル信号ＯＥ２がＨレベルの活性状態のときには、内部パワーダウンモード指示信号ＰＤに従ってパワーダウン指示信号ＰＤＯＵＴが駆動される。内部出力イネーブル信号ＯＥ２の活性化時においてパワーダウン指示信号ＰＤＯＵＴに従ってパッドＰがプルダウン用の抵抗素子１５を介して接地ノードに接続されても、出力バッファ１０の出力データに対して悪影響を及ぼさない。通常、プルダウン用の抵抗素子１５は大きな抵抗値を有しており、このパッドＰがハイインピーダンス状態になるのを防止するために設けられているだけであり、パッドＰにおいて入出力される信号の論理値に悪影響を及ばさないためである。
【０１８７】
レベル保持信号ＬＥがＨレベルの活性状態にありかつ出力イネーブル信号ＯＥ２がＬレベルの活性状態のときには、内部出力信号Ｏｕｔ２に従ってパワーダウン指示信号ＰＤＯＵＴが駆動される。内部出力信号Ｏｕｔ２がＨレベルのときには、パワーダウン指示信号ＰＤＯＵＴがＬレベルに設定され、内部出力信号Ｏｕｔ２がＬレベルのときには、パワーダウン指示信号ＰＤＯＵＴがＨレベルへ駆動される。すなわち、レベル保持信号ＬＥがＨレベルの活性状態にありかつ内部出力イネーブル信号ＯＥ２がＬレベルの非活性状態のときには、プルアップ用の抵抗素子１３およびプルダウン用の抵抗素子１５の一方がパッドＰをプルアップまたはプルダウンする。
【０１８８】
なお、このバウンダリスキャンレジスタＢＳＲ０およびＢＳＲ１に対し、内部出力信号Ｏｕｔ２および出力イネーブル信号ＯＥ２を設定する動作は、先の実施の形態において説明したバウンダリスキャンレジスタ内へのテストデータパターンの設定のいずれの手法が用いられてもよい。なお、図３０（Ａ）および（Ｂ）において負論理で制御論理が実施されてもよい。
【０１８９】
［変更例］
図３１は、この発明の実施の形態１４の変更例の構成を示す図である。この図３１に示す構成においては、プルアップ指示信号ＰＵＯＵＴに対し制御回路ＣＮＴ２が設けられ、一方プルダウン指示信号ＰＤＯＵＴに対し、バウンダリスキャンレジスタＢＳＲＤおよび制御回路ＣＮＴ１が設けられる。このバウンダリスキャンレジスタＢＳＲＤの構成は、図２９に示すバウンダリスキャンレジスタＢＳＲＵの構成と同じである。他の構成は、図２９に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１９０】
この図３１に示す構成においても、制御回路ＣＮＴ１およびＣＮＴ２は、レベル保持信号ＬＥに従って、プルアップ指示信号ＰＵＯＵＴまたはプルダウン指示信号ＰＤＯＵＴを選択的に活性状態へ駆動する。これにより、持続的に、パッドＰの電圧レベルを一定電圧レベルに保持し、所望のＤＣテストを十分時間的余裕をもって実行することができる。
【０１９１】
図３２（Ａ）は、図３１に示す制御回路ＣＮＴ１の実現する論理を示す図である。この図３２（Ａ）に示す制御回路ＣＮＴ１の実現する論理においては、レベル保持信号ＬＥおよび内部出力信号Ｏｕｔ２がＨレベルであり、かつ内部出力イネーブル信号ＯＥ２がＬレベルの非活性状態のときリセット信号ＲＥＳＥＴが活性状態とされ、バウンダリスキャンレジスタＢＳＲＤから出力されるパワーダウン指示信号ＰＤＯＵＴがＬレベルの非活性状態に保持される。一方、レベル保持信号ＬＥが活性状態にありかつ内部イネーブル信号ＯＥ２および内部出力信号Ｏｕｔ２がＬレベルのときには、セット信号ＳＥＴが活性化され、プルダウン指示信号ＰＤＯＵＴが活性化され、パッドＰは、抵抗素子１５を介して接地ノードに結合される。すなわち、この図３２（Ａ）に示す制御回路ＣＮＴ１の実現する論理は、図３０（Ａ）に示す制御回路ＣＮＴ１の実現する論理とセット信号ＳＥＴおよびリセット信号ＲＥＳＥＴとを入換えたものと同じである。
【０１９２】
図３２（Ｂ）は、図３１に示す制御回路ＣＮＴ２の実現する論理を示す図である。図３１に示す制御回路ＣＮＴ２には、内部プルダウン指示信号に代えて内部プルアップ指示信号ＰＵが与えられる。したがって、この図３１に示す制御回路ＣＮＴ２は、レベル保持信号ＬＥおよび内部出力信号Ｏｕｔ２がＨレベルでありかつ内部出力イネーブル信号ＯＥ２がＬレベルのときには、プルアップ指示信号ＰＵＯＵＴを１に設定し、パッドＰを電源電圧Ｖｃｃレベルにプルアップする。一方、レベル保持信号ＬＥが活性状態のＨレベルにありかつ内部出力イネーブル信号ＯＥ２および内部出力信号Ｏｕｔ２がＬレベルのときには、プルアップ指示信号ＰＵＯＵＴがＬレベルに保持され、ＭＯＳトランジスタ１２はオフ状態を維持する。
【０１９３】
また、レベル保持信号ＬＥが活性状態にありかつ内部出力イネーブル信号ＯＥ２がＨレベルのときには、内部プルアップ指示信号ＰＵに従ってプルアップ指示信号ＰＵＯＵＴが生成される。レベル保持信号ＬＥがＬレベルのときにも、同様、内部プルアップ指示信号ＰＵに従ってプルアップ制御信号ＰＵＯＵＴが生成される。
【０１９４】
したがって、図３１に示すように、プルダウン指示信号ＰＤＯＵＴに対しバウンダリスキャンレジスタＢＳＲＤおよび制御回路ＣＮＴ１を配置しかつプルアップ指示信号ＰＵＯＵＴに対し制御回路ＣＮＴ２を配置する場合においても、これらの制御回路ＣＮＴ１およびＣＮＴ２の実現する論理を変更するだけで、容易にパッドＰをプルアップ状態またはプルダウン状態に設定することができる。
【０１９５】
なお、図２９に示すバウンダリスキャンレジスタＢＳＲＵにおいてスルーラッチ２２ｕが設けられている。このスルーラッチ２２ｕが省略されてもよい。
【０１９６】
以上のように、この発明の実施の形態１４に従えば、ＤＣテストのための出力ラッチ回路など余分の回路を設けることなくバウンダリスキャンレジスタを利用して、パッドを、プルアップ／プルダウン状態に持続的に設定することができ、十分時間的余裕をもって所望のＤＣテストを行なうことができる。
【０１９７】
［実施の形態１５］
図３３は、この発明の実施の形態１５に従う半導体集積回路装置の要部の構成を示す図である。この図３３に示す構成においては、出力イネーブル信号ＯＥに対して設けられるバウンダリスキャンレジスタＢＳＲ１、出力バッファ１０に対して設けられるバウンダリスキャンレジスタＢＳＲ０、および入力イネーブル信号ＩＥに対して設けられるバウンダリスキャンレジスタＢＳＲ２が、レベル保持信号ＬＥに従って制御される。
【０１９８】
バウンダリスキャンレジスタＢＳＲ１は、シフトインデータ（ＳＩ）とデータ入力端子ＤＩに対して与えられる内部出力イネーブル信号ＯＥの一方を図示しないシフトモード指示信号に従って選択するマルチプレクサ（ＭＵＸ）２０ｄと、ＯＲ回路８１からのセット信号Ｓｅｔに従ってセットされかつ図示しないシフトクロック信号に従ってマルチプレクサ２０ｄの出力信号をシフトするフリップフロップ２１ｄと、更新指示信号Ｕｐｄａｔｅに従ってフリップフロップ２１ｄの出力信号を伝達するスルーラッチ２２ｄと、ＯＲ回路８０からのモード指示信号ＭＯＤＥに従ってスルーラッチ２２ｄの出力信号およびデータ入力端子ＤＩに与えられた内部出力イネーブル信号ＯＥの一方を選択して出力端子ＤＯに伝達するマルチプレクサ（ＭＵＸ）２３ｄを含む。ＯＲ回路８１は、レベル保持信号ＬＥとバウンダリスキャンレジスタセット指示信号ＯＥＢＳＲＳＥＴを受ける。ＯＲ回路８０は、レベル保持信号ＬＥとバウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅを受ける。スルーラッチ２２ｄに与えられる更新指示信号Ｕｐｄａｔｅは、更新ステート（Ｕｐｄａｔｅステート）のときまたはレベル保持信号ＬＥがＨレベルの間Ｈレベルの活性状態とされ、スルーラッチ２２ｄをスルー状態に設定する。
【０１９９】
バウンダリスキャンレジスタＢＳＲ０は、レベル保持信号ＬＥとシフトモード指示信号ＳＦＴＭｏｄｅに従って、入力バッファ１１からの内部入力信号ＩＮと図示しないバウンダリスキャンレジスタからのシフトイン信号ＳＩとデータ入力端子ＤＩに与えられた内部出力信号Ｏｕｔの一方を選択するマルチプレクサ（ＭＵＸ）２０ｅと、シフトクロック信号ＳＦＴに従ってマルチプレクサ２０ｅの出力信号を伝達するフリップフロップ２１ｅと、ＯＲ回路８５の出力信号に従ってフリップフロップ２１ｅの出力信号を伝達するスルーラッチ２２ｅと、モード指示信号ＭＯＤＥに従ってスルーラッチ２２ｅの出力信号とデータ入力端子ＤＩに与えられた内部出力信号ＯＵＴの一方を選択してデータ出力端子ＤＯに伝達するマルチプレクサ２３ｅを含む。
【０２００】
モード指示信号ＭＯＤＥは、レベル保持信号ＬＥとバウンダリスキャンテスト制御信号であるモード指示信号Ｍｏｄｅを受けるＯＲ回路８２により生成される。シフトクロック信号ＳＦＴは、レベル保持信号ＬＥと自走クロック信号ＦＲＣＬＫを受けるＡＮＤ回路８３と、ＡＮＤ回路８３の出力信号とシフト−ＤＲステート時活性化されるシフトクロック信号ＳＦＴＣＬＫを受けるＯＲ回路８４により生成される。シフトクロックＳＦＴは、ＯＲ回路８４から出力される。自走クロック信号ＦＲＣＬＫは、常時生成されるクロック信号である。シフトクロック信号ＳＦＴＣＬＫは、シフト動作時に、テストクロック信号ＴＣＫに従って生成されるクロック信号である。
【０２０１】
スルーラッチ２２ｅに対しては、レベル保持信号ＬＥと更新クロック信号ＵＰＣＬＫを受けるＯＲ回路８５の出力信号が与えられる。更新クロック信号ＵＰＣＬＫは、更新（Ｕｐｄａｔｅ）−ＤＲステート時に活性化される。このＯＲ回路８５の出力信号がＨレベルのときスルーラッチ２２ｅがスルー状態となる。
【０２０２】
バウンダリスキャンレジスタＢＳＲ２も、出力イネーブル信号ＯＥに対して設けられたバウンダリスキャンレジスタＢＳＲ１と同様の構成を備え、レベル保持信号ＬＥとセット信号ＩＥＢＳＲＳＥＴを受けるＯＲ回路８６の出力信号とレベル保持信号ＬＥおよびモード信号Ｍｏｄｅを受けるＯＲ回路８７の出力信号に従って内部状態が設定される。
【０２０３】
なお、バウンダリスキャンテスト制御信号であるモード信号Ｍｏｄｅは、これらのバウンダリスキャンレジスタＢＳＲ１、ＢＳＲ０およびＢＳＲ２に対し共通に生成される場合には、ＯＲ回路８０、８２および８７は共用されてもよい。次に、この図３３に示すセルの動作について説明する。
【０２０４】
レベル保持信号ＬＥがＬレベルのときには、バウンダリスキャンテスト制御信号Ｍｏｄｅ、ＯＥＢＳＲＳＥＴ、ＩＥＢＳＲＳＥＴ、ＵＰＣＬＫおよびＳＦＴＣＬＫがすべて有効となり、指定されたモードに従ってこれらのバウンダリスキャンレジスタＢＳＲ０−ＢＳＲ２の内部状態が設定される。
【０２０５】
なお、セット信号ＯＥＢＳＲＳＥＴおよびＩＥＢＳＲＳＥＴは、それぞれ、バウンダリスキャンテスト時に生成されるセット信号であってもよく、実施の形態１等におけるＤＣテストモード時個別に生成される信号であってもよい。
【０２０６】
レベル保持信号ＬＥがＨレベルの活性状態となると、ＯＲ回路８０、８２および８７の出力信号がＨレベルとなり、出力段のマルチプレクサ２３ｄおよび２３ｅがスルーラッチ２２ｄおよび２２ｅの出力信号を選択する状態に設定される。また、このレベル保持信号ＬＥの活性化（Ｈレベル）に従ってスルーラッチ２２ｄおよび２２ｅもスルー状態に設定される。また、バウンダリスキャンレジスタＢＳＲ１においてフリップフロップ２１ｄがセットされ、その出力信号がＨレベルに設定される。バウンダリスキャンレジスタＢＳＲ０においては、レベル保持信号ＬＥがＨレベルであり、ＡＮＤ回路８３は自走クロック信号ＦＲＣＬＫを伝達し、シフトクロック信号ＳＦＴがこの自走クロック信号ＦＲＣＬＫに従って生成される。マルチプレクサ２０ｅは、このレベル保持信号ＬＥの活性化に従って、入力バッファ１１の出力する内部入力信号ＩＮを選択してフリップフロップ２１ｅへ与える。
【０２０７】
バウンダリスキャンレジスタＢＳＲ２が、バウンダリスキャンレジスタＢＳＲ１と同様の状態に設定されており、したがって入力イネーブル信号ＩＥもＨレベルの活性状態を維持する。したがって、このレベル保持信号ＬＥがＨレベルのときには、パッドＰに与えられた信号が入力バッファ１１を介してバウンダリスキャンレジスタＢＳＲ０を介して伝達され、出力バッファ１０に与えられる。この出力バッファ１０は、出力イネーブル信号ＯＥ２が活性状態のため、このバウンダリスキャンレジスタＢＳＲ０から与えられたデータに従ってパッドＰを駆動する。
【０２０８】
したがって、この図３３に示す構成においては、レベル保持信号ＬＥが活性状態とされる直前のパッドＰの信号電圧が入力バッファ１１、バウンダリスキャンレジスタＢＳＲ０および出力バッファ１０により順次伝達されて保持される。この場合、自走クロック信号ＦＲＣＬＫに従ってバウンダリスキャンレジスタＢＳＲ０のフリップフロップ２１ｅがシフト動作を行なっており、自走クロック信号ＦＲＣＬＫがデータ出力信号の動作周波数を決定している。すなわち、レベル保持信号ＬＥを立上がり直前においてパッドＰに与えられた信号電圧を変化させることにより、入力信号電圧とＨレベル／Ｌレベルの対応関係ＶＩＨ／ＶＩＬを測定することができる。また、同様他のリーク電流およびＶＯＨなどのＤＣテストも行なうことができる。このレベル保持信号ＬＥの活性化期間において十分時間的余裕をもって所望のＤＣテスト機能それぞれについてテストを行なうことができる。
【０２０９】
なお、出力イネーブル信号ＯＥに対して設けられたバウンダリスキャンレジスタＢＳＲ１としては、先の図２７に示す構成が用いられてもよい。また、このバウンダリスキャンレジスタＢＳＲ１のスルーラッチ２２ｄへは、レベル保持信号ＬＥと更新クロック信号ＵＰＣＬＫを受けるＯＲ回路の出力信号が与えられてもよい。
【０２１０】
［変更例］
図３４は、この発明の実施の形態１５の変更例の構成を示す図である。図３４においては、内部出力信号Ｏｕｔ２を生成するバウンダリスキャンレジスタＢＳＲ０において、ラッチ２２ｅとフリップフロップ２１ｅの間に、レベル保持信号ＬＥに従ってフリップフロップ２１ｅの出力信号と内部入力信号ＩＮの一方を選択するマルチプレクサ（ＭＵＸ）９０が設けられる。フリップフロップ２１ｅにはシフトクロック信号ＳＦＴＣＬＫが与えられる。入力初段のマルチプレクサ２０ｅは、バウンダリスキャンテスト制御信号であるシフトモード信号ＳＦＴＭｏｄｅに従って入力端子ＤＩに与えられた信号とシフトインされた信号の一方を選択してフリップフロップ２１ｅへ与える。フリップフロップ２１ｅはシフトクロック信号ＳＦＴＣＬＫに従ってシフト動作を行なう。
【０２１１】
マルチプレクサ９０は、レベル保持信号ＬＥがＨレベルの活性状態のときには、フリップフロップ２１ｅの出力信号に代えて内部入力信号ＩＮを選択する。ラッチ２２ｅの転送動作制御は、ＡＮＤ回路９１およびＯＲ回路９２により行なわれる。ＡＮＤ回路９１は、レベル保持信号ＬＥと自走クロック信号ＦＲＣＬＫを受ける。ＯＲ回路９２はＡＮＤ回路９１の出力信号と更新クロック信号ＵＰＣＬＫを受けてラッチ２２ｅの転送動作を制御する。
【０２１２】
この図３４に示す構成においては、レベル保持信号ＬＥがＨレベルのときには、自走クロック信号ＦＲＣＬＫに従って、ＯＲ回路９２からラッチ２２ｅに対するクロック信号が与えられる。マルチプレクサ９０は、レベル保持信号ＬＥがＨレベルの活性状態のときには、内部入力信号ＩＮを選択している。また、出力段のマルチプレクサ２３ｅはバウンダリスキャンテスト制御信号のモード信号Ｍｏｄｅに従ってラッチ２２ｅの出力信号を選択している。したがって、出力バッファに対する内部出力信号Ｏｕｔ２として、内部入力信号ＩＮが自走クロック信号ＦＲＣＬＫに従って出力される。この場合においても、ラッチ２２ｅにより信号をラッチしており、レベル保持信号ＬＥがＨレベルの活性状態の間、パッドＰをレベル保持信号ＬＥの活性化直前の印加入力信号電圧と同じ電圧レベルに保持することができる。
【０２１３】
なお、図３３に示す構成においてスルーラッチ２２ｄおよび２２ｅは省略されてもよい。また図３４に示すバウンダリスキャンレジスタＢＳＲ０においてラッチ２２ｅはＯＲ回路９２の出力信号がＨレベルのときスルー状態となり、ＯＲ回路９２の出力信号がＬレベルのときにラッチ状態となる回路であればよい。
【０２１４】
以上のように、この発明の実施の形態１５に従えば、レベル保持信号に従って、パッドに与えられた信号を取込み持続的にパッドへ出力するように構成しているため、所定の期間の間パッドを入力信号電圧に応じた電圧レベルに保持することができ、入力信号の電圧レベルの測定および出力信号の電圧レベルの測定などのＤＣテストを正確に行なうことができる。また、この場合、バウンダリスキャンテストに用いられる内部構成を利用しているため、何ら回路規模が増大することはない。
【０２１５】
［実施の形態１６］
図３５は、この発明の実施の形態１６に従う半導体集積回路装置の要部の構成を示す図である。この図３５に示す構成においては、入力バッファ１１の出力信号とレベル保持信号ＬＥを受けるゲート回路９３ａおよび９３ｂと、ゲート回路９３ａの出力信号とバウンダリスキャンテスト制御信号であるセット信号Ｓｅｔを受けるＯＲ回路９４と、ゲート回路９３ｂの出力信号とバウンダリスキャンテスト制御信号であるリセット信号Ｒｅｓｅｔを受けるＯＲ回路９５が設けられる。ゲート回路９３ａはレベル保持信号ＬＥおよび入力バッファ１１の出力信号がともにＨレベルのときにＨレベルの信号を出力し、ゲート回路９３ｂは、レベル保持信号ＬＥがＨレベルでありかつ入力バッファ１１の出力信号がＬレベルのときにＨレベルの信号を出力する。
【０２１６】
出力バッファ１０に対して設けられるバウンダリスキャンレジスタＢＳＲ０は、内部出力信号Ｏｕｔとシフトインデータ信号ＳＩの一方を選択するマルチプレクサ（ＭＵＸ）２０ｅと、マルチプレクサ２０ｅの出力信号を図示しないシフトクロック信号に従って転送するフリップフロップ（シフトレジスタ）２１ｅと、フリップフロップ２１ｅの出力信号および内部出力信号Ｏｕｔの一方を図示しないバウンダリスキャンテスト制御信号であるモード信号Ｍｏｄｅに従って選択して内部出力信号Ｏｕｔ２を生成するマルチプレクサ２３ｅを含む。フリップフロップ２１ｅはＯＲ回路９４および９５の出力信号に従ってセット／リセット状態に設定される。
【０２１７】
出力イネーブル信号ＯＥに対して設けられたバウンダリスキャンレジスタＢＳＲ１は、図２７または図３３に示す構成を有し、レベル保持信号ＬＥがＨレベルの活性状態のとき、内部出力イネーブル信号ＯＥ２を活性状態のＨレベルに保持する。内部出力イネーブル信号ＩＥに対して設けられたバウンダリスキャンレジスタＢＳＲ２は、図３３に示す構成と同様の構成を有し、レベル保持信号ＬＥの活性化時、内部入力イネーブル信号ＩＥ２をＨレベルの活性状態に保持する。次に、動作について簡単に説明する。
【０２１８】
レベル保持信号ＬＥがＬレベルのときには、ゲート回路９３ａおよび９３ｂの出力信号はともにＬレベルである。したがって、ＯＲ回路９４および９５は、それぞれセット信号ＳｅｔおよびＲｅｓｅｔに従ってフリップフロップ２１ｅに対するセット信号およびリセット信号を生成する。また、バウンダリスキャンレジスタＢＳＲ１およびＢＳＲ２も、レベル保持信号ＬＥがＬレベルであるため、バウンダリスキャンテスト回路の制御の下に、指定された状態に設定される。また、バウンダリスキャンレジスタＢＳＲ０においても、同様、バウンダリスキャンテスト回路の制御の下に、セット信号およびリセット信号が生成されてフリップフロップ２１ｅのセット／リセット状態が制御される。また、図示しないバウンダリスキャンテスト制御信号に従ってこのバウンダリスキャンレジスタＢＳＲ０も、バウンダリスキャンテスト回路の制御の下に所定の状態に設定される。
【０２１９】
レベルイネーブル信号ＬＥがＨレベルの活性状態となると、ゲート回路９３ａおよび９３ｂがイネーブルされる。このときまた、バウンダリスキャンレジスタＢＳＲ１およびＢＳＲ２もそれぞれの出力信号ＯＥ２およびＩＥ２を活性状態のＨレベルとし、出力バッファ１０および入力バッファ１１がイネーブルされる。パッドＰに所定の電圧レベルの信号を印加した場合、ゲート回路９３ａおよび９３ｂの出力信号はパッドＰに与えられた信号の電圧レベルに応じて変化する。パッドＰに与えられた信号がＨレベルのときには、ゲート回路９３ａの出力信号がＨレベルとなり、ＯＲ回路９４を介してセット信号Ｓｅｔが活性化され、フリップフロップ２１ｅがセットされる。一方、パッドＰに与えられた信号がＬレベルのときには、ゲート回路９３ｂの出力信号がＨレベルとなり、ＯＲ回路９５を介してリセット信号Ｒｅｓｅｔが活性化され、フリップフロップ２１ｅがリセットされる。フリップフロップ２１ｅはセット状態時においてＨレベルの信号を出力し、リセット状態時においてはＬレベルの信号を出力する。したがって出力バッファ１０からは、この入力パッドＰに与えられた信号と同じ論理の信号が出力され（正論理のとき）、出力バッファ１０がレベル保持信号ＬＥが活性状態のＨレベルの間、このパッドＰの電圧レベルを保持する。
【０２２０】
この図３５に示す構成においても、外部からパッドＰに印加される信号の電圧レベルを制御して出力バッファ１０に対して設けられたバウンダリスキャンレジスタＢＳＲ０をセット状態またはリセット状態に設定することにより、パッドＰへの外部からの信号印加停止後も、このパッドＰに与えられた信号と同じ論理レベルの信号を持続的に出力することができる。したがって、この状態においても、所望のＤＣテストを実行することができる。このときまた、フリップフロップ２１ｅとマルチプレクサ２３ｅの間にラッチが設けられており、これをアップデート−ＤＲステートに設定する動作を含めた場合、入力信号の印加を停止した後に、出力バッファ１０を介してこの入力信号に応じた出力信号をパッドＰに伝達することができ、入力信号の電圧レベルの測定をも行なうことができる。
【０２２１】
なお、ＯＲ回路９４および９５へ与えられる信号ＳｅｔおよびＲｅｓｅｔは実施の形態１のＤＣテスト時に生成される信号であってもよい。
【０２２２】
以上のように、この発明の実施の形態１６に従えば、入力パッドに外部から信号を印加して、出力バッファに対応して設けられたバウンダリスキャンレジスタのセット／リセット状態を制御し、レベル保持信号を活性状態とすることにより、入力信号と同じ論理レベルの信号を持続的に出力することができる。この状態で、所望のＤＣテストを余裕をもって実行することができる。またこのとき、単にバウンダリスキャンテストのための構成を利用しており、回路規模の増大を抑制することができる。
【０２２３】
［実施の形態１７］
図３６は、この発明の実施の形態１７に従う半導体集積回路装置の要部の構成を示す図である。この図３６に示す構成においては、バウンダリスキャンテスト回路に対し２つのテストモードＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２を準備する。命令デコーダ４２は、命令レジスタ４１に外部テスト命令ＥＸＴＥＳＴ１またはＥＸＴＥＳＴ２が設定された場合、バウンダリスキャンレジスタチェーン（ＢＳＲチェーン）１００に含まれる出力セルに対応して設けられるバウンダリスキャンレジスタに対し、すべてセット状態またはリセット状態とするＤＣテストモード制御信号ＤＣＴＭをＢＳＲ制御回路３０（または３）へ与える。ＢＳＲ制御回路３０（または３）は、この命令デコーダ４２から与えられたＤＣテストモード制御信号ＤＣＴＭに従って、セット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔを活性状態へ駆動し、ＢＳＲチェーン１００に含まれる出力セルに対応するバウンダリスキャンレジスタをセット状態またはリセット状態に設定する。
【０２２４】
外部命令ＥＸＴＥＳＴは、バウンダリスキャンテストにおいて通常利用される命令であり、バウンダリスキャンレジスタとデバイス（集積回路装置）外部とのデータの入出力を行なうための命令である。この外部テスト命令ＥＸＴＥＳＴは、集積回路装置（デバイス）と外部ロジックとの接続の確認または外部ロジックのテストを行なうときに用いられる。外部テスト命令ＥＸＴＥＳＴが与えられると、バウンダリスキャンレジスタチェーン（ＢＳＲチェーン）１００の出力ピン端子に接続されるセルから、データが出力される。外部テスト命令ＥＸＴＥＳＴは、通常、基板上にアッセンブリされた集積回路装置間の接続の良／不良をテスト（インターコネクトテスト）する場合に与えられる。外部命令ＥＸＴＥＳＴを実行することにより、プリントパターンの断線またはショートおよび集積回路装置におけるボンディングワイヤの断線またはピン端子と回路基板との接触不良などを検出することができる。
【０２２５】
この外部テスト命令ＥＸＴＥＳＴが与えられたとき、すべて“０”またはすべて“１”のデータの伝搬が正常に行なわれているか否かを確認することが行なわれる。このバウンダリスキャンテストモード時において外部テストＥＸＴＥＳＴを実施する場合、通常、入力ピンにテストデータを与え、キャプチャ−ＤＲステートにしてバウンダリスキャンレジスタにテストデータを取込んだ後、シフト−ＤＲステートに移行して、スキャンパスを介して取込んだテストデータをＢＳＲチェーン１００内を伝搬させる。その後アップデート−ＤＲステートに移行し、出力ピンに接続される出力セルからデータを出力させる。外部テスト命令ＥＸＴＥＳＴとして、ＤＣテスト専用の、２つの外部テスト命令ＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２をさらに準備し、これらの外部テスト命令に、全出力端子を“１”に設定するまたは全端子を“０”に設定するという動作を割当てる。
【０２２６】
命令デコーダ４２は、外部テスト命令ＥＸＴＥＳＴ１またはＥＸＴＥＳＴ２が与えられると、ＢＳＲ制御回路３０（または３）にＤＣテストモード制御信号ＤＣＴＭを与え、ＢＳＲチェーン１００に含まれるバウンダリスキャンレジスタをセット状態またはリセット状態に設定する。したがって、通常のバウンダリスキャンテスト時におけるプリロードおよびシフト動作を行なう時間が不要となり、単に出力セルをセット状態またはリセット状態に設定するだけであり（ＩＯセルを含む）、出力端子および出力制御信号に接続されるバウンダリスキャンレジスタをセット／リセット状態およびセット状態にそれぞれ設定することにより、全出力端子に“１”または“０”の信号を出力することができる。これにより、出力信号の電圧レベルの測定などを容易に行なうことができる。
【０２２７】
なお、外部命令ＥＸＴＥＳＴは、通常、すべて“０”ビットというコードがＩＥＥＥ１１４９．１の規格により推奨されているが、この規格では、設計者定義コードの追加も認めており、何らバウンダリスキャンテストの機能を損なうことなく、ＤＣテスト等のための命令を追加することができる。
【０２２８】
なお、ＢＳＲ制御回路３０（または３）は、集積回路装置内において１つ設けられていてもよく、またＩＯセルごとにそれぞれ設けられていてもよく、またバウンダリスキャンレジスタＢＳＲそれぞれに対応して設けられていてもよい（先の実施の形態参照）。
【０２２９】
以上のように、この発明の実施の形態１７に従えば、バウンダリスキャンテスト回路において外部テストを拡張し、バウンダリスキャンレジスタを共通にセット／リセット状態に設定し、全端子に“１”または“０”を設定するようにしているため、スキャンパスを介してパターンデータを転送する必要がなく、高速でＤＣテストを実行することができる。
【０２３０】
直流テストモード制御信号ＤＣＴＭの論理としては、図５に示す論理を利用することができ、図５における項目（２）および（３）を利用することにより、出力端子を“１”および“０”のいずれにも設定することができる。
【０２３１】
［実施の形態１８］
図３７は、この発明の実施の形態１８に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図３７に示す構成においては、外部テスト命令ＥＸＴＥＳＴとして２種類の外部テスト命令ＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２が準備される。外部テスト命令ＥＸＴＥＳＴ１は、隣接端子対に“１０”を設定するテスト命令であり、外部テスト命令ＥＸＴＥＳＴ２は、隣接端子対に“０１”を設定するテストモードである。命令デコーダ４２は、命令レジスタ４１にこの外部テスト命令ＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２の一方が設定された場合、直流テストモード制御信号ＤＣＴＭをＢＳＲ制御回路３０（または３）へ与える。この直流テストモード制御信号ＤＣＴＭは多ビット信号であり、端子に“０１”を設定するかまたは隣接端子に“１０”を設定するかを指定する情報を含む。ＢＳＲチェーン１００においては、ＩＯセルにおいて隣接端子対に対応して設けられるテストセル対に対して、それぞれ別々の制御信号が与えられる。対の一方のテストセルに対しては信号Ｓｅｔ１およびＲｅｓｅｔ１が与えられ、対の他のテストセルには、信号Ｓｅｔ２およびＲｅｓｅｔ２が与えられる。すなわち、隣接する端子に対応して設けられるテストセルに対する制御信号は分離される。
【０２３２】
たとえば、ＢＳＲ制御回路３０（または３）は、このＤＣテスト制御信号ＤＣＴＭが、隣接端子に“１０”を設定することを指定しているとき（外部テスト命令ＥＸＴＥＳＴ１が与えられたとき）、たとえば信号Ｓｅｔ１およびＲｅｓｅｔ２を活性状態に設定する。これにより、隣接するＩＯセルにおいて、一方にセット状態のテストセルからの信号“１”が与えられ、他方の隣接するＩＯセルには、リセット状態のバウンダリスキャンレジスタから“０”の信号が出力バッファに与えられる。これにより、隣接端子間において“１０”のデータを設定することができる。この外部テスト命令ＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２を実行することにより、各隣接端子を“１０”および“０１”の状態に設定して直流テストを行なうことができ、隣接端子間のショート／オープンを検出することができる。
【０２３３】
図３８は、ＢＳＲチェーン１００の構成を概略的に示す図である。図３８においては、隣接するパッド−ＰＤ３に対応して設けられるＩＯセルＩＯＣ０−ＩＯＣ３と、これらのＩＯセルＩＯＣ０−ＩＯＣ３に対応して設けられるテストセルＴＣ０−ＴＣ３を代表的に示す。隣接するテストセルに対しては、異なる制御信号が与えられる。図３８に示す構成においては、テストセルＴＣ０およびＴＣ２に対しては、セット信号Ｓｅｔ２およびリセット信号Ｒｅｓｅｔ２が与えられ、テストセルＴＣ１およびＴＣ３にはセット信号Ｓｅｔ１およびリセット信号Ｒｅｓｅｔ１が与えられる。これらのテストセルＴＣ０−ＴＣ３の内部構成は、先の実施の形態のいずれかにおいて説明したものと同じであり、ＩＯセルの構成に応じてバウンダリスキャンレジスタが配置される。このテストセルＴＣ０−ＴＣ３に含まれるバウンダリスキャンレジスタ（特に信号出力に関連するバウンダリスキャンレジスタ）が、これらの信号Ｓｅｔ１、Ｓｅｔ２、Ｒｅｓｅｔ１およびＲｅｓｅｔ２によりセット状態／リセット状態に設定される。
【０２３４】
したがって、この図３８に示すように、隣接するテストセルに対し、異なる制御信号（セット信号およびリセット信号）が与えられており、パッドＰＤ０−ＰＤ３は、隣接ピン端子に対応しており、したがって隣接端子間に容易に“１０”および“０１”のデータを出力することができる。
【０２３５】
なお、出力端子に信号を出力する場合、出力バッファに対応して設けられたバウンダリスキャンレジスタＯ−ＢＳＲ（ＢＳＲ０）の状態のみが隣接テストセル間で異ならされればよい。したがって、このセット信号およびリセット信号は、この出力バッファに対して設けられたバウンダリスキャンレジスタＢＳＲ０（Ｏ−ＢＳＲ）に対してのみグループ（２組）に分割されてもよい（出力イネーブル信号に対するバウンダリスキャンレジスタは隣接セルで共にセット状態となる）。これは、図５に示すＤＣテスト制御信号ＤＣＴＭの機能において、項目２および項目３のＶＯＨおよびＶＯＬのテストを行なう場合、出力バッファに対して設けられたバウンダリスキャンレジスタ（Ｏ）の状態のみが異なっていることからも明らかである。
【０２３６】
なお、図５に示すＤＣテストモード制御信号ＤＣＴＭには、グレーコードが用いられているが、通常の２進表示が用いられてもよい。このセット／リセット状態を隣接するセルで異ならせる場合、このＤＣテストモード制御信号ＤＣＴＭのビット数を増加させることにより、容易に対応することができる。適当なビットパターンのＤＣテストモード制御信号が、これらの隣接端子の出力信号の論理を異ならせるテストモードに割当てられればよい。
【０２３７】
また、この外部テスト命令ＥＸＴＥＳＴ１およびＥＸＴＥＳＴ２は、バウンダリスキャンテストに用いられる外部テスト命令ＥＸＴＥＳＴの仲間であり、この外部テスト命令実行時、出力セル（出力バッファを含むセル）から対応のピン端子に対応のテストセルに含まれるバウンダリスキャンレジスタに保持された（セット／リセット状態に応じた）データが出力される。
【０２３８】
以上のように、この発明の実施の形態１８に従えば、隣接するテストセルに対し互いに別々のセット／リセット信号を与えるように構成しているため、何らテストパターンをスキャンパスを介してシフトインさせることなく、高速で、隣接端子に“０１”または“１０”の信号を出力することができ、テスト時間を短縮することができ、また、故障検出効率も改善される。
【０２３９】
この実施の形態１８においても、ＢＳＲ制御回路３０（または３）がＩＯセルごとに設けられてもよく、またバウンダリスキャンレジスタごとに設けられてもよい。バウンダリスキャンレジスタごとに設ける場合、特に２つの組に分割する必要があるのは、出力バッファに対して設けられたバウンダリスキャンレジスタであり、この出力バッファに対して設けられたバウンダリスキャンレジスタに対するＢＳＲ制御回路のみ２組設けられるように構成されてもよい。
【０２４０】
［実施の形態１９］
図３９は、この発明の実施の形態１９に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図３９に示す構成においては、ＢＳＲ制御回路３０（または３）は、命令デコーダ４２からの直流テストモード制御信号ＤＣＴＭに従って、ＢＳＲチェーン（バウンダリスキャンレジスタチェーン）１００に対し、セット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔを出力する。バウンダリスキャンレジスタチェーン１００においては、セット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔの接続が隣接ＩＯセル間において異なっている。したがって、隣接するＩＯセル間においては一方がセット状態のとき他方はリセット状態であり、隣接端子対に“０１”または“１０”の信号が出力される。単に、このセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔの接続を、隣接ＩＯセルに対するテストセルに対して異ならせる。
【０２４１】
ＤＣテストの外部テスト動作時においては、データ出力パターンとしては、“１０１０…１０”または“０１０１…０１”のパターンが出力される。隣接端子間では論理値の異なる信号が出力されるため、隣接端子間（信号線間）におけるショート／オープンの故障検出を容易に行なうことができ、故障検出効率が改善される。隣接端子間においては、データ“０１”または“１０”が出力されるものの、各端子については、論理“１”または“０”のいずれかが出力されるため、各端子については、ＶＯＨおよびＶＯＬのテストをも行なうことができる。
【０２４２】
図４０は、この発明の実施の形態１９におけるＢＳＲ制御回路３０（または３）の実現する論理を一覧して示す図である。図４０に示すＤＣテスト機能においては項目（２）および（３）において、Ｈ出力およびＬ出力に代えて、ＨＬ出力およびＬＨ出力が指定される。ＨＬ出力時においては、隣接する端子間においては、論理“１０”の信号が出力される。ＬＨ出力機能時においては隣接端子間で“０１”の信号が出力される。隣接端子を組として出力信号の電圧レベルの設定が行なわれ、個々独立に出力端子の信号電圧の制御は行なわれない。しかしながら、各端子においては、この項目（２）および（３）によるＨＬ出力およびＬＨ出力により、論理“１”および“０”のいずれの状態にも設定することができる。したがって特に問題は生じない。
【０２４３】
また、入力バッファに対して設けられたバウンダリスキャンレジスタについては、内部入力信号Ｉは、このＤＣテスト機能のすべての状態においてドントケア状態であり、他のバウンダリスキャンレジスタに対するセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔが利用されればよい。
【０２４４】
図４１は、図３９に示すＢＳＲチェーン（バウンダリスキャンレジスタチェーン）１００の構成の一例を示す図である。図４１において、隣接する端子に対応して設けられるパッドＰＤ０−ＰＤ３に対しＩＯセルＩＯＣ０−ＩＯＣ３が配置される。これらのＩＯセルＩＯＣ０−ＩＯＣ３それぞれに対応して、テストセルＴＣ０−ＴＣ３が配置される。これらのテストセルＴＣ０−ＴＣ３に共通にセット信号Ｓｅｔを伝達する信号線およびリセット信号Ｒｅｓｅｔを伝達する信号線が配設される。テストセルＴＣ０およびＴＣ２はセット入力Ｓにリセット信号Ｒｅｓｅｔを受け、リセット入力Ｒにセット信号Ｓｅｔを受ける。テストセルＴＣ１およびＴＣ３は、セット入力Ｓにセット信号Ｓｅｔを受け、リセット入力Ｒにリセット信号Ｒｅｓｅｔを受ける。したがって、隣接するテストセルＴＣ０およびＴＣ１においては、セット／リセット状態が逆転する。また、隣接するテストセルＴＣ２およびＴＣ３においても、セット／リセット状態が反転する。
【０２４５】
なお、このセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔは、出力バッファに対して設けられたバウンダリスキャンレジスタＢＳＲ０（Ｏ−ＢＳＲ）に対してのみ配線接続が切換えられる（図４０参照）。また、これらのセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔは、ＤＣテストモード時に駆動される制御信号であり、先の実施の形態におけるバウンダリスキャンレジスタセット信号ＢＳＲＳＥＴおよびバウンダリスキャンレジスタリセット信号ＢＳＲＲＳＴに相当する。通常の、バウンダリスキャンテスト時において設定されるセット信号およびリセット信号は、それぞれ共通に、これらのテストセルＴＣ０−ＴＣ３に与えられる（バウンダリスキャンテスト時、隣接セルの状態を同じ状態に設定するため）。
【０２４６】
図４２は、隣接する２つのＩＯセルに対応して設けられる出力バウンダリスキャンレジスタ（出力バッファに対応して設けられるバウンダリスキャンレジスタ）ＢＳＲ０の配線を概略的に示す図である。この図４２においては、出力バウンダリスキャンレジスタ（出力バッファに接続するバウンダリスキャンレジスタ）ＢＳＲ０に含まれるフリップフロップ（ＦＦ）２１−０および２１−１を示す。フリップフロップ２１−０および２１−１は、ともにセット入力Ｓおよびリセット入力Ｒを含む。フリップフロップ２１−０のセット入力Ｓには、バウンダリスキャンテスト時に生成されるセット信号ＢｓｅｔとともにＤＣテスト時に生成されるバウンダリスキャンレジスタリセット信号ＢＳＲＲＳＴを受けるＯＲ回路１０１の出力信号が与えられる。フリップフロップ２１−０のリセット入力Ｒへは、ＤＣテストモード時に生成されるバウンダリスキャンレジスタセット信号ＢＳＲＳＥＴとバウンダリスキャンテスト動作時に活性化されるバウンダリスキャンテストリセット信号Ｂｒｅｓｅｔを受けるＯＲ回路１０２の出力信号が与えられる。
【０２４７】
一方、フリップフロップ２１−１においては、セット入力Ｓに対し、バウンダリスキャンテストセット信号Ｂｓｅｔと直流テストモード時に生成されるバウンダリスキャンレジスタセット信号ＢＳＲＳＥＴを受けるＯＲ回路１０３の出力信号が与えられる。このフリップフロップ２１−１のリセット入力Ｒには、バウンダリスキャンテストリセット信号Ｂｒｅｓｅｔと直流テストモード時に生成されるバウンダリスキャンレジスタリセット信号ＢＳＲＲＳＴを受けるＯＲ回路１０４の出力信号が与えられる。したがって、バウンダリスキャンテスト時においては、セット信号Ｂｓｅｔおよびリセット信号Ｂｒｅｓｅｔに従って、フリップフロップ２１−０および２１−１は、セット／リセット状態に設定される。
【０２４８】
一方、直流テストモード時においては、バウンダリスキャンレジスタセット信号ＢＳＲＳＥＴが活性状態に駆動されたときには、フリップフロップ２１−１がセットされ、一方フリップフロップ２１−０はリセットされる。これにより、隣接するＩＯセルに対応して設けられた出力バウンダリスキャンレジスタの設定状態が異なり、隣接端子に論理“１０”の信号が出力される。逆に、直流テストモード時にリセット信号ＢＳＲＲＳＴが活性化されると、フリップフロップ２１−０がセットされ、一方フリップフロップ２１−１がリセットされる。これにより、隣接端子に“０１”の信号を出力することができる。
【０２４９】
なお、この実施の形態１９においても、ＢＳＲ制御回路は、チップごとに設けられてもよく、またＩＯセルごとに設けられてもよく、またバウンダリスキャンレジスタごとに設けられてもよい。バウンダリスキャンレジスタごとにＢＳＲ制御回路を設ける場合、隣接端子に対応して設けられる出力バウンダリスキャンレジスタの制御態様が異なるように、ＢＳＲ制御回路の論理を反転してもよい。
【０２５０】
以上のように、この発明の実施の形態１９に従えば、バウンダリスキャンテスト回路を利用して、バウンダリスキャンレジスタチェーンにおいて、隣接する出力バウンダリスキャンレジスタを、ハードウェア的に、互いに異なる状態に設定するように構成しているため、容易に隣接端子間で“１０”および“０１”の出力パターンを生成することができ、隣接端子間でのショートなどの不良を容易に検出することができる。また、単に各バウンダリスキャンレジスタをバウンダリスキャンテスト回路を利用してセット／リセット状態に設定しており、テストデータパターンをスキャンパスを介してシフトしていないため、短時間で、各ＩＯセルの状態を所望の状態に設定することができる。
【０２５１】
［その他の適用例］
半導体集積回路装置としては、バウンダリスキャンレジスタを備えるＪＴＡＧテスト対応の装置であればよく、論理回路およびメモリ回路のいずれであってもよい。
【０２５２】
また、上述の実施例は、適当に組合わせて用いられてもよい。
【０２５３】
【発明の効果】
以上のように、この発明に従えば、バウンダリスキャンテストに利用される回路を流用してＤＣテストを行なうように構成しているため、信号伝搬遅延および回路規模の増大を抑制して、所望のテストを行なうことができる。
【０２５４】
すなわち、請求項１に係る発明に従えば、テストモード時バウンダリスキャンレジスタをセットまたはリセット状態に設定して対応のＩＯセルの動作状態を設定するように構成しているため、何ら余分の回路を追加することなく、ＩＯセルを所望の状態に設定して、所定のテストを行なうことができる。
【０２５５】
請求項２に係る発明に従えば、入出力を制御するイネーブル信号に対してもテストセル内においてバウンダリスキャンレジスタを設けているため、正確に、このＩＯセルをハイインピーダンス状態に設定することができ、リーク電流などの測定を何ら追加の回路を設けることなく行なうことができる。
【０２５６】
請求項３に係る発明に従えば、ＩＯセルが、入力回路、出力回路、入力制御信号および出力制御信号を含み、これらのそれぞれに対しバウンダリスキャンレジスタを設けているため、ＩＯセルを、実行すべきＤＣテスト機能に応じて所望の状態に容易に設定することができる。
【０２５７】
請求項４に係る発明に従えば、ＩＯセルに、プルアップおよびプルダウン用の電圧固定素子を設け、この電圧固定素子に対してもバウンダリスキャンレジスタを設けているため、容易に、プルアップ／プルダウン抵抗素子の抵抗値の測定およびプルアップ／プルダウン状態の端子を外部で観測することが可能となる。
【０２５８】
請求項５に係る発明に従えば、ＩＯセルの入力回路、出力回路、入力制御信号および出力制御信号に対するバウンダリスキャンレジスタそれぞれに対し個々に制御信号を与えるように構成しているため、複数種類のＤＣテストに対応するようにＩＯセルの状態を設定することができる。
【０２５９】
請求項６に係る発明に従えば、テスト制御回路をＩＯセルに対応して配置しているため、ＩＯセル間のテスト制御信号の配線数を低減することができ、配線占有面積の増大を抑制することができる。
【０２６０】
請求項７に係る発明に従えば、テスト制御回路をバウンダリスキャンレジスタに対応して配置しているため、バウンダリスキャンレジスタが分散配置されているとき、テスト制御信号配線の占有面積を低減することができる。
【０２６１】
請求項８に係る発明に従えば、テスト制御回路をバウンダリスキャンテストを行なうための回路に含まれるレジスタで構成しているため、何らＤＣテストを行なうための追加の回路を追加する必要がなく、回路規模が増大するのを抑制することができる。
【０２６２】
請求項９に係る発明に従えば、ＤＣテストの制御回路をバウンダリスキャンテストを行なう回路で構成しているため、何らＤＣテストを行なうための回路要素を追加する必要がなく、回路規模が増大するのを抑制することができる。
【０２６３】
請求項１０に係る発明に従えば、テストモード時、入力回路に対応して設けられたバウンダリスキャンレジスタに、外部から与えられたデータを取込ませて、この取込んだデータをデコードしてテスト制御信号を発生しているため、余分のピン端子を追加することなくテスト機能を規定することができる。
【０２６４】
請求項１１に係る発明に従えば、テストモード時、パッドに与えられた信号をバウンダリスキャンレジスタに取込んだ後、出力バッファに対して設けられたバウンダリスキャンレジスタにこの取込んだデータを転送しているため、容易に、この出力バッファの状態を外部から設定して外部でモニタすることができる。
【０２６５】
請求項１２に係る発明に従えば、テスト制御回路は、テストモード時、テストパターンをスキャンパスを介してバウンダリスキャンレジスタに設定し、各ＩＯセルの状態を設定しているため、容易に、各端子を所定の状態に短時間で設定することができる。
【０２６６】
請求項１３に係る発明に従えば、テストモード時、内部に設けられたテストパターン発生器からテストパターンを発生してスキャンパスを介してバウンダリスキャンレジスタに格納しているため、テストパターンを新たに作成して外部から印加する必要がなく、テスト工程が簡略化される。
【０２６７】
請求項１４に係る発明に従えば、テストセルをすべて同一構成としているため、同一テストパターン、各テストセルごとに繰返し印加するだけでよく、テストパターンが簡略化される。
【０２６８】
請求項１５に係る発明に従えば、テストモード時、出力バッファおよび出力制御信号に対して設けられるバウンダリスキャンレジスタに対しレベル保持信号に従って、その出力信号を保持するようにしているため、十分時間的余裕をもって、各端子の状態を測定することができる。
【０２６９】
請求項１６に係る発明に従えば、ＩＯセルに含まれる電圧固定素子に対する制御信号に対し、レベルキープ指示信号に従って対応のバウンダリスキャンレジスタの出力信号の論理値を保持しているため、十分余裕をもって外部から端子のプルアップ／プルダウン状態を観測することができる。
【０２７０】
請求項１７に係る発明に従えば、入力回路および出力回路に対応して設けられるバウンダリスキャンレジスタの出力信号の論理値をレベルキープ指示信号に応答して固定的に保持しているため、外部からの信号を入力して再び外部へ出力することができ、入力信号の電圧レベルの判定、出力電圧などを十分余裕をもって正確に測定することができる。
【０２７１】
請求項１８に係る発明に従えば、テストモード時、イネーブル信号に対して設けられたバウンダリスキャンレジスタを、レベルキープ指示信号に従って、その出力信号の論理値を保持するようにしているため、このレベルキープ指示信号の活性状態の間、入力回路および出力回路を作動状態として、外部端子を一定の電圧レベルに保持することができる。
【０２７２】
請求項１９に係る発明に従えば、バウンダリスキャンテスト回路からのテストモード指示に従ってバウンダリスキャンレジスタをセットまたはリセット状態に設定するように構成しているため、テストパターンデータをスキャンパスを介して転送する必要がなく、短時間でＩＯセルを所望の状態に設定してテストを行なうことができる。
【０２７３】
請求項２０に係る発明に従えば、２つの隣接端子に対応して設けられるＩＯセルを互いに相補な出力状態にテストモード時設定するようにしているため、隣接端子で“０１”および“１０”の信号を出力させることができ、端子間短絡などを検出することができ、故障検出効率が改善される。
【０２７４】
請求項２１に係る発明に従えば、隣接端子に対応して設けられるＩＯセルに対して設けられたテストセルに対しては、それぞれ別々の制御信号を印加するように構成しているため、容易に隣接端子に対応して設けられたＩＯセルを所望の状態に設定することができ、さまざまなパターンの出力信号を端子に出力することができ、端子間短絡／断線などを容易に検出することができ、故障検出効率が改善される。
【０２７５】
請求項２２に係る発明に従えば、隣接ＩＯセルに対して設けられたテストセルに対し共通に制御信号を伝達するように構成しているため、制御信号線の本数が低減され、配線占有面積が低減される。
【０２７６】
請求項２３に係る発明に従えば、レベルキープ指示信号の活性化時入力回路から与えられた信号に従って出力回路に対して設けられたバウンダリスキャンレジスタをセット状態またはリセット状態に設定しているため、容易に外部から、出力バッファの回路の状態を所望の状態に設定することができる。
【図面の簡単な説明】
【図１】 （Ａ）は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示し、（Ｂ）は、１つのパッドに対応するセルの構成を概略的に示す図である。
【図２】 図１（Ｂ）に示すバウンダリスキャンレジスタの構成を概略的に示す図である。
【図３】 図１（Ｂ）に示すロジックの構成を概略的に示す図である。
【図４】 この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図５】 図４に示すＤＣテスト制御回路の実現する論理を一覧にして示す図である。
【図６】 （Ａ）および（Ｂ）は、この発明の実施の形態２の変更例を概略的にそれぞれ示す図である。
【図７】 （Ａ）は、この発明の実施の形態３に従うセルの構造を概略的に示す図であり、（Ｂ）は、この発明の実施の形態３の変更例を示す図である。
【図８】 （Ａ）および（Ｂ）は、この発明の実施の形態３の変更例をそれぞれ示す図である。
【図９】 この発明の実施の形態４に従うＤＣテスト制御回路の出力信号を概略的に示す図である。
【図１０】 この発明の実施の形態４の変更例を示す図である。
【図１１】 この発明の実施の形態５に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図１２】 図１１に示すセルおよび対応のＢＳＲ制御回路の構成を概略的に示す図である。
【図１３】 この発明の実施の形態６に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図１４】 この発明の実施の形態７に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態８に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図１６】 この発明の実施の形態９に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図１７】 図１６に示す１つのセルの構成を概略的に示す図である。
【図１８】 この発明の実施の形態９におけるテスト動作シーケンスを示すフロー図である。
【図１９】 この発明の実施の形態１０に従うセルの構造を概略的に示す図である。
【図２０】 この発明の実施の形態１０におけるテスト動作シーケンスを示すフロー図である。
【図２１】 この発明の実施の形態１１に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図２２】 この発明の実施の形態１１におけるテスト動作シーケンスを示すフロー図である。
【図２３】 この発明の実施の形態１１のテスト動作シーケンスの変更例を示すフロー図である。
【図２４】 （Ａ）−（Ｄ）は、図２３に示すフロー図における全体の流れを概略的に示す図である。
【図２５】 この発明の実施の形態１２に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図２６】 この発明の実施の形態１２の変更例を示す図である。
【図２７】 この発明の実施の形態１３に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図２８】 この発明の実施の形態１３の変更例を示す図である。
【図２９】 この発明の実施の形態１４に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３０】 （Ａ）および（Ｂ）は、図２９に示す制御回路の実現する論理を一覧にしてそれぞれ示す図である。
【図３１】 この発明の実施の形態１４の変更例を示す図である。
【図３２】 （Ａ）および（Ｂ）は、図３１に示す制御回路の実現する論理を一覧にしてそれぞれ示す図である。
【図３３】 この発明の実施の形態１５に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３４】 この発明の実施の形態１５の変更例を示す図である。
【図３５】 この発明の実施の形態１６に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３６】 この発明の実施の形態１７に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３７】 この発明の実施の形態１８に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３８】 図３７に示すＢＳＲチェーンの構成を概略的に示す図である。
【図３９】 この発明の実施の形態１９に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図４０】 図３９に示すＢＳＲ制御回路の実現する論理を一覧にして示す図である。
【図４１】 図３９に示すＢＳＲチェーンの構成を概略的に示す図である。
【図４２】 図４１に示すテストセルの構成の一例を概略的に示す図である。
【図４３】 従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【図４４】 従来の半導体集積回路装置の他の構成を概略的に示す図である。
【符号の説明】
１ 半導体集積回路装置、Ｃ１−Ｃ１４ セル、Ｐ１−Ｐ１４ パッド、２内部論理、３ ＤＣテスト制御回路、ＢＳＲ，ＢＳＲ０−ＢＳＲ３ バウンダリスキャンレジスタ、ＢＬＵ，ＢＬＤ バウンダリスキャンレジスタ／ロジック、ＩＯＣ ＩＯセル、１０ 出力バッファ、１１ 入力バッファ、１３，１５ 抵抗素子、１２，１４ ＭＯＳトランジスタ、Ｐ パッド、２０，２３ マルチプレクサ、２１ フリップフロップ、２２ スルーラッチ、ＬＵ，ＬＤ ロジック、ＩＯＣ，ＩＯＣａ，ＩＯＣｂ ＩＯセル、ＴＣ，ＴＣａ，ＴＣｂ テストセル、３０，３０ａ，３０ｂ，３０♯ａ，３０♯ｂ ＢＳＲ制御回路、ＢＳＲ♯ａ，ＢＳＲ♯ｂ バウンダリスキャンレジスタ、４０ ＴＡＰコントローラ、４１命令レジスタ、４２ 命令デコーダ、４４ ユーザ定義レジスタ群、４４ａ テストモードレジスタ、４４ｂ，４５ オプションレジスタ、ＰＤ０−ＰＤ２ パッド、ＩＯＣ０−ＩＯＣ２ ＩＯセル、ＴＣ０−ＴＣ２ テストセル、ＰＤａ−ＰＤｎ パッド、ＩＯＣａ−ＩＯＣｎ ＩＯセル、ＴＣａ−ＴＣｎ テストセル、Ｃａ−Ｃｃ セル、２０ａ，２０ｂ マルチプレクサ、２１ａ，２１ｂ フリップフロップ、２２ａ，２２ｂ スルーラッチ、２３ａ，２３ｂ マルチプレクサ、６０ａ，６０ｂ，６１，６３ ＯＲ回路、６２ ゲート回路、６５ マルチプレクサ、２０ｕ，２３ｕ マルチプレクサ、２１ｕ フリップフロップ、２２ｕ スルーラッチ、７０，７１ ＯＲ回路、ＣＮＴ１，ＣＮＴ２ 制御回路、８０，８１，８２，８４，８５，８６，８７ ＯＲ回路、８３ ＡＮＤ回路、２０ｄ，２３ｄ マルチプレクサ、２１ｄ フリップフロップ、２２ｄ スルーラッチ、９１ ＡＮＤ回路、９２ ＯＲ回路、９３ａ，９３ｂ ゲート回路、９４，９５ ＯＲ回路、１００ ＢＳＲチェーン、１０１−１０４ ＯＲ回路。

Claims (23)

1. パッドに結合され、信号を入力するための入力回路および信号を出力するための出力回路の少なくとも一方を含むＩＯセル、および
   前記ＩＯセルに含まれる回路に対応して設けられるバウンダリスキャンレジスタを含むテストセルを備え、前記バウンダリスキャンレジスタは、バウンダリスキャンテスト時シリアルにテストデータを転送することが可能であり、さらに
   テストモード指示信号に応答して前記テストセルのバウンダリスキャンレジスタをセットまたはリセット状態のいずれかの状態に設定して前記バウンダリスキャンレジスタの出力信号の論理値を所定値に設定する制御信号を出力するテスト制御回路を備え、前記バウンダリスキャンレジスタの出力信号に従って前記ＩＯセルの論理状態が設定される、半導体集積回路装置。
2. 前記ＩＯセルに含まれる回路はイネーブル信号に従って作動状態とされ、前記テストセルは前記イネーブル信号に対して設けられるバウンダリスキャンレジスタをさらに含む、請求項１記載の半導体集積回路装置。
3. 前記ＩＯセルは、前記入力回路および前記出力回路両者を含み、前記入力回路および出力回路は、それぞれ、入力制御信号および出力制御信号に応答して作動状態とされ、
   前記テストセルは、前記入力回路、前記入力制御信号、前記出力回路、および前記出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含む、請求項１記載の半導体集積回路装置。
4. 前記ＩＯセルは、導通時前記パッドを固定電位に設定するための電圧固定素子をさらに含み、
   前記テストセルは、前記電圧固定素子の導通を制御するための制御信号に対して設けられるバウンダリスキャンレジスタをさらに含む、請求項１から３のいずれかに記載の半導体集積回路装置。
5. 前記テスト制御回路は、前記テストモード指示信号に応答し、前記入力回路、前記出力回路、前記入力制御信号および前記出力制御信号それぞれに対して個々に制御信号を与える、請求項３記載の半導体集積回路装置。
6. 前記ＩＯセルは複数個設けられ、かつ前記テストセルも前記ＩＯセルに対応して複数個設けられ、
   前記テスト制御回路は、前記ＩＯセルに対応して配置され、対応のテストセルへ制御信号を与える、請求項１記載の半導体集積回路装置。
7. 前記ＩＯセルは複数個設けられ、前記テストセルも、前記ＩＯセルに対応して複数個設けられ、
   前記テスト制御回路は、前記複数個設けられるテストセルのバウンダリスキャンレジスタに対応して設けられる、請求項１記載の半導体集積回路装置。
8. 前記バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路をさらに備え、前記バウンダリスキャンテスト回路は、レジスタを含み、
   前記テスト制御回路は、前記レジスタと、前記レジスタの出力信号に従って前記バウンダリスキャンレジスタの状態を設定する信号を生成する回路とを備え、前記レジスタから前記バウンダリスキャンレジスタの状態を指定する制御信号が出力される、請求項１記載の半導体集積回路装置。
9. 前記テスト制御回路は、
   前記バウンダリスキャンテストモードを指示する信号に従って前記バウンダリスキャンテストのための制御を行なうバウンダリスキャンテスト回路を備え、前記バウンダリスキャンテスト回路から、前記バウンダリスキャンレジスタの状態を指定する制御信号が出力され、さらに、
   前記バウンダリスキャンテスト回路からの制御信号に従って前記バウンダリスキャンレジスタの状態を設定する信号を生成する回路を備える、請求項１記載の半導体集積回路装置。
10. 前記テスト制御回路は、前記テストモード指示に応答して前記入力回路に対応して設けられたバウンダリスキャンレジスタに前記パッドを介して与えられるデータを取込ませ、該取込んだデータをデコードして前記バウンダリスキャンレジスタに対する制御信号を生成する手段を含む、請求項３記載の半導体集積回路装置。
11. 前記ＩＯセルは前記出力回路を含み、
    前記テストセルは、前記出力回路に対応して設けられる出力バウンダリスキャンレジスタと、前記パッドに与えられる信号を取込むための入力バウンダリスキャンレジスタとを含み、
    前記テスト制御回路は、前記テストモード指示信号に応答して、前記パッドへ与えられた信号を前記入力バウンダリスキャンレジスタを介して前記出力バウンダリレジスタに設定するための回路を備える、請求項１記載の半導体集積回路装置。
12. 前記ＩＯセルは複数個設けられ、前記テストセルも前記複数個設けられるＩＯセルに対応して複数個設けられ、
    前記テスト制御回路は、前記テストモード指示信号に応答して前記バウンダリスキャンレジスタをシリアルに接続して所定のパターンのデータを各バウンダリスキャンレジスタに設定するための手段を備える、請求項１記載の半導体集積回路装置。
13. 前記ＩＯセルは複数個設けられ、かつ前記テストセルは複数個設けられ、
    前記テスト制御回路は前記テストモード指示に応答して所定のテストパターンを生成するテストパターン発生器を含み、前記所定のテストパターンが前記バウンダリスキャンにシフト動作により設定される、請求項１記載の半導体集積回路装置。
14. 前記複数個設けられるテストセルは、同じ配置構成を有する、請求項１３記載の半導体集積回路装置。
15. 前記ＩＯセルは、前記出力回路を含み、前記出力回路は出力制御信号により信号出力動作が制御され、
    前記テストセルは前記出力回路および前記出力制御信号各々に対応して設けられるバウンダリスキャンレジスタを含み、前記バウンダリスキャンレジスタの各々は、前記テスト制御回路から与えられるレベルキープ指示信号に応答してその出力信号を一定の論理レベルに保持するための手段を含む、請求項１記載の半導体集積回路装置。
16. 前記ＩＯセルは、前記パッドを電圧制御信号に応答して固定電位に設定するための電圧固定素子を含み、
    前記テストセルは、前記電圧固定素子の制御信号に対応して設けられ、前記テスト制御回路からのレベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタを含む、請求項１記載の半導体集積回路装置。
17. 前記ＩＯセルは、前記入力回路および前記出力回路両者を含み、
    前記テストセルは前記入力回路および出力回路に対応して設けられ、各々がレベルキープ指示信号の活性化時その出力信号の論理値が保持されるバウンダリスキャンレジスタを含む、請求項１記載の半導体集積回路装置。
18. 前記入力回路および前記出力回路は、各々イネーブル信号により作動状態とされ、
    前記テストセルは各前記イネーブル信号に対応して設けられ、レベルキープ指示信号に応答してその出力信号の論理値が保持されるバウンダリスキャンレジスタをさらに含む、請求項１７記載の半導体集積回路装置。
19. 前記テスト制御回路は、前記バウンダリスキャンテストを行なうためのバウンダリスキャンテスト回路を備え、
    前記テスト制御回路は、前記バウンダリスキャンテスト回路からのテストモード指示に従って前記バウンダリスキャンレジスタをセットまたはリセット状態としてその出力信号を固定レベルに設定する手段を含む、請求項１記載の半導体集積回路装置。
20. 前記ＩＯセルは複数個設けられ、
    前記テスト制御回路は２つの隣接ＩＯセルを組として各組において少なくとも出力回路に対するバウンダリスキャンレジスタを互いに相補な状態に設定するための手段を含む、請求項１９記載の半導体集積回路装置。
21. 前記テスト制御回路からの制御信号は各組において対応するバウンダリスキャンレジスタに対し別々の制御信号が与えられる、請求項２０記載の半導体集積回路装置。
22. 前記テスト制御回路は、各組において対応するバウンダリスキャンレジスタに対し共通に制御信号を与える、請求項２０記載の半導体集積回路装置。
23. 前記テスト制御回路は前記レベルキープ指示信号の活性化時、前記パッドに与えられた信号に従って前記出力回路に対するバウンダリスキャンレジスタをセット状態またはリセット状態に設定する手段を含む、請求項１７記載の半導体集積回路装置。

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