JPH07301662A - ビルトインテスト回路 - Google Patents
ビルトインテスト回路Info
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- JPH07301662A JPH07301662A JP6094304A JP9430494A JPH07301662A JP H07301662 A JPH07301662 A JP H07301662A JP 6094304 A JP6094304 A JP 6094304A JP 9430494 A JP9430494 A JP 9430494A JP H07301662 A JPH07301662 A JP H07301662A
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- input
- output
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Abstract
(57)【要約】
【目的】回路規模の増大を招くことなく通過モード機能
を実現できるビルトインテスト回路を実現する。 【構成】出力端子TO1〜TO3を、順序論理回路としての
フリップフロップ11〜13のQ出力側ではなく、D入
力側に配置された論理回路としての排他的オア回路41
〜43の出力側に接続し、非テスト時の通過モード時に
はフリップフロップ11〜13を非動作状態に保持させ
て、入力信号DI を出力端子TO からそのまま信号DO
として出力させる。これにより、回路規模の増大を招く
ことなく通過モード機能付ビルトインテスト回路を実現
できる。
を実現できるビルトインテスト回路を実現する。 【構成】出力端子TO1〜TO3を、順序論理回路としての
フリップフロップ11〜13のQ出力側ではなく、D入
力側に配置された論理回路としての排他的オア回路41
〜43の出力側に接続し、非テスト時の通過モード時に
はフリップフロップ11〜13を非動作状態に保持させ
て、入力信号DI を出力端子TO からそのまま信号DO
として出力させる。これにより、回路規模の増大を招く
ことなく通過モード機能付ビルトインテスト回路を実現
できる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路(以
下、LSIという)のテスト用にあらかじめ回路内に形
成されるビルトインテスト回路に関するものである。
下、LSIという)のテスト用にあらかじめ回路内に形
成されるビルトインテスト回路に関するものである。
【0002】
【従来の技術】LSIの高集積化、また、回路の複雑化
に伴い、内部回路が設計通りに動作するか否かを、外部
から各種テストパターンを与えて正確にテストすること
が困難となっている。そこで、近年、外部からテストパ
ターンを与えることなく、あらかじめLSIの製作時に
LSI回路内に組み込まれたビルトインテスト回路を用
いる方法が行われている。このビルトインテスト回路を
用いることにより、LSI内部の組み合わせ論理回路や
順序論理回路のテストを正確かつ容易に行うことができ
る。
に伴い、内部回路が設計通りに動作するか否かを、外部
から各種テストパターンを与えて正確にテストすること
が困難となっている。そこで、近年、外部からテストパ
ターンを与えることなく、あらかじめLSIの製作時に
LSI回路内に組み込まれたビルトインテスト回路を用
いる方法が行われている。このビルトインテスト回路を
用いることにより、LSI内部の組み合わせ論理回路や
順序論理回路のテストを正確かつ容易に行うことができ
る。
【0003】図10は、一般的なビルトインテスト回路
の構成例を示す回路図である。このビルトインテスト回
路は、図10に示すように、D型フリップフロップ11
〜13、2入力アンド回路21〜23,31〜33、2
入力排他的オア回路41〜44およびマルチプレクサ5
1により構成されている。
の構成例を示す回路図である。このビルトインテスト回
路は、図10に示すように、D型フリップフロップ11
〜13、2入力アンド回路21〜23,31〜33、2
入力排他的オア回路41〜44およびマルチプレクサ5
1により構成されている。
【0004】フリップフロップ11のD入力は排他的オ
ア回路41の出力に接続され、Q出力はアンド回路32
の一方の入力、信号DO1の出力端子TO1、および排他的
オア回路44の一方の入力にそれぞれ接続されている。
フリップフロップ12のD入力は排他的オア回路42の
出力に接続され、Q出力はアンド回路33の一方の入力
および信号DO2の出力端子TO2に接続されている。フリ
ップフロップ13のD入力は排他的オア回路43の出力
に接続され、Q出力はスキャンアウト信号SO の出力端
子TSO、信号DO3の出力端子TO3、および排他的オア回
路44の他方の入力にそれぞれ接続されている。また、
各フリップフロップ11〜13のCK入力はクロック信
号CKの入力端子TCKに接続されている。
ア回路41の出力に接続され、Q出力はアンド回路32
の一方の入力、信号DO1の出力端子TO1、および排他的
オア回路44の一方の入力にそれぞれ接続されている。
フリップフロップ12のD入力は排他的オア回路42の
出力に接続され、Q出力はアンド回路33の一方の入力
および信号DO2の出力端子TO2に接続されている。フリ
ップフロップ13のD入力は排他的オア回路43の出力
に接続され、Q出力はスキャンアウト信号SO の出力端
子TSO、信号DO3の出力端子TO3、および排他的オア回
路44の他方の入力にそれぞれ接続されている。また、
各フリップフロップ11〜13のCK入力はクロック信
号CKの入力端子TCKに接続されている。
【0005】2入力アンド回路21の一方の入力は入力
信号DI1の入力端子TI1に接続され、他方の入力はコン
トロール信号C1の入力端子TC1に接続され、出力は排
他的オア回路41の一方の入力に接続されている。2入
力アンド回路22の一方の入力は入力信号DI2の入力端
子TI2に接続され、他方の入力はコントロール信号C1
の入力端子TC1に接続され、出力は排他的オア回路42
の一方の入力に接続されている。2入力アンド回路23
の一方の入力は入力信号DI3の入力端子TI3に接続さ
れ、他方の入力はコントロール信号C1の入力端子TC1
に接続され、出力は排他的オア回路43の一方の入力に
接続されている。
信号DI1の入力端子TI1に接続され、他方の入力はコン
トロール信号C1の入力端子TC1に接続され、出力は排
他的オア回路41の一方の入力に接続されている。2入
力アンド回路22の一方の入力は入力信号DI2の入力端
子TI2に接続され、他方の入力はコントロール信号C1
の入力端子TC1に接続され、出力は排他的オア回路42
の一方の入力に接続されている。2入力アンド回路23
の一方の入力は入力信号DI3の入力端子TI3に接続さ
れ、他方の入力はコントロール信号C1の入力端子TC1
に接続され、出力は排他的オア回路43の一方の入力に
接続されている。
【0006】2入力アンド回路31の一方の入力はマル
チプレクサ51の出力Xに接続され、他方の入力はコン
トロール信号C2の入力端子TC2に接続され、出力は排
他的オア回路41の他方の入力に接続されている。2入
力アンド回路32他方の入力はコントロール信号C2の
入力端子TC2に接続され、出力は排他的オア回路42の
他方の入力に接続されている。2入力アンド回路33他
方の入力はコントロール信号C2の入力端子TC2に接続
され、出力は排他的オア回路43の他方の入力に接続さ
れている。
チプレクサ51の出力Xに接続され、他方の入力はコン
トロール信号C2の入力端子TC2に接続され、出力は排
他的オア回路41の他方の入力に接続されている。2入
力アンド回路32他方の入力はコントロール信号C2の
入力端子TC2に接続され、出力は排他的オア回路42の
他方の入力に接続されている。2入力アンド回路33他
方の入力はコントロール信号C2の入力端子TC2に接続
され、出力は排他的オア回路43の他方の入力に接続さ
れている。
【0007】排他的オア回路44の出力はマルチプレク
サ51のB入力に接続されている。マルチプレクサ51
のA入力はスキャンイン信号Si の入力端子TSiに接続
され、S入力はコントロール信号C3の入力端子TC3に
接続されている。なお、マルチプレクサ51におてい
は、コントロール信号C3の入力に応じてA入力へのス
キャンイン信号Si またはB入力への排他的オア回路4
4によるフィードバック信号のいずれかの信号を選択し
X出力から出力する。
サ51のB入力に接続されている。マルチプレクサ51
のA入力はスキャンイン信号Si の入力端子TSiに接続
され、S入力はコントロール信号C3の入力端子TC3に
接続されている。なお、マルチプレクサ51におてい
は、コントロール信号C3の入力に応じてA入力へのス
キャンイン信号Si またはB入力への排他的オア回路4
4によるフィードバック信号のいずれかの信号を選択し
X出力から出力する。
【0008】このような構成を有する図10のビルトイ
ンテスト回路は、パラレルレジスタモード、シフトレジ
スタモード、パターン発生モードおよびパターン圧縮モ
ードの4つの動作モードを備えている。以下に、これら
モードにおける動作を、図11を参照しながら説明す
る。
ンテスト回路は、パラレルレジスタモード、シフトレジ
スタモード、パターン発生モードおよびパターン圧縮モ
ードの4つの動作モードを備えている。以下に、これら
モードにおける動作を、図11を参照しながら説明す
る。
【0009】パラレルレジスタモードにおいては、コン
トロール信号C1がハイレベル(H)に設定されて入力
端子TC1に入力され、コントロール信号C2がローレベ
ル(L)に設定されて入力端子TC2に入力される。これ
により、アンド回路21,22,23は活性状態にな
り、アンド回路31,32,33は非活性状態になるこ
とから、パラレルレジスタモード時における図10の回
路は、図11(a)に示す構成と等価となる。したがっ
て、パラレルレジスタモードにおいては、排他的オア回
路41〜43の出力側には、外部入力信号DI1〜DI3が
そのまま出力され、フリップフロップ11〜13を介し
て出力端子TO1〜TO3から信号DO1〜DO3がそれぞれ出
力される。
トロール信号C1がハイレベル(H)に設定されて入力
端子TC1に入力され、コントロール信号C2がローレベ
ル(L)に設定されて入力端子TC2に入力される。これ
により、アンド回路21,22,23は活性状態にな
り、アンド回路31,32,33は非活性状態になるこ
とから、パラレルレジスタモード時における図10の回
路は、図11(a)に示す構成と等価となる。したがっ
て、パラレルレジスタモードにおいては、排他的オア回
路41〜43の出力側には、外部入力信号DI1〜DI3が
そのまま出力され、フリップフロップ11〜13を介し
て出力端子TO1〜TO3から信号DO1〜DO3がそれぞれ出
力される。
【0010】シフトレジスタモードでは、コントロール
信号C1がローレベルに設定され、コントロール信号C
2がハイレベルに設定され、コントロール信号C3がマ
ルチプレクサ51のA入力を選択して出力するように設
定されて、各入力端子TC1,TC2,TC3にそれぞれ入力
される。これにより、アンド回路21,22,23は非
活性状態となり、アンド回路31,32,33は活性状
態になることから、シフトレジスタモード時における図
10の回路は、図11(b)に示す構成と等価となる。
したがって、シフトレジスタモードにおいては、排他的
オア回路41の出力側には、スキャンイン信号Si がそ
のまま出力され、フリップフロップ11、アンド回路3
2、排他的オア回路42、フリップフロップ12、アン
ド回路33、排他的オア回路43、およびフリップフロ
ップ13を介して出力端子TSOからスキャンアウト信号
SO が出力される。
信号C1がローレベルに設定され、コントロール信号C
2がハイレベルに設定され、コントロール信号C3がマ
ルチプレクサ51のA入力を選択して出力するように設
定されて、各入力端子TC1,TC2,TC3にそれぞれ入力
される。これにより、アンド回路21,22,23は非
活性状態となり、アンド回路31,32,33は活性状
態になることから、シフトレジスタモード時における図
10の回路は、図11(b)に示す構成と等価となる。
したがって、シフトレジスタモードにおいては、排他的
オア回路41の出力側には、スキャンイン信号Si がそ
のまま出力され、フリップフロップ11、アンド回路3
2、排他的オア回路42、フリップフロップ12、アン
ド回路33、排他的オア回路43、およびフリップフロ
ップ13を介して出力端子TSOからスキャンアウト信号
SO が出力される。
【0011】パターン発生モードでは、コントロール信
号C1がローレベルに設定され、コントロール信号C2
がハイレベルに設定され、コントロール信号C3がマル
チプレクサ51のB入力を選択して出力するように設定
されて、各入力端子TC1,T C2,TC3にそれぞれ入力さ
れる。これにより、アンド回路21,22,23は非活
性状態となり、アンド回路31,32,33は活性状態
になることから、パターン発生モード時における図10
の回路は、図11(c)に示す構成と等価となる。した
がって、パターン発生モードにおいては、フリップフロ
ップ11の出力とフリップフロップ13の出力との排他
的論理和をとる排他的オア回路44の出力がマルチプレ
クサ51を介してアンド回路31にフィードバックされ
て、再び排他的オア回路41を介してフリップフロップ
11、さらにはフリップフロップ12,13に入力さ
れ、出力端子TO1,TO2,TO3からランダムパターンD
O1,D O2,DO3が出力される。
号C1がローレベルに設定され、コントロール信号C2
がハイレベルに設定され、コントロール信号C3がマル
チプレクサ51のB入力を選択して出力するように設定
されて、各入力端子TC1,T C2,TC3にそれぞれ入力さ
れる。これにより、アンド回路21,22,23は非活
性状態となり、アンド回路31,32,33は活性状態
になることから、パターン発生モード時における図10
の回路は、図11(c)に示す構成と等価となる。した
がって、パターン発生モードにおいては、フリップフロ
ップ11の出力とフリップフロップ13の出力との排他
的論理和をとる排他的オア回路44の出力がマルチプレ
クサ51を介してアンド回路31にフィードバックされ
て、再び排他的オア回路41を介してフリップフロップ
11、さらにはフリップフロップ12,13に入力さ
れ、出力端子TO1,TO2,TO3からランダムパターンD
O1,D O2,DO3が出力される。
【0012】パターン圧縮モードでは、コントロール信
号C1およびC2がハイレベルに設定され、コントロー
ル信号C3がマルチプレクサ51のB入力を選択して出
力するように設定されて、各入力端子TC1,TC2,TC3
にそれぞれ入力される。これにより、アンド回路21〜
23、31〜33は活性状態となり、パターン圧縮モー
ドにおける図10の回路は、図11(d)に示す構成と
等価となる。したがって、パターン圧縮モードにおいて
は、排他的オア回路41で入力信号DI1と排他的オア回
路44によるフィードバック信号との排他的論理和がと
られ、排他的オア回路42で入力信号DI2とフリップフ
ロップ11の出力信号との排他的論理和がとられ、排他
的オア回路43で入力信号DI3とフリップフロップ12
の出力信号との排他的論理和がとられ、フリップフロッ
プ13の出力およびフリップフロップ11の出力が排他
的オア回路44にフィードバックされる。
号C1およびC2がハイレベルに設定され、コントロー
ル信号C3がマルチプレクサ51のB入力を選択して出
力するように設定されて、各入力端子TC1,TC2,TC3
にそれぞれ入力される。これにより、アンド回路21〜
23、31〜33は活性状態となり、パターン圧縮モー
ドにおける図10の回路は、図11(d)に示す構成と
等価となる。したがって、パターン圧縮モードにおいて
は、排他的オア回路41で入力信号DI1と排他的オア回
路44によるフィードバック信号との排他的論理和がと
られ、排他的オア回路42で入力信号DI2とフリップフ
ロップ11の出力信号との排他的論理和がとられ、排他
的オア回路43で入力信号DI3とフリップフロップ12
の出力信号との排他的論理和がとられ、フリップフロッ
プ13の出力およびフリップフロップ11の出力が排他
的オア回路44にフィードバックされる。
【0013】そして、非テスト時には、個々のフリップ
フロップ11〜13は通常の論理回路の一部として動作
させている。
フロップ11〜13は通常の論理回路の一部として動作
させている。
【0014】
【発明が解決しようとする課題】ところで、非テスト時
においては、通常の信号DI1〜DI3をフリップフロップ
11〜13を通さずにバイパスして、そのまま出力端子
TO1,TO2,TO3から信号DO1,DO2,DO3として出力
する場合が生じる。
においては、通常の信号DI1〜DI3をフリップフロップ
11〜13を通さずにバイパスして、そのまま出力端子
TO1,TO2,TO3から信号DO1,DO2,DO3として出力
する場合が生じる。
【0015】しかし、上述したビルトインテスト回路で
は、各フリップフロップ11、12および13のQ出力
が出力端子TO1,TO2,TO3にそれぞれ接続され、他に
バイパスする回路を備えていないことから、パラレルレ
ジスタモードを実現できるものの、いわゆる通過モード
機能を実現できず、満足のいく動作を実現できないとい
う問題がある。
は、各フリップフロップ11、12および13のQ出力
が出力端子TO1,TO2,TO3にそれぞれ接続され、他に
バイパスする回路を備えていないことから、パラレルレ
ジスタモードを実現できるものの、いわゆる通過モード
機能を実現できず、満足のいく動作を実現できないとい
う問題がある。
【0016】この問題を解決するために、フリップフロ
ップ11,12,13の出力と入力端子TI1,TI2,T
I3とをセレクタ回路を介して選択的に出力端子TO1,T
O2,TO3に接続することにより通過モードを実現した回
路が提案されている(特開平3−91942号公報 参
照)。
ップ11,12,13の出力と入力端子TI1,TI2,T
I3とをセレクタ回路を介して選択的に出力端子TO1,T
O2,TO3に接続することにより通過モードを実現した回
路が提案されている(特開平3−91942号公報 参
照)。
【0017】図12は、セレクタ回路を用いて通過モー
ドを実現した従来のビルトインテスト回路を示す回路図
である。図12において、61,62、63がセレクタ
回路を示し、各セレクタ回路61〜63は入力端子TC4
に入力されるコントロール信号C4に応じてフリップフ
ロップ11〜13の出力と入力端子TI1,TI2,TI3と
を選択的に出力端子TO1,TO2,TO3にそれぞれ接続す
る。
ドを実現した従来のビルトインテスト回路を示す回路図
である。図12において、61,62、63がセレクタ
回路を示し、各セレクタ回路61〜63は入力端子TC4
に入力されるコントロール信号C4に応じてフリップフ
ロップ11〜13の出力と入力端子TI1,TI2,TI3と
を選択的に出力端子TO1,TO2,TO3にそれぞれ接続す
る。
【0018】本ビルトインテスト回路は、図13および
図14に示すように、図10の回路が備えるパラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードに加えて、図13(a)に示
す通過モードと、図14(c)に示すパターン発生およ
びパターン圧縮モードとが追加されている。パラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードについては、コントロール信
号C4の設定条件が加わる他は上述した動作と同様であ
ることから、以下に通過モードと、パターン発生および
パターン圧縮モードについて説明する。
図14に示すように、図10の回路が備えるパラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードに加えて、図13(a)に示
す通過モードと、図14(c)に示すパターン発生およ
びパターン圧縮モードとが追加されている。パラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードについては、コントロール信
号C4の設定条件が加わる他は上述した動作と同様であ
ることから、以下に通過モードと、パターン発生および
パターン圧縮モードについて説明する。
【0019】通過モードでは、コントロール信号C4が
A出力を選択して出力するように設定されて、入力端子
TC4を介し各セレクタ回路61,62,63に入力され
る。これにより、通過モード時における図12の回路
は、図13(a)に示す構成と等価となる。したがっ
て、通過モードにおいては、入力端子TI1,TI2,TI3
に入力された外部入力信号DI1,DI2,DI3はフリップ
フロップ11,12,13を通過することなく出力端子
TO1,TO2,TO3に伝搬される。
A出力を選択して出力するように設定されて、入力端子
TC4を介し各セレクタ回路61,62,63に入力され
る。これにより、通過モード時における図12の回路
は、図13(a)に示す構成と等価となる。したがっ
て、通過モードにおいては、入力端子TI1,TI2,TI3
に入力された外部入力信号DI1,DI2,DI3はフリップ
フロップ11,12,13を通過することなく出力端子
TO1,TO2,TO3に伝搬される。
【0020】パターン発生およびパターン圧縮モードで
は、コントロール信号C1およびC2がハイレベルに設
定され、コントロール信号C3がマルチプレクサ51の
B入力を選択して出力するように設定され、コントロー
ル信号C4がセレクタ回路61,62,63のB入力を
選択して出力するように設定されて、各入力端子TC1,
TC2,TC3,TC4 にそれぞれ入力される。これによ
り、アンド回路21〜23、31〜33は活性状態とな
り、パターン発生およびパターン圧縮モードにおける図
12の回路は、図14(c)に示す構成と等価となる。
したがって、パターン発生およびパターン圧縮モードに
おいては、排他的オア回路41で入力信号DI1と排他的
オア回路44によるフィードバック信号との排他的論理
和がとられ、排他的オア回路42で入力信号DI2とフリ
ップフロップ11の出力信号との排他的論理和がとら
れ、排他的オア回路43で入力信号DI3とフリップフロ
ップ12の出力信号との排他的論理和がとられ、フリッ
プフロップ13の出力およびフリップフロップ11の出
力が排他的オア回路44を介してフィードバックされ、
また、フリップフロップ11,12,13の出力が出力
端子TO1,TO2,TO3からランダムパターンDO1,
DO2,DO3として出力される。
は、コントロール信号C1およびC2がハイレベルに設
定され、コントロール信号C3がマルチプレクサ51の
B入力を選択して出力するように設定され、コントロー
ル信号C4がセレクタ回路61,62,63のB入力を
選択して出力するように設定されて、各入力端子TC1,
TC2,TC3,TC4 にそれぞれ入力される。これによ
り、アンド回路21〜23、31〜33は活性状態とな
り、パターン発生およびパターン圧縮モードにおける図
12の回路は、図14(c)に示す構成と等価となる。
したがって、パターン発生およびパターン圧縮モードに
おいては、排他的オア回路41で入力信号DI1と排他的
オア回路44によるフィードバック信号との排他的論理
和がとられ、排他的オア回路42で入力信号DI2とフリ
ップフロップ11の出力信号との排他的論理和がとら
れ、排他的オア回路43で入力信号DI3とフリップフロ
ップ12の出力信号との排他的論理和がとられ、フリッ
プフロップ13の出力およびフリップフロップ11の出
力が排他的オア回路44を介してフィードバックされ、
また、フリップフロップ11,12,13の出力が出力
端子TO1,TO2,TO3からランダムパターンDO1,
DO2,DO3として出力される。
【0021】しかしながら、図12の回路は通過モード
を実現するためにマルチプレクサ回路61,62、63
を付加した回路構成となっているため、通常のビルトイ
ンテスト回路に比べて回路規模が大きくなり、LSIの
チップ面積が増大するという問題があった。
を実現するためにマルチプレクサ回路61,62、63
を付加した回路構成となっているため、通常のビルトイ
ンテスト回路に比べて回路規模が大きくなり、LSIの
チップ面積が増大するという問題があった。
【0022】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路規模の増大を招くことなく
通過モード機能を実現できるビルトインテスト回路を提
供することにある。
のであり、その目的は、回路規模の増大を招くことなく
通過モード機能を実現できるビルトインテスト回路を提
供することにある。
【0023】
【課題を解決するための手段】上記目的を達成するた
め、本発明の少なくとも一の順序論理回路を有する半導
体集積回路内にあらかじめ形成されたビルトインテスト
回路は、テスト時には入力信号およびテスト信号に対す
る所定の論理処理を行って上記順序論理回路に入力さ
せ、非テスト時には入力信号を選択してそのまま出力さ
せる論理回路を有する。
め、本発明の少なくとも一の順序論理回路を有する半導
体集積回路内にあらかじめ形成されたビルトインテスト
回路は、テスト時には入力信号およびテスト信号に対す
る所定の論理処理を行って上記順序論理回路に入力さ
せ、非テスト時には入力信号を選択してそのまま出力さ
せる論理回路を有する。
【0024】また、本発明のビルトインテスト回路で
は、上記論理回路の出力が順序論理回路の入力および信
号出力端子に接続され、非テスト時に当該順序論理回路
は非動作状態に保持されて、入力信号は上記信号出力端
子から出力される。
は、上記論理回路の出力が順序論理回路の入力および信
号出力端子に接続され、非テスト時に当該順序論理回路
は非動作状態に保持されて、入力信号は上記信号出力端
子から出力される。
【0025】また、本発明のビルトインテスト回路で
は、上記論理回路および順序論理回路からなる複数の論
理セルが縦続接続されている。さらに、本発明のビルト
インテスト回路は、少なくとも一の論理セルの出力信号
および入力テスト信号に対する所定の論理処理を行って
初段の論理セルに帰還させる帰還セルを有する。
は、上記論理回路および順序論理回路からなる複数の論
理セルが縦続接続されている。さらに、本発明のビルト
インテスト回路は、少なくとも一の論理セルの出力信号
および入力テスト信号に対する所定の論理処理を行って
初段の論理セルに帰還させる帰還セルを有する。
【0026】
【作用】本発明によれば、テスト時には、論理回路にお
いて入力信号およびテスト信号に対する所定の論理処理
が行われ、その結果が順序論理回路に入力される。この
とき、順序論理回路は動作状態に保持される。また、非
テスト時には、論理回路において入力信号が選択され
て、出力端子からそのまま出力される。このとき、順序
論理回路はたとえば非動作状態に保持される。
いて入力信号およびテスト信号に対する所定の論理処理
が行われ、その結果が順序論理回路に入力される。この
とき、順序論理回路は動作状態に保持される。また、非
テスト時には、論理回路において入力信号が選択され
て、出力端子からそのまま出力される。このとき、順序
論理回路はたとえば非動作状態に保持される。
【0027】
【実施例】図1は、本発明に係るビルトインテスト回路
の第1の実施例を示す回路図であって、従来例を示す図
10と同一構成部分は同一符号をもって表している。す
なわち、11〜13はD型フリップフロップ、21〜2
3,31〜33は2入力アンド回路、41〜44は排他
的オア回路、51はマルチプレクサをそれぞれ示してい
る。
の第1の実施例を示す回路図であって、従来例を示す図
10と同一構成部分は同一符号をもって表している。す
なわち、11〜13はD型フリップフロップ、21〜2
3,31〜33は2入力アンド回路、41〜44は排他
的オア回路、51はマルチプレクサをそれぞれ示してい
る。
【0028】本ビルトインテスト回路が図10に示す従
来回路と異なる点は、排他的オア回路41の出力とD型
フリップフロップ11のD入力との接続中点が出力端子
TO1に接続され、排他的オア回路42の出力とD型フリ
ップフロップ12のD入力との接続中点が出力端子TO2
に接続され、排他的オア回路43の出力とD型フリップ
フロップ13のD入力との接続中点が出力端子TO3に接
続されていることにある。このような構成を有するビル
トインテスト回路は、通過モード、シフトレジスタモー
ド、パターン発生モード、パターン発生およびパターン
圧縮モードの4つの動作モードを備えている。
来回路と異なる点は、排他的オア回路41の出力とD型
フリップフロップ11のD入力との接続中点が出力端子
TO1に接続され、排他的オア回路42の出力とD型フリ
ップフロップ12のD入力との接続中点が出力端子TO2
に接続され、排他的オア回路43の出力とD型フリップ
フロップ13のD入力との接続中点が出力端子TO3に接
続されていることにある。このような構成を有するビル
トインテスト回路は、通過モード、シフトレジスタモー
ド、パターン発生モード、パターン発生およびパターン
圧縮モードの4つの動作モードを備えている。
【0029】次に、これらモードにおける動作を、図2
および図3を参照しながら説明する。非テスト時の通過
モードにおいては、コントロール信号C1がハイレベル
に設定されて入力端子TC1に入力され、コントロール信
号C2がローレベルに設定されて入力端子TC2に入力さ
れる。これにより、アンド回路21,22,23は活性
状態になり、アンド回路31,32,33は非活性状態
になることから、通過モード時における図1の回路は、
図2(a)に示す構成と等価となる。したがって、通過
モードにおいては、排他的オア回路41〜43の出力側
には、外部入力信号DI1〜DI3がそのまま出力され、フ
リップフロップ11〜13を介することなく、出力端子
TO1〜TO3から信号DO1〜DO3としてそれぞれ出力され
る。
および図3を参照しながら説明する。非テスト時の通過
モードにおいては、コントロール信号C1がハイレベル
に設定されて入力端子TC1に入力され、コントロール信
号C2がローレベルに設定されて入力端子TC2に入力さ
れる。これにより、アンド回路21,22,23は活性
状態になり、アンド回路31,32,33は非活性状態
になることから、通過モード時における図1の回路は、
図2(a)に示す構成と等価となる。したがって、通過
モードにおいては、排他的オア回路41〜43の出力側
には、外部入力信号DI1〜DI3がそのまま出力され、フ
リップフロップ11〜13を介することなく、出力端子
TO1〜TO3から信号DO1〜DO3としてそれぞれ出力され
る。
【0030】シフトレジスタモードでは、コントロール
信号C1がローレベルに設定され、コントロール信号C
2がハイレベルに設定され、コントロール信号C3がマ
ルチプレクサ51のA入力を選択して出力するレベルで
あるローレベルに設定されて、各入力端子TC1,TC2,
TC3にそれぞれ入力される。これにより、アンド回路2
1,22,23は非活性状態となり、アンド回路31,
32,33は活性状態になることから、シフトレジスタ
モード時における図1の回路は、図2(b)に示す構成
と等価となる。したがって、シフトレジスタモードにお
いては、排他的オア回路41の出力側には、スキャンイ
ン信号Si がそのまま出力され、クロック信号CKに同
期してフリップフロップ11、アンド回路32、排他的
オア回路42、フリップフロップ12、アンド回路3
3、排他的オア回路43、およびフリップフロップ13
を順次伝搬されて出力端子TSOからスキャンアウト信号
SO が出力される。また、フリップフロップ11のD入
力への信号である排他的オア回路41の出力信号は出力
端子TO1を介し信号DO1として出力され、フリップフロ
ップ12のD入力への信号である排他的オア回路42の
出力信号は出力端子TO2を介し信号DO2として出力さ
れ、フリップフロップ13のD入力への信号である排他
的オア回路43の出力信号は出力端子TO3を介し信号D
O3として出力される。
信号C1がローレベルに設定され、コントロール信号C
2がハイレベルに設定され、コントロール信号C3がマ
ルチプレクサ51のA入力を選択して出力するレベルで
あるローレベルに設定されて、各入力端子TC1,TC2,
TC3にそれぞれ入力される。これにより、アンド回路2
1,22,23は非活性状態となり、アンド回路31,
32,33は活性状態になることから、シフトレジスタ
モード時における図1の回路は、図2(b)に示す構成
と等価となる。したがって、シフトレジスタモードにお
いては、排他的オア回路41の出力側には、スキャンイ
ン信号Si がそのまま出力され、クロック信号CKに同
期してフリップフロップ11、アンド回路32、排他的
オア回路42、フリップフロップ12、アンド回路3
3、排他的オア回路43、およびフリップフロップ13
を順次伝搬されて出力端子TSOからスキャンアウト信号
SO が出力される。また、フリップフロップ11のD入
力への信号である排他的オア回路41の出力信号は出力
端子TO1を介し信号DO1として出力され、フリップフロ
ップ12のD入力への信号である排他的オア回路42の
出力信号は出力端子TO2を介し信号DO2として出力さ
れ、フリップフロップ13のD入力への信号である排他
的オア回路43の出力信号は出力端子TO3を介し信号D
O3として出力される。
【0031】パターン発生モードでは、コントロール信
号C1がローレベルに設定され、コントロール信号C2
がハイレベルに設定され、コントロール信号C3がマル
チプレクサ51のB入力を選択して出力するレベルであ
るハイレベルに設定されて、各入力端子TC1,TC2,T
C3にそれぞれ入力される。これにより、アンド回路2
1,22,23は非活性状態となり、アンド回路31,
32,33は活性状態になることから、パターン発生モ
ード時における図1の回路は、図2(c)に示す構成と
等価となる。したがって、パターン発生モードにおいて
は、フリップフロップ11の出力とフリップフロップ1
3の出力との排他的論理和をとる排他的オア回路44の
出力がマルチプレクサ51を介してアンド回路31にフ
ィードバックされて、再び排他的オア回路41に帰還
し、フリップフロップ11、さらにはフリップフロップ
12,13に入力される信号が、出力端子TO1,TO2,
TO3からランダムパターンDO1,DO2,DO3として出力
される。
号C1がローレベルに設定され、コントロール信号C2
がハイレベルに設定され、コントロール信号C3がマル
チプレクサ51のB入力を選択して出力するレベルであ
るハイレベルに設定されて、各入力端子TC1,TC2,T
C3にそれぞれ入力される。これにより、アンド回路2
1,22,23は非活性状態となり、アンド回路31,
32,33は活性状態になることから、パターン発生モ
ード時における図1の回路は、図2(c)に示す構成と
等価となる。したがって、パターン発生モードにおいて
は、フリップフロップ11の出力とフリップフロップ1
3の出力との排他的論理和をとる排他的オア回路44の
出力がマルチプレクサ51を介してアンド回路31にフ
ィードバックされて、再び排他的オア回路41に帰還
し、フリップフロップ11、さらにはフリップフロップ
12,13に入力される信号が、出力端子TO1,TO2,
TO3からランダムパターンDO1,DO2,DO3として出力
される。
【0032】パターン発生およびパターン圧縮モードで
は、コントロール信号C1およびC2がハイレベルに設
定され、コントロール信号C3がマルチプレクサ51の
B入力を選択して出力するレベルであるハイレベルに設
定されて、各入力端子TC1,TC2,TC3にそれぞれ入力
される。これにより、アンド回路21〜23、31〜3
3は活性状態となり、パターン発生およびパターン圧縮
モードにおける図1の回路は、図2(d)に示す構成と
等価となる。したがって、パターン発生およびパターン
圧縮モードにおいては、排他的オア回路41で入力信号
DI1と排他的オア回路44によるフィードバック信号と
の排他的論理和がとられて出力端子TO1から信号DO1と
して出力され、排他的オア回路42で入力信号DI2とフ
リップフロップ11の出力信号との排他的論理和がとら
れて出力端子TO2から信号DO2として出力され、排他的
オア回路43で入力信号DI3とフリップフロップ12の
出力信号との論理和がとられて出力端子TO3から信号D
O3として出力される。そして、フリップフロップ13の
出力およびフリップフロップ11の出力が排他的オア回
路44にフィードバックされる。このように、パターン
発生およびパターン圧縮モードにおいては、排他的オア
回路41〜43には排他的オア回路44によるフィード
バック信号、フリップフロップ11,13の出力、およ
び入力信号DI1〜DI3が加わるため、シグネチャーアナ
ライザとして入力パターンの圧縮が行われる。
は、コントロール信号C1およびC2がハイレベルに設
定され、コントロール信号C3がマルチプレクサ51の
B入力を選択して出力するレベルであるハイレベルに設
定されて、各入力端子TC1,TC2,TC3にそれぞれ入力
される。これにより、アンド回路21〜23、31〜3
3は活性状態となり、パターン発生およびパターン圧縮
モードにおける図1の回路は、図2(d)に示す構成と
等価となる。したがって、パターン発生およびパターン
圧縮モードにおいては、排他的オア回路41で入力信号
DI1と排他的オア回路44によるフィードバック信号と
の排他的論理和がとられて出力端子TO1から信号DO1と
して出力され、排他的オア回路42で入力信号DI2とフ
リップフロップ11の出力信号との排他的論理和がとら
れて出力端子TO2から信号DO2として出力され、排他的
オア回路43で入力信号DI3とフリップフロップ12の
出力信号との論理和がとられて出力端子TO3から信号D
O3として出力される。そして、フリップフロップ13の
出力およびフリップフロップ11の出力が排他的オア回
路44にフィードバックされる。このように、パターン
発生およびパターン圧縮モードにおいては、排他的オア
回路41〜43には排他的オア回路44によるフィード
バック信号、フリップフロップ11,13の出力、およ
び入力信号DI1〜DI3が加わるため、シグネチャーアナ
ライザとして入力パターンの圧縮が行われる。
【0033】以上説明したように、本実施例によれば、
出力端子TO1〜TO3を、フリップフロップ11〜13の
Q出力側ではなく、D入力側に接続された排他的オア回
路41〜43の出力側に接続し、非テスト時の通過モー
ドにおいてはフリップフロップ11〜13を非動作状態
に保持させて入力信号DI を出力端子TO からそのまま
信号DO として出力するようにしたので、回路規模の増
大を招くことなく通過モード機能付ビルトインテスト回
路を実現できる。その結果、LSIのチップ面積が削減
されることから、ひいては開発、製造コストを削減でき
る利点がある。
出力端子TO1〜TO3を、フリップフロップ11〜13の
Q出力側ではなく、D入力側に接続された排他的オア回
路41〜43の出力側に接続し、非テスト時の通過モー
ドにおいてはフリップフロップ11〜13を非動作状態
に保持させて入力信号DI を出力端子TO からそのまま
信号DO として出力するようにしたので、回路規模の増
大を招くことなく通過モード機能付ビルトインテスト回
路を実現できる。その結果、LSIのチップ面積が削減
されることから、ひいては開発、製造コストを削減でき
る利点がある。
【0034】なお、本実施例においては、3ビット構成
の回路例について説明したが、他のビット数に対しても
本発明が適用できることはいうまでもない。また、フリ
ップフロップ11〜13としても種々の態様のものが適
用可能である。
の回路例について説明したが、他のビット数に対しても
本発明が適用できることはいうまでもない。また、フリ
ップフロップ11〜13としても種々の態様のものが適
用可能である。
【0035】
【実施例2】図4は、本発明に係るビルトインテスト回
路の第2の実施例を示す回路図である。本実施例が上述
した実施例1と異なる点は、通過モード機能を保持しつ
つ図1の回路構成から2入力アンド31〜33並びにコ
ントロール信号C2の入力端子TC2を削除した構成にし
たことにある。
路の第2の実施例を示す回路図である。本実施例が上述
した実施例1と異なる点は、通過モード機能を保持しつ
つ図1の回路構成から2入力アンド31〜33並びにコ
ントロール信号C2の入力端子TC2を削除した構成にし
たことにある。
【0036】この構成においては、排他的オア回路41
の他方の入力はマルチプレクサ51のX出力に接続さ
れ、排他的オア回路42の他方の入力はフリップフロッ
プ11のQ出力に接続され、排他的オア回路43の他方
の入力はフリップフロップ12のQ出力に接続されてい
る。
の他方の入力はマルチプレクサ51のX出力に接続さ
れ、排他的オア回路42の他方の入力はフリップフロッ
プ11のQ出力に接続され、排他的オア回路43の他方
の入力はフリップフロップ12のQ出力に接続されてい
る。
【0037】このような構成を有するビルトインテスト
回路も、図5に示すように、通過モード、シフトレジス
タモード、パターン発生モード、パターン発生およびパ
ターン圧縮モードの4つの動作モードを備えている。こ
れら各モードにおける動作は、上述した実施例1と同様
に行われる。ただし、通過モードにおいて、入力信号D
I1〜DI3を排他的オア回路41〜43を介して出力端子
TO1〜TO3にそのまま出力させるために、マルチプレク
サ51のX出力、フリップフロップ11〜13のQ出力
がローレベルに保持される。この場合、マルチプレクサ
51のX出力、フリップフロップ11〜13のQ出力を
ローレベルに保持させるには、フリップフロップ11〜
13としてクリア機能付のフリップフロップを適用し
て、通過モード時にはクリア信号を入力させる、あるい
はあかじめローレベルをシフトさせておく等の態様が可
能である。いずれの場合も、コントロール信号C3によ
りマルチプレクサ51の出力としてA入力側が選択され
ている場合には、スキャンイン信号Si はローレベルで
ある必要がある。
回路も、図5に示すように、通過モード、シフトレジス
タモード、パターン発生モード、パターン発生およびパ
ターン圧縮モードの4つの動作モードを備えている。こ
れら各モードにおける動作は、上述した実施例1と同様
に行われる。ただし、通過モードにおいて、入力信号D
I1〜DI3を排他的オア回路41〜43を介して出力端子
TO1〜TO3にそのまま出力させるために、マルチプレク
サ51のX出力、フリップフロップ11〜13のQ出力
がローレベルに保持される。この場合、マルチプレクサ
51のX出力、フリップフロップ11〜13のQ出力を
ローレベルに保持させるには、フリップフロップ11〜
13としてクリア機能付のフリップフロップを適用し
て、通過モード時にはクリア信号を入力させる、あるい
はあかじめローレベルをシフトさせておく等の態様が可
能である。いずれの場合も、コントロール信号C3によ
りマルチプレクサ51の出力としてA入力側が選択され
ている場合には、スキャンイン信号Si はローレベルで
ある必要がある。
【0038】本第2の実施例によれば、上述した第1の
実施例の効果に加えて、さらに回路規模の縮小を図れる
利点がある。
実施例の効果に加えて、さらに回路規模の縮小を図れる
利点がある。
【0039】
【実施例3】図6は、本発明に係るビルトインテスト回
路の第3の実施例を示す回路図である。本実施例が上述
した実施例2と異なる点は、アンド回路21,31およ
び排他的オア回路41、アンド回路22,32および排
他的オア回路42、アンド回路23,33および排他的
オア回路43をそれぞれ一つのセルM1〜M3として構
成し、また、排他的オア回路44およびマルチプレクサ
51によりフィードバックセルFBMを構成したことに
ある。
路の第3の実施例を示す回路図である。本実施例が上述
した実施例2と異なる点は、アンド回路21,31およ
び排他的オア回路41、アンド回路22,32および排
他的オア回路42、アンド回路23,33および排他的
オア回路43をそれぞれ一つのセルM1〜M3として構
成し、また、排他的オア回路44およびマルチプレクサ
51によりフィードバックセルFBMを構成したことに
ある。
【0040】図7はセルM1の等価回路を示し、図8は
フィードバックセルFBMの等価回路を示している。な
お、セルM2,M3の構成も図7に示すM1の構成と同
様である。図7および図8に示すように、セルM1〜M
3、フィードバックセルFBMの構成は、図5の構成と
同様となっている。
フィードバックセルFBMの等価回路を示している。な
お、セルM2,M3の構成も図7に示すM1の構成と同
様である。図7および図8に示すように、セルM1〜M
3、フィードバックセルFBMの構成は、図5の構成と
同様となっている。
【0041】また、図9は図7に示すセルMの具体的な
回路例を示している。フリップフロップ11(12,1
3)は、図9に示すように、第1のダイナミック型スル
ーラッチ回路DL1、スタティック型スルーラッチ回路
SL1、第2のダイナミック型スルーラッチ回路DL2
により構成され、第1のダイナミック型スルーラッチ回
路DL1と第2のダイナミック型スルーラッチ回路DL
2との間に、スタティック型スルーラッチ回路SL1を
挟んだ形で各回路が縦続接続され、クロック信号CKの
立ち上がりのタイミングでデータのサンプリングを行
い、立ち下がりのタイミングでデータを出力するように
構成されている。なお、本構成では、フリップフロップ
11として、クリア機能の代わりにプリセット機能を有
するものを適用した例を示している。
回路例を示している。フリップフロップ11(12,1
3)は、図9に示すように、第1のダイナミック型スル
ーラッチ回路DL1、スタティック型スルーラッチ回路
SL1、第2のダイナミック型スルーラッチ回路DL2
により構成され、第1のダイナミック型スルーラッチ回
路DL1と第2のダイナミック型スルーラッチ回路DL
2との間に、スタティック型スルーラッチ回路SL1を
挟んだ形で各回路が縦続接続され、クロック信号CKの
立ち上がりのタイミングでデータのサンプリングを行
い、立ち下がりのタイミングでデータを出力するように
構成されている。なお、本構成では、フリップフロップ
11として、クリア機能の代わりにプリセット機能を有
するものを適用した例を示している。
【0042】第1のダイナミック型スルーラッチ回路D
L1は、トランスファーゲートTF DL11およびインバー
タINVDL11により構成されている。トランスファーゲ
ートTFDL11は、pチャネルMOSトランジスタPT
DL11およびnチャネルMOSトランジスタNTDL11のソ
ースおよびドレイン同士が接続されて2つの入出力端が
構成され、一方の入出力端がデータ出力端子TO1に接続
され、他方の入出力端がインバータINVDL11の入力に
接続されている。そして、pチャネルMOSトランジス
タPTDL11のゲートがクロック信号CKの入力ラインに
接続され、nチャネルMOSトランジスタNTDL11のゲ
ートがクロック信号CKと逆相の反転クロック信号XC
Kの入力ラインに接続されている。
L1は、トランスファーゲートTF DL11およびインバー
タINVDL11により構成されている。トランスファーゲ
ートTFDL11は、pチャネルMOSトランジスタPT
DL11およびnチャネルMOSトランジスタNTDL11のソ
ースおよびドレイン同士が接続されて2つの入出力端が
構成され、一方の入出力端がデータ出力端子TO1に接続
され、他方の入出力端がインバータINVDL11の入力に
接続されている。そして、pチャネルMOSトランジス
タPTDL11のゲートがクロック信号CKの入力ラインに
接続され、nチャネルMOSトランジスタNTDL11のゲ
ートがクロック信号CKと逆相の反転クロック信号XC
Kの入力ラインに接続されている。
【0043】スタティック型スルーラッチ回路SL1
は、トランスファーゲートTFSL11、TFSL12、ナンド
回路NANDSL11およびインバータINVSL11により構
成されている。トランスファーゲートTFSL11は、pチ
ャネルMOSトランジスタPTSL11およびnチャネルM
OSトランジスタNTSL11のソースおよびドレイン同士
が接続されて2つの入出力端が構成され、一方の入出力
端が第1のダイナミック型スルーラッチ回路DL1のイ
ンバータINVDL11の出力に接続されている。また、他
方の入出力端はナンド回路NANDSL11の一方の入力お
よびトランスファーゲートTFSL12の一方の入出力端に
接続されている。ナンド回路NANDSL11の他方の入力
はプリセット信号PRの入力端子TPRに接続され、出力
はインバータINVSL11の入力に接続されている。トラ
ンスファーゲートTFSL12は、pチャネルMOSトラン
ジスタPTSL12およびnチャネルMOSトランジスタN
TSL12のソースおよびドレイン同士が接続されて2つの
入出力端が構成され、他方の入出力端はインバータIN
VSL11の出力に接続されている。そして、nチャネルM
OSトランジスタNTSL11のゲートおよびpチャネルM
OSトランジスタPTSL12のゲートがクロック信号CK
の入力ラインに接続され、pチャネルMOSトランジス
タPTSL11のゲートおよびnチャネルMOSトランジス
タNTSL11のゲートがクロック信号CKと逆相の反転ク
ロック信号XCKの入力ラインに接続されている。
は、トランスファーゲートTFSL11、TFSL12、ナンド
回路NANDSL11およびインバータINVSL11により構
成されている。トランスファーゲートTFSL11は、pチ
ャネルMOSトランジスタPTSL11およびnチャネルM
OSトランジスタNTSL11のソースおよびドレイン同士
が接続されて2つの入出力端が構成され、一方の入出力
端が第1のダイナミック型スルーラッチ回路DL1のイ
ンバータINVDL11の出力に接続されている。また、他
方の入出力端はナンド回路NANDSL11の一方の入力お
よびトランスファーゲートTFSL12の一方の入出力端に
接続されている。ナンド回路NANDSL11の他方の入力
はプリセット信号PRの入力端子TPRに接続され、出力
はインバータINVSL11の入力に接続されている。トラ
ンスファーゲートTFSL12は、pチャネルMOSトラン
ジスタPTSL12およびnチャネルMOSトランジスタN
TSL12のソースおよびドレイン同士が接続されて2つの
入出力端が構成され、他方の入出力端はインバータIN
VSL11の出力に接続されている。そして、nチャネルM
OSトランジスタNTSL11のゲートおよびpチャネルM
OSトランジスタPTSL12のゲートがクロック信号CK
の入力ラインに接続され、pチャネルMOSトランジス
タPTSL11のゲートおよびnチャネルMOSトランジス
タNTSL11のゲートがクロック信号CKと逆相の反転ク
ロック信号XCKの入力ラインに接続されている。
【0044】第2のダイナミック型スルーラッチ回路D
L2は、トランスファーゲートTF DL21およびインバー
タINVDL21により構成されている。そして、インバー
タINVDL21の出力がデータ出力端Qに接続されてい
る。また、pチャネルMOSトランジスタPTDL21のゲ
ートがクロック信号CKの入力ラインに接続され、nチ
ャネルMOSトランジスタNTDL21のゲートがクロック
信号CKと逆相の反転クロック信号XCKの入力ライン
に接続されている。
L2は、トランスファーゲートTF DL21およびインバー
タINVDL21により構成されている。そして、インバー
タINVDL21の出力がデータ出力端Qに接続されてい
る。また、pチャネルMOSトランジスタPTDL21のゲ
ートがクロック信号CKの入力ラインに接続され、nチ
ャネルMOSトランジスタNTDL21のゲートがクロック
信号CKと逆相の反転クロック信号XCKの入力ライン
に接続されている。
【0045】排他的オア回路41は、トランスファーゲ
ートTF41、pチャネルMOSトランジスタPT41、n
チャネルMOSトランジスタNT41およびインバータI
NV 41により構成されている。トランスファーゲートT
F41は、pチャネルMOSトランジスタおよびnチャネ
ルMOSトランジスタのソースおよびドレイン同士を接
続して2つの入出力端が構成され、一方の入出力端がナ
ンド回路21aの出力とpチャネルMOSトランジスタ
PT41およびnチャネルMOSトランジスタNT41のゲ
ートに接続され、他方の入出力端がpチャネルMOSト
ランジスタPT41およびnチャネルMOSトランジスタ
NT41のドレイン同士の接続中点に接続され、このドレ
イン同士の接続中点により出力端N41が構成され、出力
端N41が出力端子TO1およびフリップフロップ11の第
1のダイナミック型スルーラッチ回路DL1の入力端に
接続されている。また、インバータINV41の入力はス
キャンイン信号Si の入力端子TSi、トランスファーゲ
ートTF41のpチャネルMOSトランジスタのゲートお
よび出力段を構成するpチャネルMOSトランジスタP
T41のソースにそれぞれ接続されている。インバータI
NV41の出力はトランスファーゲートTF41のnチャネ
ルMOSトランジスタのゲートおよび出力段を構成する
nチャネルMOSトランジスタNT41のソースにそれぞ
れ接続されている。
ートTF41、pチャネルMOSトランジスタPT41、n
チャネルMOSトランジスタNT41およびインバータI
NV 41により構成されている。トランスファーゲートT
F41は、pチャネルMOSトランジスタおよびnチャネ
ルMOSトランジスタのソースおよびドレイン同士を接
続して2つの入出力端が構成され、一方の入出力端がナ
ンド回路21aの出力とpチャネルMOSトランジスタ
PT41およびnチャネルMOSトランジスタNT41のゲ
ートに接続され、他方の入出力端がpチャネルMOSト
ランジスタPT41およびnチャネルMOSトランジスタ
NT41のドレイン同士の接続中点に接続され、このドレ
イン同士の接続中点により出力端N41が構成され、出力
端N41が出力端子TO1およびフリップフロップ11の第
1のダイナミック型スルーラッチ回路DL1の入力端に
接続されている。また、インバータINV41の入力はス
キャンイン信号Si の入力端子TSi、トランスファーゲ
ートTF41のpチャネルMOSトランジスタのゲートお
よび出力段を構成するpチャネルMOSトランジスタP
T41のソースにそれぞれ接続されている。インバータI
NV41の出力はトランスファーゲートTF41のnチャネ
ルMOSトランジスタのゲートおよび出力段を構成する
nチャネルMOSトランジスタNT41のソースにそれぞ
れ接続されている。
【0046】本回路構成においては、非テスト時にスキ
ャンイン信号Si をハイレベルに設定する方が容易なた
め、図7のアンド回路21の代わりにナンド回路21a
を用いて通過モードを機能を実現しているとともに、ト
ランジスタ数の削減を図っている。
ャンイン信号Si をハイレベルに設定する方が容易なた
め、図7のアンド回路21の代わりにナンド回路21a
を用いて通過モードを機能を実現しているとともに、ト
ランジスタ数の削減を図っている。
【0047】また、シフトレジスタモード、パターン発
生モード、パターン発生およびパターン圧縮モードにお
いては、信号が図9に示す構成のフリップフロップ11
を通過することになるが、このフリップフロップにおい
ては、以下のような信号のラッチおよびシフト動作が行
われる。
生モード、パターン発生およびパターン圧縮モードにお
いては、信号が図9に示す構成のフリップフロップ11
を通過することになるが、このフリップフロップにおい
ては、以下のような信号のラッチおよびシフト動作が行
われる。
【0048】図示しないパルス発生回路から出力された
クロックパルス信号CKは、クロック入力端子TCKに入
力され、クロック入力部CLKINに入力される。クロッ
ク入力部CLKINにおいては、クロックパルス信号CK
の立ち上がりのタイミングで、インバータINVIN11の
出力側の信号XCKはローレベルとなる。したがって、
インバータINVIN11の出力に接続された第1のダイナ
ミック型スルーラッチ回路DL1のトランスファーゲー
トTFDL11のnチャネルMOSトランジスタNTDL11、
スタティック型スルーラッチ回路SL1のトランスファ
ーゲートTFSL12のnチャネルMOSトランジスタNT
SL12、および第2のダイナミック型スルーラッチ回路D
L2のトランスファーゲートTFDL21のnチャネルMO
SトランジスタNTDL21はオフ状態となり、スタティッ
ク型スルーラッチ回路SL1のトランスファーゲートT
FSL11のpチャネルMOSトランジスタPT SL11はオン
状態となる
クロックパルス信号CKは、クロック入力端子TCKに入
力され、クロック入力部CLKINに入力される。クロッ
ク入力部CLKINにおいては、クロックパルス信号CK
の立ち上がりのタイミングで、インバータINVIN11の
出力側の信号XCKはローレベルとなる。したがって、
インバータINVIN11の出力に接続された第1のダイナ
ミック型スルーラッチ回路DL1のトランスファーゲー
トTFDL11のnチャネルMOSトランジスタNTDL11、
スタティック型スルーラッチ回路SL1のトランスファ
ーゲートTFSL12のnチャネルMOSトランジスタNT
SL12、および第2のダイナミック型スルーラッチ回路D
L2のトランスファーゲートTFDL21のnチャネルMO
SトランジスタNTDL21はオフ状態となり、スタティッ
ク型スルーラッチ回路SL1のトランスファーゲートT
FSL11のpチャネルMOSトランジスタPT SL11はオン
状態となる
【0049】また、入力端子TCKに接続された第1のダ
イナミック型スルーラッチ回路DL1のトランスファー
ゲートTFDL11のpチャネルMOSトランジスタPT
DL11、スタティック型スルーラッチ回路SL1のトラン
スファーゲートTFSL12のpチャネルMOSトランジス
タPTSL12、および第2のダイナミック型スルーラッチ
回路DL2のトランスファーゲートTFDL21のpチャネ
ルMOSトランジスタPTDL21はオフ状態となり、スタ
ティック型スルーラッチ回路SL1のトランスファーゲ
ートTFSL11のnチャネルMOSトランジスタNTSL11
はオン状態となる。すなわち、トランスファーゲートT
FDL11、TFSL12およびTFDL21は非導通状態となり、
トランスファーゲートTFSL11が導通状態となる。
イナミック型スルーラッチ回路DL1のトランスファー
ゲートTFDL11のpチャネルMOSトランジスタPT
DL11、スタティック型スルーラッチ回路SL1のトラン
スファーゲートTFSL12のpチャネルMOSトランジス
タPTSL12、および第2のダイナミック型スルーラッチ
回路DL2のトランスファーゲートTFDL21のpチャネ
ルMOSトランジスタPTDL21はオフ状態となり、スタ
ティック型スルーラッチ回路SL1のトランスファーゲ
ートTFSL11のnチャネルMOSトランジスタNTSL11
はオン状態となる。すなわち、トランスファーゲートT
FDL11、TFSL12およびTFDL21は非導通状態となり、
トランスファーゲートTFSL11が導通状態となる。
【0050】その結果、第1のダイナミック型スルーラ
ッチ回路DL1におけるインバータINVDL11の入力側
は、たとえばハイレベル状態に保持され、インバータI
NV DL11の出力側はローレベル状態に保持される。この
とき、スタティック型スルーラッチ回路SL1のトラン
スファーゲートTFSL11が導通状態にあることから、ト
ランスファーゲートTFSL11の他方の入出力端側はロー
レベル、インバータINVSL11の出力側はローレベルに
保持される。そして、第2のダイナミック型スルーラッ
チ回路DL2のトランスファーゲートTFDL21は非導通
状態にあることから、トランスファーゲートTFDL21の
他方の入出力端側は以前の入力に応じた、たとえばハイ
レベルに保持される。したがって、出力端Qのレベルは
ローとなっている。
ッチ回路DL1におけるインバータINVDL11の入力側
は、たとえばハイレベル状態に保持され、インバータI
NV DL11の出力側はローレベル状態に保持される。この
とき、スタティック型スルーラッチ回路SL1のトラン
スファーゲートTFSL11が導通状態にあることから、ト
ランスファーゲートTFSL11の他方の入出力端側はロー
レベル、インバータINVSL11の出力側はローレベルに
保持される。そして、第2のダイナミック型スルーラッ
チ回路DL2のトランスファーゲートTFDL21は非導通
状態にあることから、トランスファーゲートTFDL21の
他方の入出力端側は以前の入力に応じた、たとえばハイ
レベルに保持される。したがって、出力端Qのレベルは
ローとなっている。
【0051】そして、所定時間、たとえば5n秒後にク
ロックパルス信号CKが立ち下がったタイミングで、ク
ロック入力部CLKINのインバータINVIN11の出力側
はハイレベルとなる。その結果、トランスファーゲート
TFDL11、TFSL12およびTFDL21が導通状態に切り替
わり、トランスファーゲートTFSL11が非導通状態に切
り替わる。これに伴い、スタティック型スルーラッチ回
路SL1のインバータINVSL11の出力側のローレベル
がトランスファーゲートTFDL21を通してインバータI
NVDL21の伝送され、インバータINVDL21を介して出
力端Qがハイレベルに切り替わる。
ロックパルス信号CKが立ち下がったタイミングで、ク
ロック入力部CLKINのインバータINVIN11の出力側
はハイレベルとなる。その結果、トランスファーゲート
TFDL11、TFSL12およびTFDL21が導通状態に切り替
わり、トランスファーゲートTFSL11が非導通状態に切
り替わる。これに伴い、スタティック型スルーラッチ回
路SL1のインバータINVSL11の出力側のローレベル
がトランスファーゲートTFDL21を通してインバータI
NVDL21の伝送され、インバータINVDL21を介して出
力端Qがハイレベルに切り替わる。
【0052】このように、フリップフロップ11では、
クロックパルス信号CKの立ち上がりでデータのサンプ
リングが行われ、立ち下がりでデータの出力が行われ
る。その結果、図示しないパルス発生回路で生成される
クロックパルス信号CKのパルス幅分のクロックスキュ
ーがあっても、回路は正常に動作可能である。
クロックパルス信号CKの立ち上がりでデータのサンプ
リングが行われ、立ち下がりでデータの出力が行われ
る。その結果、図示しないパルス発生回路で生成される
クロックパルス信号CKのパルス幅分のクロックスキュ
ーがあっても、回路は正常に動作可能である。
【0053】以上説明したように、本フリップフロップ
11は、第1のダイナミック型スルーラッチ回路DL1
と第2のダイナミック型スルーラッチ回路DL2との間
にスタティック型スルーラッチ回路SL1を配置して各
回路を縦続接続し、クロック入力部CLKINに入力され
るパルス発生回路で発生されたクロック信号CKの立ち
上がりのタイミングでデータのサンプリングを行い、立
ち下がりのタイミングでデータを出力するように構成さ
れているので、パルス発生回路で発生するクロックパル
ス幅をクロックスキューより大きくすることにより、ク
ロック分配のタイミングずれなどに基づくクロックスキ
ューによるLSIの誤動作を防止できる。また、クロッ
ク分配に関するレイアウトが容易になる。したがって、
製造コストを削減できる等の効果を得られることはもと
より、信頼性の高いビルトインテストを実現できる。
11は、第1のダイナミック型スルーラッチ回路DL1
と第2のダイナミック型スルーラッチ回路DL2との間
にスタティック型スルーラッチ回路SL1を配置して各
回路を縦続接続し、クロック入力部CLKINに入力され
るパルス発生回路で発生されたクロック信号CKの立ち
上がりのタイミングでデータのサンプリングを行い、立
ち下がりのタイミングでデータを出力するように構成さ
れているので、パルス発生回路で発生するクロックパル
ス幅をクロックスキューより大きくすることにより、ク
ロック分配のタイミングずれなどに基づくクロックスキ
ューによるLSIの誤動作を防止できる。また、クロッ
ク分配に関するレイアウトが容易になる。したがって、
製造コストを削減できる等の効果を得られることはもと
より、信頼性の高いビルトインテストを実現できる。
【0054】なお、本実施例では、クロックパルス信号
CKの立ち上がりでデータのサンプリングを行い、立ち
下がりでデータの出力を行うように構成したが、クロッ
クパルス信号CKの立ち下がりでデータのサンプリング
を行い、立ち上がりでデータの出力を行うように構成し
ても良いことはいうまでもなく、上述したと同様の効果
を得ることができる。
CKの立ち上がりでデータのサンプリングを行い、立ち
下がりでデータの出力を行うように構成したが、クロッ
クパルス信号CKの立ち下がりでデータのサンプリング
を行い、立ち上がりでデータの出力を行うように構成し
ても良いことはいうまでもなく、上述したと同様の効果
を得ることができる。
【0055】また、本実施例では、2つのダイナミック
型ラッチ回路で1つのスタティック型ラッチ回路を挟ん
で1つの記憶セルとしたが、1つのダイナミック型ラッ
チ回路と1つのスタティック型ラッチ回路で1つの記憶
セルを構成してもよく、この場合、ゲート数の削減を図
れる利点がある。
型ラッチ回路で1つのスタティック型ラッチ回路を挟ん
で1つの記憶セルとしたが、1つのダイナミック型ラッ
チ回路と1つのスタティック型ラッチ回路で1つの記憶
セルを構成してもよく、この場合、ゲート数の削減を図
れる利点がある。
【0056】また、本実施例では、スタティック型ラッ
チ回路を含ませた回路構成を用いたが、全てをダイナミ
ック型ラッチ回路からなる回路構成とすることも可能で
あり、また全てをスタティック型ラッチ回路からなる回
路構成とすることも可能である。この場合も、パルス発
生回路で発生されるクロックパルス信号のパルス幅は、
ダイナミック型ラッチ回路のデータ保持が保証される時
間幅内におさめられる。
チ回路を含ませた回路構成を用いたが、全てをダイナミ
ック型ラッチ回路からなる回路構成とすることも可能で
あり、また全てをスタティック型ラッチ回路からなる回
路構成とすることも可能である。この場合も、パルス発
生回路で発生されるクロックパルス信号のパルス幅は、
ダイナミック型ラッチ回路のデータ保持が保証される時
間幅内におさめられる。
【0057】
【発明の効果】以上説明したように、本発明によれば、
回路規模の増大を招くことなく通過モード機能付ビルト
インテスト回路を実現できる。その結果、LSIのチッ
プ面積が削減されることから、ひいては開発、製造コス
トを削減でき、信頼性の向上を図れる利点がある。
回路規模の増大を招くことなく通過モード機能付ビルト
インテスト回路を実現できる。その結果、LSIのチッ
プ面積が削減されることから、ひいては開発、製造コス
トを削減でき、信頼性の向上を図れる利点がある。
【図1】本発明に係るビルトインテスト回路の第1の実
施例を示す回路図である。
施例を示す回路図である。
【図2】図1の回路の各テストモードに応じた等価回路
を示す図で、(a)は通過モード時の等価回路、(b)
はシフトレジスタモード時の等価回路、(c)はパター
ン発生モード時の等価回路、(d)はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。
を示す図で、(a)は通過モード時の等価回路、(b)
はシフトレジスタモード時の等価回路、(c)はパター
ン発生モード時の等価回路、(d)はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。
【図3】図1の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図4】本発明に係るビルトインテスト回路の第2の実
施例を示す回路図である。
施例を示す回路図である。
【図5】図4の回路の各テストモードに応じた等価回路
を示す図で、(a)は通過モード時の等価回路、(b)
はシフトレジスタモード時の等価回路、(c)はパター
ン発生モード時の等価回路、(d)はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。
を示す図で、(a)は通過モード時の等価回路、(b)
はシフトレジスタモード時の等価回路、(c)はパター
ン発生モード時の等価回路、(d)はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。
【図6】本発明に係るビルトインテスト回路の第3の実
施例を示す回路図である。
施例を示す回路図である。
【図7】図6の回路におけるセルMの等価回路を示す図
である。
である。
【図8】図6の回路におけるフィードバックセルFBM
の等価回路を示す図である。
の等価回路を示す図である。
【図9】図7に示すセルMの具体的な回路例を示す図で
ある。
ある。
【図10】一般的なビルトインテスト回路の構成例を示
す回路図である。
す回路図である。
【図11】図10の回路の各テストモードに応じた等価
回路を示す図で、(a)はパラレルレジスタモード時の
等価回路、(b)はシフトレジスタモード時の等価回
路、(c)はパターン発生モード時の等価回路、(d)
はパターン圧縮モード時の等価回路をそれぞれ示してい
る。
回路を示す図で、(a)はパラレルレジスタモード時の
等価回路、(b)はシフトレジスタモード時の等価回
路、(c)はパターン発生モード時の等価回路、(d)
はパターン圧縮モード時の等価回路をそれぞれ示してい
る。
【図12】通過モード機能を有する従来のビルトインテ
スト回路を示す回路図である。
スト回路を示す回路図である。
【図13】図12の回路の各テストモードに応じた等価
回路を示す図で、(a)は通過モード時の等価回路、
(b)はパラレルレジスタモード時の等価回路、(c)
はシフトレジスタモード時の等価回路をそれぞれ示して
いる。
回路を示す図で、(a)は通過モード時の等価回路、
(b)はパラレルレジスタモード時の等価回路、(c)
はシフトレジスタモード時の等価回路をそれぞれ示して
いる。
【図14】図12の回路の各テストモードに応じた等価
回路を示す図で、(a)はパターン発生モード時の等価
回路、(b)はパターン圧縮モード時の等価回路、
(c)はパターン発生およびパターン圧縮モード時の等
価回路をそれぞれ示している。
回路を示す図で、(a)はパターン発生モード時の等価
回路、(b)はパターン圧縮モード時の等価回路、
(c)はパターン発生およびパターン圧縮モード時の等
価回路をそれぞれ示している。
11〜13…D型フリップフロップ DL1…第1のダイナミック型スルーラッチ回路 TFDL11…トランスファーゲート INVDL11…インバータ SL1…スタティック型スルーラッチ回路 TFSL11,TFSL12…トランスファーゲート INVSL11…インバータ NANDSL11…ナンド回路 DL2…第2のダイナミック型スルーラッチ回路 TFDL21…トランスファーゲート INVDL21…インバータ CLKIN…クロック入力部 INVIN11…インバータ 21〜23,31〜33…2入力アンド回路 21a…ナンド回路 41〜44…排他的オア回路 51…マルチプレクサ M1〜M3…論理セル FBM…フィードバックセル 61〜63…マルチプレクサ
Claims (4)
- 【請求項1】 少なくとも一の順序論理回路を有する半
導体集積回路内にあらかじめ形成されたビルトインテス
ト回路であって、 テスト時には入力信号およびテスト信号に対する所定の
論理処理を行って上記順序論理回路に入力させ、非テス
ト時には入力信号を選択してそのまま出力させる論理回
路を有するビルトインテスト回路。 - 【請求項2】 上記論理回路の出力が順序論理回路の入
力および信号出力端子に接続され、非テスト時に当該順
序論理回路は非動作状態に保持されて、入力信号は上記
信号出力端子から出力される請求項1記載のビルトイン
テスト回路。 - 【請求項3】 上記論理回路および順序論理回路からな
る複数の論理セルが縦続接続されている請求項1または
請求項2記載のビルトインテスト回路。 - 【請求項4】 少なくとも一の論理セルの出力信号およ
び入力テスト信号に対する所定の論理処理を行って初段
の論理セルに帰還させる帰還セルを有する請求項3記載
のビルトインテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6094304A JPH07301662A (ja) | 1994-05-06 | 1994-05-06 | ビルトインテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6094304A JPH07301662A (ja) | 1994-05-06 | 1994-05-06 | ビルトインテスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07301662A true JPH07301662A (ja) | 1995-11-14 |
Family
ID=14106541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6094304A Pending JPH07301662A (ja) | 1994-05-06 | 1994-05-06 | ビルトインテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07301662A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014164784A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体集積回路装置 |
CN114563693A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 基于半静态d触发器的支持可测性设计的电路 |
-
1994
- 1994-05-06 JP JP6094304A patent/JPH07301662A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014164784A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体集積回路装置 |
CN114563693A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 基于半静态d触发器的支持可测性设计的电路 |
CN114563693B (zh) * | 2022-04-28 | 2022-12-16 | 深圳比特微电子科技有限公司 | 基于半静态d触发器的支持可测性设计的电路 |
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