JPH11352194A

JPH11352194A - デジタル回路および画像処理装置

Info

Publication number: JPH11352194A
Application number: JP10165429A
Authority: JP
Inventors: Makoto Sakata; 信坂田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】少ない数の針立てで、しかも、回路動作に悪
影響を及ぼすことなく、テストを行えるデジタル回路を
提供する。【解決手段】テスト動作時に前段のフリップフロップ
回路から後段のフリップフップ回路に、外部端子２１０
を介して入力したスキャンテスト信号２００をシフトす
る複数のフリップフロップ回路を備えたデジタル回路モ
ジュール１０４と、通常動作時に、デジタル回路モジュ
ール１０４で処理される信号を入力する外部入力端子１
１２と、定電位を保持する定電位部１３０と、テスト動
作時に外部入力端１１２と定電位部１３０とを接続し、
通常動作時に外部入力端子１１２を定電位部１３０から
遮断するトランジスタ１１６とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、テストやバーイン
を行うための構成に特徴を有するデジタル回路および画
像処理装置に関する。

【０００２】

【従来の技術】近年、プロセスが微細化するに伴い、大
規模なシステムを集積化してオンチップで構築すること
が多い。このような大規模なシステムを搭載したチップ
は、チップピンの数が増加し、また、動作が高速化する
傾向がある。ところで、このようなチップは、開発段階
や出荷前に、ウェハー状態で、テストや、壊れる可能性
の高いセルを故意に破壊するバーインなどが行われる。
ここで、テストの際には、テスト用の信号をチップに入
力し、チップからテスト結果の出力を得るために、テス
タの針をチップに接触させるいわゆる針立てを行う。ま
た、バーインの際にも、例えば、チップに組み込まれた
スキャンチェーンを構成するフリップフロップにバーイ
ン用の信号を印加するために針立てを行う。

【０００３】

【発明が解決しようとする課題】しかしながら、チップ
に同時に針立てを行うことが可能なピンには限りがあ
る。特に、バーインに関しては、同時に複数のチップに
ついて処理を行うため、１チップに対しての針立ては、
バーイン用の信号を印加するピンに限られることがあ
る。この場合には、チップに設けられたピンのうち、バ
ーイン用の信号が印加されるピン以外のピンには針立て
は行われない。そのため、例えばバーイン動作中に、針
立てが行われていない入力ピンに接続されたチップ内の
入力セルや、入力モードになっている入出力セルでは、
入力電位が固定されず、当該入力セルや入出力セルの入
力側初段のＣＭＯＳ(Complementary Metal-Oxide-Semic
onductor) 回路などがフローティング状態となり、当該
ＣＭＯＳ回路などが破壊される可能性がある。

【０００４】このような問題を解決するために、入力ピ
ンにプルアップ抵抗やプルダウン抵抗を接続することも
考えられるが、例えば、３次元画像処理システムを搭載
したチップなどのように高速動作を行うチップでは、こ
のような抵抗を入力ピンに接続すると入力信号の波形が
ひずんでしまい、回路の高速動作に悪影響を及ぼしてし
まう。

【０００５】本発明は上述した従来技術の問題点に鑑み
てなされ、少ない数の針立てで、しかも、回路の高速動
作に悪影響を及ぼすことなく、テストやバーインなどを
行うことができるデジタル回路および画像処理装置を提
供することを目的とする。

【０００６】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
デジタル回路は、通常動作時に、信号が入力される外部
入力端子と、通常動作時に、前記外部入力端子を介して
入力した前記信号に基づいて動作し、テスト動作時に、
テスト信号に基づいて動作するデジタル回路モジュール
と、定電位を保持する定電位部と、前記テスト動作時に
前記外部入力端子を前記定電位部に接続し、通常動作時
に前記外部入力端子を前記定電位部から遮断するスイッ
チ回路とを有する。

【０００７】本発明のデジタル回路では、通常動作時
に、前記外部入力端子を介して入力した信号に基づいて
前記デジタル回路モジュール内で処理が行われる。この
とき、前記スイッチ回路によって、前記外部入力端子が
前記定電位部から遮断されている。そのため、前記外部
入力端子を介して入力された信号の波形が、前記定電位
部との接続による影響でひずむことはない。一方、本発
明のデジタル回路では、テスト動作時に、前記スイッチ
回路によって、前記定電位部と前記外部入力端子とが接
続され、前記外部入力端子が前記定電位部の電位に保持
される。そして、デジタル回路モジュールが、テスト信
号に基づいて動作する。このとき、前記外部入力端子の
電位が定電位に保持されているため、前記デジタル回路
モジュール内の前記外部入力端子に接続されている回路
素子がフローティング状態になることはない。その結
果、前記テスト信号によって、デジタル回路モジュール
の内部状態が変化した場合でも、前記デジタル回路モジ
ュール内の前記外部入力端子に接続されている回路素子
が破壊されることはない。

【０００８】また、本発明の画像処理装置は、通常動作
時に、信号が入力される外部入力端子と、通常動作時
に、前記外部入力端子を介して入力した前記信号に基づ
いて画像処理を行い、テスト動作時に、テスト信号に基
づいて動作するデジタル回路モジュールと、定電位を保
持する定電位部と、前記テスト動作時に前記外部入力端
子を前記定電位部に接続し、通常動作時に前記外部入力
端子を前記定電位部から遮断するスイッチ回路とを有す
る。

【０００９】

【発明の実施の形態】以下、本発明の実施形態に係わる
デジタル回路および画像処理装置について説明する。第１実施形態図１は、本実施形態に係わるデジタル回路１００の構成
図である。図１に示すように、デジタル回路１００は、
テスト制御回路１０２、デジタル回路モジュールとして
のデジタル回路モジュール１０４、入力セル１０６、入
出力セル１０８およびスイッチ回路としてのセレクタ１
１０を有する。

【００１０】テスト制御回路１０２は、テストモード信
号ＴＭＳがテスト動作モードを示しているとき（ハイレ
ベル、例えば３．３Ｖのとき）に、入力セル１０６に出
力するプルアップ制御信号ＰＣＮをローレベル、例えば
０Ｖにし、セレクタ１１０に出力する出力制御選択信号
ＳＥＬをハイレベル、例えば、３．３Ｖにする。また、
テスト制御回路１０２は、テスト出力制御信号ＴＯＥを
セレクタ１１０に出力する。ここで、テスト出力制御信
号ＴＯＥは、ハイレベル、例えば３．３Ｖになってお
り、入出力セル１０８を出力モードに設定することを示
している。テスト制御回路１０２は、テストモード信号
ＴＭＳが通常動作モードを示しているとき（ローレベ
ル、例えば０Ｖのとき）に、入力セル１０６に出力する
プルアップ制御信号ＰＣＮをハイレベル、例えば３．３
Ｖにし、入出力セル１０８に出力する出力制御選択信号
ＳＥＬをローレベルにする。

【００１１】入力セル１０６は、プルアップ用のトラン
ジスタ１１６、ＣＭＯＳのバッファ１１８および定電位
部１３０を有する。トランジスタ１１６は、例えば、Ｐ
チャネル・エンハンスメント型のＭＯＳＦＥＴであり、
ドレインが例えば３．３Ｖの定電位部１３０に接続され
ており、ソースが、バッファ１１８の入力端子と外部入
力端子１１２とを結ぶ配線１３１に接続されている。ま
た、トランジスタ１１６のゲートには、プルアップ制御
信号ＰＣＮが印加される。トランジスタ１１６は、プル
アップ制御信号ＰＣＮがローレベルのときに、オン（導
通状態）になり、ソースの電位をドレインの電位に応じ
た電位に保持する。一方、トランジスタ１１６は、プル
アップ制御信号ＰＣＮがハイレベルのときに、オフ（非
導通状態）になる。

【００１２】デジタル回路モジュール１０４は、複数の
図示しないデジタル回路モジュールと、図２に示すよう
なスキャンセル３２２₁〜３２２₃₂を直列に接続したス
キャンチェーン３００とを有する。スキャンセル３２２
₁〜３２２₃₂は、例えば、それぞれＤ型のフリップフロ
ップ回路であり、前段のスキャンセルのＳＯ(Scan Out)
端子を後段のスキャンセルのＳＩ(Scan In) 端子に接続
してスキャンチェーン３００を構成している。スキャン
セル３２２₁のＳＩ端子には、スキャンテスト時に外部
端子２１０を介してスキャンテスト信号２００が入力さ
れ、バーイン時に、外部端子２１０を介して、バーイン
用の例えば論理値「０」と「１」とをランダムに並べた
シリアル信号であるバーイン信号２０３が印加される。
また、スキャンセル３２２₃₂のＳＯ端子からは、スキャ
ンテスト時に、テスト結果信号２０２が出力され、この
テスト結果信号２０２は外部端子２１２を介して出力さ
れる。

【００１３】スキャンセル３２２₁〜３２２₃₂のＤ端子
およびＱ端子は、デジタル回路モジュール１０４内の図
示しないデジタル回路モジュールに接続され、通常動作
時に、当該デジタル回路モジュールとの間でデータの入
出力を行う。

【００１４】また、デジタル回路モジュール１０４は、
通常動作時に、外部入力端子１１２から入力された入力
信号２０５を、バッファ１１８を介して入力する。ま
た、デジタル回路モジュール１０４は、通常動作時に、
内部で生成した通常出力制御信号ＮＯＥを、セレクタ１
１０を介して出力制御信号ＯＥとして入出力セル１０８
に出力し、入出力セル１０８を入力モードあるいは出力
モードの何れか一方に設定する。ここで、デジタル回路
モジュール１０４は、入出力セル１０８を入力モードに
設定した場合には、外部入出力端子１１４を介して入力
信号２０６を入力し、入出力セル１０８を出力モードに
設定した場合には、外部入出力端子１１４を介して出力
信号２０８を出力する。

【００１５】セレクタ１１０は、出力制御選択信号ＳＥ
Ｌが、テスト動作モードを示している場合には、テスト
制御回路１０２からのテスト出力制御信号ＴＯＥを出力
制御信号ＯＥとして入出力セル１０８に出力する。ま
た、セレクタ１１０は、出力制御選択信号ＳＥＬが、通
常動作モードを示している場合には、デジタル回路モジ
ュール１０４からの通常出力制御信号ＮＯＥを出力制御
信号ＯＥとして入出力セル１０８に出力する。

【００１６】入出力セル１０８は、ＣＭＯＳのバッファ
１２０，１２２を有し、出力制御信号ＯＥがローレベル
であり、入力モードを示している場合には、外部入出力
端子１１４を介して入力した入力信号２０６をバッファ
１２２を介してデジタル回路モジュール１０４に出力す
る。また、入出力セル１０８は、出力制御信号ＯＥがハ
イレベルであり、出力モードを示している場合には、デ
ジタル回路モジュール１０４からの出力信号を、バッフ
ァ１２０を介して外部入出力端子１１４から出力信号２
０８として出力する。

【００１７】以下、図１に示すデジタル回路１００の動
作について説明する。スキャンテスト時の動作スキャンテスト時には、テストモード信号ＴＭＳがテス
ト動作モードを示しており、テスト制御回路１０２から
入力セル１０６のトランジスタ１１６にローレベルのプ
ルアップ制御信号ＰＣＮが出力される。これにより、ト
ランジスタ１１６がオンになり、外部入力端子１１２お
よびバッファ１１８の入力端子のレベルは、トランジス
タ１１６のドレインの電位（プルアップ電位）に応じた
電位に固定される。

【００１８】また、テスト制御回路１０２からセレクタ
１１０に、ハイレベルの出力制御選択信号ＳＥＬが出力
される。これにより、セレクタ１１０から入出力セル１
０８に、テスト制御回路１０２からのテスト出力制御信
号ＴＯＥが出力制御信号ＯＥとして出力され、入出力セ
ル１０８が出力モードになる。

【００１９】そして、外部端子２１０に立てられたテス
タの針からスキャンテスト信号２００が図２に示すスキ
ャンセル３２２₁のＳＩ端子に入力され、スキャンセル
３２２₁〜３２２₃₂に入力されたクロック信号およびス
キャンクロック信号とに基づいて、スキャンセル３２２
₁〜３２２₃₂がシフト動作を行う。これにより、スキャ
ンセル３２２₃₂のＳＯ端子から出力される信号が、外部
端子２１２に立てられた針を介して、テスト結果信号２
０２としてテスタに出力される。

【００２０】デジタル回路１００によれば、スキャンテ
スト動作時に、外部入力端子１１２およびバッファ１１
８の入力端子のレベルが、プルアップ電位に保持される
と共に、入出力セル１０８が出力モードに設定される。
そのため、バッファ１１８，１２０，１２２がフローテ
ィング状態になることはない。その結果、スキャンテス
ト信号２００に基づいてデジタル回路モジュール１０４
の内部状態の変化し、当該変化に応じて、バッファ１１
８の出力端子、バッファ１２０の入力端子およびバッフ
ァ１２０の出力端子のレベルが変化した場合でも、バッ
ファ１１８，１２０，１２２に定格以上の電圧が加わる
ことはなく、バッファ１１８，１２０，１２２が破壊さ
れることを回避できる。また、デジタル回路１００によ
れば、スキャンテスト動作時に、テスタの針を外部端子
２１０および２１２に立てればよく、外部入力端子１１
２および外部入出力端子１１４に針を立てる必要はな
い。そのため、少ない針立てでテストを行える。

【００２１】バーイン時の動作バーイン時の動作は、基本的に前述したスキャンテスト
時の動作と同じであるが、外部端子２１０にのみ針立て
が行われ、デジタル回路モジュール１０４のスキャンセ
ル３２２₁のＳＩ端子にバーイン信号２０３が印加され
る。なお、バーイン動作時には、通常時の動作に比べて
電源電圧を高くしてデジタル回路１００を動作させる。
そして、スキャンセル３２２₁〜３２２₃₂にバーイン信
号２０３がシフトして印加され、デジタル回路モジュー
ル１０４内の図示しないデジタル回路が動作し、破壊さ
れる可能性の高いセルが破壊される。この場合でも、バ
ッファ１１８，１２０，１２２がフローティング状態に
なることはなく、バッファ１１８，１２０，１２２が破
壊されることを回避できる。また、少ない針立てで、バ
ーインを行うことができる。

【００２２】通常時の動作通常時には、テストモード信号ＴＭＳが通常動作モード
を示しており、テスト制御回路１０２から入力セル１０
６のトランジスタ１１６にハイレベルのプルアップ制御
信号ＰＣＮが出力される。これにより、トランジスタ１
１６がオフになる。このとき、トランジスタのソース・
ドレイン間の抵抗値は非常に大きいため、外部入力端子
１１２から入力された入力信号２０５にひずみが生じた
りすることはない。

【００２３】また、テスト制御回路１０２からセレクタ
１１０に、ローレベルの出力制御選択信号ＳＥＬが出力
される。これにより、セレクタ１１０から入出力セル１
０８に、デジタル回路モジュール１０４からの通常出力
制御信号ＮＯＥが出力制御信号ＯＥとして出力され、当
該出力制御信号ＯＥに基づいて、入出力セル１０８が入
力モードと出力モードとで切り換えられる。

【００２４】そして、外部入力端子１１２を介して入力
された入力信号２０５が、バッファ１１８を介してデジ
タル回路モジュール１０４に出力され、出力制御信号Ｏ
Ｅに応じて入出力セル１０８が出力モードになったとき
に、デジタル回路モジュール１０４からの出力信号が、
バッファ１２０を介して外部入出力端子１１４から出力
信号２０８として出力される。このとき、デジタル回路
モジュール１０４内では、スキャンセル３２２₁〜３２
２₃₂は、クロック信号に基づいて、Ｄ端子から入力した
信号をＱ端子から出力し、デジタル回路モジュール１０
４に内蔵されたデジタル回路モジュールとの間でデータ
の送受信を行う。

【００２５】上述したように、デジタル回路１００によ
れば、スキャンテスト動作およびバーイン動作を、少な
い針立てで回路素子を破壊することなく行える。また、
デジタル回路１００によれば、通常動作時に、入力信号
の波形にひずみが生じることを回避できる。

【００２６】第２実施形態本実施形態では、図１に示すデジタル回路モジュール１
０４として、レンダリング回路を用いた画像処理装置に
ついて説明する。図３は、本実施形態の画像処理装置３
００の構成図である。図３に示すように、画像処理装置
３００は、図１に示すデジタル回路１００のデジタル回
路モジュール１０４の代わりに、レンダリング回路５を
用いたことを除いて、デジタル回路１００と同じであ
る。図３に示すように、画像処理装置３００は、レンダ
リング回路５、テスト制御回路１０２、入力セル１０
６、入出力セル１０８、セレクタ１１０、外部入力端子
１１２、外部入出力端子１１４および外部端子２１０，
２１２を有する。

【００２７】図３において、図１と同じ符号を付した構
成要素は、第１実施形態で説明したものと同じである。
すなわち、テスト制御回路１０２、入力セル１０６、入
出力セル１０８、セレクタ１１０、外部入力端子１１
２、外部入出力端子１１４および外部端子２１０，２１
２は第１実施形態で前述したものと同じである。

【００２８】画像処理装置３００は、家庭用ゲーム機な
どに適用される、任意の３次元物体モデルに対する所望
の３次元画像をＣＲＴ(Cathode Ray Tube)などのディス
プレイ上に高速に表示する３次元コンピュータグラフィ
ックシステムに内蔵される。この３次元コンピュータグ
ラフィックシステムは、立体モデルを単位図形である三
角形（ポリゴン）の組み合わせとして表現し、このポリ
ゴンを描画することで表示画面の各画素の色を決定し、
ディスプレイに表示するポリゴンレンダリング処理を行
う。また、この３次元コンピュータグラフィックシステ
ムでは、平面上の位置を表現する（ｘ，ｙ）座標の他
に、奥行きを表すｚ座標を用いて３次元物体を表し、こ
の（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一
点を特定する。

【００２９】図４は、本実施形態の３次元コンピュータ
グラフィックシステム１の部分構成図である。図４に示
すように、３次元コンピュータグラフィックシステム１
では、メインメモリ２、Ｉ／Ｏインタフェース回路３、
メインプロセッサ４およびレンダリング回路５が、メイ
ンバス６を介して接続されている。メインプロセッサ４
は、例えば、ゲームの進行状況などに応じて、メインメ
モリ２から必要なグラフィックデータを読み出し、この
グラフィックデータに対してクリッピング(Clipping)処
理、ライティング(Lighting)処理およびジオメトリ(Geo
metry)処理などを行い、ポリゴンレンダリングデータを
生成する。メインプロセッサ４は、ポリゴンレンダリン
グデータＳ４を、メインバス６を介して、レンダリング
回路５の外部入出力端子１１４に出力する。Ｉ／Ｏイン
タフェース回路３は、必要に応じて、外部からポリゴン
レンダリングデータを入力し、これをメインバス６を介
して、レンダリング回路５の外部入出力端子１１４に出
力する。

【００３０】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータの
ブレンド（混合）係数を示している。（ｓ，ｔ，ｑ）デ
ータのうち、（ｓ，ｔ）は、対応するテクスチャの同次
座標を示しており、ｑは同次項を示している。ここで、
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座
標データ（ｕ，ｖ）が得られる。テクスチャバッファ２
０に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ（ｕ，ｖ）を用いて行われる。Ｆデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。

【００３１】以下、画像処理装置３００のレンダリング
回路５について詳細に説明する。図４に示すように、レ
ンダリング回路５は、ＤＤＡ(Digital Differential An
arizer) セットアップ回路１０、トライアングルＤＤＡ
回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ
回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ
回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
また、レンダリング回路５には、第１実施形態のデジタ
ル回路モジュール１０４と同様に、例えば、図２に示す
ようなスキャンセル３２２₁〜３２２₃₂を直列に接続し
たスキャンチェーン３００が組み込まれている。スキャ
ンセル３２２₁のＳＩ端子は外部端子２１０に接続さ
れ、スキャンセル３２２₃₂のＳＯ端子は外部端子２１２
に接続されている。

【００３２】ＤＲＡＭ１６ＤＲＡＭ１６は、テクスチャデータを記憶するテクスチ
ャバッファ２０、ＣＲＴに出力してディスプレイに表示
する表示データを記憶するディスプレイバッファ２１、
ｚデータを記憶するｚバッファ２２およびカラールック
アップデータを記憶するテクスチャＣＬＵＴバッファ２
３として機能する。

【００３３】ＤＤＡセットアップ回路１０ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、外部入出力端子１１４およびバ
ッファ１２２を介して入力したポリゴンレンダリングデ
ータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，
Ｆ）データについて、三角形の辺と水平方向の差分など
を求めるセットアップ演算を行う。このセットアップ演
算は、具体的には、開始点の値と終点の値と、開始点と
終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。ＤＤＡセ
ットアップ回路１０は、算出した変分データＳ１０をト
ライアングルＤＤＡ回路１１に出力する。また、ＤＤＡ
セットアップ回路１０は、必要に応じて、処理データを
バッファ１２０および外部入出力端子１１４を介して出
力する。

【００３４】トライアングルＤＤＡ回路１１トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間
データ）Ｓ１１としてテクスチャエンジン回路１２に出
力する。本実施形態では、トライアングルＤＤＡ回路１
１は、並行して処理を行う矩形内に位置する８（＝２×
４）画素分のＤＤＡデータＳ１１をテクスチャエンジン
回路１２に出力する。

【００３５】テクスチャエンジン回路１２テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ
／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の
算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（α
ブレンディング処理）を行う。なお、テクスチャエンジ
ン回路１２は、所定の矩形内に位置する８画素について
の処理を同時に並行して行う。

【００３６】テクスチャエンジン回路１２は、除算回路
を用いて、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）デ
ータについて、ｓデータをｑデータで除算する演算と、
ｔデータをｑデータで除算する演算とを行う。

【００３７】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、
前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読
み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、
ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶さ
れているテクスチャデータを読み出すことで、（ｓ，
ｔ）データに対応したテクスチャアドレスに記憶された
（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。

【００３８】ここで、ＳＲＡＭ１７には、テクスチャバ
ッファ２０に記憶されているテクスチャデータのコピー
が記憶されている。テクスチャエンジン回路１２は、読
み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１１か
らのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）デー
タとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるα
データ（テクスチャα）が示す割合で混合し、画素デー
タＳ１２を生成する。テクスチャエンジン回路１２は、
この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力
する。

【００３９】メモリＩ／Ｆ回路１３メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２
から入力した画素データＳ１２に対応するｚデータと、
ｚバッファ２２に記憶されているｚデータとの比較を行
い、入力した画素データＳ１２によって描画される画像
が、前回、ディスプレイバッファ２１に書き込まれた画
像より、手前（視点側）に位置するか否かを判断し、手
前に位置する場合には、画像データＳ１２に対応するｚ
データでｚバッファ２２に記憶されたｚデータを更新す
る。また、メモリＩ／Ｆ回路１３は、必要に応じて、画
像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既
にディスプレイバッファ２１に記憶されている（Ｒ，
Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデ
ータが示す混合値で混合する、いわゆるαブレンディン
グ処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディス
プレイバッファ２１に書き込む（打ち込む）。

【００４０】ＣＲＴコントローラ回路１４ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５にＲＧＢのインデックス
値を出力する。また、ＣＲＴコントローラ回路１４は、
外部入力端子１１２およびバッファ１１８を介して、表
示データＳ１１８を入力し、これをＦＩＦＯ回路を介し
て一定の時間間隔でＲＡＭＤＡＣ回路１５にする。

【００４１】ＲＡＭＤＡＣ回路１５ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。

【００４２】以下、３次元コンピュータグラフィックシ
ステム１の全体動作について説明する。ポリゴンレンダ
リングデータＳ４が、メインバス６および外部入力端子
１１４を介してメインプロセッサ４からＤＤＡセットア
ップ回路１０に出力され、ＤＤＡセットアップ回路１０
において、三角形の辺と水平方向の差分などを示す変分
データＳ１０が生成される。この変分データＳ１０は、
トライアングルＤＤＡ回路１１に出力され、トライアン
グルＤＤＡ回路１１において、三角形内部の各画素にお
ける線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，
ｑ，Ｆ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三
角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ
１１として、トライアングルＤＤＡ回路１１からテクス
チャエンジン回路１２に出力される。

【００４３】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、除算回路において、ｓデータをｑデータで除算
する演算と、ｔデータをｑデータで除算する演算とが行
われる。そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」
に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩ
ＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生
成される。次に、メモリＩ／Ｆ回路１３を介して、テク
スチャエンジン回路１２からＳＲＡＭ１７に、前記生成
されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し
要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲ
ＡＭ１７に記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７
が読み出される。次に、テクスチャエンジン回路１２に
おいて、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，
Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７
に含まれるαデータ（テクスチャα）が示す割合で混合
され、画素データＳ１２が生成される。この画素データ
Ｓ１２は、テクスチャエンジン回路１２からメモリＩ／
Ｆ回路１３に出力される。

【００４４】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファ２２に記憶され
ているｚデータとの比較が行なわれ、入力した画素デー
タＳ１２によって描画される画像が、前回、ディスプレ
イバッファ２１に書き込まれた画像より、手前（視点
側）に位置するか否かが判断され、手前に位置する場合
には、画像データＳ１２に対応するｚデータでｚバッフ
ァ２２に記憶されたｚデータが更新される。

【００４５】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ２１に記憶さ
れている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２
に対応するαデータが示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書
き込まれる。

【００４６】また、レンダリング回路５のスキャンテス
ト動作およびバーイン動作は、デジタル回路モジュール
１０４がレンダリング回路５に代わったことを除いて、
前述した第１実施形態のデジタル回路１００の動作と同
じである。以上説明したように、画像処理装置３００に
よっても前述した第１実施形態のデジタル回路１００と
同様の効果を得ることができる。画像処理装置３００で
は、外部入力端子１１８を介して入力された表示データ
１１８の信号の波形は、図３に示すトランジスタ１１６
による影響を殆ど受けない。その結果、レンダリング回
路５における画像処理を高い信頼性で行うことができ
る。

【００４７】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、入力セル１０６の
トランジスタ１１６として、Ｐチャネル・エンハンスメ
ント型のＭＯＳＦＥＴを用いた場合を例示したが、Ｎチ
ャネル・エンハンスメント型のＭＯＳＦＥＴ、Ｎチャネ
ル・ディプレッション型のＭＯＳＦＥＴ、Ｐチャネル・
ディプレッション型のＭＯＳＦＥＴ、あるいは、ＪＦＥ
Ｔあるいはバイポーラ・トランジスタなどの半導体スイ
ッチを用いてもよい。この場合にも、テスト制御回路１
０２は、トランジスタ１１６が、テスト動作モードでオ
ンになり、通常動作モードでオフになるように、プルア
ップ制御信号ＰＣＮを生成する。

【００４８】また、上述した実施形態では、テスト動作
モードで、外部入力端子１１２とバッファ１１８の入力
端子とを結ぶ配線１３１を、定電位部１３０の電位にプ
ルアップする場合を例示したが、配線１３１を例えば０
Ｖなどにプルダウンするようにしてもよい。また、上述
した実施形態では、図１に示すデジタル回路モジュール
１０４および図３に示すレンダリング回路５に内蔵され
たスキャンチェーンとして図２に示すものを例示した
が、スキャンチェーンの構成は図２に示すものには限定
されない。

【００４９】

【発明の効果】本発明のデジタル回路および画像処理装
置によれば、少ない数の針立てで、テストやバーインな
どを行うことができる。また、本発明のデジタル回路に
よれば、通常動作時に、入力信号にひずみなどの悪影響
が生じることを回避できる。また、本発明の画像処理装
置によれば、通常動作時における画像処理の信頼性を高
めることができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わるデジタ
ル回路の構成図である。

【図２】図２は、図１に示すデジタル回路モジュールに
組み込まれたスキャンチェーンの構成図である。

【図３】図３は、本発明の第２実施形態の画像処理装置
の構成図である。

【図４】図４は、図３に示す画像処理装置が用いられる
３次元コンピュータグラフィックシステムの部分構成図
である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、６…メインバ
ス、１０…ＤＤＡセットアップ回路、１１…トライアン
グルＤＤＡ回路、１２…テクスチャエンジン回路、１３
…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、
１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲ
ＡＭ、１００…デジタル回路、１０２…テスト制御回
路、１０４…デジタル回路モジュール、１０６…入力セ
ル、１０８…入出力セル、１１０…セレクタ、１１２…
外部入力端子、１１４…外部入出力端子、１１６…トラ
ンジスタ、１１８，１２０，１２２…バッファ、２１
０，２１２…外部端子、３００…画像処理装置

Claims

【特許請求の範囲】

【請求項１】通常動作時に、信号が入力される外部入力
端子と、通常動作時に、前記外部入力端子を介して入力した前記
信号に基づいて動作し、テスト動作時に、テスト信号に
基づいて動作するデジタル回路モジュールと、定電位を保持する定電位部と、前記テスト動作時に前記外部入力端子を前記定電位部に
接続し、通常動作時に前記外部入力端子を前記定電位部
から遮断するスイッチ回路とを有するデジタル回路。
【請求項２】前記スイッチ回路は、前記デジタル回路モ
ジュールと前記外部入力端子とを結ぶ配線と、前記定電
位部との間を、前記テスト動作時に導通状態にし、前記
通常動作時に非導通状態にする請求項１に記載のデジタ
ル回路。
【請求項３】前記デジタル回路モジュールは、テスト動
作時に、前段から後段にテスト信号をシフトする複数の
処理回路を備えている請求項１に記載のデジタル回路。
【請求項４】前記処理回路は、フリップフロップ回路で
ある請求項３に記載のデジタル回路。
【請求項５】前記スイッチ回路は、制御信号に基づい
て、導通状態および非導通状態が切り換わるトランジス
タである請求項２に記載のデジタル回路。
【請求項６】外部入出力端子と、通常動作時に、前記デジタル回路モジュールからの入出
力制御信号に基づいて、前記デジタル回路モジュールか
ら前記外部入出力端子に信号を出力する出力モードと、
前記外部入出力端子から前記デジタル回路モジュールに
信号を入力する入力モードとのいずれか一方になる入出
力回路とをさらに有する請求項１に記載のデジタル回
路。
【請求項７】前記入出力回路は、テスト動作時に、出力
モードを保持する請求項６に記載のデジタル回路。
【請求項８】前記テスト信号は、バーイン用の信号であ
る請求項１に記載のデジタル回路。
【請求項９】前記デジタル回路モジュールは、テスト動
作時に、前記テスト信号に応じたテスト結果を示す信号
を出力する請求項１に記載のデジタル回路。
【請求項１０】前記デジタル回路モジュールに前記テス
ト信号を入力するための外部端子をさらに有する請求項
１に記載のデジタル回路。
【請求項１１】前記テスト結果を示す信号を出力するた
めの外部端子をさらに有する請求項９に記載のデジタル
回路。
【請求項１２】通常動作時に、信号が入力される外部入
力端子と、通常動作時に、前記外部入力端子を介して入力した前記
信号に基づいて画像処理を行い、テスト動作時に、テス
ト信号に基づいて動作するデジタル回路モジュールと、定電位を保持する定電位部と、前記テスト動作時に前記外部入力端子を前記定電位部に
接続し、通常動作時に前記外部入力端子を前記定電位部
から遮断するスイッチ回路とを有する画像処理装置。
【請求項１３】前記デジタル回路モジュールは、テスト動作時に前段から後段にテスト信号をシフトする
複数の処理回路と、通常動作時に前記処理回路との間でデータを入出力しな
がら画像処理を行う画像処理部とを有する請求項１２に
記載の画像処理装置。
【請求項１４】前記処理回路は、フリップフロップ回路
である請求項１３に記載の画像処理装置。
【請求項１５】前記画像処理部は、入力した表示データ
を記憶し、当該記憶した表示データを表示装置に出力す
る時間間隔を制御し、前記外部入力端子は、前記表示データを示す信号を入力
する請求項１３に記載の画像処理装置。
【請求項１６】前記スイッチ回路は、前記デジタル回路
モジュールと前記外部入力端子とを結ぶ配線と、前記定
電位部との間を、前記テスト動作時に導通状態にし、前
記通常動作時に非導通状態にする請求項１２に記載の画
像処理装置。
【請求項１７】前記スイッチ回路は、制御信号に基づい
て、導通状態および非導通状態の切り換えを行うトラン
ジスタである請求項１６に記載の画像処理装置。
【請求項１８】外部入出力端子と、通常動作時に、前記デジタル回路モジュールからの入出
力制御信号に基づいて、前記画像処理部から前記外部入
出力端子に信号を出力する出力モードと、前記外部入出
力端子から前記デジタル回路モジュールに信号を入力す
る入力モードとのいずれか一方になる入出力回路とをさ
らに有する請求項１２に記載の画像処理装置。
【請求項１９】前記外部入出力端子は、通常動作時に、
複数のマトリクス状に配置された画素を用いて表示を行
うために生成された物理座標系上の三角形の各頂点のデ
ータを入力し、前記画像処理部は、前記三角形の各頂点のデータを用い
て、当該三角形の内部に位置する画素のデータを補間す
る請求項１８に記載の画像処理装置。
【請求項２０】前記入出力回路は、テスト動作時に、出
力モードを保持する請求項１８に記載の画像処理装置。
【請求項２１】前記テスト信号は、バーイン用の信号で
ある請求項１２に記載の画像処理装置。
【請求項２２】前記デジタル回路モジュールは、テスト
動作時に、前記テスト信号に応じたテスト結果を示す信
号を出力する請求項１２に記載の画像処理装置。
【請求項２３】前記デジタル回路モジュールに前記テス
ト信号を入力するための外部端子をさらに有する請求項
１２に記載の画像処理装置。
【請求項２４】前記テスト結果を示す信号を出力するた
めの外部端子をさらに有する請求項２３に記載の画像処
理装置。