JPH11352194A - デジタル回路および画像処理装置 - Google Patents
デジタル回路および画像処理装置Info
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- JPH11352194A JPH11352194A JP10165429A JP16542998A JPH11352194A JP H11352194 A JPH11352194 A JP H11352194A JP 10165429 A JP10165429 A JP 10165429A JP 16542998 A JP16542998 A JP 16542998A JP H11352194 A JPH11352194 A JP H11352194A
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- Japan
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- digital circuit
- signal
- test
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Abstract
(57)【要約】
【課題】 少ない数の針立てで、しかも、回路動作に悪
影響を及ぼすことなく、テストを行えるデジタル回路を
提供する。 【解決手段】 テスト動作時に前段のフリップフロップ
回路から後段のフリップフップ回路に、外部端子210
を介して入力したスキャンテスト信号200をシフトす
る複数のフリップフロップ回路を備えたデジタル回路モ
ジュール104と、通常動作時に、デジタル回路モジュ
ール104で処理される信号を入力する外部入力端子1
12と、定電位を保持する定電位部130と、テスト動
作時に外部入力端112と定電位部130とを接続し、
通常動作時に外部入力端子112を定電位部130から
遮断するトランジスタ116とを有する。
影響を及ぼすことなく、テストを行えるデジタル回路を
提供する。 【解決手段】 テスト動作時に前段のフリップフロップ
回路から後段のフリップフップ回路に、外部端子210
を介して入力したスキャンテスト信号200をシフトす
る複数のフリップフロップ回路を備えたデジタル回路モ
ジュール104と、通常動作時に、デジタル回路モジュ
ール104で処理される信号を入力する外部入力端子1
12と、定電位を保持する定電位部130と、テスト動
作時に外部入力端112と定電位部130とを接続し、
通常動作時に外部入力端子112を定電位部130から
遮断するトランジスタ116とを有する。
Description
【0001】
【発明が属する技術分野】本発明は、テストやバーイン
を行うための構成に特徴を有するデジタル回路および画
像処理装置に関する。
を行うための構成に特徴を有するデジタル回路および画
像処理装置に関する。
【0002】
【従来の技術】近年、プロセスが微細化するに伴い、大
規模なシステムを集積化してオンチップで構築すること
が多い。このような大規模なシステムを搭載したチップ
は、チップピンの数が増加し、また、動作が高速化する
傾向がある。ところで、このようなチップは、開発段階
や出荷前に、ウェハー状態で、テストや、壊れる可能性
の高いセルを故意に破壊するバーインなどが行われる。
ここで、テストの際には、テスト用の信号をチップに入
力し、チップからテスト結果の出力を得るために、テス
タの針をチップに接触させるいわゆる針立てを行う。ま
た、バーインの際にも、例えば、チップに組み込まれた
スキャンチェーンを構成するフリップフロップにバーイ
ン用の信号を印加するために針立てを行う。
規模なシステムを集積化してオンチップで構築すること
が多い。このような大規模なシステムを搭載したチップ
は、チップピンの数が増加し、また、動作が高速化する
傾向がある。ところで、このようなチップは、開発段階
や出荷前に、ウェハー状態で、テストや、壊れる可能性
の高いセルを故意に破壊するバーインなどが行われる。
ここで、テストの際には、テスト用の信号をチップに入
力し、チップからテスト結果の出力を得るために、テス
タの針をチップに接触させるいわゆる針立てを行う。ま
た、バーインの際にも、例えば、チップに組み込まれた
スキャンチェーンを構成するフリップフロップにバーイ
ン用の信号を印加するために針立てを行う。
【0003】
【発明が解決しようとする課題】しかしながら、チップ
に同時に針立てを行うことが可能なピンには限りがあ
る。特に、バーインに関しては、同時に複数のチップに
ついて処理を行うため、1チップに対しての針立ては、
バーイン用の信号を印加するピンに限られることがあ
る。この場合には、チップに設けられたピンのうち、バ
ーイン用の信号が印加されるピン以外のピンには針立て
は行われない。そのため、例えばバーイン動作中に、針
立てが行われていない入力ピンに接続されたチップ内の
入力セルや、入力モードになっている入出力セルでは、
入力電位が固定されず、当該入力セルや入出力セルの入
力側初段のCMOS(Complementary Metal-Oxide-Semic
onductor) 回路などがフローティング状態となり、当該
CMOS回路などが破壊される可能性がある。
に同時に針立てを行うことが可能なピンには限りがあ
る。特に、バーインに関しては、同時に複数のチップに
ついて処理を行うため、1チップに対しての針立ては、
バーイン用の信号を印加するピンに限られることがあ
る。この場合には、チップに設けられたピンのうち、バ
ーイン用の信号が印加されるピン以外のピンには針立て
は行われない。そのため、例えばバーイン動作中に、針
立てが行われていない入力ピンに接続されたチップ内の
入力セルや、入力モードになっている入出力セルでは、
入力電位が固定されず、当該入力セルや入出力セルの入
力側初段のCMOS(Complementary Metal-Oxide-Semic
onductor) 回路などがフローティング状態となり、当該
CMOS回路などが破壊される可能性がある。
【0004】このような問題を解決するために、入力ピ
ンにプルアップ抵抗やプルダウン抵抗を接続することも
考えられるが、例えば、3次元画像処理システムを搭載
したチップなどのように高速動作を行うチップでは、こ
のような抵抗を入力ピンに接続すると入力信号の波形が
ひずんでしまい、回路の高速動作に悪影響を及ぼしてし
まう。
ンにプルアップ抵抗やプルダウン抵抗を接続することも
考えられるが、例えば、3次元画像処理システムを搭載
したチップなどのように高速動作を行うチップでは、こ
のような抵抗を入力ピンに接続すると入力信号の波形が
ひずんでしまい、回路の高速動作に悪影響を及ぼしてし
まう。
【0005】本発明は上述した従来技術の問題点に鑑み
てなされ、少ない数の針立てで、しかも、回路の高速動
作に悪影響を及ぼすことなく、テストやバーインなどを
行うことができるデジタル回路および画像処理装置を提
供することを目的とする。
てなされ、少ない数の針立てで、しかも、回路の高速動
作に悪影響を及ぼすことなく、テストやバーインなどを
行うことができるデジタル回路および画像処理装置を提
供することを目的とする。
【0006】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
デジタル回路は、通常動作時に、信号が入力される外部
入力端子と、通常動作時に、前記外部入力端子を介して
入力した前記信号に基づいて動作し、テスト動作時に、
テスト信号に基づいて動作するデジタル回路モジュール
と、定電位を保持する定電位部と、前記テスト動作時に
前記外部入力端子を前記定電位部に接続し、通常動作時
に前記外部入力端子を前記定電位部から遮断するスイッ
チ回路とを有する。
点を解決し、上述した目的を達成するために、本発明の
デジタル回路は、通常動作時に、信号が入力される外部
入力端子と、通常動作時に、前記外部入力端子を介して
入力した前記信号に基づいて動作し、テスト動作時に、
テスト信号に基づいて動作するデジタル回路モジュール
と、定電位を保持する定電位部と、前記テスト動作時に
前記外部入力端子を前記定電位部に接続し、通常動作時
に前記外部入力端子を前記定電位部から遮断するスイッ
チ回路とを有する。
【0007】本発明のデジタル回路では、通常動作時
に、前記外部入力端子を介して入力した信号に基づいて
前記デジタル回路モジュール内で処理が行われる。この
とき、前記スイッチ回路によって、前記外部入力端子が
前記定電位部から遮断されている。そのため、前記外部
入力端子を介して入力された信号の波形が、前記定電位
部との接続による影響でひずむことはない。一方、本発
明のデジタル回路では、テスト動作時に、前記スイッチ
回路によって、前記定電位部と前記外部入力端子とが接
続され、前記外部入力端子が前記定電位部の電位に保持
される。そして、デジタル回路モジュールが、テスト信
号に基づいて動作する。このとき、前記外部入力端子の
電位が定電位に保持されているため、前記デジタル回路
モジュール内の前記外部入力端子に接続されている回路
素子がフローティング状態になることはない。その結
果、前記テスト信号によって、デジタル回路モジュール
の内部状態が変化した場合でも、前記デジタル回路モジ
ュール内の前記外部入力端子に接続されている回路素子
が破壊されることはない。
に、前記外部入力端子を介して入力した信号に基づいて
前記デジタル回路モジュール内で処理が行われる。この
とき、前記スイッチ回路によって、前記外部入力端子が
前記定電位部から遮断されている。そのため、前記外部
入力端子を介して入力された信号の波形が、前記定電位
部との接続による影響でひずむことはない。一方、本発
明のデジタル回路では、テスト動作時に、前記スイッチ
回路によって、前記定電位部と前記外部入力端子とが接
続され、前記外部入力端子が前記定電位部の電位に保持
される。そして、デジタル回路モジュールが、テスト信
号に基づいて動作する。このとき、前記外部入力端子の
電位が定電位に保持されているため、前記デジタル回路
モジュール内の前記外部入力端子に接続されている回路
素子がフローティング状態になることはない。その結
果、前記テスト信号によって、デジタル回路モジュール
の内部状態が変化した場合でも、前記デジタル回路モジ
ュール内の前記外部入力端子に接続されている回路素子
が破壊されることはない。
【0008】また、本発明の画像処理装置は、通常動作
時に、信号が入力される外部入力端子と、通常動作時
に、前記外部入力端子を介して入力した前記信号に基づ
いて画像処理を行い、テスト動作時に、テスト信号に基
づいて動作するデジタル回路モジュールと、定電位を保
持する定電位部と、前記テスト動作時に前記外部入力端
子を前記定電位部に接続し、通常動作時に前記外部入力
端子を前記定電位部から遮断するスイッチ回路とを有す
る。
時に、信号が入力される外部入力端子と、通常動作時
に、前記外部入力端子を介して入力した前記信号に基づ
いて画像処理を行い、テスト動作時に、テスト信号に基
づいて動作するデジタル回路モジュールと、定電位を保
持する定電位部と、前記テスト動作時に前記外部入力端
子を前記定電位部に接続し、通常動作時に前記外部入力
端子を前記定電位部から遮断するスイッチ回路とを有す
る。
【0009】
【発明の実施の形態】以下、本発明の実施形態に係わる
デジタル回路および画像処理装置について説明する。第1実施形態 図1は、本実施形態に係わるデジタル回路100の構成
図である。図1に示すように、デジタル回路100は、
テスト制御回路102、デジタル回路モジュールとして
のデジタル回路モジュール104、入力セル106、入
出力セル108およびスイッチ回路としてのセレクタ1
10を有する。
デジタル回路および画像処理装置について説明する。第1実施形態 図1は、本実施形態に係わるデジタル回路100の構成
図である。図1に示すように、デジタル回路100は、
テスト制御回路102、デジタル回路モジュールとして
のデジタル回路モジュール104、入力セル106、入
出力セル108およびスイッチ回路としてのセレクタ1
10を有する。
【0010】テスト制御回路102は、テストモード信
号TMSがテスト動作モードを示しているとき(ハイレ
ベル、例えば3.3Vのとき)に、入力セル106に出
力するプルアップ制御信号PCNをローレベル、例えば
0Vにし、セレクタ110に出力する出力制御選択信号
SELをハイレベル、例えば、3.3Vにする。また、
テスト制御回路102は、テスト出力制御信号TOEを
セレクタ110に出力する。ここで、テスト出力制御信
号TOEは、ハイレベル、例えば3.3Vになってお
り、入出力セル108を出力モードに設定することを示
している。テスト制御回路102は、テストモード信号
TMSが通常動作モードを示しているとき(ローレベ
ル、例えば0Vのとき)に、入力セル106に出力する
プルアップ制御信号PCNをハイレベル、例えば3.3
Vにし、入出力セル108に出力する出力制御選択信号
SELをローレベルにする。
号TMSがテスト動作モードを示しているとき(ハイレ
ベル、例えば3.3Vのとき)に、入力セル106に出
力するプルアップ制御信号PCNをローレベル、例えば
0Vにし、セレクタ110に出力する出力制御選択信号
SELをハイレベル、例えば、3.3Vにする。また、
テスト制御回路102は、テスト出力制御信号TOEを
セレクタ110に出力する。ここで、テスト出力制御信
号TOEは、ハイレベル、例えば3.3Vになってお
り、入出力セル108を出力モードに設定することを示
している。テスト制御回路102は、テストモード信号
TMSが通常動作モードを示しているとき(ローレベ
ル、例えば0Vのとき)に、入力セル106に出力する
プルアップ制御信号PCNをハイレベル、例えば3.3
Vにし、入出力セル108に出力する出力制御選択信号
SELをローレベルにする。
【0011】入力セル106は、プルアップ用のトラン
ジスタ116、CMOSのバッファ118および定電位
部130を有する。トランジスタ116は、例えば、P
チャネル・エンハンスメント型のMOSFETであり、
ドレインが例えば3.3Vの定電位部130に接続され
ており、ソースが、バッファ118の入力端子と外部入
力端子112とを結ぶ配線131に接続されている。ま
た、トランジスタ116のゲートには、プルアップ制御
信号PCNが印加される。トランジスタ116は、プル
アップ制御信号PCNがローレベルのときに、オン(導
通状態)になり、ソースの電位をドレインの電位に応じ
た電位に保持する。一方、トランジスタ116は、プル
アップ制御信号PCNがハイレベルのときに、オフ(非
導通状態)になる。
ジスタ116、CMOSのバッファ118および定電位
部130を有する。トランジスタ116は、例えば、P
チャネル・エンハンスメント型のMOSFETであり、
ドレインが例えば3.3Vの定電位部130に接続され
ており、ソースが、バッファ118の入力端子と外部入
力端子112とを結ぶ配線131に接続されている。ま
た、トランジスタ116のゲートには、プルアップ制御
信号PCNが印加される。トランジスタ116は、プル
アップ制御信号PCNがローレベルのときに、オン(導
通状態)になり、ソースの電位をドレインの電位に応じ
た電位に保持する。一方、トランジスタ116は、プル
アップ制御信号PCNがハイレベルのときに、オフ(非
導通状態)になる。
【0012】デジタル回路モジュール104は、複数の
図示しないデジタル回路モジュールと、図2に示すよう
なスキャンセル3221 〜32232を直列に接続したス
キャンチェーン300とを有する。スキャンセル322
1 〜32232は、例えば、それぞれD型のフリップフロ
ップ回路であり、前段のスキャンセルのSO(Scan Out)
端子を後段のスキャンセルのSI(Scan In) 端子に接続
してスキャンチェーン300を構成している。スキャン
セル3221 のSI端子には、スキャンテスト時に外部
端子210を介してスキャンテスト信号200が入力さ
れ、バーイン時に、外部端子210を介して、バーイン
用の例えば論理値「0」と「1」とをランダムに並べた
シリアル信号であるバーイン信号203が印加される。
また、スキャンセル32232のSO端子からは、スキャ
ンテスト時に、テスト結果信号202が出力され、この
テスト結果信号202は外部端子212を介して出力さ
れる。
図示しないデジタル回路モジュールと、図2に示すよう
なスキャンセル3221 〜32232を直列に接続したス
キャンチェーン300とを有する。スキャンセル322
1 〜32232は、例えば、それぞれD型のフリップフロ
ップ回路であり、前段のスキャンセルのSO(Scan Out)
端子を後段のスキャンセルのSI(Scan In) 端子に接続
してスキャンチェーン300を構成している。スキャン
セル3221 のSI端子には、スキャンテスト時に外部
端子210を介してスキャンテスト信号200が入力さ
れ、バーイン時に、外部端子210を介して、バーイン
用の例えば論理値「0」と「1」とをランダムに並べた
シリアル信号であるバーイン信号203が印加される。
また、スキャンセル32232のSO端子からは、スキャ
ンテスト時に、テスト結果信号202が出力され、この
テスト結果信号202は外部端子212を介して出力さ
れる。
【0013】スキャンセル3221 〜32232のD端子
およびQ端子は、デジタル回路モジュール104内の図
示しないデジタル回路モジュールに接続され、通常動作
時に、当該デジタル回路モジュールとの間でデータの入
出力を行う。
およびQ端子は、デジタル回路モジュール104内の図
示しないデジタル回路モジュールに接続され、通常動作
時に、当該デジタル回路モジュールとの間でデータの入
出力を行う。
【0014】また、デジタル回路モジュール104は、
通常動作時に、外部入力端子112から入力された入力
信号205を、バッファ118を介して入力する。ま
た、デジタル回路モジュール104は、通常動作時に、
内部で生成した通常出力制御信号NOEを、セレクタ1
10を介して出力制御信号OEとして入出力セル108
に出力し、入出力セル108を入力モードあるいは出力
モードの何れか一方に設定する。ここで、デジタル回路
モジュール104は、入出力セル108を入力モードに
設定した場合には、外部入出力端子114を介して入力
信号206を入力し、入出力セル108を出力モードに
設定した場合には、外部入出力端子114を介して出力
信号208を出力する。
通常動作時に、外部入力端子112から入力された入力
信号205を、バッファ118を介して入力する。ま
た、デジタル回路モジュール104は、通常動作時に、
内部で生成した通常出力制御信号NOEを、セレクタ1
10を介して出力制御信号OEとして入出力セル108
に出力し、入出力セル108を入力モードあるいは出力
モードの何れか一方に設定する。ここで、デジタル回路
モジュール104は、入出力セル108を入力モードに
設定した場合には、外部入出力端子114を介して入力
信号206を入力し、入出力セル108を出力モードに
設定した場合には、外部入出力端子114を介して出力
信号208を出力する。
【0015】セレクタ110は、出力制御選択信号SE
Lが、テスト動作モードを示している場合には、テスト
制御回路102からのテスト出力制御信号TOEを出力
制御信号OEとして入出力セル108に出力する。ま
た、セレクタ110は、出力制御選択信号SELが、通
常動作モードを示している場合には、デジタル回路モジ
ュール104からの通常出力制御信号NOEを出力制御
信号OEとして入出力セル108に出力する。
Lが、テスト動作モードを示している場合には、テスト
制御回路102からのテスト出力制御信号TOEを出力
制御信号OEとして入出力セル108に出力する。ま
た、セレクタ110は、出力制御選択信号SELが、通
常動作モードを示している場合には、デジタル回路モジ
ュール104からの通常出力制御信号NOEを出力制御
信号OEとして入出力セル108に出力する。
【0016】入出力セル108は、CMOSのバッファ
120,122を有し、出力制御信号OEがローレベル
であり、入力モードを示している場合には、外部入出力
端子114を介して入力した入力信号206をバッファ
122を介してデジタル回路モジュール104に出力す
る。また、入出力セル108は、出力制御信号OEがハ
イレベルであり、出力モードを示している場合には、デ
ジタル回路モジュール104からの出力信号を、バッフ
ァ120を介して外部入出力端子114から出力信号2
08として出力する。
120,122を有し、出力制御信号OEがローレベル
であり、入力モードを示している場合には、外部入出力
端子114を介して入力した入力信号206をバッファ
122を介してデジタル回路モジュール104に出力す
る。また、入出力セル108は、出力制御信号OEがハ
イレベルであり、出力モードを示している場合には、デ
ジタル回路モジュール104からの出力信号を、バッフ
ァ120を介して外部入出力端子114から出力信号2
08として出力する。
【0017】以下、図1に示すデジタル回路100の動
作について説明する。スキャンテスト時の動作 スキャンテスト時には、テストモード信号TMSがテス
ト動作モードを示しており、テスト制御回路102から
入力セル106のトランジスタ116にローレベルのプ
ルアップ制御信号PCNが出力される。これにより、ト
ランジスタ116がオンになり、外部入力端子112お
よびバッファ118の入力端子のレベルは、トランジス
タ116のドレインの電位(プルアップ電位)に応じた
電位に固定される。
作について説明する。スキャンテスト時の動作 スキャンテスト時には、テストモード信号TMSがテス
ト動作モードを示しており、テスト制御回路102から
入力セル106のトランジスタ116にローレベルのプ
ルアップ制御信号PCNが出力される。これにより、ト
ランジスタ116がオンになり、外部入力端子112お
よびバッファ118の入力端子のレベルは、トランジス
タ116のドレインの電位(プルアップ電位)に応じた
電位に固定される。
【0018】また、テスト制御回路102からセレクタ
110に、ハイレベルの出力制御選択信号SELが出力
される。これにより、セレクタ110から入出力セル1
08に、テスト制御回路102からのテスト出力制御信
号TOEが出力制御信号OEとして出力され、入出力セ
ル108が出力モードになる。
110に、ハイレベルの出力制御選択信号SELが出力
される。これにより、セレクタ110から入出力セル1
08に、テスト制御回路102からのテスト出力制御信
号TOEが出力制御信号OEとして出力され、入出力セ
ル108が出力モードになる。
【0019】そして、外部端子210に立てられたテス
タの針からスキャンテスト信号200が図2に示すスキ
ャンセル3221 のSI端子に入力され、スキャンセル
3221 〜32232に入力されたクロック信号およびス
キャンクロック信号とに基づいて、スキャンセル322
1 〜32232がシフト動作を行う。これにより、スキャ
ンセル32232のSO端子から出力される信号が、外部
端子212に立てられた針を介して、テスト結果信号2
02としてテスタに出力される。
タの針からスキャンテスト信号200が図2に示すスキ
ャンセル3221 のSI端子に入力され、スキャンセル
3221 〜32232に入力されたクロック信号およびス
キャンクロック信号とに基づいて、スキャンセル322
1 〜32232がシフト動作を行う。これにより、スキャ
ンセル32232のSO端子から出力される信号が、外部
端子212に立てられた針を介して、テスト結果信号2
02としてテスタに出力される。
【0020】デジタル回路100によれば、スキャンテ
スト動作時に、外部入力端子112およびバッファ11
8の入力端子のレベルが、プルアップ電位に保持される
と共に、入出力セル108が出力モードに設定される。
そのため、バッファ118,120,122がフローテ
ィング状態になることはない。その結果、スキャンテス
ト信号200に基づいてデジタル回路モジュール104
の内部状態の変化し、当該変化に応じて、バッファ11
8の出力端子、バッファ120の入力端子およびバッフ
ァ120の出力端子のレベルが変化した場合でも、バッ
ファ118,120,122に定格以上の電圧が加わる
ことはなく、バッファ118,120,122が破壊さ
れることを回避できる。また、デジタル回路100によ
れば、スキャンテスト動作時に、テスタの針を外部端子
210および212に立てればよく、外部入力端子11
2および外部入出力端子114に針を立てる必要はな
い。そのため、少ない針立てでテストを行える。
スト動作時に、外部入力端子112およびバッファ11
8の入力端子のレベルが、プルアップ電位に保持される
と共に、入出力セル108が出力モードに設定される。
そのため、バッファ118,120,122がフローテ
ィング状態になることはない。その結果、スキャンテス
ト信号200に基づいてデジタル回路モジュール104
の内部状態の変化し、当該変化に応じて、バッファ11
8の出力端子、バッファ120の入力端子およびバッフ
ァ120の出力端子のレベルが変化した場合でも、バッ
ファ118,120,122に定格以上の電圧が加わる
ことはなく、バッファ118,120,122が破壊さ
れることを回避できる。また、デジタル回路100によ
れば、スキャンテスト動作時に、テスタの針を外部端子
210および212に立てればよく、外部入力端子11
2および外部入出力端子114に針を立てる必要はな
い。そのため、少ない針立てでテストを行える。
【0021】バーイン時の動作 バーイン時の動作は、基本的に前述したスキャンテスト
時の動作と同じであるが、外部端子210にのみ針立て
が行われ、デジタル回路モジュール104のスキャンセ
ル3221 のSI端子にバーイン信号203が印加され
る。なお、バーイン動作時には、通常時の動作に比べて
電源電圧を高くしてデジタル回路100を動作させる。
そして、スキャンセル3221 〜32232にバーイン信
号203がシフトして印加され、デジタル回路モジュー
ル104内の図示しないデジタル回路が動作し、破壊さ
れる可能性の高いセルが破壊される。この場合でも、バ
ッファ118,120,122がフローティング状態に
なることはなく、バッファ118,120,122が破
壊されることを回避できる。また、少ない針立てで、バ
ーインを行うことができる。
時の動作と同じであるが、外部端子210にのみ針立て
が行われ、デジタル回路モジュール104のスキャンセ
ル3221 のSI端子にバーイン信号203が印加され
る。なお、バーイン動作時には、通常時の動作に比べて
電源電圧を高くしてデジタル回路100を動作させる。
そして、スキャンセル3221 〜32232にバーイン信
号203がシフトして印加され、デジタル回路モジュー
ル104内の図示しないデジタル回路が動作し、破壊さ
れる可能性の高いセルが破壊される。この場合でも、バ
ッファ118,120,122がフローティング状態に
なることはなく、バッファ118,120,122が破
壊されることを回避できる。また、少ない針立てで、バ
ーインを行うことができる。
【0022】通常時の動作 通常時には、テストモード信号TMSが通常動作モード
を示しており、テスト制御回路102から入力セル10
6のトランジスタ116にハイレベルのプルアップ制御
信号PCNが出力される。これにより、トランジスタ1
16がオフになる。このとき、トランジスタのソース・
ドレイン間の抵抗値は非常に大きいため、外部入力端子
112から入力された入力信号205にひずみが生じた
りすることはない。
を示しており、テスト制御回路102から入力セル10
6のトランジスタ116にハイレベルのプルアップ制御
信号PCNが出力される。これにより、トランジスタ1
16がオフになる。このとき、トランジスタのソース・
ドレイン間の抵抗値は非常に大きいため、外部入力端子
112から入力された入力信号205にひずみが生じた
りすることはない。
【0023】また、テスト制御回路102からセレクタ
110に、ローレベルの出力制御選択信号SELが出力
される。これにより、セレクタ110から入出力セル1
08に、デジタル回路モジュール104からの通常出力
制御信号NOEが出力制御信号OEとして出力され、当
該出力制御信号OEに基づいて、入出力セル108が入
力モードと出力モードとで切り換えられる。
110に、ローレベルの出力制御選択信号SELが出力
される。これにより、セレクタ110から入出力セル1
08に、デジタル回路モジュール104からの通常出力
制御信号NOEが出力制御信号OEとして出力され、当
該出力制御信号OEに基づいて、入出力セル108が入
力モードと出力モードとで切り換えられる。
【0024】そして、外部入力端子112を介して入力
された入力信号205が、バッファ118を介してデジ
タル回路モジュール104に出力され、出力制御信号O
Eに応じて入出力セル108が出力モードになったとき
に、デジタル回路モジュール104からの出力信号が、
バッファ120を介して外部入出力端子114から出力
信号208として出力される。このとき、デジタル回路
モジュール104内では、スキャンセル3221 〜32
232は、クロック信号に基づいて、D端子から入力した
信号をQ端子から出力し、デジタル回路モジュール10
4に内蔵されたデジタル回路モジュールとの間でデータ
の送受信を行う。
された入力信号205が、バッファ118を介してデジ
タル回路モジュール104に出力され、出力制御信号O
Eに応じて入出力セル108が出力モードになったとき
に、デジタル回路モジュール104からの出力信号が、
バッファ120を介して外部入出力端子114から出力
信号208として出力される。このとき、デジタル回路
モジュール104内では、スキャンセル3221 〜32
232は、クロック信号に基づいて、D端子から入力した
信号をQ端子から出力し、デジタル回路モジュール10
4に内蔵されたデジタル回路モジュールとの間でデータ
の送受信を行う。
【0025】上述したように、デジタル回路100によ
れば、スキャンテスト動作およびバーイン動作を、少な
い針立てで回路素子を破壊することなく行える。また、
デジタル回路100によれば、通常動作時に、入力信号
の波形にひずみが生じることを回避できる。
れば、スキャンテスト動作およびバーイン動作を、少な
い針立てで回路素子を破壊することなく行える。また、
デジタル回路100によれば、通常動作時に、入力信号
の波形にひずみが生じることを回避できる。
【0026】第2実施形態 本実施形態では、図1に示すデジタル回路モジュール1
04として、レンダリング回路を用いた画像処理装置に
ついて説明する。図3は、本実施形態の画像処理装置3
00の構成図である。図3に示すように、画像処理装置
300は、図1に示すデジタル回路100のデジタル回
路モジュール104の代わりに、レンダリング回路5を
用いたことを除いて、デジタル回路100と同じであ
る。図3に示すように、画像処理装置300は、レンダ
リング回路5、テスト制御回路102、入力セル10
6、入出力セル108、セレクタ110、外部入力端子
112、外部入出力端子114および外部端子210,
212を有する。
04として、レンダリング回路を用いた画像処理装置に
ついて説明する。図3は、本実施形態の画像処理装置3
00の構成図である。図3に示すように、画像処理装置
300は、図1に示すデジタル回路100のデジタル回
路モジュール104の代わりに、レンダリング回路5を
用いたことを除いて、デジタル回路100と同じであ
る。図3に示すように、画像処理装置300は、レンダ
リング回路5、テスト制御回路102、入力セル10
6、入出力セル108、セレクタ110、外部入力端子
112、外部入出力端子114および外部端子210,
212を有する。
【0027】図3において、図1と同じ符号を付した構
成要素は、第1実施形態で説明したものと同じである。
すなわち、テスト制御回路102、入力セル106、入
出力セル108、セレクタ110、外部入力端子11
2、外部入出力端子114および外部端子210,21
2は第1実施形態で前述したものと同じである。
成要素は、第1実施形態で説明したものと同じである。
すなわち、テスト制御回路102、入力セル106、入
出力セル108、セレクタ110、外部入力端子11
2、外部入出力端子114および外部端子210,21
2は第1実施形態で前述したものと同じである。
【0028】画像処理装置300は、家庭用ゲーム機な
どに適用される、任意の3次元物体モデルに対する所望
の3次元画像をCRT(Cathode Ray Tube)などのディス
プレイ上に高速に表示する3次元コンピュータグラフィ
ックシステムに内蔵される。この3次元コンピュータグ
ラフィックシステムは、立体モデルを単位図形である三
角形(ポリゴン)の組み合わせとして表現し、このポリ
ゴンを描画することで表示画面の各画素の色を決定し、
ディスプレイに表示するポリゴンレンダリング処理を行
う。また、この3次元コンピュータグラフィックシステ
ムでは、平面上の位置を表現する(x,y)座標の他
に、奥行きを表すz座標を用いて3次元物体を表し、こ
の(x,y,z)の3つの座標で3次元空間の任意の一
点を特定する。
どに適用される、任意の3次元物体モデルに対する所望
の3次元画像をCRT(Cathode Ray Tube)などのディス
プレイ上に高速に表示する3次元コンピュータグラフィ
ックシステムに内蔵される。この3次元コンピュータグ
ラフィックシステムは、立体モデルを単位図形である三
角形(ポリゴン)の組み合わせとして表現し、このポリ
ゴンを描画することで表示画面の各画素の色を決定し、
ディスプレイに表示するポリゴンレンダリング処理を行
う。また、この3次元コンピュータグラフィックシステ
ムでは、平面上の位置を表現する(x,y)座標の他
に、奥行きを表すz座標を用いて3次元物体を表し、こ
の(x,y,z)の3つの座標で3次元空間の任意の一
点を特定する。
【0029】図4は、本実施形態の3次元コンピュータ
グラフィックシステム1の部分構成図である。図4に示
すように、3次元コンピュータグラフィックシステム1
では、メインメモリ2、I/Oインタフェース回路3、
メインプロセッサ4およびレンダリング回路5が、メイ
ンバス6を介して接続されている。メインプロセッサ4
は、例えば、ゲームの進行状況などに応じて、メインメ
モリ2から必要なグラフィックデータを読み出し、この
グラフィックデータに対してクリッピング(Clipping)処
理、ライティング(Lighting)処理およびジオメトリ(Geo
metry)処理などを行い、ポリゴンレンダリングデータを
生成する。メインプロセッサ4は、ポリゴンレンダリン
グデータS4を、メインバス6を介して、レンダリング
回路5の外部入出力端子114に出力する。I/Oイン
タフェース回路3は、必要に応じて、外部からポリゴン
レンダリングデータを入力し、これをメインバス6を介
して、レンダリング回路5の外部入出力端子114に出
力する。
グラフィックシステム1の部分構成図である。図4に示
すように、3次元コンピュータグラフィックシステム1
では、メインメモリ2、I/Oインタフェース回路3、
メインプロセッサ4およびレンダリング回路5が、メイ
ンバス6を介して接続されている。メインプロセッサ4
は、例えば、ゲームの進行状況などに応じて、メインメ
モリ2から必要なグラフィックデータを読み出し、この
グラフィックデータに対してクリッピング(Clipping)処
理、ライティング(Lighting)処理およびジオメトリ(Geo
metry)処理などを行い、ポリゴンレンダリングデータを
生成する。メインプロセッサ4は、ポリゴンレンダリン
グデータS4を、メインバス6を介して、レンダリング
回路5の外部入出力端子114に出力する。I/Oイン
タフェース回路3は、必要に応じて、外部からポリゴン
レンダリングデータを入力し、これをメインバス6を介
して、レンダリング回路5の外部入出力端子114に出
力する。
【0030】ここで、ポリゴンレンダリングデータは、
ポリゴンの各3頂点の(x,y,z,R,G,B,α,
s,t,q,F)のデータを含んでいる。ここで、
(x,y,z)データは、ポリゴンの頂点の3次元座標
を示し、(R,G,B)データは、それそれ当該3次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
21に既に記憶されている画素とのR,G,Bデータの
ブレンド(混合)係数を示している。(s,t,q)デ
ータのうち、(s,t)は、対応するテクスチャの同次
座標を示しており、qは同次項を示している。ここで、
「s/q」および「t/q」に、それぞれテクスチャサ
イズUSIZEおよびVSIZEを乗じてテクスチャ座
標データ(u,v)が得られる。テクスチャバッファ2
0に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ(u,v)を用いて行われる。Fデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。
ポリゴンの各3頂点の(x,y,z,R,G,B,α,
s,t,q,F)のデータを含んでいる。ここで、
(x,y,z)データは、ポリゴンの頂点の3次元座標
を示し、(R,G,B)データは、それそれ当該3次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
21に既に記憶されている画素とのR,G,Bデータの
ブレンド(混合)係数を示している。(s,t,q)デ
ータのうち、(s,t)は、対応するテクスチャの同次
座標を示しており、qは同次項を示している。ここで、
「s/q」および「t/q」に、それぞれテクスチャサ
イズUSIZEおよびVSIZEを乗じてテクスチャ座
標データ(u,v)が得られる。テクスチャバッファ2
0に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ(u,v)を用いて行われる。Fデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。
【0031】以下、画像処理装置300のレンダリング
回路5について詳細に説明する。図4に示すように、レ
ンダリング回路5は、DDA(Digital Differential An
arizer) セットアップ回路10、トライアングルDDA
回路11、テクスチャエンジン回路12、メモリI/F
回路13、CRTコントローラ回路14、RAMDAC
回路15、DRAM16およびSRAM17を有する。
また、レンダリング回路5には、第1実施形態のデジタ
ル回路モジュール104と同様に、例えば、図2に示す
ようなスキャンセル3221 〜32232を直列に接続し
たスキャンチェーン300が組み込まれている。スキャ
ンセル3221 のSI端子は外部端子210に接続さ
れ、スキャンセル32232のSO端子は外部端子212
に接続されている。
回路5について詳細に説明する。図4に示すように、レ
ンダリング回路5は、DDA(Digital Differential An
arizer) セットアップ回路10、トライアングルDDA
回路11、テクスチャエンジン回路12、メモリI/F
回路13、CRTコントローラ回路14、RAMDAC
回路15、DRAM16およびSRAM17を有する。
また、レンダリング回路5には、第1実施形態のデジタ
ル回路モジュール104と同様に、例えば、図2に示す
ようなスキャンセル3221 〜32232を直列に接続し
たスキャンチェーン300が組み込まれている。スキャ
ンセル3221 のSI端子は外部端子210に接続さ
れ、スキャンセル32232のSO端子は外部端子212
に接続されている。
【0032】DRAM16 DRAM16は、テクスチャデータを記憶するテクスチ
ャバッファ20、CRTに出力してディスプレイに表示
する表示データを記憶するディスプレイバッファ21、
zデータを記憶するzバッファ22およびカラールック
アップデータを記憶するテクスチャCLUTバッファ2
3として機能する。
ャバッファ20、CRTに出力してディスプレイに表示
する表示データを記憶するディスプレイバッファ21、
zデータを記憶するzバッファ22およびカラールック
アップデータを記憶するテクスチャCLUTバッファ2
3として機能する。
【0033】DDAセットアップ回路10 DDAセットアップ回路10は、後段のトライアングル
DDA回路11において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、外部入出力端子114およびバ
ッファ122を介して入力したポリゴンレンダリングデ
ータS4が示す(z,R,G,B,α,s,t,q,
F)データについて、三角形の辺と水平方向の差分など
を求めるセットアップ演算を行う。このセットアップ演
算は、具体的には、開始点の値と終点の値と、開始点と
終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。DDAセ
ットアップ回路10は、算出した変分データS10をト
ライアングルDDA回路11に出力する。また、DDA
セットアップ回路10は、必要に応じて、処理データを
バッファ120および外部入出力端子114を介して出
力する。
DDA回路11において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、外部入出力端子114およびバ
ッファ122を介して入力したポリゴンレンダリングデ
ータS4が示す(z,R,G,B,α,s,t,q,
F)データについて、三角形の辺と水平方向の差分など
を求めるセットアップ演算を行う。このセットアップ演
算は、具体的には、開始点の値と終点の値と、開始点と
終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。DDAセ
ットアップ回路10は、算出した変分データS10をト
ライアングルDDA回路11に出力する。また、DDA
セットアップ回路10は、必要に応じて、処理データを
バッファ120および外部入出力端子114を介して出
力する。
【0034】トライアングルDDA回路11 トライアングルDDA回路11は、DDAセットアップ
回路10から入力した変分データS10を用いて、三角
形内部の各画素における線形補間された(z,R,G,
B,α,s,t,q,F)データを算出する。トライア
ングルDDA回路11は、各画素の(x,y)データ
と、当該(x,y)座標における(z,R,G,B,
α,s,t,q,F)データとを、DDAデータ(補間
データ)S11としてテクスチャエンジン回路12に出
力する。本実施形態では、トライアングルDDA回路1
1は、並行して処理を行う矩形内に位置する8(=2×
4)画素分のDDAデータS11をテクスチャエンジン
回路12に出力する。
回路10から入力した変分データS10を用いて、三角
形内部の各画素における線形補間された(z,R,G,
B,α,s,t,q,F)データを算出する。トライア
ングルDDA回路11は、各画素の(x,y)データ
と、当該(x,y)座標における(z,R,G,B,
α,s,t,q,F)データとを、DDAデータ(補間
データ)S11としてテクスチャエンジン回路12に出
力する。本実施形態では、トライアングルDDA回路1
1は、並行して処理を行う矩形内に位置する8(=2×
4)画素分のDDAデータS11をテクスチャエンジン
回路12に出力する。
【0035】テクスチャエンジン回路12 テクスチャエンジン回路12は、「s/q」および「t
/q」の算出処理、テクスチャ座標データ(u,v)の
算出処理、テクスチャバッファ20からの(R,G,
B,α)データの読み出し処理、および、混合処理(α
ブレンディング処理)を行う。なお、テクスチャエンジ
ン回路12は、所定の矩形内に位置する8画素について
の処理を同時に並行して行う。
/q」の算出処理、テクスチャ座標データ(u,v)の
算出処理、テクスチャバッファ20からの(R,G,
B,α)データの読み出し処理、および、混合処理(α
ブレンディング処理)を行う。なお、テクスチャエンジ
ン回路12は、所定の矩形内に位置する8画素について
の処理を同時に並行して行う。
【0036】テクスチャエンジン回路12は、除算回路
を用いて、DDAデータS11が示す(s,t,q)デ
ータについて、sデータをqデータで除算する演算と、
tデータをqデータで除算する演算とを行う。
を用いて、DDAデータS11が示す(s,t,q)デ
ータについて、sデータをqデータで除算する演算と、
tデータをqデータで除算する演算とを行う。
【0037】また、テクスチャエンジン回路12は、除
算結果である「s/q」および「t/q」に、それぞれ
テクスチャサイズUSIZEおよびVSIZEを乗じ
て、テクスチャ座標データ(u,v)を生成する。ま
た、テクスチャエンジン回路12は、メモリI/F回路
13を介して、SRAM17あるいはDRAM16に、
前記生成したテクスチャ座標データ(u,v)を含む読
み出し要求を出力し、メモリI/F回路13を介して、
SRAM17あるいはテクスチャバッファ20に記憶さ
れているテクスチャデータを読み出すことで、(s,
t)データに対応したテクスチャアドレスに記憶された
(R,G,B,α)データS17を得る。
算結果である「s/q」および「t/q」に、それぞれ
テクスチャサイズUSIZEおよびVSIZEを乗じ
て、テクスチャ座標データ(u,v)を生成する。ま
た、テクスチャエンジン回路12は、メモリI/F回路
13を介して、SRAM17あるいはDRAM16に、
前記生成したテクスチャ座標データ(u,v)を含む読
み出し要求を出力し、メモリI/F回路13を介して、
SRAM17あるいはテクスチャバッファ20に記憶さ
れているテクスチャデータを読み出すことで、(s,
t)データに対応したテクスチャアドレスに記憶された
(R,G,B,α)データS17を得る。
【0038】ここで、SRAM17には、テクスチャバ
ッファ20に記憶されているテクスチャデータのコピー
が記憶されている。テクスチャエンジン回路12は、読
み出した(R,G,B,α)データS17の(R,G,
B)データと、前段のトライアングルDDA回路11か
らのDDAデータS11に含まれる(R,G,B)デー
タとを、(R,G,B,α)データS17に含まれるα
データ(テクスチャα)が示す割合で混合し、画素デー
タS12を生成する。テクスチャエンジン回路12は、
この画素データS12を、メモリI/F回路13に出力
する。
ッファ20に記憶されているテクスチャデータのコピー
が記憶されている。テクスチャエンジン回路12は、読
み出した(R,G,B,α)データS17の(R,G,
B)データと、前段のトライアングルDDA回路11か
らのDDAデータS11に含まれる(R,G,B)デー
タとを、(R,G,B,α)データS17に含まれるα
データ(テクスチャα)が示す割合で混合し、画素デー
タS12を生成する。テクスチャエンジン回路12は、
この画素データS12を、メモリI/F回路13に出力
する。
【0039】メモリI/F回路13 メモリI/F回路13は、テクスチャエンジン回路12
から入力した画素データS12に対応するzデータと、
zバッファ22に記憶されているzデータとの比較を行
い、入力した画素データS12によって描画される画像
が、前回、ディスプレイバッファ21に書き込まれた画
像より、手前(視点側)に位置するか否かを判断し、手
前に位置する場合には、画像データS12に対応するz
データでzバッファ22に記憶されたzデータを更新す
る。また、メモリI/F回路13は、必要に応じて、画
像データS12に含まれる(R,G,B)データと、既
にディスプレイバッファ21に記憶されている(R,
G,B)データとを、画素データS12に対応するαデ
ータが示す混合値で混合する、いわゆるαブレンディン
グ処理を行い、混合後の(R,G,B)データをディス
プレイバッファ21に書き込む(打ち込む)。
から入力した画素データS12に対応するzデータと、
zバッファ22に記憶されているzデータとの比較を行
い、入力した画素データS12によって描画される画像
が、前回、ディスプレイバッファ21に書き込まれた画
像より、手前(視点側)に位置するか否かを判断し、手
前に位置する場合には、画像データS12に対応するz
データでzバッファ22に記憶されたzデータを更新す
る。また、メモリI/F回路13は、必要に応じて、画
像データS12に含まれる(R,G,B)データと、既
にディスプレイバッファ21に記憶されている(R,
G,B)データとを、画素データS12に対応するαデ
ータが示す混合値で混合する、いわゆるαブレンディン
グ処理を行い、混合後の(R,G,B)データをディス
プレイバッファ21に書き込む(打ち込む)。
【0040】CRTコントローラ回路14 CRTコントローラ回路14は、与えられた水平および
垂直同期信号に同期して、図示しないCRTに表示する
アドレスを発生し、ディスプレイバッファ21から表示
データを読み出す要求をメモリI/F回路13に出力す
る。この要求に応じて、メモリI/F回路13は、ディ
スプレイバッファ21から一定の固まりで表示データを
読み出す。CRTコントローラ回路14は、ディスプレ
イバッファ21から読み出した表示データを記憶するF
IFO(First In First Out)回路を内蔵し、一定の時間
間隔で、RAMDAC回路15にRGBのインデックス
値を出力する。また、CRTコントローラ回路14は、
外部入力端子112およびバッファ118を介して、表
示データS118を入力し、これをFIFO回路を介し
て一定の時間間隔でRAMDAC回路15にする。
垂直同期信号に同期して、図示しないCRTに表示する
アドレスを発生し、ディスプレイバッファ21から表示
データを読み出す要求をメモリI/F回路13に出力す
る。この要求に応じて、メモリI/F回路13は、ディ
スプレイバッファ21から一定の固まりで表示データを
読み出す。CRTコントローラ回路14は、ディスプレ
イバッファ21から読み出した表示データを記憶するF
IFO(First In First Out)回路を内蔵し、一定の時間
間隔で、RAMDAC回路15にRGBのインデックス
値を出力する。また、CRTコントローラ回路14は、
外部入力端子112およびバッファ118を介して、表
示データS118を入力し、これをFIFO回路を介し
て一定の時間間隔でRAMDAC回路15にする。
【0041】RAMDAC回路15 RAMDAC回路15は、各インデックス値に対応する
R,G,Bデータを記憶しており、CRTコントローラ
回路14から入力したRGBのインデックス値に対応す
るデジタル形式のR,G,Bデータを、D/Aコンバー
タに転送し、アナログ形式のR,G,Bデータを生成す
る。RAMDAC回路15は、この生成されたR,G,
BデータをCRTに出力する。
R,G,Bデータを記憶しており、CRTコントローラ
回路14から入力したRGBのインデックス値に対応す
るデジタル形式のR,G,Bデータを、D/Aコンバー
タに転送し、アナログ形式のR,G,Bデータを生成す
る。RAMDAC回路15は、この生成されたR,G,
BデータをCRTに出力する。
【0042】以下、3次元コンピュータグラフィックシ
ステム1の全体動作について説明する。ポリゴンレンダ
リングデータS4が、メインバス6および外部入力端子
114を介してメインプロセッサ4からDDAセットア
ップ回路10に出力され、DDAセットアップ回路10
において、三角形の辺と水平方向の差分などを示す変分
データS10が生成される。この変分データS10は、
トライアングルDDA回路11に出力され、トライアン
グルDDA回路11において、三角形内部の各画素にお
ける線形補間された(z,R,G,B,α,s,t,
q,F)データが算出される。そして、この算出された
(z,R,G,B,α,s,t,q,F)データと、三
角形の各頂点の(x,y)データとが、DDAデータS
11として、トライアングルDDA回路11からテクス
チャエンジン回路12に出力される。
ステム1の全体動作について説明する。ポリゴンレンダ
リングデータS4が、メインバス6および外部入力端子
114を介してメインプロセッサ4からDDAセットア
ップ回路10に出力され、DDAセットアップ回路10
において、三角形の辺と水平方向の差分などを示す変分
データS10が生成される。この変分データS10は、
トライアングルDDA回路11に出力され、トライアン
グルDDA回路11において、三角形内部の各画素にお
ける線形補間された(z,R,G,B,α,s,t,
q,F)データが算出される。そして、この算出された
(z,R,G,B,α,s,t,q,F)データと、三
角形の各頂点の(x,y)データとが、DDAデータS
11として、トライアングルDDA回路11からテクス
チャエンジン回路12に出力される。
【0043】次に、テクスチャエンジン回路12におい
て、DDAデータS11が示す(s,t,q)データに
ついて、除算回路において、sデータをqデータで除算
する演算と、tデータをqデータで除算する演算とが行
われる。そして、除算結果「s/q」および「t/q」
に、それぞれテクスチャサイズUSIZEおよびVSI
ZEが乗算され、テクスチャ座標データ(u,v)が生
成される。次に、メモリI/F回路13を介して、テク
スチャエンジン回路12からSRAM17に、前記生成
されたテクスチャ座標データ(u,v)を含む読み出し
要求が出力され、メモリI/F回路13を介して、SR
AM17に記憶された(R,G,B,α)データS17
が読み出される。次に、テクスチャエンジン回路12に
おいて、読み出した(R,G,B,α)データS17の
(R,G,B)データと、前段のトライアングルDDA
回路11からのDDAデータS11に含まれる(R,
G,B)データとが、(R,G,B,α)データS17
に含まれるαデータ(テクスチャα)が示す割合で混合
され、画素データS12が生成される。この画素データ
S12は、テクスチャエンジン回路12からメモリI/
F回路13に出力される。
て、DDAデータS11が示す(s,t,q)データに
ついて、除算回路において、sデータをqデータで除算
する演算と、tデータをqデータで除算する演算とが行
われる。そして、除算結果「s/q」および「t/q」
に、それぞれテクスチャサイズUSIZEおよびVSI
ZEが乗算され、テクスチャ座標データ(u,v)が生
成される。次に、メモリI/F回路13を介して、テク
スチャエンジン回路12からSRAM17に、前記生成
されたテクスチャ座標データ(u,v)を含む読み出し
要求が出力され、メモリI/F回路13を介して、SR
AM17に記憶された(R,G,B,α)データS17
が読み出される。次に、テクスチャエンジン回路12に
おいて、読み出した(R,G,B,α)データS17の
(R,G,B)データと、前段のトライアングルDDA
回路11からのDDAデータS11に含まれる(R,
G,B)データとが、(R,G,B,α)データS17
に含まれるαデータ(テクスチャα)が示す割合で混合
され、画素データS12が生成される。この画素データ
S12は、テクスチャエンジン回路12からメモリI/
F回路13に出力される。
【0044】そして、メモリI/F回路13において、
テクスチャエンジン回路12から入力した画素データS
12に対応するzデータと、zバッファ22に記憶され
ているzデータとの比較が行なわれ、入力した画素デー
タS12によって描画される画像が、前回、ディスプレ
イバッファ21に書き込まれた画像より、手前(視点
側)に位置するか否かが判断され、手前に位置する場合
には、画像データS12に対応するzデータでzバッフ
ァ22に記憶されたzデータが更新される。
テクスチャエンジン回路12から入力した画素データS
12に対応するzデータと、zバッファ22に記憶され
ているzデータとの比較が行なわれ、入力した画素デー
タS12によって描画される画像が、前回、ディスプレ
イバッファ21に書き込まれた画像より、手前(視点
側)に位置するか否かが判断され、手前に位置する場合
には、画像データS12に対応するzデータでzバッフ
ァ22に記憶されたzデータが更新される。
【0045】次に、メモリI/F回路13において、必
要に応じて、画像データS12に含まれる(R,G,
B)データと、既にディスプレイバッファ21に記憶さ
れている(R,G,B)データとが、画素データS12
に対応するαデータが示す混合値で混合され、混合後の
(R,G,B)データがディスプレイバッファ21に書
き込まれる。
要に応じて、画像データS12に含まれる(R,G,
B)データと、既にディスプレイバッファ21に記憶さ
れている(R,G,B)データとが、画素データS12
に対応するαデータが示す混合値で混合され、混合後の
(R,G,B)データがディスプレイバッファ21に書
き込まれる。
【0046】また、レンダリング回路5のスキャンテス
ト動作およびバーイン動作は、デジタル回路モジュール
104がレンダリング回路5に代わったことを除いて、
前述した第1実施形態のデジタル回路100の動作と同
じである。以上説明したように、画像処理装置300に
よっても前述した第1実施形態のデジタル回路100と
同様の効果を得ることができる。画像処理装置300で
は、外部入力端子118を介して入力された表示データ
118の信号の波形は、図3に示すトランジスタ116
による影響を殆ど受けない。その結果、レンダリング回
路5における画像処理を高い信頼性で行うことができ
る。
ト動作およびバーイン動作は、デジタル回路モジュール
104がレンダリング回路5に代わったことを除いて、
前述した第1実施形態のデジタル回路100の動作と同
じである。以上説明したように、画像処理装置300に
よっても前述した第1実施形態のデジタル回路100と
同様の効果を得ることができる。画像処理装置300で
は、外部入力端子118を介して入力された表示データ
118の信号の波形は、図3に示すトランジスタ116
による影響を殆ど受けない。その結果、レンダリング回
路5における画像処理を高い信頼性で行うことができ
る。
【0047】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、入力セル106の
トランジスタ116として、Pチャネル・エンハンスメ
ント型のMOSFETを用いた場合を例示したが、Nチ
ャネル・エンハンスメント型のMOSFET、Nチャネ
ル・ディプレッション型のMOSFET、Pチャネル・
ディプレッション型のMOSFET、あるいは、JFE
Tあるいはバイポーラ・トランジスタなどの半導体スイ
ッチを用いてもよい。この場合にも、テスト制御回路1
02は、トランジスタ116が、テスト動作モードでオ
ンになり、通常動作モードでオフになるように、プルア
ップ制御信号PCNを生成する。
い。例えば、上述した実施形態では、入力セル106の
トランジスタ116として、Pチャネル・エンハンスメ
ント型のMOSFETを用いた場合を例示したが、Nチ
ャネル・エンハンスメント型のMOSFET、Nチャネ
ル・ディプレッション型のMOSFET、Pチャネル・
ディプレッション型のMOSFET、あるいは、JFE
Tあるいはバイポーラ・トランジスタなどの半導体スイ
ッチを用いてもよい。この場合にも、テスト制御回路1
02は、トランジスタ116が、テスト動作モードでオ
ンになり、通常動作モードでオフになるように、プルア
ップ制御信号PCNを生成する。
【0048】また、上述した実施形態では、テスト動作
モードで、外部入力端子112とバッファ118の入力
端子とを結ぶ配線131を、定電位部130の電位にプ
ルアップする場合を例示したが、配線131を例えば0
Vなどにプルダウンするようにしてもよい。また、上述
した実施形態では、図1に示すデジタル回路モジュール
104および図3に示すレンダリング回路5に内蔵され
たスキャンチェーンとして図2に示すものを例示した
が、スキャンチェーンの構成は図2に示すものには限定
されない。
モードで、外部入力端子112とバッファ118の入力
端子とを結ぶ配線131を、定電位部130の電位にプ
ルアップする場合を例示したが、配線131を例えば0
Vなどにプルダウンするようにしてもよい。また、上述
した実施形態では、図1に示すデジタル回路モジュール
104および図3に示すレンダリング回路5に内蔵され
たスキャンチェーンとして図2に示すものを例示した
が、スキャンチェーンの構成は図2に示すものには限定
されない。
【0049】
【発明の効果】本発明のデジタル回路および画像処理装
置によれば、少ない数の針立てで、テストやバーインな
どを行うことができる。また、本発明のデジタル回路に
よれば、通常動作時に、入力信号にひずみなどの悪影響
が生じることを回避できる。また、本発明の画像処理装
置によれば、通常動作時における画像処理の信頼性を高
めることができる。
置によれば、少ない数の針立てで、テストやバーインな
どを行うことができる。また、本発明のデジタル回路に
よれば、通常動作時に、入力信号にひずみなどの悪影響
が生じることを回避できる。また、本発明の画像処理装
置によれば、通常動作時における画像処理の信頼性を高
めることができる。
【図1】図1は、本発明の第1実施形態に係わるデジタ
ル回路の構成図である。
ル回路の構成図である。
【図2】図2は、図1に示すデジタル回路モジュールに
組み込まれたスキャンチェーンの構成図である。
組み込まれたスキャンチェーンの構成図である。
【図3】図3は、本発明の第2実施形態の画像処理装置
の構成図である。
の構成図である。
【図4】図4は、図3に示す画像処理装置が用いられる
3次元コンピュータグラフィックシステムの部分構成図
である。
3次元コンピュータグラフィックシステムの部分構成図
である。
1…3次元コンピュータグラフィックシステム、2…メ
インメモリ、3…I/Oインタフェース回路、4…メイ
ンプロセッサ、5…レンダリング回路、6…メインバ
ス、10…DDAセットアップ回路、11…トライアン
グルDDA回路、12…テクスチャエンジン回路、13
…メモリI/F回路、14…CRTコントローラ回路、
15…RAMDAC回路、16…DRAM、17…SR
AM、100…デジタル回路、102…テスト制御回
路、104…デジタル回路モジュール、106…入力セ
ル、108…入出力セル、110…セレクタ、112…
外部入力端子、114…外部入出力端子、116…トラ
ンジスタ、118,120,122…バッファ、21
0,212…外部端子、300…画像処理装置
インメモリ、3…I/Oインタフェース回路、4…メイ
ンプロセッサ、5…レンダリング回路、6…メインバ
ス、10…DDAセットアップ回路、11…トライアン
グルDDA回路、12…テクスチャエンジン回路、13
…メモリI/F回路、14…CRTコントローラ回路、
15…RAMDAC回路、16…DRAM、17…SR
AM、100…デジタル回路、102…テスト制御回
路、104…デジタル回路モジュール、106…入力セ
ル、108…入出力セル、110…セレクタ、112…
外部入力端子、114…外部入出力端子、116…トラ
ンジスタ、118,120,122…バッファ、21
0,212…外部端子、300…画像処理装置
Claims (24)
- 【請求項1】通常動作時に、信号が入力される外部入力
端子と、 通常動作時に、前記外部入力端子を介して入力した前記
信号に基づいて動作し、テスト動作時に、テスト信号に
基づいて動作するデジタル回路モジュールと、 定電位を保持する定電位部と、 前記テスト動作時に前記外部入力端子を前記定電位部に
接続し、通常動作時に前記外部入力端子を前記定電位部
から遮断するスイッチ回路とを有するデジタル回路。 - 【請求項2】前記スイッチ回路は、前記デジタル回路モ
ジュールと前記外部入力端子とを結ぶ配線と、前記定電
位部との間を、前記テスト動作時に導通状態にし、前記
通常動作時に非導通状態にする請求項1に記載のデジタ
ル回路。 - 【請求項3】前記デジタル回路モジュールは、テスト動
作時に、前段から後段にテスト信号をシフトする複数の
処理回路を備えている請求項1に記載のデジタル回路。 - 【請求項4】前記処理回路は、フリップフロップ回路で
ある請求項3に記載のデジタル回路。 - 【請求項5】前記スイッチ回路は、制御信号に基づい
て、導通状態および非導通状態が切り換わるトランジス
タである請求項2に記載のデジタル回路。 - 【請求項6】外部入出力端子と、 通常動作時に、前記デジタル回路モジュールからの入出
力制御信号に基づいて、前記デジタル回路モジュールか
ら前記外部入出力端子に信号を出力する出力モードと、
前記外部入出力端子から前記デジタル回路モジュールに
信号を入力する入力モードとのいずれか一方になる入出
力回路とをさらに有する請求項1に記載のデジタル回
路。 - 【請求項7】前記入出力回路は、テスト動作時に、出力
モードを保持する請求項6に記載のデジタル回路。 - 【請求項8】前記テスト信号は、バーイン用の信号であ
る請求項1に記載のデジタル回路。 - 【請求項9】前記デジタル回路モジュールは、テスト動
作時に、前記テスト信号に応じたテスト結果を示す信号
を出力する請求項1に記載のデジタル回路。 - 【請求項10】前記デジタル回路モジュールに前記テス
ト信号を入力するための外部端子をさらに有する請求項
1に記載のデジタル回路。 - 【請求項11】前記テスト結果を示す信号を出力するた
めの外部端子をさらに有する請求項9に記載のデジタル
回路。 - 【請求項12】通常動作時に、信号が入力される外部入
力端子と、 通常動作時に、前記外部入力端子を介して入力した前記
信号に基づいて画像処理を行い、テスト動作時に、テス
ト信号に基づいて動作するデジタル回路モジュールと、 定電位を保持する定電位部と、 前記テスト動作時に前記外部入力端子を前記定電位部に
接続し、通常動作時に前記外部入力端子を前記定電位部
から遮断するスイッチ回路とを有する画像処理装置。 - 【請求項13】前記デジタル回路モジュールは、 テスト動作時に前段から後段にテスト信号をシフトする
複数の処理回路と、 通常動作時に前記処理回路との間でデータを入出力しな
がら画像処理を行う画像処理部とを有する請求項12に
記載の画像処理装置。 - 【請求項14】前記処理回路は、フリップフロップ回路
である請求項13に記載の画像処理装置。 - 【請求項15】前記画像処理部は、入力した表示データ
を記憶し、当該記憶した表示データを表示装置に出力す
る時間間隔を制御し、 前記外部入力端子は、前記表示データを示す信号を入力
する請求項13に記載の画像処理装置。 - 【請求項16】前記スイッチ回路は、前記デジタル回路
モジュールと前記外部入力端子とを結ぶ配線と、前記定
電位部との間を、前記テスト動作時に導通状態にし、前
記通常動作時に非導通状態にする請求項12に記載の画
像処理装置。 - 【請求項17】前記スイッチ回路は、制御信号に基づい
て、導通状態および非導通状態の切り換えを行うトラン
ジスタである請求項16に記載の画像処理装置。 - 【請求項18】外部入出力端子と、 通常動作時に、前記デジタル回路モジュールからの入出
力制御信号に基づいて、前記画像処理部から前記外部入
出力端子に信号を出力する出力モードと、前記外部入出
力端子から前記デジタル回路モジュールに信号を入力す
る入力モードとのいずれか一方になる入出力回路とをさ
らに有する請求項12に記載の画像処理装置。 - 【請求項19】前記外部入出力端子は、通常動作時に、
複数のマトリクス状に配置された画素を用いて表示を行
うために生成された物理座標系上の三角形の各頂点のデ
ータを入力し、 前記画像処理部は、前記三角形の各頂点のデータを用い
て、当該三角形の内部に位置する画素のデータを補間す
る請求項18に記載の画像処理装置。 - 【請求項20】前記入出力回路は、テスト動作時に、出
力モードを保持する請求項18に記載の画像処理装置。 - 【請求項21】前記テスト信号は、バーイン用の信号で
ある請求項12に記載の画像処理装置。 - 【請求項22】前記デジタル回路モジュールは、テスト
動作時に、前記テスト信号に応じたテスト結果を示す信
号を出力する請求項12に記載の画像処理装置。 - 【請求項23】前記デジタル回路モジュールに前記テス
ト信号を入力するための外部端子をさらに有する請求項
12に記載の画像処理装置。 - 【請求項24】前記テスト結果を示す信号を出力するた
めの外部端子をさらに有する請求項23に記載の画像処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10165429A JPH11352194A (ja) | 1998-06-12 | 1998-06-12 | デジタル回路および画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10165429A JPH11352194A (ja) | 1998-06-12 | 1998-06-12 | デジタル回路および画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11352194A true JPH11352194A (ja) | 1999-12-24 |
Family
ID=15812268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10165429A Pending JPH11352194A (ja) | 1998-06-12 | 1998-06-12 | デジタル回路および画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11352194A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
-
1998
- 1998-06-12 JP JP10165429A patent/JPH11352194A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
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