JP2005308471A - パスディレイテスト方法 - Google Patents
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Abstract
【解決手段】半導体集積回路のネットリストにより生成されたレイアウト情報から保証動作周波数に対するクリティカルパスと配線混雑やヴィア密度等の物理情報を抽出し、これら記物理情報に基づき故障し易い箇所を特定し、クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、選別されたクリティカルパスに対してのみテストパターンを生成する。その際にテストパターン自動生成ソフトウエアを用い、物理情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いてクリティカルパスの重み付け要因を与える。
【選択図】 図1
Description
図1は本発明の実施の形態1に係るパスディレイテスト方法を示すフロー図である。図1において、101は回路を記述したHDL(Hardware Description Language)、102はHDL101を論理合成ツールを使用して合成し、ゲートレベルのネットリストを生成する論理合成工程、103は論理合成工程102によって生成されたネットリスト、104はネットリストをレイアウトツールにより実際にレイアウトするレイアウト工程、105はレイアウト工程104により配置されたゲートを実機能に準じた動作周波数で動作できるようにタイミングをチェックし、再配置や論理構造再構築を行う物理合成工程である。以上は一般的な半導体集積回路の自動設計工程である。
図4〜図9は本発明の実施の形態2に係るパスディレイテスト方法を示すフロー図である。HDL101からタイミング解析工程106までと、限定パスATPG工程201により遅延故障用テストパターン114を自動生成する工程は実施の形態1と同じである。
図10〜図12は本発明の実施の形態3に係るパスディレイテスト方法を示すフロー図である。それぞれが実施の形態1の図1〜図3に該当し、実施の形態1と比較して、それぞれにレイアウト工程104と物理合成工程105が除かれている。
図13、図14は本発明の実施の形態4に係るパスディレイテスト方法を示すフロー図である。それぞれが実施の形態2の図4、図5に該当し、実施の形態2と比較して、それぞれにレイアウト工程104と物理合成工程105が除かれている。
102 論理合成工程
103 ネットリスト
104 レイアウト工程
105 物理合成工程
106 タイミング解析工程
107 クリティカルパスリスト
108 不要パス削除工程
109 重み付け工程
110 パスリスト加工工程
111 限定パスリスト
112 ATPG(Automatic Test Pattern Generator)工程
113 縮退故障用テストパターン
114 遅延故障用テストパターン
201 限定パスATPG
301 重み付けモデル
401 遅延上位パス限定工程
402 中間パスリスト
403 限定パスリスト統合工程
501 高電流駆動能力パス限定工程
601 シングルヴィア検出工程
701 高ヴィア密度検出工程
801 高ゲート密度検出工程
901 高配線密度検出工程
1501 スキャンパステスト制約
1601 半導体集積回路
1602 逐次論理回路
1603 クリティカルパスを含む組合せ回路
1604 テスト用クリティカルパス回路
Claims (15)
- 半導体集積回路のネットリストにより生成されたレイアウト情報から保証動作周波数に対するクリティカルパスと回路の物理情報を抽出し、前記物理情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、前記選別されたクリティカルパスに対してのみテストパターンを生成するパスディレイテスト方法。
- 前記テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行う請求項1記載のパスディレイテスト方法。
- 前記テストパターンの生成の際に、前記物理情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、前記テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与える請求項2記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパスの上位であるかを判定条件とする請求項1記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とする請求項1記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパス中にシングルヴィアで接続された箇所が存在するかを判定条件とする請求項1記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパスがヴィア密度の高い領域に存在するかを判定条件とする請求項1記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパスがゲート密度の高い領域に存在するかを判定条件とする請求項1記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパスが配線密度の高い領域に存在するかを判定条件とする請求項1記載のパスディレイテスト方法。
- 半導体集積回路の論理合成されたネットリストから保証動作周波数に対するクリティカルパスを抽出し、前記論理合成の回路情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、前記選別されたクリティカルパスに対してのみテストパターンを生成するパスディレイテスト方法。
- 前記テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行う請求項10記載のパスディレイテスト方法。
- 前記テストパターンの生成の際に、前記論理合成の回路情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、前記テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与える請求項11記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパスの上位であるかを判定条件とする請求項10記載のパスディレイテスト方法。
- 前記クリティカルパスの選別において、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とする請求項10記載のパスディレイテスト方法。
- 半導体集積回路の構造的欠陥による遅延増加を考慮して遅延故障テストパターンの選別を行う半導体集積回路のテスト方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004123809A JP2005308471A (ja) | 2004-04-20 | 2004-04-20 | パスディレイテスト方法 |
TW094112538A TW200538903A (en) | 2004-04-20 | 2005-04-20 | Path delay test method |
US11/109,702 US20050235177A1 (en) | 2004-04-20 | 2005-04-20 | Path delay test method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004123809A JP2005308471A (ja) | 2004-04-20 | 2004-04-20 | パスディレイテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005308471A true JP2005308471A (ja) | 2005-11-04 |
Family
ID=35097694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004123809A Withdrawn JP2005308471A (ja) | 2004-04-20 | 2004-04-20 | パスディレイテスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20050235177A1 (ja) |
JP (1) | JP2005308471A (ja) |
TW (1) | TW200538903A (ja) |
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- 2004-04-20 JP JP2004123809A patent/JP2005308471A/ja not_active Withdrawn
-
2005
- 2005-04-20 TW TW094112538A patent/TW200538903A/zh unknown
- 2005-04-20 US US11/109,702 patent/US20050235177A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20050235177A1 (en) | 2005-10-20 |
TW200538903A (en) | 2005-12-01 |
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Legal Events
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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