JP5254093B2 - 電源制御可能領域を有する半導体集積回路 - Google Patents
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Description
図14は、電源制御可能領域を有する半導体集積回路のレイアウト図である。
半導体集積回路10には、PAD供給電源としての電源VDDと、PAD供給GNDとしての接地電源GNDと、が配線されている。
そして、半導体集積回路10は、常時電源ONである常時ON領域11と、電源制御によって電源ON/OFF可能な電源制御可能領域12と、を有している。
電源制御可能領域12には供給電源として電源VSDが配線されており、電源制御可能領域12はこの電源VSDからの供給電源によって動作する。
電源VDDと電源VSDとの間には電源制御スイッチ13A、13Bが設けられ、電源制御可能領域12の外部から入力される電源制御信号CTLによって電源制御スイッチ13A、13BはON/OFF制御される。
電源VDDと電源VSDとの間に複数の半導体スイッチ14(ここではpMOSトランジスタ)が設けられ、電源制御信号CTLが各半導体スイッチ14のゲートに印加されるように制御信号線16が配線されている。
また、半導体スイッチ14間にはタイミング調整用のバッファ15が挿入されている。
すると、電源VDDから接地電源GNDへのリーク電流を防ぎ、低消費電力を実現することができる。
これに対し、近年では、電源制御可能領域も大きくなり、また、動作も複雑化しているため、電源制御スイッチの構成も多くの半導体スイッチを要するものとなっている。
しかし、電源制御スイッチを構成する半導体スイッチ数が増加したことに伴い、次のような問題が生じてきた。
常時OFFになる状態に固定されてしまう不良が生じる場合があり得る。
この場合、正常に動作するのは図16中の左側のスイッチだけになり、電源VSDに必要な電圧が供給されないことになる。
すると、電源制御可能領域12の動作時にIRドロップが生じて電源VSDの電位が下がってしまう。
この場合は、常時OFFとなるスイッチが存在することによって、各スイッチが正常に動作している場合と比較して電源ラインVDDとVSD間の電圧降下(IRドロップ)の量が多くなる。そのため、論理回路18に供給する電圧の値が十分な値ではなくなることがあり、論理回路18に誤作動が生じたり、論理回路18が規定の動作周波数で動作しなくなるといった問題が生じる。
この場合、電源制御可能領域12の論理回路18が動作を停止するときに電源制御スイッチ13A、13Bを所定数または全部OFFにしてリーク電流を抑えようとした場合でも、故障した常時ONスイッチから電流が流れてしまうことになり、電源制御13A、13Bスイッチを導入した本来の目的が達成できないことになってしまう。
たとえば、図16の場合、IRドロップによって電源制御可能領域12の誤作動や動作周波数の低速化などが生じた場合、エラーは検出される。
しかし、その原因として、制御信号線16に断線が生じているのか、電源制御信号CTLの論理がそもそも誤っているのか、または、電源制御可能領域12のトランジスタ14に不良があるのか、具体的に特定することは困難である。
また、図17の場合、リーク電流があることは検出されるが、常時ON領域11でリーク電流が生じているのか、制御信号線16の断線により、電源制御可能領域12でリーク電流が生じているのか、具体的に特定することは困難である。
したがって、従来の技術では、制御信号線16の断線が原因となって回路の誤動作やリーク電流の増大等が発生しているということを特定できなかったという解決すべき課題があった。
して説明する。
(第1実施形態)
本発明の第1実施形態について説明する。
図1は、第1実施形態に係る電源制御可能領域を有する半導体集積回路のレイアウト図である。
図1において、半導体集積回路100は、常時ON領域200と、電源制御可能領域300と、を有する。そして、電源VDDと電源VSDとの間には電源制御スイッチ310A、310Bが設けられ、電源制御可能領域300の外部から入力される電源制御信号CTLによって電源制御スイッチ310A、310BはON/OFF制御される。
電源制御スイッチの各系列は、図15で説明したように、電源VDDと電源VSDとの間をスイッチングする半導体トランジスタ14とタイミング調整のバッファ15との組からなるスイッチセル17を有する。
電源制御信号線320は、電源制御スイッチの系列310A、310Bごとに分岐され、各分岐線320A、320Bが電源制御可能領域300内に配線されている。そして、分岐された電源制御信号線320A、320Bごとにスイッチセル17が並べられ、電源制御スイッチの各系列310A、310Bをそれぞれ構成している。
出力ノード330A、330Bおよび出力端子340A、340Bは、分岐された制御信号線320A、320Bごと、すなわち、電源制御スイッチ310A、310Bの系列ごとに設けられている。
出力ノード330A、330Bは、電源制御スイッチの系列ごとに電源制御スイッチの最終段の出力を電源制御可能領域300の外部に出力可能とする。
出力端子340A、340Bは、出力ノード330A、330Bから引き出された線とそれぞれ配線接続されている。
出力端子340A、340Bは、電源制御スイッチの系列ごとに電源制御スイッチの最終段の出力をチップの外部に出力する。
この点、本実施形態では、電源制御スイッチの系列310A、310Bごとに出力ノード330A、330Bおよび出力端子340A、340Bを設ければよいので、観測ポイントが非常に少なくてすむ。
変形例1として、図2に示すように、電源制御スイッチの各系列310A〜310Eを通過した信号をAND、OR、XORの論理ゲート211、212、213に入力するようにし、それらの各出力信号を各出力端子340C〜340Eに出力させるようにしてもよい。なお、図2におけるXORは、多入力のXORが示されているが、実際には、2入力のXORを多段で構成したものである。つまりANDゲートによって、制御信号線が示す値が全て"1"の場合を検査することができ、ORゲートによって制御信号線が示す値が全て"0"の場合を検査することができる。たとえばCTLがハイレベルの場合においてANDゲートの出力がハイレベルにならなければ信号線は断線している。またCTLがローレベルの場合においてORゲートの出力がローレベルにならなければ、信号線は断線していると判定できる。また2入力のXORを多段構成にしたものについては、CTLがローレベルのときもハイレベルのときもローレベルの信号がXORから出力されれば信号線は断線していないが、CTLがローまたはハイの状態でXORからハイレベルの信号が出力されれば信号線が断線していると判断できる。
このような構成によれば、電源制御スイッチの系列が多い場合であっても観測点を減らすことができる。
また、変形例3として、図4に示すように、電源制御スイッチを一連の数珠つなぎに構成することにより、出力ノードおよび出力端子の数を少なくしてもよい。
次に、本発明の第2実施形態について説明する。
第2実施形態は、スキャンテストによって電源スイッチを含む回路テストを実施するための構成である。
図5に第2実施形態を示す。
第2実施形態では、スキャンパステストを実行するため、所定のフリップフロップはスキャンフリップフロップ(以後、観測用FFと呼ぶ)の構成になっている。
このマルチプレクサ410によりフリップフロップ400のデータ入力ピンへの入力信号を通常のデータ入力(DIN)とスキャンイン(SIN)とで切り替える。
マルチプレクサ410は、ShiftEnable信号により、通常動作とテストモードとを切り替え、テストモードのときにスキャンイン(SIN)を取り込んでフリップフロップのデータ端子に与える。そして、前段のフリップフロップ400のスキャンアウトが次段のフリップフロップ400のスキャンイン(SIN)になるようにフリップフロップ400同士は接続されている。
これにより、スキャンパステストのスキャンチェーンが構成される。
また、ShiftEnable信号が各フリップフロップのマルチプレクサに入力されるが、図5ではShiftEnable信号の配線は省略している。
また、各観測用FFの通常動作時における通常のデータ入力ラインは省略し、主としてスキャンチェーンの配線を示している。
また、図5中において通常動作に必要な論理回路としては一つ(符号19)のみを例示し、その他は省略している。
電源制御スイッチ310A、310Bの接続状態を制御する信号線のそれぞれのテストを行うスキャンチェーンはSIN1からSO1のラインである。このスキャンチェーンSIN1はさらに、例えば、FF503よりSO1側に設けられたFF(フリップフロップ)のデータ端子と、別のスキャンチェーンであるSIN3に設けられたFF507よりSO3側に設けられたFFのデータ端子との間に接続された論理回路の動作のテストにも用いられる。このテストは公知の技術として知られているスキャンパステストである。つまり、SIN1は、半導体集積回路100に設けられた論理回路の動作をテストすることに加え、電源制御スイッチ310A、310Bの接続状態を制御するための信号線をテストするために設けられている。
図5においては、SIN3は、常時ON領域200に設けられた論理回路19のテストに用いられるが、実際には、電源遮断可能領域300内に設けられた論理回路のテストにも用いられる。特にFF 508やFF 509、FF 510やFF 511は、電源制御可能領域300内の論理回路のテストのために使用されるFFである。SIN2もSIN3と同様に常時ON領域200および電源遮断可能領域300に設けられた論理回路のテストに用いられるスキャンチェーンである。
観測用FF 501のデータ出力は、OR回路241を介して電源制御スイッチ310A,310Bに入力されるようになっている。
この場合、SIN1,SIN2、SIN3に含まれる各FFは上述したとおり、ハイレベルになったShiftEnableに応答して、各FFにおけるSIN側の入力信号を取り込む。そして、ShiftEnableがハイレベルであるため、OR回路241が出力する信号の論理値もハイレベルで固定される。ここで、OR回路241は、CTLを伝搬させる制御信号線に接続されている(図15参照)。つまり、OR回路241がハイレベルで固定されているため、電源制御可能領域300に対する電源の供給を制御する各スイッチのオン・オフ状態も固定されることになる。
ここで、本実施の形態では、ShiftEnableがハイレベルになっている場合、各スイッチはON状態に固定されるものとする。
例えば図15における各MOSトランジスタがn型のMOSトランジスタであるとすればよい。
この状態においては、電源制御可能領域300に電圧が供給されているため、SIN2,SIN3のスキャンチェーンもSIN1のスキャンチェーンと合わせて動作させることができる。つまり、具体的に例示すれば、SIN2およびSIN3のFF 508ないし511に電圧が供給されているため、SIN2とSIN3の全体を、SIN1と合わせてスキャンパステストに用いることができる。
また、第1の実施の形態では、CTLを伝搬する制御信号線の信号の値を、直接外部の端子に出力する必要があった。テストのために外部端子を使用することは、ピン数の増大にもつながり、必ずしも好ましくない。しかし、本第2実施形態においては、係る制御信号線のテスト結果を、外部端子ではなく、スキャンチェーンを使って外部に出力することができる。これによりピン数の増加を招くことなく、制御信号線の断線の有無を特定できる。ひいては、回路の誤動作やリーク電流の増大等の要因が、係る制御信号線の断線によるものなのか、それ以外の要因なのかをピン数の増大なく特定することができる。
すると、テストパターンが示すビット列の状態によらず、OR回路241の出力はハイレベルで固定されるので、電源制御スイッチ310A,310BをばたつくことなくONにすることができる。
次に、本発明の第3実施形態について説明する。
第3実施形態は、電源制御スイッチのオン・オフ状態を制御する信号CTLを伝搬する信号線の状態のテストとその他の論理回路のテストとを分離して行うための構成である。
第3実施形態では、第2実施形態と比較して、スキャンチェーンに入力するテストパターンの作成が容易になること、そしてテスト時間が短縮されるということ、さらにはテストパターンをツールによる自動生成により行えるということ、の三つの優位点がある。これらの優位点が得られる理由は後述する。
まず、制御信号CTLを伝搬する信号線が断線しているか否かのテストを行う。
図7を参照して、最初にShiftEnable1を活性化する。例えばShiftEnable1をハイレベルにする。ShiftEnable1はこの実施の形態においては、FF 501、FF 502A、FF 502Bに入力されている。また、ShiftEnable2は非活性化されており、SW_TESTは活性化され、ハイレベルとなっている。
なお、セレクタ231は、SW_TESTがハイレベルであることにより、SIN1に入力される信号をFF 501に出力する。
また、OR回路245の出力もハイレベルとなるため、OR回路241の出力はハイレベルとなり、電源制御可能領域300は電源が供給されている状態で固定される。
このときのテストパターンは、制御信号CTLを伝搬する信号線をテストするためにFF 501に入力するテストパターンのみを考慮して作成される。
FF 502Aおよび502Bに対してテストパターンを設定する必要はない。テストパターンがFF 501に設定された後、第2実施形態と同様にShiftEnable1を非活性化、例えばローレベルにする。なお、FF 501に設定されるテストパターンは、ここではハイレベルを示す"1"とする。なお、この実施の形態では、SIN1を用いたスキャンパステストにおいては電源制御可能領域300の内部に設けられた論理回路のテストは行わない。係る論理回路のテストは、後述する別のスキャンチェーンSIN2を用いたスキャンパステストの際に行う。したがって、ここでFF 501に設定されるテストパターンが"1"または"0"でも、第2実施形態のようにその後のテストに影響することはないが、ここではFF 501には"1"が設定されたものとする。
このとき、FF 502Aおよび502Bは、OR回路241が出力した信号の論理値を保持して端子Qから出力する(信号線が断線していなければ)ことも、第2実施形態と同様である。
なお、FF 501に設定されたテストパターンが"1"であったため、ShiftEnable1の非活性化の際にはOR回路241の出力はハイレベルのままである。しかし、SIN1に含まれる各FFがその後に端子Dに到達しているデータを保持した際のOR回路241の出力は、CTL信号の論理値がハイレベルかローレベルかに依存して変化する。しかし、上述したように、このSIN1を用いたスキャンパステストにおいては、電源制御可能領域300内の論理回路をテストしないため、ここでは議論しないこととする。
この結果、上記と同様に処理を進めて、SO1からそのテスト結果を取得する。
その結果、1回目と2回目とで、FF 502AがSO1に出力した信号値が変化していれば、OR回路241とFF 502Aを接続する制御信号線は断線していない。一方1回目と2回目で、FF502AがSO1に出力した信号値が変化せず、固定の論理値であれば、OR回路241とFF502Aを接続する制御信号線は断線している。FF 502BとOR回路241を結ぶ信号線についても同様に判定できる。
そこで、続いて、半導体集積回路上に設けられた論理回路のテストを行う。そのために、本実施の形態では、SIN1とは別に設けられたスキャンチェーンSIN2を用いる。
なお、SIN2は、図7および図8においては、常時電源が供給される領域200のみに張られているが、実際には電源制御可能領域300にも張られており、電源制御可能領域300内に設けられた論理回路のテストを行うためにも用いられる。
なお、セレクタ231は、SW_TESTの非活性化に伴いFF513の端子Qから出力されるデータをFF501に出力する。ここで、このSIN2を用いる場合においては、SW_TESTが非活性化されていることによってOR回路245の出力はハイレベルとなるため、OR回路241の出力もハイレベルとなる。つまり、電源制御可能領域300は、電圧が供給されているON状態に固定されることになる。
すなわち電源制御可能領域300内に設けられた論理回路のテストもSIN2を用いて並行して合わせて行う。これは、電源制御可能領域300が、SW_TESTが非活性化されている場合にはオン状態で固定されるため、電源制御可能領域300内に設けられたスキャンチェーンを構成する各FFに対する電圧供給が遮断されることがないためである。つまり、この場合においては、係る電源制御可能領域300内のSIN2に含まれるFFが出力するテスト結果が、第2実施形態の場合のような不定の値になるケースが存在しないので、常時ONの領域と電源制御可能領域300内の論理回路のテストをあわせて行っても信頼できる検証が行える。
次に、上記第2実施形態および第3実施形態で説明した電源制御スイッチのテスト回路を備える半導体集積回路の設計方法について説明する。
まず、従来の設計手法およびその課題について説明する。
図9、図11は、従来の設計手法の手順を示す図である。
図9は、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入しない場合の設計手法の手順を示すフローチャートである。
図9を参照して、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入しない場合の設計手順を説明する。
ここで、電源階層の決定(ST102)では、例えば図10に示すように、常時ON領域とする回路ブロックと電源制御可能領域の回路ブロックとを切り分ける。
ここでは、電源制御スイッチのテストを行わないため、従来通り、回路内のフリップフロップをスキャンFFに置き換えてスキャンチェーンを構成するようにする。
最後に、配置・配線を行う(ST500)。
しかし、電源制御スイッチのスキャンテストが挿入されていないので、できた製品に不良があった場合には原因特定が困難になる。
この場合、レイアウト処理(ST100)、スキャン挿入(ST200)、レイアウト処理(ST300)は図9で説明した工程と同じである。
ここで、電源制御スイッチのスキャンパスを挿入するため、電源制御スイッチの挿入(ST302)を行った後、再び、DFT処理(ST400)を行う。
すなわち、スイッチ観測用FFを挿入し(ST401)、スイッチ観測用FFを含むスキャンパスを挿入する(ST402)。
そして、最後に、レイアウト処理として、配置・配線を行う(ST500)。
しかし、DFT処理を二回に分けて行っているため、DFT処理とレイアウト処理との間でデータのやり取り回数が多くなり、回路設計にかかる手間と時間が非常に多くなってしまう。
また、レイアウト処理は、最後の配置・配線が最適になるように何回かフロアプランを修正しながら行うことになる。
すると、フロアプランを修正するたびに電源制御スイッチのためのDFT処理(ST400)も繰り返さなければならなくなる。
そのため、電源制御スイッチのためのスキャン挿入を行うには飛躍的な工程の増加が必要となる。
図12は、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入する場合の設計手順を示す図である。
図12においては、レイアウト処理(ST100)として電源階層を決めた後、DFT処理によるスキャン挿入(ST200)を行う前に、電源制御可能領域に出力ノードを追加し(ST111)、さらに、スイッチ観測用FFを挿入して前記出力ノードとの接続を行う。
すなわち、図13に示すように、電源制御可能領域300に出力ノード330A,330Bを追加し、スイッチ観測用FF 502A,502Bを挿入して前記出力ノード330A,330Bとの接続を行う。
そして、通常のDFT処理としてスキャン挿入(ST200)を行う。
すると、電源制御スイッチのテストが可能な回路になる。
最後に配置・配線を行う(ST500)。
また、DFT処理(ST200)の前に、出力ノードおよびスイッチ観測用FFを挿入しているので、DFT処理(ST200)は通常のスキャン挿入とほとんど変わりなく行え、回路設計を容易にすることができる。
Claims (14)
- 所定の電圧を供給する第1の電源ラインと、
前記第1の電源ラインとは別に設けられた第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインとの間に接続され、入力される制御信号に応じて前記第1の電源ラインから供給される電圧を前記第2の電源ラインに供給するか否かを制御するスイッチと、
前記第2の電源ラインと接続され、前記第2の電源ラインに生じる電圧に基づき動作する第1の論理回路と、
前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する制御信号線と、
前記制御信号線と接続され、前記制御信号線を伝搬する前記制御信号を外部に出力する端子と、を備え、
前記端子は第1のスキャンチェーンに接続され、前記第1のスキャンチェーンを構成する第1のフリップフロップが前記制御信号線の一端に接続されており、
さらに、前記制御信号線の他端に接続されたOR回路を備える
ことを特徴とする半導体集積回路。 - 前記OR回路の第1の入力と接続され、前記第1のスキャンチェーンに含まれる第2のフリップフロップをさらに有する
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記第1の電源ラインに生じる電圧に基づき動作する第2の論理回路と、
前記第1のスキャンチェーンとは異なるスキャンチェーンであって、前記第2のフリップフロップを少なくとも含み、前記第1の論理回路または前記第2の論理回路の動作をテストする第2のスキャンチェーンと、をさらに有する
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記OR回路の第2の入力に入力される信号は、前記第2のスキャンチェーンが前記第1の論理回路または前記第2の論理回路の動作のテストを行う場合には、活性化されている
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第1のスキャンチェーンは、前記第1のフリップフロップが前記制御信号線から受ける前記制御信号を前記端子に出力する一方で、前記第1の論理回路の動作のテストは行わない
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第2の論理回路の出力する信号は、前記制御信号である
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第1の電源ラインに生じる電圧に基づき動作する第2の論理回路をさらに有し、
前記第1のスキャンチェーンは前記第2の論理回路の動作をテストし、
前記第1のスキャンチェーンに含まれる前記第1のフリップフロップは、前記第2の論理回路の前記テストと並行して前記制御信号線から受けた信号を保持して前記端子に向かって出力する
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記第1のスキャンチェーンとは別のスキャンチェーンであって、前記第1の論理回路の動作をテストする第2のスキャンチェーンをさらに有し、
前記第2のスキャンチェーンは、前記第1のスキャンチェーンが行う前記第2の論理回路のテストと並行して、前記第1の論理回路のテストを行う
ことを特徴とする請求項7に記載の半導体集積回路。 - 所定の電圧を供給する第1の電源ラインと、
前記第1の電源ラインとは別に設けられた第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインとの間に接続され、入力される制御信号に応じて前記第1の電源ラインから供給される電圧を前記第2の電源ラインに供給するか否かを制御するスイッチと、
前記第2の電源ラインと接続され、前記第2の電源ラインに生じる電圧に基づき動作する第1の論理回路と、
前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第1の制御信号線と、
前記第1の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第2の制御信号線と、
前記第1および第2の制御信号線と接続され、前記第1および第2の制御信号線を伝搬する前記制御信号を外部に出力する端子と、を備え、
前記端子は、前記第1および第2の制御信号線からの制御信号を入力する論理ゲートに接続されている
ことを特徴とする半導体集積回路。 - 前記論理ゲートは、ANDゲート、またはORゲート、またはEX−ORゲートである
ことを特徴とする請求項9に記載の半導体集積回路。 - 所定の電圧を供給する第1の電源ラインと、
前記第1の電源ラインとは別に設けられた第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインとの間に接続され、入力される制御信号に応じて前記第1の電源ラインから供給される電圧を前記第2の電源ラインに供給するか否かを制御するスイッチと、
前記第2の電源ラインと接続され、前記第2の電源ラインに生じる電圧に基づき動作する第1の論理回路と、
前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第1の制御信号線と、
前記第1の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第2の制御信号線と、
前記第1および第2の制御信号線と接続され、前記第1および第2の制御信号線を伝搬する前記制御信号を外部に出力する端子と、
前記第1および第2の制御信号線からの制御信号を入力する第1のフリップフロップおよび第2のフリップフロップと、
前記第1のフリップフロップおよび前記第2のフリップフロップの出力を入力する選択回路と、を備え、
前記端子は前記選択回路と接続されている
ことを特徴とする半導体集積回路。 - 所定の電圧を供給する第1の電源ラインと、
前記第1の電源ラインとは別に設けられた第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインとの間に接続され、入力される制御信号に応じて前記第1の電源ラインから供給される電圧を前記第2の電源ラインに供給するか否かを制御するスイッチと、
前記第2の電源ラインと接続され、前記第2の電源ラインに生じる電圧に基づき動作する第1の論理回路と、
前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第1の制御信号線と、
前記第1の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第2の制御信号線と、
前記第1および第2の制御信号線と接続され、前記第1および第2の制御信号線を伝搬する前記制御信号を外部に出力する端子と、
前記第1および第2の制御信号線からの制御信号を入力する選択回路と、を備え、
前記端子は前記選択回路と接続されている
ことを特徴とする半導体集積回路。 - 第1の電源ラインと、
第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインの間に接続されており、所定の回路に接続されている第1のスイッチと、
前記第1の電源ラインと前記第2の電源ラインの間に接続されており、所定の回路に接続されている第2のスイッチと、
前記第1のスイッチに接続される第1の制御信号線と、
前記第2のスイッチに接続される第2の制御信号線と、
前記第1の制御信号線及び前記第2の制御信号線からの制御信号がそれぞれ入力される論理ゲートと、
前記論理ゲートと接続され、前記論理ゲートの出力を外部に出力する端子と、を有する半導体集積回路。 - 前記論理ゲートは、ANDゲート、ORゲート、又はEX−ORゲートである
ことを特徴とする請求項13に記載の半導体集積回路。
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