JP5254093B2 - 電源制御可能領域を有する半導体集積回路 - Google Patents

Description

本発明は、電源制御可能領域を有する半導体集積回路に関する。詳しくは、電源をON／OFF制御できる領域を有する半導体集積回路において、テスト回路を組み込んだ半導体集積回路およびその設計法に関する。

近年、電子機器の低消費電力化が強く要請されていることから、電源制御機能を有する半導体集積回路の利用が進んでいる。
図14は、電源制御可能領域を有する半導体集積回路のレイアウト図である。
半導体集積回路10には、PAD供給電源としての電源VDDと、PAD供給GNDとしての接地電源GNDと、が配線されている。
そして、半導体集積回路10は、常時電源ONである常時ON領域11と、電源制御によって電源ON／OFF可能な電源制御可能領域12と、を有している。
電源制御可能領域12には供給電源として電源VSDが配線されており、電源制御可能領域12はこの電源VSDからの供給電源によって動作する。
電源VDDと電源VSDとの間には電源制御スイッチ13A、13Bが設けられ、電源制御可能領域12の外部から入力される電源制御信号CTLによって電源制御スイッチ13A、13BはON／OFF制御される。

図15は、電源制御の回路図である。
電源VDDと電源VSDとの間に複数の半導体スイッチ14（ここではpMOSトランジスタ）が設けられ、電源制御信号CTLが各半導体スイッチ14のゲートに印加されるように制御信号線16が配線されている。
また、半導体スイッチ14間にはタイミング調整用のバッファ15が挿入されている。

このような構成において、電源制御信号CTLによって電源制御スイッチ13A、13BをON／OFF制御することにより、電源VSDの電圧が制御される。これにより、電源制御可能領域中の論理回路18の動作レベルに応じて適切な電圧が電源VSDに供給され、また、電源制御可能領域12が停止している場合には電源VSDへの電力供給が停止される。
すると、電源VDDから接地電源GNDへのリーク電流を防ぎ、低消費電力を実現することができる。

なお、電源制御機能または電源遮断機能を有するLSIが特許文献1に開示されている。

特開2006-170663号公報

従来の電源制御可能な領域は小さな領域であったため、電源制御スイッチを構成する半導体スイッチの数も極少数（例えば、1つ、2つ）でよかった。
これに対し、近年では、電源制御可能領域も大きくなり、また、動作も複雑化しているため、電源制御スイッチの構成も多くの半導体スイッチを要するものとなっている。
しかし、電源制御スイッチを構成する半導体スイッチ数が増加したことに伴い、次のような問題が生じてきた。

例えば、図16に示すように、制御信号線16が途中で断線し、断線した箇所における信号線の電位が不定となる。この不定の電位によって、半導体スイッチ14が
常時OFFになる状態に固定されてしまう不良が生じる場合があり得る。
この場合、正常に動作するのは図16中の左側のスイッチだけになり、電源VSDに必要な電圧が供給されないことになる。
すると、電源制御可能領域12の動作時にIRドロップが生じて電源VSDの電位が下がってしまう。
この場合は、常時OFFとなるスイッチが存在することによって、各スイッチが正常に動作している場合と比較して電源ラインVDDとVSD間の電圧降下（IRドロップ）の量が多くなる。そのため、論理回路18に供給する電圧の値が十分な値ではなくなることがあり、論理回路18に誤作動が生じたり、論理回路18が規定の動作周波数で動作しなくなるといった問題が生じる。

または、図17に示すように、制御信号線16が途中で断線し、断線箇所の電位が不定となることで、半導体スイッチ14が常時ONになる状態に固定されてしまう不良が生じる場合があり得る。
この場合、電源制御可能領域12の論理回路18が動作を停止するときに電源制御スイッチ13A、13Bを所定数または全部OFFにしてリーク電流を抑えようとした場合でも、故障した常時ONスイッチから電流が流れてしまうことになり、電源制御13A、13Bスイッチを導入した本来の目的が達成できないことになってしまう。

また、電源制御スイッチ13A、13Bを構成する半導体スイッチ14の数が多くなれば、断線によって常時ONとなるスイッチの数、あるいは断線によって常時OFFとなるスイッチの数が多くなり、IRドロップの量やリーク電流の量がより増大する。

ここで、従来は、仮に電源制御スイッチ13A、13Bを制御する制御信号線に故障が生じていたとしても、原因を特定するのは非常に困難であった。
たとえば、図16の場合、IRドロップによって電源制御可能領域12の誤作動や動作周波数の低速化などが生じた場合、エラーは検出される。
しかし、その原因として、制御信号線16に断線が生じているのか、電源制御信号CTLの論理がそもそも誤っているのか、または、電源制御可能領域12のトランジスタ14に不良があるのか、具体的に特定することは困難である。
また、図17の場合、リーク電流があることは検出されるが、常時ON領域11でリーク電流が生じているのか、制御信号線１６の断線により、電源制御可能領域12でリーク電流が生じているのか、具体的に特定することは困難である。
したがって、従来の技術では、制御信号線１６の断線が原因となって回路の誤動作やリーク電流の増大等が発生しているということを特定できなかったという解決すべき課題があった。

本発明の半導体集積回路は、所定の電圧を供給する第1の電源ラインと、前記第１の電源ラインとは別に設けられた第2の電源ラインと、前記第1の電源ラインと前記第2の電源ラインの間に接続され、入力される制御信号に応じて前記第1の電源ラインから供給される電圧を前記第2の電源ラインに供給するか否かを制御するスイッチと、前記第2の電源ラインと接続され、前記第2の電源ラインに生じる電圧に基づき動作する第1の論理回路と、前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する制御信号線と、前記制御信号線と接続され、前記制御信号線を伝搬する前記制御信号を外部に出力する端子と、を備えることを特徴とする。

このような構成によれば、電源制御信号の値を外部から観測可能となる。これにより、スイッチに対する制御信号線の断線により、論理回路の誤動作やリーク電流の増大が発生しているのか、それ以外の要因でこれらの問題が発生しているのか、を特定することができる。

第1実施形態に係る電源制御可能領域を有する半導体集積回路のレイアウト図。 第1実施形態の変形例1を示す図。 第1実施形態の変形例2を示す図 第1実施形態の変形例3を示す図 第2実施形態を示す図。 観測用FFを示す図。 第3実施形態において、電源制御スイッチのテストを実行する様子を示す図。 第3実施形態において、電源制御スイッチ以外の回路のロジックテストを行う様子を示す図。 従来の設計手法の手順を示す図。 電源階層を示す図。 従来の設計手法の手順を示す図。 第4実施形態において、電源制御スイッチのスキャンテストを挿入するための設計手順を示す図。 第4実施形態において、出力ノードの追加と、スイッチ観測用FFを挿入した様子を示す図。 背景技術において、電源制御可能領域を有する半導体集積回路のレイアウト図。 電源制御スイッチの構成を示す図。 電源制御スイッチの不良の一例を示す図。 電源制御スイッチの不良の一例を示す図。

以下、本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照
して説明する。
（第1実施形態）
本発明の第1実施形態について説明する。
図1は、第1実施形態に係る電源制御可能領域を有する半導体集積回路のレイアウト図である。
図1において、半導体集積回路100は、常時ON領域200と、電源制御可能領域300と、を有する。そして、電源VDDと電源VSDとの間には電源制御スイッチ310A、310Bが設けられ、電源制御可能領域300の外部から入力される電源制御信号CTLによって電源制御スイッチ310A、310BはON／OFF制御される。

電源制御スイッチ310A、310Bは、複数本の系列により構成されている。
電源制御スイッチの各系列は、図15で説明したように、電源VDDと電源VSDとの間をスイッチングする半導体トランジスタ14とタイミング調整のバッファ15との組からなるスイッチセル17を有する。
電源制御信号線320は、電源制御スイッチの系列310A、310Bごとに分岐され、各分岐線320A、320Bが電源制御可能領域300内に配線されている。そして、分岐された電源制御信号線320A、320Bごとにスイッチセル17が並べられ、電源制御スイッチの各系列310A、310Bをそれぞれ構成している。

ここで、第1実施形態においては、制御信号線320の信号を外部に取り出すための出力ノード330A、330Bおよび出力端子340A、340Bを備えている。
出力ノード330A、330Bおよび出力端子340A、340Bは、分岐された制御信号線320A、320Bごと、すなわち、電源制御スイッチ310A、310Bの系列ごとに設けられている。
出力ノード330A、330Bは、電源制御スイッチの系列ごとに電源制御スイッチの最終段の出力を電源制御可能領域300の外部に出力可能とする。
出力端子340A、340Bは、出力ノード330A、330Bから引き出された線とそれぞれ配線接続されている。
出力端子340A、340Bは、電源制御スイッチの系列ごとに電源制御スイッチの最終段の出力をチップの外部に出力する。

このような構成において、電源制御スイッチ310A、310Bの動作確認を行うことができる。具体的には、下記のように、制御信号線の断線の有無を判定する。

ここで例えば、制御信号線320A、320Bが途中で断線していた場合、図15ないし図17の記載からも分かる通り、断然が生じた箇所の配線の電位は不定となるため、その箇所の論理値は断線の状況に応じてハイレベルまたはローレベルのいずれかに固定される。そうすると、断然した箇所と出力端子340Aあるいは340Bの間にあるスイッチの状態は常時ONか常時OFFのいずれかとなり、各スイッチの接続状態を制御する制御信号CTLの論理値の変化には一切応答しなくなる。本実施形態では、この現象を利用する。すなわち、例えば出力端子340Aにテスト装置を接続し、出力端子340Aの論理値を観測する場合、制御信号線320Aに対して入力した信号CTLの論理値の変化に応答して、出力端子340Aから出力される論理値が変化している場合には、制御信号線340Aに断線は生じていない。一方、制御信号線320Aに対して入力した信号CTLの論理値を変化させた場合において、出力端子340Aから出力される信号の論理値が変化せず固定されている場合、制御信号線320Aは、その信号線のいずれかの箇所で断線が生じていることになる。以上は出力端子340Aを用いて制御信号線320Aの断線の有無を判定する場合の説明であるが、出力端子340Bを用いて制御信号線320Bの断線の有無を判定する場合も同様である。従来技術においては、上述したとおり、IRドロップに起因した論理回路18の誤動作やチップ上の所定の領域のリーク電流の増大が、複数の発生要因の内のどの要因によって生じているのかを分離することができなかった。しかし、本実施の形態によれば、各スイッチを制御するための制御信号線の断線の有無を判定することができる。したがって、本実施の形態では、IRドロップに基づく論理回路18の誤動作や所定の領域のリーク電流の増大が、電源制御可能領域300への電圧の供給を制御するスイッチに対する制御信号の断線によるものなのか、それ以外の要因によるものなのか、を分離することができる。

また、動作テストを行うにあたっては半導体スイッチセル17ごとに外部出力端子を設ける考え方もあるが、電源制御スイッチを構成する半導体スイッチが多いためテストポイントも非常に多くなってしまうという問題があり、現実的ではない。
この点、本実施形態では、電源制御スイッチの系列310A、310Bごとに出力ノード330A、330Bおよび出力端子340A、340Bを設ければよいので、観測ポイントが非常に少なくてすむ。

（変形例）
変形例1として、図2に示すように、電源制御スイッチの各系列310A〜310Eを通過した信号をAND、OR、XORの論理ゲート211、212、213に入力するようにし、それらの各出力信号を各出力端子340C〜340Eに出力させるようにしてもよい。なお、図2におけるXORは、多入力のXORが示されているが、実際には、2入力のXORを多段で構成したものである。つまりANDゲートによって、制御信号線が示す値が全て"1"の場合を検査することができ、ORゲートによって制御信号線が示す値が全て"0"の場合を検査することができる。たとえばCTLがハイレベルの場合においてANDゲートの出力がハイレベルにならなければ信号線は断線している。またCTLがローレベルの場合においてORゲートの出力がローレベルにならなければ、信号線は断線していると判定できる。また2入力のXORを多段構成にしたものについては、CTLがローレベルのときもハイレベルのときもローレベルの信号がXORから出力されれば信号線は断線していないが、CTLがローまたはハイの状態でXORからハイレベルの信号が出力されれば信号線が断線していると判断できる。

また、変形例2として、図3に示すように、電源制御スイッチの各系列310A〜310Eを通過した信号をそれぞれフリップフロップ（FF）221〜225に入力させ、それらの出力をマルチプレクサ230を介して選択的に出力端子340Fに出力させるようにしてもよい。この場合、CTLを伝搬する各制御信号線の出力を、一旦、各FF 221ないし225に保持させておく。そして、MUX 230に対する信号selectの値を切替えることで、各FFが保持した値を端子340Fに出力する。なお、FF２２１ないしFF２２５を設けず、MUX230の出力をselectの値に基づき切替えて、CTLを伝搬する各制御信号線出力を外部に出力する構成であってもよい。
このような構成によれば、電源制御スイッチの系列が多い場合であっても観測点を減らすことができる。
また、変形例3として、図4に示すように、電源制御スイッチを一連の数珠つなぎに構成することにより、出力ノードおよび出力端子の数を少なくしてもよい。

（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態は、スキャンテストによって電源スイッチを含む回路テストを実施するための構成である。
図5に第2実施形態を示す。
第2実施形態では、スキャンパステストを実行するため、所定のフリップフロップはスキャンフリップフロップ（以後、観測用FFと呼ぶ）の構成になっている。

観測用FFは、図6に示すように、通常のフリップフロップ400の入力にマルチプレクサ410を付加した構成である。
このマルチプレクサ410によりフリップフロップ400のデータ入力ピンへの入力信号を通常のデータ入力（DIN）とスキャンイン（SIN）とで切り替える。
マルチプレクサ410は、ShiftEnable信号により、通常動作とテストモードとを切り替え、テストモードのときにスキャンイン（SIN）を取り込んでフリップフロップのデータ端子に与える。そして、前段のフリップフロップ400のスキャンアウトが次段のフリップフロップ400のスキャンイン（SIN）になるようにフリップフロップ400同士は接続されている。
これにより、スキャンパステストのスキャンチェーンが構成される。

なお、図5中においては、見やすくするため、観測用FFのマルチプレクサ410は省略し、データ端子としてDとSINとを示している。
また、ShiftEnable信号が各フリップフロップのマルチプレクサに入力されるが、図5ではShiftEnable信号の配線は省略している。
また、各観測用FFの通常動作時における通常のデータ入力ラインは省略し、主としてスキャンチェーンの配線を示している。
また、図5中において通常動作に必要な論理回路としては一つ（符号19）のみを例示し、その他は省略している。

図5において、まず、電源制御スイッチ310A、310Bの接続状態を制御する信号線のそれぞれのテストを行うスキャンチェーンについて説明する。
電源制御スイッチ310A、310Bの接続状態を制御する信号線のそれぞれのテストを行うスキャンチェーンはSIN1からSO1のラインである。このスキャンチェーンSIN1はさらに、例えば、FF503よりSO1側に設けられたFF（フリップフロップ）のデータ端子と、別のスキャンチェーンであるSIN3に設けられたFF507よりSO3側に設けられたFFのデータ端子との間に接続された論理回路の動作のテストにも用いられる。このテストは公知の技術として知られているスキャンパステストである。つまり、SIN1は、半導体集積回路100に設けられた論理回路の動作をテストすることに加え、電源制御スイッチ310A、310Bの接続状態を制御するための信号線をテストするために設けられている。

一方、SIN1とは別のスキャンチェーンであるSIN2、SIN3も、図5の半導体集積回路100には設けられている。SIN2とSIN3は、常時ON領域200に設けられている論理回路や電源制御可能領域300内に設けられている論理回路をテストするためのスキャンチェーンである。
図５においては、SIN3は、常時ON領域200に設けられた論理回路19のテストに用いられるが、実際には、電源遮断可能領域300内に設けられた論理回路のテストにも用いられる。特にFF 508やFF 509、FF 510やFF 511は、電源制御可能領域300内の論理回路のテストのために使用されるFFである。SIN2もSIN3と同様に常時ON領域200および電源遮断可能領域300に設けられた論理回路のテストに用いられるスキャンチェーンである。

図5では、通常動作時に電源制御信号CTLが入力される観測用FF 501が配設され、この観測用FF 501のスキャンイン端子にチップ外部のスキャンイン端子からスキャンパステストのテストデータSIN1が入力される。
観測用FF 501のデータ出力は、OR回路241を介して電源制御スイッチ310A,310Bに入力されるようになっている。

ここで、本実施の形態では、電源制御スイッチ310A、あるいは310Bがオンであるかオフであるかの接続状態を制御する制御信号CTLを伝搬する制御信号線のテストを下記のように行う。

まず、制御信号ShiftEnableを活性化する。例えばShiftEnableをハイレベルにする。
この場合、SIN1,SIN2、SIN3に含まれる各FFは上述したとおり、ハイレベルになったShiftEnableに応答して、各FFにおけるSIN側の入力信号を取り込む。そして、ShiftEnableがハイレベルであるため、OR回路241が出力する信号の論理値もハイレベルで固定される。ここで、OR回路241は、CTLを伝搬させる制御信号線に接続されている（図15参照）。つまり、OR回路241がハイレベルで固定されているため、電源制御可能領域300に対する電源の供給を制御する各スイッチのオン・オフ状態も固定されることになる。
ここで、本実施の形態では、ShiftEnableがハイレベルになっている場合、各スイッチはON状態に固定されるものとする。
例えば図15における各MOSトランジスタがn型のMOSトランジスタであるとすればよい。
この状態においては、電源制御可能領域300に電圧が供給されているため、SIN2,SIN3のスキャンチェーンもSIN1のスキャンチェーンと合わせて動作させることができる。つまり、具体的に例示すれば、SIN2およびSIN3のFF 508ないし511に電圧が供給されているため、SIN2とSIN3の全体を、SIN1と合わせてスキャンパステストに用いることができる。

この状況において、スキャンチェーンSIN1,SIN2、SIN3のそれぞれに対してテストパターンを供給する。すなわち、SIN1,SIN2,SIN3のそれぞれはShifEnableの活性化に応答してシフトレジスタを形成しており、SIN1,SIN2,SIN3のそれぞれに対してテストパターンを形成するビット列をシリアルに入力する。具体的には、SIN1,SIN2,SIN3を形成する各FFは、入力されるクロック信号のエッジに応答してシリアルに入力されるテストパターンを後段のFFにシフトする。この動作によって、SIN1ないしSIN3の各FFにテストパターンが設定される。なお、SIN1におけるFF501にセットされるテストパターンのビットは、ここでは、ハイレベルを示す"1"とする。そうすると、この時点で、FF 501は、端子Q側からハイレベルの信号を出力していることになる。また、SIN1,SIN2,SIN3の他のそれぞれのFFも、設定されたテストパターンの論理値を示す信号を、それぞれの出力端子Qから出力している。そうすると、例えばSIN3のFF506は端子Qから設定されたテストパターンが示すビットを出力しているので、論理回路19はFF 506が出力した信号に応答して演算を行い、その演算結果をSIN1のFF 503のデータ端子Dに向かって出力している。具体的には、この時点において、図6におけるマルチプレクサ410のDIN側の入力に、論理回路19の出力した信号が到達している。SIN1ないしSIN3に設けられ、他の論路回路のテストに用いられる各FFに関しても同様である。

次に、活性化していたShiftEnableを非活性化する。例えば、ShiftEnableの論理値をローレベルにする。そうすると、OR回路241の出力する信号の論理値はSIN1のFF501が出力する信号の論理値そのものを示すことになる。上述したように、FF 501に設定されたテストパターンのビットがハイレベルであったため、OR回路241の出力はShiftEnableの非活性化に影響されずハイレベルを維持する。OR回路241の出力する信号は、観測用FFであるFF 502AおよびFF 502Bの端子Dまで到達する。具体的には図6に示したマルチプレクサのDIN側の入力までOR回路241の出力信号が到達する。このOR回路241の出力信号がFF 502AおよびFF 502Bに到達した後に、SIN1ないしSIN3のそれぞれのFFに対してクロック信号のエッジ（例えば立ち上がりエッジ）が供給される。そうすると、SIN1ないしSIN3の各FFは、端子D（具体的には図6のDIN）に到達していた信号の論理値を保持して端子Qから出力する。特に、FF 502AおよびFF 502Bは、OR回路241から出力された信号を保持して端子Qから出力する。また、FF 501は、制御信号CTLを保持して端子Qから出力する。ここで、この例ではCTLはハイレベルであり、FF 501がハイレベルの論理値を保持して端子Qから出力するものとする。そうすると、OR回路241の出力は引き続きハイレベルとなる。なおCTLは、半導体集積回路100の外部から入力される場合もあれば、内部の論理回路から出力される場合もある。

その後、再びShiftEnableを活性化し、SIN1ないしSIN3の各FFを直列に接続し、シフトレジスタが形成されるようする。そして各FFに対してクロックを供給し、SO1,SO2、SO3から、各FFがキャプチャしたデータが出力される。SO1ないしSON3から出力されるデータは、図示しないテスト装置に取り込まれ、検証される。

ここで、OR回路241とFF 502AおよびFF 502Bを接続する制御信号線、すなわち、電源制御可能領域300に設けられた各スイッチ（図15参照）のオン・オフを制御するCTLを伝搬する信号線が断線していなければ、OR回路241の出力した信号の論理値が正しくFF 502AおよびFF 502Bに保持されている。しかし、例えばFF 502A側の係る信号線が断線していれば、上述したとおり、FF 502Aの端子Dには、OR回路241の出力する信号の論理値に関わらず、固定の論理値が入力される。同様に、FF 502B側の係る信号線が断線していれば、FF 502Bの端子Dには固定の論理値が入力される。したがって、係る信号線の断線の有無を判別するためには、もう一度、スキャンパステストを行う必要がある。

なお、上記の説明では、FF 501に設定されるテストパターンはハイレベルを示すビット"1"であり、FF 501にキャプチャされるCTLの論理値もハイレベルであった。この場合は、ShiftEnableが非活性化された後においてもOR回路241の出力がハイレベルであり続けるため、電源遮断可能領域300における各スイッチの内、OR回路241に最も近い一のスイッチとOR回路241の間の制御信号線が断線し、各スイッチがすべて常時OFFとなるような特殊な場合を除いて、原則的には電源遮断可能領域300には電源が供給され続けることになる。そうすると、FF 508ないしFF 511は駆動し続けるため、FF 508ないしFF 511を用いたスキャンパステストを行うことが可能となる。具体的にはFF 508ないしFF 511がキャプチャした論理値を、そのままSO2およびSO3からテスト装置に取り込んで検証に用いることができる。したがって、ANDゲート242および243には、OR回路241の出力と同じであるハイレベルの信号が入力され、FF 508およびFF 509がキャプチャした値と、FF 510とFF 511がキャプチャした値とがそのままANDゲート242および243から出力される。

さて、上述したように、制御信号線の断線の有無を判別するためにはもう一度スキャンパステストを行う必要がある。通常、論理回路のテストを行うためにはスキャンチェーンの各FFに複数回、テストパターンを設定してスキャンパステストを行うため、この論理回路のスキャンパステストと並行して、CTLを伝播する信号線のテストも行う。

上記の説明と同様に、まずShiftEnableを活性化する。例えばShiftEnableをハイレベルにする。図5において、各FFは、シフトレジスタを形成し、スキャンチェーンSIN1ないしSIN3が形成される。この状態で、テストパターンを、各SIN1ないしSIN3に供給する。ここで、今回のテストパターンの供給においては、FF 501に設定されるテストパターンのビットがローレベルを示すビット"0"になるようにする。そうすると、FF 501は、端子Qからローレベルを示す信号を出力していることになる。

そして上記の説明と同様にShiftEnableを非活性化し、OR回路241の出力がFF 501からの出力信号を示すようにする。この時点でOR回路241の出力する信号はローレベルの論理値を示す。そして、係るOR回路241の出力した信号がFF 502AおよびFF 502Bに到達した後で、クロック信号のエッジがSIN1ないしSIN3の各FFに供給される。このクロックのエッジに応答して、上記の説明と同様に、各FFは、それぞれの端子Dに到達している信号の値を保持してそれぞれの端子Qから出力する。特に観測用FF 502Aと観測用FF 502Bは、OR回路241が出力した信号の値を保持する（CTLを伝搬する制御信号線が断線していなければ）。また、FF 501は、CTL信号の論理値を保持する。なお、このときFF 501に保持されるCTL信号の論理値はローレベルとする。

そしてShiftEnableを再び活性化することで、SIN1ないしSIN3のそれぞれに設けられた各FFがシフトレジスタとなり、保持していた値をクロック信号に応答してSO1ないしSO3へ出力する。出力されたこれらの値は、テスト装置に取り込まれ、検証される。

ここで、FF 501に設定されたテストパターンはローレベルを示す"0"であった。CTLを伝播する制御信号線に断線が生じていなければ、FF 502AおよびFF 502Bにキャプチャされる値も"0"である。しかし、FF 502AとOR回路241を接続する信号線に断線が生じていれば、FF 502Aがキャプチャした信号の値は、前回、FF 501にハイレベルを示す"1"を設定した場合のスキャンパステストの時と同じ値を示すことになる。また、同様に、FF 502BとOR回路241を接続する信号線に断線が生じていれば、FF 502Bがキャプチャした信号の値は、前記FF 501にハイレベルを示す"1"を設定した場合のスキャンパステストの時と同じ値を示すことになる。

つまり、上述した2回のスキャンパステストを行うことで、CTL信号を伝播する制御信号に断線が生じているか否かを判別することができる。なお、上記した2回目のスキャンパステストでは、途中でFF 508ないしFF 511に電源が供給されなくなっている。これはFF 501にローレベルを示すビット"0"をテストパターンとして設定したことによるものである。したがって、FF 508ないしFF 511が2回目のスキャンパステストにおいてキャプチャした値は、検証に用いるべきものではない。FF508ないし511への電源の供給が、FF 508ないしFF 511へテストパターンを設定した後のShiftEnableの非活性化に応答して停止しているため、FF 508ないしFF 511がその後のShiftEnableの活性化に応答して端子Qから出力する信号の値は不定の値であるためである。そのため、FF 501がキャプチャしたCTL信号の値がローレベルとなっており、ANDゲート242およびANDゲート243が出力する信号がローレベルに固定されるようになっている。つまり、ANDゲート242および243は、電源制御可能領域300内のFF508ないし511の出力するデータをSO2ないしSO3へ出力させないようにするマスク回路の役割を果たす。

本実施の形態では、半導体集積回路100に設けられた論理回路を試験するためのスキャンチェーンの中にCTLを伝播する制御信号線のテストを行うためのFFを設けている。このことで、上述したように、試験すべき論理回路のスキャンパステストと並行して、CTLを伝播する制御信号の断線についての試験も行うことができるため、試験の効率化が図れる。
また、第１の実施の形態では、CTLを伝搬する制御信号線の信号の値を、直接外部の端子に出力する必要があった。テストのために外部端子を使用することは、ピン数の増大にもつながり、必ずしも好ましくない。しかし、本第2実施形態においては、係る制御信号線のテスト結果を、外部端子ではなく、スキャンチェーンを使って外部に出力することができる。これによりピン数の増加を招くことなく、制御信号線の断線の有無を特定できる。ひいては、回路の誤動作やリーク電流の増大等の要因が、係る制御信号線の断線によるものなのか、それ以外の要因なのかをピン数の増大なく特定することができる。

なお、CTLを伝搬する信号線のテストを行うスキャンチェーンを構成する観測用FF 501,502A,502B,503は、電源制御スイッチ310A,310Bの動作とは関係のない電源VDDで動作することが必要であるため、図5中では電源制御可能領域300の外部に観測用FFを配置する場合を例示したが、電源VDDで動作するように配線しておけば観測用FFを電源制御可能領域300に配置していてもよい。

またスキャンパステストを行うためのテストパターンの供給に際して、ShiftEnable信号を活性化させており、ShiftEnable信号はOR回路241を介して電源制御スイッチ310A,310Bに投入される。
すると、テストパターンが示すビット列の状態によらず、OR回路241の出力はハイレベルで固定されるので、電源制御スイッチ310A,310BをばたつくことなくONにすることができる。

（第3実施形態）
次に、本発明の第3実施形態について説明する。
第3実施形態は、電源制御スイッチのオン・オフ状態を制御する信号CTLを伝搬する信号線の状態のテストとその他の論理回路のテストとを分離して行うための構成である。
第3実施形態では、第2実施形態と比較して、スキャンチェーンに入力するテストパターンの作成が容易になること、そしてテスト時間が短縮されるということ、さらにはテストパターンをツールによる自動生成により行えるということ、の三つの優位点がある。これらの優位点が得られる理由は後述する。

以下、第3実施形態において、どのようにテストが行われるのかを、図7および図8を用いて順を追って説明する。
まず、制御信号CTLを伝搬する信号線が断線しているか否かのテストを行う。
図7を参照して、最初にShiftEnable1を活性化する。例えばShiftEnable1をハイレベルにする。ShiftEnable1はこの実施の形態においては、FF 501、FF 502A、FF 502Bに入力されている。また、ShiftEnable2は非活性化されており、SW_TESTは活性化され、ハイレベルとなっている。

ShiftEnable1がハイレベルになったことで、OR回路244の出力がハイレベルとなり、FF 501、FF 502A、FF 502Bは第2実施形態で説明したように、シフトレジスタを形成し、スキャンチェーンSIN1となる。
なお、セレクタ231は、SW_TESTがハイレベルであることにより、SIN1に入力される信号をFF 501に出力する。
また、OR回路245の出力もハイレベルとなるため、OR回路241の出力はハイレベルとなり、電源制御可能領域300は電源が供給されている状態で固定される。

次に、SIN1に対してテストパターンを入力する。
このときのテストパターンは、制御信号CTLを伝搬する信号線をテストするためにFF 501に入力するテストパターンのみを考慮して作成される。
FF 502Aおよび502Bに対してテストパターンを設定する必要はない。テストパターンがFF 501に設定された後、第2実施形態と同様にShiftEnable1を非活性化、例えばローレベルにする。なお、FF 501に設定されるテストパターンは、ここではハイレベルを示す"1"とする。なお、この実施の形態では、SIN1を用いたスキャンパステストにおいては電源制御可能領域300の内部に設けられた論理回路のテストは行わない。係る論理回路のテストは、後述する別のスキャンチェーンSIN2を用いたスキャンパステストの際に行う。したがって、ここでFF 501に設定されるテストパターンが"1"または"0"でも、第2実施形態のようにその後のテストに影響することはないが、ここではFF 501には"1"が設定されたものとする。

その後、ShiftEnable1が非活性化され、SIN1に含まれる各FFは、第2実施形態で詳細に説明したように、データ端子Dに到達しているデータを保持して端子Qから出力する。
このとき、FF 502Aおよび502Bは、OR回路241が出力した信号の論理値を保持して端子Qから出力する（信号線が断線していなければ）ことも、第2実施形態と同様である。
なお、FF 501に設定されたテストパターンが"1"であったため、ShiftEnable1の非活性化の際にはOR回路241の出力はハイレベルのままである。しかし、SIN1に含まれる各FFがその後に端子Dに到達しているデータを保持した際のOR回路241の出力は、CTL信号の論理値がハイレベルかローレベルかに依存して変化する。しかし、上述したように、このSIN1を用いたスキャンパステストにおいては、電源制御可能領域300内の論理回路をテストしないため、ここでは議論しないこととする。

続いて、ShiftEnable1を再び活性化して、SIN1に含まれる各FFがシフトレジスタを形成するようにする。SIN1の各FFにクロックが供給され、各FFが保持している信号の値が端子SO1から出力される。SO1から出力された値は、テスト装置に取り込まれ、検証される。

ここで、FF 502A,FF 502BがSO1に出力した信号の値は、制御信号CTLを伝搬する信号線が断線していなければ、OR回路241が出力したデータであるが、当該信号線が断線していれば、断線によって生じる固定の論理値に過ぎない。したがって、第2実施形態と同様に、上記のスキャンパステストを再度行う必要がある。

次のスキャンパステストでは、FF 501に設定するテストパターンをローレベルを示す"0"にすればよい。
この結果、上記と同様に処理を進めて、SO1からそのテスト結果を取得する。
その結果、1回目と2回目とで、FF 502AがSO1に出力した信号値が変化していれば、OR回路241とFF 502Aを接続する制御信号線は断線していない。一方1回目と2回目で、FF502AがSO1に出力した信号値が変化せず、固定の論理値であれば、OR回路241とFF502Aを接続する制御信号線は断線している。FF 502BとOR回路241を結ぶ信号線についても同様に判定できる。

以上で、制御信号線CTLを伝搬する信号線が断線しているか否かは判別できる。
そこで、続いて、半導体集積回路上に設けられた論理回路のテストを行う。そのために、本実施の形態では、SIN1とは別に設けられたスキャンチェーンSIN2を用いる。
なお、SIN2は、図7および図8においては、常時電源が供給される領域200のみに張られているが、実際には電源制御可能領域300にも張られており、電源制御可能領域300内に設けられた論理回路のテストを行うためにも用いられる。

図8を参照して、まず、ShiftEnable2を活性化する。例えばハイレベルにする。そしてSW_TESTを、非活性化、例えばローレベルに固定する。ここで、ShiftEnable1は、非活性化されているままである。ShiftEnable2の活性化に応答して、FF 501、FF 512ないし515がシフトレジスタを形成し、スキャンチェーンSIN2が形成される。
なお、セレクタ231は、SW_TESTの非活性化に伴いFF513の端子Qから出力されるデータをFF501に出力する。ここで、このSIN2を用いる場合においては、SW_TESTが非活性化されていることによってOR回路245の出力はハイレベルとなるため、OR回路241の出力もハイレベルとなる。つまり、電源制御可能領域300は、電圧が供給されているON状態に固定されることになる。

ここで、図8には図示されていないが、電源制御可能領域300内にもSIN2が張られている。
すなわち電源制御可能領域300内に設けられた論理回路のテストもSIN2を用いて並行して合わせて行う。これは、電源制御可能領域300が、SW_TESTが非活性化されている場合にはオン状態で固定されるため、電源制御可能領域300内に設けられたスキャンチェーンを構成する各FFに対する電圧供給が遮断されることがないためである。つまり、この場合においては、係る電源制御可能領域300内のSIN２に含まれるFFが出力するテスト結果が、第2実施形態の場合のような不定の値になるケースが存在しないので、常時ONの領域と電源制御可能領域300内の論理回路のテストをあわせて行っても信頼できる検証が行える。

以降は、これまでの説明と同様である。すなわち、ShiftEnable2が活性化されているため、SIN2の各FFに対してテストパターンを設定する。そして、ShiftEnable2を非活性化し、SIN2の各FFが端子Dに到達しているデータをキャプチャする。その後、ShiftEnable2を再び活性化し、SO2から論理回路のテスト結果を出力する。そして、出力された結果を検証する。

この第3実施形態では、制御信号CTLを伝搬する信号線の断線を判別するためのスキャンパステストと、論理回路のテストを行うためのスキャンパステストと、を分離して行った。これにより、テストパターンを、信号線のテストのためのパターンと、論理回路をテストするためのパターンと、に分けて作成することができる。第2実施形態では、信号線の断線と論理回路のテストを同時に行っていたため、複雑なテストパターンの生成が必要となるが、第3実施形態はこの点で優位である。

また、第3実施形態では、テストパターンの作成を自動生成ツールで行うことができる。テストパターンを作成するツールは、電源制御可能領域300に対する電源の供給が停止することを考慮してテストパターンを作成することができない。言い換えれば、ツールは、すべて電源が常時ONであることを前提として、テストパターンを生成する。第2実施形態では、図5におけるFF 501に設定されるテストパターンの値やFF 501にキャプチャされる値を決定するCTLの値によって、電源制御可能領域300に対する電源の供給が途中で停止される場合があった。特に、CTLが第2実施形態において外部入力の場合はハイレベルで固定すればよいので大きな問題とはならないが、図7や図8のように所定の論理回路が出力する信号CTLとなる場合には、当該論理回路の出力であるCTLを様々なテストパターンで検証する必要があり、CTLがローレベルとなるケースが数多く発生する。そうすると、図5のような第2実施形態においては、CTLを伝搬する信号線のテストの後に行う論理回路のテストにおいて、各FFがキャプチャを行う際に電源制御可能領域300がオフ状態となるケースが多発する（ShiftEnableは非活性であることに留意）。このような状況においてスキャンパステストのテストパターンを作成しようとする場合、自動生成ツールを用いることはできない。したがって、第2実施形態では、テストパターンの作成を手作業で行わざるを得なくなるということになる。その点、第3実施形態では、論理回路のテストを行う場合には電源制御可能領域300には常時電源が供給されている。つまり、この場合においては、テストパターンを自動生成ツールによって作成することができる。したがって、第3実施形態は、第2実施形態と比較して、開発期間の大幅な短縮という優れた効果を発揮する。

さらに、第3実施形態は、第2実施形態と比較して、テスト時間が短縮されるという効果を発揮する。第2実施形態では、上述したように、CTLが論理回路の出力である場合、スキャンパステストの際に電源制御可能領域300に対する電源の供給が停止され、その後に再開されることが多発する場合があった。スキャンパステスト中に電源の供給が停止され、その後に電源の供給が開始されると、電源が供給する電圧の値が安定するまでの間、スキャンチェーンの各FFが端子Dに到達している値をキャプチャするのを待たなければならないという制約が課される。一方、第3実施形態では、信号線の断線のテストと論理回路のテストを分離して行っている。論理回路のテストでは、電源の供給が停止されることがないため、上記の制約は発生しない。その分、論理回路に対するスキャンパステストに必要となる時間が短縮される。

以上、第３の実施の形態を説明したが、例えば、論理回路のスキャンパステストを行った後に、信号線の断線の有無を検査するためのスキャンパステストを行ってもよい。

（第4実施形態）
次に、上記第2実施形態および第3実施形態で説明した電源制御スイッチのテスト回路を備える半導体集積回路の設計方法について説明する。
まず、従来の設計手法およびその課題について説明する。
図9、図11は、従来の設計手法の手順を示す図である。
図9は、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入しない場合の設計手法の手順を示すフローチャートである。
図9を参照して、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入しない場合の設計手順を説明する。

まず、レイアウト処理（ST100）として、回路接続情報の生成を行い（ST101）、さらに、電源階層を決める（ST102）。
ここで、電源階層の決定（ST102）では、例えば図10に示すように、常時ON領域とする回路ブロックと電源制御可能領域の回路ブロックとを切り分ける。

続いて、DFT処理（Design For Testability）として、スキャンパスの挿入を行う。
ここでは、電源制御スイッチのテストを行わないため、従来通り、回路内のフリップフロップをスキャンFFに置き換えてスキャンチェーンを構成するようにする。

そして、レイアウト処理（ST300）として、フロアプランを生成し（ST301）、さらに、電源制御スイッチを挿入する（ST302）。
最後に、配置・配線を行う（ST500）。

このように電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入しない場合には通常のDFT処理が一回だけであり、スムーズな設計が行われる。
しかし、電源制御スイッチのスキャンテストが挿入されていないので、できた製品に不良があった場合には原因特定が困難になる。

次に、図11は、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入する場合の設計手順を示す図である。
この場合、レイアウト処理（ST100）、スキャン挿入（ST200）、レイアウト処理（ST300）は図9で説明した工程と同じである。
ここで、電源制御スイッチのスキャンパスを挿入するため、電源制御スイッチの挿入（ST302）を行った後、再び、DFT処理（ST400）を行う。
すなわち、スイッチ観測用FFを挿入し（ST401）、スイッチ観測用FFを含むスキャンパスを挿入する（ST402）。
そして、最後に、レイアウト処理として、配置・配線を行う（ST500）。

この手順によれば、電源制御スイッチのスキャン挿入を行える。
しかし、DFT処理を二回に分けて行っているため、DFT処理とレイアウト処理との間でデータのやり取り回数が多くなり、回路設計にかかる手間と時間が非常に多くなってしまう。
また、レイアウト処理は、最後の配置・配線が最適になるように何回かフロアプランを修正しながら行うことになる。
すると、フロアプランを修正するたびに電源制御スイッチのためのDFT処理（ST400）も繰り返さなければならなくなる。
そのため、電源制御スイッチのためのスキャン挿入を行うには飛躍的な工程の増加が必要となる。

これに対し、本発明の回路設計方法としての第4実施形態について説明する。
図12は、電源制御スイッチを備える半導体集積回路において、電源制御スイッチのスキャンテストを挿入する場合の設計手順を示す図である。
図12においては、レイアウト処理（ST100）として電源階層を決めた後、DFT処理によるスキャン挿入（ST200）を行う前に、電源制御可能領域に出力ノードを追加し（ST111）、さらに、スイッチ観測用FFを挿入して前記出力ノードとの接続を行う。
すなわち、図13に示すように、電源制御可能領域300に出力ノード330A,330Bを追加し、スイッチ観測用FF 502A,502Bを挿入して前記出力ノード330A,330Bとの接続を行う。
そして、通常のDFT処理としてスキャン挿入(ST200)を行う。

レイアウト処理（ST300）として、フロアプラン（ST301）、電源制御スイッチ挿入(ST302)を行った後、電源制御スイッチの最終段を出力ノードに接続する（ST310）。
すると、電源制御スイッチのテストが可能な回路になる。
最後に配置・配線を行う（ST500）。

このような手順にすることにより、DFT処理（ST200）は一回で済む。
また、DFT処理（ST200）の前に、出力ノードおよびスイッチ観測用FFを挿入しているので、DFT処理（ST200）は通常のスキャン挿入とほとんど変わりなく行え、回路設計を容易にすることができる。

なお、第4実施形態における設計方法は、CPUおよびメモリを備えたコンピュータに半導体集積回路のレイアウトプログラムを実行させて、上記各工程を自動処理によって実行させてもよいことはもちろんである。

本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

10…半導体集積回路、11…常時ON領域、12…電源制御可能領域、13A、13B…電源制御スイッチ、14…半導体スイッチ、15…バッファ、16…制御信号線、17…スイッチセル、18、19…論理回路、100…半導体集積回路、200…常時ON領域、211、212、213…論理ゲート、230、231…マルチプレクサ、241…OR回路、242、243…論理ゲート、244、245…OR回路、300…電源制御可能領域、310A、310B…電源制御スイッチ、320…電源制御信号線、330A、330B…出力ノード、340A〜340F…出力端子、350…スキャンアウト端子、400…フリップフロップ、410…マルチプレクサ、501〜515…観測用FF。

Claims (14)

1. 所定の電圧を供給する第１の電源ラインと、
   前記第１の電源ラインとは別に設けられた第２の電源ラインと、
   前記第１の電源ラインと前記第２の電源ラインとの間に接続され、入力される制御信号に応じて前記第１の電源ラインから供給される電圧を前記第２の電源ラインに供給するか否かを制御するスイッチと、
   前記第２の電源ラインと接続され、前記第２の電源ラインに生じる電圧に基づき動作する第１の論理回路と、
   前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する制御信号線と、
   前記制御信号線と接続され、前記制御信号線を伝搬する前記制御信号を外部に出力する端子と、を備え、
   前記端子は第１のスキャンチェーンに接続され、前記第１のスキャンチェーンを構成する第１のフリップフロップが前記制御信号線の一端に接続されており、
   さらに、前記制御信号線の他端に接続されたＯＲ回路を備える
   ことを特徴とする半導体集積回路。
2. 前記ＯＲ回路の第１の入力と接続され、前記第１のスキャンチェーンに含まれる第２のフリップフロップをさらに有する
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の電源ラインに生じる電圧に基づき動作する第２の論理回路と、
   前記第１のスキャンチェーンとは異なるスキャンチェーンであって、前記第２のフリップフロップを少なくとも含み、前記第１の論理回路または前記第２の論理回路の動作をテストする第２のスキャンチェーンと、をさらに有する
   ことを特徴とする請求項２に記載の半導体集積回路。
4. 前記ＯＲ回路の第２の入力に入力される信号は、前記第２のスキャンチェーンが前記第１の論理回路または前記第２の論理回路の動作のテストを行う場合には、活性化されている
   ことを特徴とする請求項３に記載の半導体集積回路。
5. 前記第１のスキャンチェーンは、前記第１のフリップフロップが前記制御信号線から受ける前記制御信号を前記端子に出力する一方で、前記第１の論理回路の動作のテストは行わない
   ことを特徴とする請求項３に記載の半導体集積回路。
6. 前記第２の論理回路の出力する信号は、前記制御信号である
   ことを特徴とする請求項３に記載の半導体集積回路。
7. 前記第１の電源ラインに生じる電圧に基づき動作する第２の論理回路をさらに有し、
   前記第１のスキャンチェーンは前記第２の論理回路の動作をテストし、
   前記第１のスキャンチェーンに含まれる前記第１のフリップフロップは、前記第２の論理回路の前記テストと並行して前記制御信号線から受けた信号を保持して前記端子に向かって出力する
   ことを特徴とする請求項２に記載の半導体集積回路。
8. 前記第１のスキャンチェーンとは別のスキャンチェーンであって、前記第１の論理回路の動作をテストする第２のスキャンチェーンをさらに有し、
   前記第２のスキャンチェーンは、前記第１のスキャンチェーンが行う前記第２の論理回路のテストと並行して、前記第１の論理回路のテストを行う
   ことを特徴とする請求項７に記載の半導体集積回路。
9. 所定の電圧を供給する第１の電源ラインと、
   前記第１の電源ラインとは別に設けられた第２の電源ラインと、
   前記第１の電源ラインと前記第２の電源ラインとの間に接続され、入力される制御信号に応じて前記第１の電源ラインから供給される電圧を前記第２の電源ラインに供給するか否かを制御するスイッチと、
   前記第２の電源ラインと接続され、前記第２の電源ラインに生じる電圧に基づき動作する第１の論理回路と、
   前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第１の制御信号線と、
   前記第１の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第２の制御信号線と、
   前記第１および第２の制御信号線と接続され、前記第１および第２の制御信号線を伝搬する前記制御信号を外部に出力する端子と、を備え、
   前記端子は、前記第１および第２の制御信号線からの制御信号を入力する論理ゲートに接続されている
   ことを特徴とする半導体集積回路。
10. 前記論理ゲートは、ＡＮＤゲート、またはＯＲゲート、またはＥＸ−ＯＲゲートである
    ことを特徴とする請求項９に記載の半導体集積回路。
11. 所定の電圧を供給する第１の電源ラインと、
    前記第１の電源ラインとは別に設けられた第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインとの間に接続され、入力される制御信号に応じて前記第１の電源ラインから供給される電圧を前記第２の電源ラインに供給するか否かを制御するスイッチと、
    前記第２の電源ラインと接続され、前記第２の電源ラインに生じる電圧に基づき動作する第１の論理回路と、
    前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第１の制御信号線と、
    前記第１の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第２の制御信号線と、
    前記第１および第２の制御信号線と接続され、前記第１および第２の制御信号線を伝搬する前記制御信号を外部に出力する端子と、
    前記第１および第２の制御信号線からの制御信号を入力する第１のフリップフロップおよび第２のフリップフロップと、
    前記第１のフリップフロップおよび前記第２のフリップフロップの出力を入力する選択回路と、を備え、
    前記端子は前記選択回路と接続されている
    ことを特徴とする半導体集積回路。
12. 所定の電圧を供給する第１の電源ラインと、
    前記第１の電源ラインとは別に設けられた第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインとの間に接続され、入力される制御信号に応じて前記第１の電源ラインから供給される電圧を前記第２の電源ラインに供給するか否かを制御するスイッチと、
    前記第２の電源ラインと接続され、前記第２の電源ラインに生じる電圧に基づき動作する第１の論理回路と、
    前記スイッチと接続され、伝搬する前記制御信号を前記スイッチに供給する第１の制御信号線と、
    前記第１の制御信号線とは別に設けられ、前記スイッチに対する前記制御信号を伝搬する第２の制御信号線と、
    前記第１および第２の制御信号線と接続され、前記第１および第２の制御信号線を伝搬する前記制御信号を外部に出力する端子と、
    前記第１および第２の制御信号線からの制御信号を入力する選択回路と、を備え、
    前記端子は前記選択回路と接続されている
    ことを特徴とする半導体集積回路。
13. 第１の電源ラインと、
    第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインの間に接続されており、所定の回路に接続されている第１のスイッチと、
    前記第１の電源ラインと前記第２の電源ラインの間に接続されており、所定の回路に接続されている第２のスイッチと、
    前記第１のスイッチに接続される第１の制御信号線と、
    前記第２のスイッチに接続される第２の制御信号線と、
    前記第１の制御信号線及び前記第２の制御信号線からの制御信号がそれぞれ入力される論理ゲートと、
    前記論理ゲートと接続され、前記論理ゲートの出力を外部に出力する端子と、を有する半導体集積回路。
14. 前記論理ゲートは、ＡＮＤゲート、ＯＲゲート、又はＥＸ−ＯＲゲートである
    ことを特徴とする請求項１３に記載の半導体集積回路。

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