JP4130329B2 - スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スキャン機能を備えたフリップフロップ等から構成されるスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
今日では、回路規模が２００万〜３００万ゲートにも及ぶ半導体集積回路が設計されている。これほど多くの論理回路を全てテストしようとすると、テストパターンの量もテスト時間も膨大になるため、いわゆるテスト容易化設計が行われている。テスト容易化設計とは、故障テストの方針を回路設計の段階で固め、半導体集積回路中にテスト回路を作りこんでおくことで故障の原因を予め予測し、故障箇所の検出および診断が容易になるよう回路設計を行うことである。
【０００３】
このような故障テストを行う方式に「スキャンパス方式」がある。スキャンパス方式では、順序回路をシフトレジスタとして動作させることでテストを行う。例えば、順序回路を構成するＤフリップフロップ４１〜４６と組み合わせ回路４０によって構成された図１４に示す従来の論理回路では、各フリップフロップの間を結んでスキャンパス（テストモード用のパス）を形成することで各フリップフロップをスキャン・フリップフロップに置き換え、順序回路をシフトレジスタとして動作させる。そして、データを書き込んで（scan in）読み出した(scan out)データが期待値と一致しているかを判断することで故障テストを行う。
【０００４】
以下、図１４に示した論理回路の通常動作およびテスト動作について説明する。
まず、通常動作時、組み合わせ回路４０にはＤフリップフロップ（以下「ＦＦ」という。）４１〜４３から３組のデータが入力されるため、組み合わせ回路４０は、これら３組のデータに対して論理演算を行って３組のデータを出力する。ＦＦ４４〜４６はこれら３組の出力を外部に出力する。
【０００５】
テスト動作時、ＦＦ４１〜４６はスキャン・プリップフロップ、いわゆるスキャンパスを形成する。ＦＦ４１〜４３は外部のテスト装置から入力されたデータを所定のクロックに同期して順次シフトする。組み合わせ回路４０は、ＦＦ４１〜４３から与えられたデータに対して論理演算を行い、その演算結果を３組出力する。ＦＦ４４〜４６は、組み合わせ回路４０から与えられた演算結果を順次シフトして外部に出力する。出力データには組み合わせ回路４０の演算結果が含まれているため、これが期待値と一致しているか否かを判断して組み合わせ回路４０の故障を判定する。
【０００６】
但し、半導体集積回路の微細化プロセスが進むなか、上述のようにフリップフロップでシフトレジスタを構成した場合、クロックスキューやデバイスのばらつき、配線のばらつき、クロストーク等によって、スキャンシフト動作中にホールドエラー（シフト抜け）等の誤動作が発生する可能性があった。誤動作が発生すると故障テストの信頼性が低下するため、歩留りが悪くなるといった問題が生じてしまう。このような問題は、スキャンシフト動作における遅延時間を長くすることで解消することができるため、信号を遅延させるためのインバータやラッチをフリップフロップ間に設けている。
【０００７】
【発明が解決しようとする課題】
しかしながら、インバータやラッチは固定遅延であるため、デバイスの遅延特性のばらつきに対応できないという問題点があった。微細化プロセスが進むとデバイスのばらつきは大きくなるが、遅延特性を固定ではなく可変とすることができれば各回路に応じて遅延特性を変更できるため、ホールドエラー等の誤動作を確実に防止できる。したがって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路が望まれていた。
【０００８】
また、インバータやラッチを備えたスキャンパス回路では、インバータまたはラッチを実装するための面積が余分に必要であるため実装面積が大きくなってしまうという問題点がある。したがって、インバータやラッチを備えていなくてもスキャンシフト動作の誤動作を防止して確実に故障テストを行うことのできる、実装面積の小さなスキャンパス回路が望まれていた。
【０００９】
本発明は、上記従来の問題および要望に鑑みてなされたものであって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することを目的としている。また、スキャンシフト動作の誤動作を防止可能な実装面積の小さいスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することも目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングでデータが入力される第２の入力回路と、前記第１の入力回路または前記第２の入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第１の入力回路および前記第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記第２の入力回路の前記端子に入力される制御信号の電圧レベルを変える。
【００１１】
本発明のように制御電圧の電圧レベルが電源電圧と接地電圧の間のレベルであるとき、電源電圧を印加した場合と比較して、第２の入力回路から出力されるデータの変化量がなだらかになるため、データの遅延時間が長くなる。このようにして遅延時間を長くすることができればインバータやラッチを構成する必要がないため、実装面積を小さくすることができる。また、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００１２】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングで入力されたデータの出力変化量がそれぞれ異なる複数の第２の入力回路と、前記第１の入力回路または前記複数の第２の入力回路のいずれかに入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第１の入力回路および前記複数の第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記複数の第２の入力回路がそれぞれ有する前記端子のいずれかに入力される制御信号の電圧レベルを変える。したがって、複数の第２の入力回路の中から適当な回路を選択すれば、遅延時間を可変とすることができため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００１３】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、所定のタイミングでデータが入力される入力回路と、前記入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記出力回路から出力されるデータの前記入力回路に入力されたデータに対する遅延時間は、通常モード時と通常モードとは別のモードとで異なる。したがって、フリップフロップ回路のクロック入力の立ち上がり時間から出力までの遅延が遅くなるため、ホールドエラーがおきにくくなる。
【００１４】
また、本発明に係るスキャンパス回路は、前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトライステートインバータ回路によって構成され、各トライステートインバータ回路の出力は共通に接続されている。
【００１５】
また、本発明に係るスキャンパス回路は、前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトランスファーゲート回路によって構成され、各トランスファーゲート回路の出力は共通に接続されている。したがって、更に素子数を減らすことができる。
【００１６】
また、本発明に係るスキャンパス回路は、前記トライステートインバータ回路は、通常モード時、前記制御信号と同レベルの電圧を電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を接地電圧の代わりに印加する。この場合、バックバイアスがかかるため、ジャンクションリーク電流（サブスレッシュホールドリーク電流）が減少する。したがって、消費電流を小さくすることができる。
【００１７】
また、本発明に係るスキャンパス回路は、通常モード時、前記トライステートインバータ回路の基板バイアス電圧が前記制御信号と同レベルの電圧または電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧である。この場合、フォワードバイアスがかかるためジャンクションリーク電流は増えるが、その結果、電圧降下が大きくなってＭＯＳＦＥＴのソース／ドレイン間電流が小さくなる。ドレイン電流が小さくなるため、遅延時間を長くすることができる。
【００１８】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時、前記制御信号と同レベルの電圧を前記フリップフロップの電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を前記フリップフロップの接地電圧の代わりに印加する。この場合、消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【００１９】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、データがスキャンインされる請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第１のスキャンパス回路」という。）と、前記第１のスキャンパス回路から入力されたデータに対して論理演算を行う組み合わせ回路と、通常モードとは別のモード時に、データをスキャンアウトする請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第２のスキャンパス回路」という。）と、を備えた半導体集積回路であって、前記第１のスキャンパス回路および前記第２のスキャンパス回路が有する第２の入力回路の各端子に入力する制御信号を生成する制御信号生成手段を備えている。
【００２０】
また、本発明に係る半導体集積回路は、前記制御信号生成手段は、通常モードとは別のモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータが検査された結果、前記スキャンアウトされたデータにエラーが含まれているとき受信する信号に基づいて、前記制御信号の電圧レベルを変化させる。制御信号の電圧レベルが変わると遅延時間も変わるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【００２１】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータにエラーが含まれているかを検査する検査手段を備え、前記検査手段は、検査の結果、前記スキャンアウトされたデータにエラーが含まれているとき、前記制御信号の電圧レベルを変化させるフィードバック信号を前記制御信号生成手段に対して出力する。
【００２２】
また、本発明に係る半導体集積回路は、前記検査手段は、予め設定された期待値とスキャンアウトされた１ビットのデータが一致しているかを判別する、前記第１のスキャンパス回路および前記第２のスキャンパス回路のスキャンチェーン段数と同じ数の一致判別手段と、前記一致判別手段で全てのデータが一致しているかを判別する全一致判別手段と、前記全一致判別手段によっていずれかのデータが一致していないと判断されたときインクリメントするカウンタ手段と、前記カウンタ手段でインクリメントされる度に、前記フィードバック信号を出力するフィードバック信号出力手段と、を有する。
【００２３】
また、本発明に係る半導体集積回路は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定する電圧判定手段を備えている。
【００２４】
また、本発明に係る半導体集積回路は、前記第１のスキャンパス回路は、スキャンインされたデータをシフトし、前記組み合わせ回路は、前記第１のスキャンパス回路から入力されたデータに対して論理演算を行い、前記第２のスキャンパス回路は、前記組み合わせ回路から得られたデータをシフトしてスキャンアウトし、前記検査手段は、前記スキャンアウトされたデータにエラーが含まれているかを検査して、エラーが含まれていれば前記電圧判定手段に前記フィードバック信号を出力し、前記制御信号生成手段は、前記フィードバック信号に基づいて前記制御信号の電圧レベルを再設定する。
【００２５】
さらに、本発明に係る半導体集積回路は、前記電圧判定手段は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定し、所望のレベルでなければフェールと判断する。
【００２６】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。なお、本実施形態の半導体集積回路は、内部に構成された順序回路をシフトレジスタとして動作させるスキャンパス方式によって故障テストを行う。
【００２７】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体集積回路を示すブロック図である。同図において、本実施形態の半導体集積回路１０は、電源電圧ＶDDと接地電圧ＶSSが印加され、組み合わせ回路１１と、Ｄフリップフロップ１３ａ〜１３ｆと、特許請求の範囲の検査手段に該当する検査回路１５と、制御信号生成手段に該当する電圧生成回路１７と、電圧判定手段に該当する電圧判定回路１９と、テスト制御端子２１、インプット端子２３およびアウトプット端子２５とを備えて構成されている。
【００２８】
なお、Ｄフリップフロップ（以下、単に「ＦＦ」という。）１３ａ〜１３ｆのうち、ＦＦ１３ａ〜１３ｃは組み合わせ回路１１の入力側の順序回路を構成し、ＦＦ１３ｄ〜１３ｆは組み合わせ回路１１の出力側の順序回路を構成している。なお、故障テストはスキャンパス方式で行われるため、故障テスト動作時、特許請求の範囲の第１のスキャンパス回路に該当するＦＦ１３ａ〜１３ｃおよび第２のスキャンパス回路に該当するＦＦ１３ｄ〜１３ｆはシフトレジスタとして動作するスキャンパス回路を構成する。図１は、故障テスト動作時（以下、単に「テスト動作時」という。）の配線を示している。
【００２９】
以下、本実施形態の半導体集積回路１０が有する各構成要素について説明する。
まず、組み合わせ回路１１について説明する。組み合わせ回路１１は、従来と同様、ＦＦ１３ａ〜１３ｃの各々から入力された３組のデータに対して論理演算を行い、３組のデータを出力するものである。なお、組み合わせ回路１１から出力された３組のデータは、ＦＦ１３ｄ〜１３ｆに入力される。
【００３０】
次に、ＦＦ１３ａ〜１３ｆについて説明する。ＦＦ１３ａ〜１３ｆは、図２に示すように、出力回路５１を出力側に備え、特許請求の範囲の第１の入力回路に該当する通常動作入力回路５３と、第２の入力回路に該当するテスト動作入力回路５５とを入力側に備えて構成されている。出力回路５１は、アウトプット端子２５に接続されたＱ端子を有している。また、通常動作入力回路５３は、通常動作時に選択され、テスト制御端子２１に接続されたＮ端子と、インプット端子２３に接続されたＤ端子とを有しており、トライステートインバータ回路を構成している。また、テスト動作入力回路５５は、テスト動作時に選択され、電圧生成回路１７に接続されたＴ端子と、インプット端子に接続されたＤＴ端子を有しており、通常動作入力回路５３と同様、トライステートインバータ回路を構成している。各ＦＦにおいて、通常動作入力回路５３およびテスト動作入力回路５５のいずれが選択されるかについては、Ｎ端子およびＴ端子に入力される各信号によって決定される。
【００３１】
特に、本実施形態において、テスト動作時、テスト動作入力回路５５のＴ端子には電源電圧ＶDDと接地電圧ＶSSの間の中間電圧ＶMが電圧生成回路１７から印加される。Ｔ端子に中間電圧ＶMを印加した場合、電源電圧ＶDDを印加した場合と比較して、ＤＴ端子に入力されたデータの出力変化量がなだらかになるため、出力回路５１のＱ端子から出力されるデータの遅延時間が長くなる。このようにして遅延時間を長くすることができれば、従来のようにインバータやラッチを構成する必要がないため、半導体集積回路の実装面積を小さくすることができる。
【００３２】
次に、検査回路１５について説明する。検査回路１５は、テスト動作時に、組み合わせ回路１１の出力側の順序回路を構成する最も後段のＦＦ１３ｆからスキャンアウトされたデータが期待値と一致しているかについて所定ビット分、検査するものである。なお、一致していない場合、検査回路１５は、各ＦＦのＴ端子に印加される中間電圧ＶMを調整するためのフィードバック信号を電圧生成回路１７に供給する。
【００３３】
図３に、検査回路１５の内部構成を表したブロック図を示す。同図に示すように、検査回路１５は、直列に接続されたスキャンパス回路（ＦＦ１３ａ〜１３ｃ，１３ｄ〜１３ｆ）のスキャンチェーン段数と同じ数（本実施形態では３つ）の特許請求の範囲の一致判別手段に該当するＣＡＭ部３１ａ〜３１ｃ、全一致判別手段に該当するＭＡＴＣＨ部３３、カウンタ手段に該当するカウンタ３５、およびフィードバック信号出力手段に該当するフィードバック信号出力部３７を有している。
【００３４】
ＣＡＭ部３１ａ〜３１ｃは、予め設定された期待値とスキャンアウトされた１ビットのデータが一致しているかを判別するものであり、ＭＡＴＣＨ部３３は、ＣＡＭ部３１ａ〜３１ｃで判別した３ビットのデータが全て一致しているかを判断するものである。また、カウンタ３５は、ＭＡＴＣＨ部３３で３ビットのデータのうちいずれかが一致していないと判断されたときにインクリメントするものであり、フィードバック信号出力部３７は、カウンタ３５でインクリメントされる度に、中間電位ＶMが１ランクだけレベルアップするようなフィードバック信号を出力するものである。なお、本実施形態において、フィードバック信号はＳＣ[１]とＳＣ[２]の２ビットである。
【００３５】
次に、電圧生成回路１７について説明する。電圧生成回路１７は、テスト動作時に各ＦＦのＴ端子に印加する中間電圧ＶMを、検査回路１５からのフィードバック信号ＳＣ[１]，ＳＣ[２]に基づいて生成するものである。但し、電圧生成回路１７は、電源電圧ＶDDの２／３や１／２といった複数種類の中間電圧ＶMを生成することができる。どの中間電圧ＶMを生成して出力するかはデフォルト設定および検査回路１５からのフィードバック信号ＳＣ[１]，ＳＣ[２]によって決定される。
【００３６】
例えば、本実施形態では、フィードバック信号が２ビットなので、電圧生成回路１７で生成可能な中間電圧ＶMが４種類「ＶDD／４、ＶDD／３、ＶDD／２、２ＶDD／３」であるとする。テスト開始時、電圧生成回路１７はデフォルトに設定されている最も低い中間電圧ＶDD／４をＴ端子に印加する。当該中間電圧でスキャンアウトされたデータが検査回路１５で検査され、その結果、データにエラーがある場合は中間電位をＶDD／３とするよう指示するフィードバック信号が出力され、電圧生成回路１７に入力されるため、電圧生成回路１７は中間電位ＶDD／３を生成してＴ端末に印加する。同様に、ＶDD／２でスキャンアウトされたデータにエラーがある場合は中間電圧がＶDD／２に調整される。但し、最もレベルの高い２ＶDD／３でもエラーがある場合はフェール（ＦＡＩＬ）と判断し、故障テストを終了する。
【００３７】
このように、電圧生成回路１７は、テスト動作時に、各ＦＦのテスト動作入力回路５５が有するＴ端子に中間電圧ＶMを印加するが、テスト動作時と通常動作時との判断はテスト制御端子２１からの信号ＳＣ[０]によって判断している。このため、テスト制御端子２１は、各ＦＦの通常動作入力回路５３が有するＮ端子に接続されているだけでなく電圧生成回路１７にも接続されている。
【００３８】
図４に、電圧生成回路１７の内部構成を表す回路図を示す。図４（ａ）は電圧生成回路１７の第１実施例であり、図４（ｂ）は電圧生成回路１７の第２実施例である。なお、図４（ａ）に示した例では通常動作時に電源電圧ＶDDを出力し、図４（ｂ）に示した例では通常動作時に接地電圧ＶSSを出力する。どちらの電圧生成回路を使用するかは、当該電圧がＴ端子を介してＰｃｈおよびＮｃｈのどちらのＦＥＴに印加されるかによる。なお、図２に示したＦＦでは図４（ａ）の電圧生成回路１７が用いられる。
【００３９】
また、図４に示したように、電圧生成回路１７はスイッチ素子を３つ有しているが、各スイッチ素子には、検査回路１５から送られた信号ＳＣ[１]，ＳＣ[２]およびテスト制御端子２１から入力されたＳＣ[０]が入力される。図５に、スイッチ素子の概念図（ａ）および回路構成図（ｂ）を示す。
【００４０】
次に、電圧判定回路１９について説明する。電圧判定回路１９は、テスト動作時には、電圧生成回路１７から各ＦＦのＴ端子に印加される中間電圧ＶMが所望の電圧レベルであるかを判定し、通常動作時には、電圧生成回路１７から信号が出力されていないか、すなわち電圧が“０”であるかを判定するものである。これらの判定において所望の条件を満たさない場合、電圧判定回路１９はフェール（ＦＡＩＬ）と判断し、故障テストを終了する。図６に、電圧判定回路１９の内部構成を表した回路図を示す。
【００４１】
次に、以上説明した構成要素を備えた本実施形態の半導体集積回路１０が行うスキャンパス方式による故障テスト方法について、図７のフローチャートを用いて説明する。テストモードになると、ＦＦ１３ａ〜１３ｆはシフトレジスタを構成する。また、テスト制御端子２１からは通常モードとは異なる電位の信号ＳＣ[０]が各ＦＦのＮ端子に入力され、電圧生成回路１７からはデフォルトの中間電圧ＶMが各ＦＦのＴ端子に印加される。
【００４２】
まず、ステップＳ１０１では、電圧判定回路１９は、Ｔ端子に印加されている中間電圧ＶMが所望のレベルであるかを判定し、条件を満たしていればステップＳ１０３に進み、条件を満たしていなければフェール（ＦＡＩＬ）と判断し故障テストを終了する。次に、ステップＳ１０３では、インプット端子２３から最前段のＦＦ１３ａのＤＴ端子にデータがスキャンインされる。次に、ステップＳ１０５では、スキャンインされたデータに対して論理演算されたデータをスキャン・フリップフロップで保持（キャプチャ）する。次に、ステップＳ１０７では、シフト動作で最後段のＦＦ１３ｆからデータをスキャンアウトする。
【００４３】
次に、ステップＳ１０９では、スキャンアウトされたデータが期待値と一致しているかについて検査して、一致していれば一連の処理を終了し、一致していなければステップＳ１１１に進み、中間電圧ＶMをレベルアップするためのフィードバック信号ＳＣ[１]，ＳＣ[２]を電圧生成回路１７に送り、ステップＳ１０１の中間電圧判定ステップに戻る。なお、当該ステップＳ１０９では、最も低いレベルの中間電圧により得られたデータを検査した結果、一致していなければフェール（ＦＡＩＬ）と判断し故障テストを終了する。
【００４４】
次に、本実施形態の半導体集積回路１０を用いてスキャンパス方式により故障テストを行った際のタイミングチャートについて、図８を参照して説明する。図８は、故障テストを行った際のタイミングチャートの一例である。当該例は、テストモードとなって検査回路１５で最初に検査した結果がエラーであったため中間電圧ＶMをレベルアップして、その結果、２回目の検査ではエラー無しのため故障テストが完了した例である。
【００４５】
同図に示すように、初回のスキャンインおよびスキャンアウトの段階では、電圧生成回路１７からＦＦのＴ端子に印加される中間電圧ＶMがデフォルトのＶDD／２であるが、初回の検査ではエラー有りと判断して、中間電圧ＶMをレベルアップするよう検査回路１５からフィードバック信号ＳＣ[１]，ＳＣ[２]＝[１，０]を電圧生成回路１７に供給する。すると、次回のスキャンインおよびスキャンアウトの段階では、ＶDD／２よりもレベルが高い中間電圧ＶMがＦＦのＴ端子に印加され、スキャン動作における遅延時間が長くなる。そして、次回の検査でエラー無しと判断されると、検査回路１５のｏｕｔ端子からエラー無しを示す信号が出力される。
【００４６】
以上説明したように、本実施形態の半導体集積回路１０では、電圧生成回路１７から各ＦＦ１３ａ〜１３ｆが有するテスト動作入力回路５５のＴ端子に印加される中間電圧ＶMが電源電圧ＶDDと接地電圧ＶSSの間の電位であるため、Ｑ端子から出力されるデータの遅延時間を長くすることができる。したがって、従来のようにインバータやラッチ等を回路中に構成する必要がなくなるため、半導体集積回路の実装面積を小さくすることができる。
【００４７】
さらに、検査回路１５による検査の結果、スキャンアウトされたデータにエラーが有る場合は、中間電圧ＶMを１ランクずつレベルアップすることで遅延時間を可変に設定することができるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【００４８】
以下、本実施形態の半導体集積回路１０が有する各ＦＦ１３ａ〜１３ｆが有する通常動作入力回路５３の変形例について説明する。まず、第１の変形例では、図９および図１０に示すように、ＦＥＴのソース電圧として電源電圧ＶDD、接地電圧ＶSSの代わりにＶcp、Ｖcnを印加し、ソース電圧Ｖcpが印加されているＦＥＴの基板バイアス電圧をＶDDに、ソース電圧Ｖcnが印加されているＦＥＴの基板バイアス電圧をＶSSにする。なお、Ｖcpとはテスト動作入力回路５５のＴ端子に印加された電圧、すなわち中間電圧ＶMであり、Ｖcnとは電源電圧ＶDDよりソース電圧Ｖcpを差し引いた反転電圧である。この場合、テスト動作時、リーク電流が減少するため消費電流を小さくすることができる。
【００４９】
また、第２の変形例では、ソース電圧はそのままで、ソース電圧が電源電圧ＶDDのＦＥＴの基板バイアス電圧をＶcpとし、ソース電圧が接地電圧ＶSSのＦＥＴの基板バイアス電圧をＶcnにする。この場合、テスト動作時のリーク電流は増えるがフォワードバイアスがかかるためバイアス電流が大きくなり、その結果、電圧降下が大きくなってドレイン電流が小さくなる。ドレイン電流が小さくなると遅延時間が長くなる。
【００５０】
また、第３の変形例では、図１１に示すように、通常動作入力回路５３およびテスト動作入力回路５５を併せてトランスファーゲートで構成する。この場合、素子数を減らすことができる。さらに、第４の変形例では、図１２に示すように、各ＦＦの出力回路５１に遅延回路１２Ｂを設けることによって遅延時間を長くする。この場合、遅延回路１２Ｂのソース・ドレイン電流が削減されることにより消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【００５１】
なお、図１５に示したような、ダイナミック型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキャン用データパスと通常データパスがＦＦに内蔵した回路についても、本実施形態を採用すれば、同様の効果が得られる。
【００５２】
本実施形態では、検査回路１５および電圧判定回路１９を半導体集積回路１０内に設けたが、外付けにしても良い。
【００５３】
〔第２の実施形態〕
第１の実施形態の半導体集積回路１０では、各ＦＦ１３ａ〜１３ｆが有するテスト動作入力回路５５は１つだけであったが、第２の実施形態では、図１３に示すように、テスト動作入力回路５５を複数有しており、遅延時間がそれぞれ異なる。したがって、複数のテスト動作入力回路５５の中から適当な回路を選択すれば、第１の実施形態と同様に遅延時間を可変とすることができる。したがって、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００５４】
なお、本実施形態の場合、電圧生成回路１７は、各ＦＦに中間電圧ＶMを印加するのではなく、検査回路１５からのフィードバック信号またはデフォルトで適当なテスト動作入力回路５５を選択するための信号を出力する。
【００５５】
【発明の効果】
以上説明したように、本発明に係るスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路によれば、インバータやラッチを設けずにデータの遅延時間を長くすることができるため、実装面積を小さくすることができる。また、微細化プロセスが進んでデバイスのばらつきが大きくなっても柔軟に対応することができ、ホールドエラー等の誤動作をより効果的に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路を示すブロック図
【図２】第１の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図３】検査回路の内部構成を表したブロック図
【図４】電圧生成回路の内部構成を示す回路図
【図５】スイッチ素子の概念図（ａ）および回路構成図（ｂ）
【図６】電圧判定回路の内部構成を示す回路図
【図７】第１の実施形態の半導体集積回路が行うスキャンパス方式による故障テスト方法を示すフローチャート
【図８】第１の実施形態の半導体集積回路を用いてスキャンパス方式により故障テストを行った際のタイミングチャート
【図９】第１の変形例のフリップフロップの内部構成を示す回路図
【図１０】第１の変形例のフリップフロップの内部構成を示す回路図
【図１１】第３の変形例のトランスファーゲートで構成された通常動作入力回路およびテスト動作入力回路を示す回路図
【図１２】第４の変形例のフリップフロップの内部構成を示す回路図
【図１３】第２の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図１４】Ｄフリップフロップと組み合わせ回路によって構成された従来の論理回路を示すブロック図
【図１５】ダイナミック型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキャン用データパスと通常データパスがＦＦに内蔵した回路を示す回路図
【符号の説明】
１０ 半導体集積回路
１１ 組み合わせ回路
１３ａ〜１３ｆ Ｄフリップフロップ（ＦＦ）
１５ 検査回路
１７ 電圧生成回路
１９ 電圧判定回路
２１ テスト制御端子
２３ インプット端子
２５ アウトプット端子
３１ａ〜３１ｃ ＣＡＭ部
３３ ＭＡＴＣＨ部
３５ カウンタ
３７ フィードバック信号出力部
５１ 出力回路
５３ 通常動作入力回路
５５ テスト動作入力回路
【発明の属する技術分野】
本発明は、スキャン機能を備えたフリップフロップ等から構成されるスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
今日では、回路規模が２００万〜３００万ゲートにも及ぶ半導体集積回路が設計されている。これほど多くの論理回路を全てテストしようとすると、テストパターンの量もテスト時間も膨大になるため、いわゆるテスト容易化設計が行われている。テスト容易化設計とは、故障テストの方針を回路設計の段階で固め、半導体集積回路中にテスト回路を作りこんでおくことで故障の原因を予め予測し、故障箇所の検出および診断が容易になるよう回路設計を行うことである。
【０００３】
このような故障テストを行う方式に「スキャンパス方式」がある。スキャンパス方式では、順序回路をシフトレジスタとして動作させることでテストを行う。例えば、順序回路を構成するＤフリップフロップ４１〜４６と組み合わせ回路４０によって構成された図１４に示す従来の論理回路では、各フリップフロップの間を結んでスキャンパス（テストモード用のパス）を形成することで各フリップフロップをスキャン・フリップフロップに置き換え、順序回路をシフトレジスタとして動作させる。そして、データを書き込んで（scan in）読み出した(scan out)データが期待値と一致しているかを判断することで故障テストを行う。
【０００４】
以下、図１４に示した論理回路の通常動作およびテスト動作について説明する。
まず、通常動作時、組み合わせ回路４０にはＤフリップフロップ（以下「ＦＦ」という。）４１〜４３から３組のデータが入力されるため、組み合わせ回路４０は、これら３組のデータに対して論理演算を行って３組のデータを出力する。ＦＦ４４〜４６はこれら３組の出力を外部に出力する。
【０００５】
テスト動作時、ＦＦ４１〜４６はスキャン・プリップフロップ、いわゆるスキャンパスを形成する。ＦＦ４１〜４３は外部のテスト装置から入力されたデータを所定のクロックに同期して順次シフトする。組み合わせ回路４０は、ＦＦ４１〜４３から与えられたデータに対して論理演算を行い、その演算結果を３組出力する。ＦＦ４４〜４６は、組み合わせ回路４０から与えられた演算結果を順次シフトして外部に出力する。出力データには組み合わせ回路４０の演算結果が含まれているため、これが期待値と一致しているか否かを判断して組み合わせ回路４０の故障を判定する。
【０００６】
但し、半導体集積回路の微細化プロセスが進むなか、上述のようにフリップフロップでシフトレジスタを構成した場合、クロックスキューやデバイスのばらつき、配線のばらつき、クロストーク等によって、スキャンシフト動作中にホールドエラー（シフト抜け）等の誤動作が発生する可能性があった。誤動作が発生すると故障テストの信頼性が低下するため、歩留りが悪くなるといった問題が生じてしまう。このような問題は、スキャンシフト動作における遅延時間を長くすることで解消することができるため、信号を遅延させるためのインバータやラッチをフリップフロップ間に設けている。
【０００７】
【発明が解決しようとする課題】
しかしながら、インバータやラッチは固定遅延であるため、デバイスの遅延特性のばらつきに対応できないという問題点があった。微細化プロセスが進むとデバイスのばらつきは大きくなるが、遅延特性を固定ではなく可変とすることができれば各回路に応じて遅延特性を変更できるため、ホールドエラー等の誤動作を確実に防止できる。したがって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路が望まれていた。
【０００８】
また、インバータやラッチを備えたスキャンパス回路では、インバータまたはラッチを実装するための面積が余分に必要であるため実装面積が大きくなってしまうという問題点がある。したがって、インバータやラッチを備えていなくてもスキャンシフト動作の誤動作を防止して確実に故障テストを行うことのできる、実装面積の小さなスキャンパス回路が望まれていた。
【０００９】
本発明は、上記従来の問題および要望に鑑みてなされたものであって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することを目的としている。また、スキャンシフト動作の誤動作を防止可能な実装面積の小さいスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することも目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングでデータが入力される第２の入力回路と、前記第１の入力回路または前記第２の入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第１の入力回路および前記第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記第２の入力回路の前記端子に入力される制御信号の電圧レベルを変える。
【００１１】
本発明のように制御電圧の電圧レベルが電源電圧と接地電圧の間のレベルであるとき、電源電圧を印加した場合と比較して、第２の入力回路から出力されるデータの変化量がなだらかになるため、データの遅延時間が長くなる。このようにして遅延時間を長くすることができればインバータやラッチを構成する必要がないため、実装面積を小さくすることができる。また、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００１２】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングで入力されたデータの出力変化量がそれぞれ異なる複数の第２の入力回路と、前記第１の入力回路または前記複数の第２の入力回路のいずれかに入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第１の入力回路および前記複数の第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記複数の第２の入力回路がそれぞれ有する前記端子のいずれかに入力される制御信号の電圧レベルを変える。したがって、複数の第２の入力回路の中から適当な回路を選択すれば、遅延時間を可変とすることができため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００１３】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、所定のタイミングでデータが入力される入力回路と、前記入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記出力回路から出力されるデータの前記入力回路に入力されたデータに対する遅延時間は、通常モード時と通常モードとは別のモードとで異なる。したがって、フリップフロップ回路のクロック入力の立ち上がり時間から出力までの遅延が遅くなるため、ホールドエラーがおきにくくなる。
【００１４】
また、本発明に係るスキャンパス回路は、前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトライステートインバータ回路によって構成され、各トライステートインバータ回路の出力は共通に接続されている。
【００１５】
また、本発明に係るスキャンパス回路は、前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトランスファーゲート回路によって構成され、各トランスファーゲート回路の出力は共通に接続されている。したがって、更に素子数を減らすことができる。
【００１６】
また、本発明に係るスキャンパス回路は、前記トライステートインバータ回路は、通常モード時、前記制御信号と同レベルの電圧を電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を接地電圧の代わりに印加する。この場合、バックバイアスがかかるため、ジャンクションリーク電流（サブスレッシュホールドリーク電流）が減少する。したがって、消費電流を小さくすることができる。
【００１７】
また、本発明に係るスキャンパス回路は、通常モード時、前記トライステートインバータ回路の基板バイアス電圧が前記制御信号と同レベルの電圧または電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧である。この場合、フォワードバイアスがかかるためジャンクションリーク電流は増えるが、その結果、電圧降下が大きくなってＭＯＳＦＥＴのソース／ドレイン間電流が小さくなる。ドレイン電流が小さくなるため、遅延時間を長くすることができる。
【００１８】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時、前記制御信号と同レベルの電圧を前記フリップフロップの電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を前記フリップフロップの接地電圧の代わりに印加する。この場合、消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【００１９】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、データがスキャンインされる請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第１のスキャンパス回路」という。）と、前記第１のスキャンパス回路から入力されたデータに対して論理演算を行う組み合わせ回路と、通常モードとは別のモード時に、データをスキャンアウトする請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第２のスキャンパス回路」という。）と、を備えた半導体集積回路であって、前記第１のスキャンパス回路および前記第２のスキャンパス回路が有する第２の入力回路の各端子に入力する制御信号を生成する制御信号生成手段を備えている。
【００２０】
また、本発明に係る半導体集積回路は、前記制御信号生成手段は、通常モードとは別のモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータが検査された結果、前記スキャンアウトされたデータにエラーが含まれているとき受信する信号に基づいて、前記制御信号の電圧レベルを変化させる。制御信号の電圧レベルが変わると遅延時間も変わるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【００２１】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータにエラーが含まれているかを検査する検査手段を備え、前記検査手段は、検査の結果、前記スキャンアウトされたデータにエラーが含まれているとき、前記制御信号の電圧レベルを変化させるフィードバック信号を前記制御信号生成手段に対して出力する。
【００２２】
また、本発明に係る半導体集積回路は、前記検査手段は、予め設定された期待値とスキャンアウトされた１ビットのデータが一致しているかを判別する、前記第１のスキャンパス回路および前記第２のスキャンパス回路のスキャンチェーン段数と同じ数の一致判別手段と、前記一致判別手段で全てのデータが一致しているかを判別する全一致判別手段と、前記全一致判別手段によっていずれかのデータが一致していないと判断されたときインクリメントするカウンタ手段と、前記カウンタ手段でインクリメントされる度に、前記フィードバック信号を出力するフィードバック信号出力手段と、を有する。
【００２３】
また、本発明に係る半導体集積回路は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定する電圧判定手段を備えている。
【００２４】
また、本発明に係る半導体集積回路は、前記第１のスキャンパス回路は、スキャンインされたデータをシフトし、前記組み合わせ回路は、前記第１のスキャンパス回路から入力されたデータに対して論理演算を行い、前記第２のスキャンパス回路は、前記組み合わせ回路から得られたデータをシフトしてスキャンアウトし、前記検査手段は、前記スキャンアウトされたデータにエラーが含まれているかを検査して、エラーが含まれていれば前記電圧判定手段に前記フィードバック信号を出力し、前記制御信号生成手段は、前記フィードバック信号に基づいて前記制御信号の電圧レベルを再設定する。
【００２５】
さらに、本発明に係る半導体集積回路は、前記電圧判定手段は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定し、所望のレベルでなければフェールと判断する。
【００２６】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。なお、本実施形態の半導体集積回路は、内部に構成された順序回路をシフトレジスタとして動作させるスキャンパス方式によって故障テストを行う。
【００２７】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体集積回路を示すブロック図である。同図において、本実施形態の半導体集積回路１０は、電源電圧ＶDDと接地電圧ＶSSが印加され、組み合わせ回路１１と、Ｄフリップフロップ１３ａ〜１３ｆと、特許請求の範囲の検査手段に該当する検査回路１５と、制御信号生成手段に該当する電圧生成回路１７と、電圧判定手段に該当する電圧判定回路１９と、テスト制御端子２１、インプット端子２３およびアウトプット端子２５とを備えて構成されている。
【００２８】
なお、Ｄフリップフロップ（以下、単に「ＦＦ」という。）１３ａ〜１３ｆのうち、ＦＦ１３ａ〜１３ｃは組み合わせ回路１１の入力側の順序回路を構成し、ＦＦ１３ｄ〜１３ｆは組み合わせ回路１１の出力側の順序回路を構成している。なお、故障テストはスキャンパス方式で行われるため、故障テスト動作時、特許請求の範囲の第１のスキャンパス回路に該当するＦＦ１３ａ〜１３ｃおよび第２のスキャンパス回路に該当するＦＦ１３ｄ〜１３ｆはシフトレジスタとして動作するスキャンパス回路を構成する。図１は、故障テスト動作時（以下、単に「テスト動作時」という。）の配線を示している。
【００２９】
以下、本実施形態の半導体集積回路１０が有する各構成要素について説明する。
まず、組み合わせ回路１１について説明する。組み合わせ回路１１は、従来と同様、ＦＦ１３ａ〜１３ｃの各々から入力された３組のデータに対して論理演算を行い、３組のデータを出力するものである。なお、組み合わせ回路１１から出力された３組のデータは、ＦＦ１３ｄ〜１３ｆに入力される。
【００３０】
次に、ＦＦ１３ａ〜１３ｆについて説明する。ＦＦ１３ａ〜１３ｆは、図２に示すように、出力回路５１を出力側に備え、特許請求の範囲の第１の入力回路に該当する通常動作入力回路５３と、第２の入力回路に該当するテスト動作入力回路５５とを入力側に備えて構成されている。出力回路５１は、アウトプット端子２５に接続されたＱ端子を有している。また、通常動作入力回路５３は、通常動作時に選択され、テスト制御端子２１に接続されたＮ端子と、インプット端子２３に接続されたＤ端子とを有しており、トライステートインバータ回路を構成している。また、テスト動作入力回路５５は、テスト動作時に選択され、電圧生成回路１７に接続されたＴ端子と、インプット端子に接続されたＤＴ端子を有しており、通常動作入力回路５３と同様、トライステートインバータ回路を構成している。各ＦＦにおいて、通常動作入力回路５３およびテスト動作入力回路５５のいずれが選択されるかについては、Ｎ端子およびＴ端子に入力される各信号によって決定される。
【００３１】
特に、本実施形態において、テスト動作時、テスト動作入力回路５５のＴ端子には電源電圧ＶDDと接地電圧ＶSSの間の中間電圧ＶMが電圧生成回路１７から印加される。Ｔ端子に中間電圧ＶMを印加した場合、電源電圧ＶDDを印加した場合と比較して、ＤＴ端子に入力されたデータの出力変化量がなだらかになるため、出力回路５１のＱ端子から出力されるデータの遅延時間が長くなる。このようにして遅延時間を長くすることができれば、従来のようにインバータやラッチを構成する必要がないため、半導体集積回路の実装面積を小さくすることができる。
【００３２】
次に、検査回路１５について説明する。検査回路１５は、テスト動作時に、組み合わせ回路１１の出力側の順序回路を構成する最も後段のＦＦ１３ｆからスキャンアウトされたデータが期待値と一致しているかについて所定ビット分、検査するものである。なお、一致していない場合、検査回路１５は、各ＦＦのＴ端子に印加される中間電圧ＶMを調整するためのフィードバック信号を電圧生成回路１７に供給する。
【００３３】
図３に、検査回路１５の内部構成を表したブロック図を示す。同図に示すように、検査回路１５は、直列に接続されたスキャンパス回路（ＦＦ１３ａ〜１３ｃ，１３ｄ〜１３ｆ）のスキャンチェーン段数と同じ数（本実施形態では３つ）の特許請求の範囲の一致判別手段に該当するＣＡＭ部３１ａ〜３１ｃ、全一致判別手段に該当するＭＡＴＣＨ部３３、カウンタ手段に該当するカウンタ３５、およびフィードバック信号出力手段に該当するフィードバック信号出力部３７を有している。
【００３４】
ＣＡＭ部３１ａ〜３１ｃは、予め設定された期待値とスキャンアウトされた１ビットのデータが一致しているかを判別するものであり、ＭＡＴＣＨ部３３は、ＣＡＭ部３１ａ〜３１ｃで判別した３ビットのデータが全て一致しているかを判断するものである。また、カウンタ３５は、ＭＡＴＣＨ部３３で３ビットのデータのうちいずれかが一致していないと判断されたときにインクリメントするものであり、フィードバック信号出力部３７は、カウンタ３５でインクリメントされる度に、中間電位ＶMが１ランクだけレベルアップするようなフィードバック信号を出力するものである。なお、本実施形態において、フィードバック信号はＳＣ[１]とＳＣ[２]の２ビットである。
【００３５】
次に、電圧生成回路１７について説明する。電圧生成回路１７は、テスト動作時に各ＦＦのＴ端子に印加する中間電圧ＶMを、検査回路１５からのフィードバック信号ＳＣ[１]，ＳＣ[２]に基づいて生成するものである。但し、電圧生成回路１７は、電源電圧ＶDDの２／３や１／２といった複数種類の中間電圧ＶMを生成することができる。どの中間電圧ＶMを生成して出力するかはデフォルト設定および検査回路１５からのフィードバック信号ＳＣ[１]，ＳＣ[２]によって決定される。
【００３６】
例えば、本実施形態では、フィードバック信号が２ビットなので、電圧生成回路１７で生成可能な中間電圧ＶMが４種類「ＶDD／４、ＶDD／３、ＶDD／２、２ＶDD／３」であるとする。テスト開始時、電圧生成回路１７はデフォルトに設定されている最も低い中間電圧ＶDD／４をＴ端子に印加する。当該中間電圧でスキャンアウトされたデータが検査回路１５で検査され、その結果、データにエラーがある場合は中間電位をＶDD／３とするよう指示するフィードバック信号が出力され、電圧生成回路１７に入力されるため、電圧生成回路１７は中間電位ＶDD／３を生成してＴ端末に印加する。同様に、ＶDD／２でスキャンアウトされたデータにエラーがある場合は中間電圧がＶDD／２に調整される。但し、最もレベルの高い２ＶDD／３でもエラーがある場合はフェール（ＦＡＩＬ）と判断し、故障テストを終了する。
【００３７】
このように、電圧生成回路１７は、テスト動作時に、各ＦＦのテスト動作入力回路５５が有するＴ端子に中間電圧ＶMを印加するが、テスト動作時と通常動作時との判断はテスト制御端子２１からの信号ＳＣ[０]によって判断している。このため、テスト制御端子２１は、各ＦＦの通常動作入力回路５３が有するＮ端子に接続されているだけでなく電圧生成回路１７にも接続されている。
【００３８】
図４に、電圧生成回路１７の内部構成を表す回路図を示す。図４（ａ）は電圧生成回路１７の第１実施例であり、図４（ｂ）は電圧生成回路１７の第２実施例である。なお、図４（ａ）に示した例では通常動作時に電源電圧ＶDDを出力し、図４（ｂ）に示した例では通常動作時に接地電圧ＶSSを出力する。どちらの電圧生成回路を使用するかは、当該電圧がＴ端子を介してＰｃｈおよびＮｃｈのどちらのＦＥＴに印加されるかによる。なお、図２に示したＦＦでは図４（ａ）の電圧生成回路１７が用いられる。
【００３９】
また、図４に示したように、電圧生成回路１７はスイッチ素子を３つ有しているが、各スイッチ素子には、検査回路１５から送られた信号ＳＣ[１]，ＳＣ[２]およびテスト制御端子２１から入力されたＳＣ[０]が入力される。図５に、スイッチ素子の概念図（ａ）および回路構成図（ｂ）を示す。
【００４０】
次に、電圧判定回路１９について説明する。電圧判定回路１９は、テスト動作時には、電圧生成回路１７から各ＦＦのＴ端子に印加される中間電圧ＶMが所望の電圧レベルであるかを判定し、通常動作時には、電圧生成回路１７から信号が出力されていないか、すなわち電圧が“０”であるかを判定するものである。これらの判定において所望の条件を満たさない場合、電圧判定回路１９はフェール（ＦＡＩＬ）と判断し、故障テストを終了する。図６に、電圧判定回路１９の内部構成を表した回路図を示す。
【００４１】
次に、以上説明した構成要素を備えた本実施形態の半導体集積回路１０が行うスキャンパス方式による故障テスト方法について、図７のフローチャートを用いて説明する。テストモードになると、ＦＦ１３ａ〜１３ｆはシフトレジスタを構成する。また、テスト制御端子２１からは通常モードとは異なる電位の信号ＳＣ[０]が各ＦＦのＮ端子に入力され、電圧生成回路１７からはデフォルトの中間電圧ＶMが各ＦＦのＴ端子に印加される。
【００４２】
まず、ステップＳ１０１では、電圧判定回路１９は、Ｔ端子に印加されている中間電圧ＶMが所望のレベルであるかを判定し、条件を満たしていればステップＳ１０３に進み、条件を満たしていなければフェール（ＦＡＩＬ）と判断し故障テストを終了する。次に、ステップＳ１０３では、インプット端子２３から最前段のＦＦ１３ａのＤＴ端子にデータがスキャンインされる。次に、ステップＳ１０５では、スキャンインされたデータに対して論理演算されたデータをスキャン・フリップフロップで保持（キャプチャ）する。次に、ステップＳ１０７では、シフト動作で最後段のＦＦ１３ｆからデータをスキャンアウトする。
【００４３】
次に、ステップＳ１０９では、スキャンアウトされたデータが期待値と一致しているかについて検査して、一致していれば一連の処理を終了し、一致していなければステップＳ１１１に進み、中間電圧ＶMをレベルアップするためのフィードバック信号ＳＣ[１]，ＳＣ[２]を電圧生成回路１７に送り、ステップＳ１０１の中間電圧判定ステップに戻る。なお、当該ステップＳ１０９では、最も低いレベルの中間電圧により得られたデータを検査した結果、一致していなければフェール（ＦＡＩＬ）と判断し故障テストを終了する。
【００４４】
次に、本実施形態の半導体集積回路１０を用いてスキャンパス方式により故障テストを行った際のタイミングチャートについて、図８を参照して説明する。図８は、故障テストを行った際のタイミングチャートの一例である。当該例は、テストモードとなって検査回路１５で最初に検査した結果がエラーであったため中間電圧ＶMをレベルアップして、その結果、２回目の検査ではエラー無しのため故障テストが完了した例である。
【００４５】
同図に示すように、初回のスキャンインおよびスキャンアウトの段階では、電圧生成回路１７からＦＦのＴ端子に印加される中間電圧ＶMがデフォルトのＶDD／２であるが、初回の検査ではエラー有りと判断して、中間電圧ＶMをレベルアップするよう検査回路１５からフィードバック信号ＳＣ[１]，ＳＣ[２]＝[１，０]を電圧生成回路１７に供給する。すると、次回のスキャンインおよびスキャンアウトの段階では、ＶDD／２よりもレベルが高い中間電圧ＶMがＦＦのＴ端子に印加され、スキャン動作における遅延時間が長くなる。そして、次回の検査でエラー無しと判断されると、検査回路１５のｏｕｔ端子からエラー無しを示す信号が出力される。
【００４６】
以上説明したように、本実施形態の半導体集積回路１０では、電圧生成回路１７から各ＦＦ１３ａ〜１３ｆが有するテスト動作入力回路５５のＴ端子に印加される中間電圧ＶMが電源電圧ＶDDと接地電圧ＶSSの間の電位であるため、Ｑ端子から出力されるデータの遅延時間を長くすることができる。したがって、従来のようにインバータやラッチ等を回路中に構成する必要がなくなるため、半導体集積回路の実装面積を小さくすることができる。
【００４７】
さらに、検査回路１５による検査の結果、スキャンアウトされたデータにエラーが有る場合は、中間電圧ＶMを１ランクずつレベルアップすることで遅延時間を可変に設定することができるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【００４８】
以下、本実施形態の半導体集積回路１０が有する各ＦＦ１３ａ〜１３ｆが有する通常動作入力回路５３の変形例について説明する。まず、第１の変形例では、図９および図１０に示すように、ＦＥＴのソース電圧として電源電圧ＶDD、接地電圧ＶSSの代わりにＶcp、Ｖcnを印加し、ソース電圧Ｖcpが印加されているＦＥＴの基板バイアス電圧をＶDDに、ソース電圧Ｖcnが印加されているＦＥＴの基板バイアス電圧をＶSSにする。なお、Ｖcpとはテスト動作入力回路５５のＴ端子に印加された電圧、すなわち中間電圧ＶMであり、Ｖcnとは電源電圧ＶDDよりソース電圧Ｖcpを差し引いた反転電圧である。この場合、テスト動作時、リーク電流が減少するため消費電流を小さくすることができる。
【００４９】
また、第２の変形例では、ソース電圧はそのままで、ソース電圧が電源電圧ＶDDのＦＥＴの基板バイアス電圧をＶcpとし、ソース電圧が接地電圧ＶSSのＦＥＴの基板バイアス電圧をＶcnにする。この場合、テスト動作時のリーク電流は増えるがフォワードバイアスがかかるためバイアス電流が大きくなり、その結果、電圧降下が大きくなってドレイン電流が小さくなる。ドレイン電流が小さくなると遅延時間が長くなる。
【００５０】
また、第３の変形例では、図１１に示すように、通常動作入力回路５３およびテスト動作入力回路５５を併せてトランスファーゲートで構成する。この場合、素子数を減らすことができる。さらに、第４の変形例では、図１２に示すように、各ＦＦの出力回路５１に遅延回路１２Ｂを設けることによって遅延時間を長くする。この場合、遅延回路１２Ｂのソース・ドレイン電流が削減されることにより消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【００５１】
なお、図１５に示したような、ダイナミック型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキャン用データパスと通常データパスがＦＦに内蔵した回路についても、本実施形態を採用すれば、同様の効果が得られる。
【００５２】
本実施形態では、検査回路１５および電圧判定回路１９を半導体集積回路１０内に設けたが、外付けにしても良い。
【００５３】
〔第２の実施形態〕
第１の実施形態の半導体集積回路１０では、各ＦＦ１３ａ〜１３ｆが有するテスト動作入力回路５５は１つだけであったが、第２の実施形態では、図１３に示すように、テスト動作入力回路５５を複数有しており、遅延時間がそれぞれ異なる。したがって、複数のテスト動作入力回路５５の中から適当な回路を選択すれば、第１の実施形態と同様に遅延時間を可変とすることができる。したがって、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【００５４】
なお、本実施形態の場合、電圧生成回路１７は、各ＦＦに中間電圧ＶMを印加するのではなく、検査回路１５からのフィードバック信号またはデフォルトで適当なテスト動作入力回路５５を選択するための信号を出力する。
【００５５】
【発明の効果】
以上説明したように、本発明に係るスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路によれば、インバータやラッチを設けずにデータの遅延時間を長くすることができるため、実装面積を小さくすることができる。また、微細化プロセスが進んでデバイスのばらつきが大きくなっても柔軟に対応することができ、ホールドエラー等の誤動作をより効果的に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路を示すブロック図
【図２】第１の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図３】検査回路の内部構成を表したブロック図
【図４】電圧生成回路の内部構成を示す回路図
【図５】スイッチ素子の概念図（ａ）および回路構成図（ｂ）
【図６】電圧判定回路の内部構成を示す回路図
【図７】第１の実施形態の半導体集積回路が行うスキャンパス方式による故障テスト方法を示すフローチャート
【図８】第１の実施形態の半導体集積回路を用いてスキャンパス方式により故障テストを行った際のタイミングチャート
【図９】第１の変形例のフリップフロップの内部構成を示す回路図
【図１０】第１の変形例のフリップフロップの内部構成を示す回路図
【図１１】第３の変形例のトランスファーゲートで構成された通常動作入力回路およびテスト動作入力回路を示す回路図
【図１２】第４の変形例のフリップフロップの内部構成を示す回路図
【図１３】第２の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図１４】Ｄフリップフロップと組み合わせ回路によって構成された従来の論理回路を示すブロック図
【図１５】ダイナミック型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキャン用データパスと通常データパスがＦＦに内蔵した回路を示す回路図
【符号の説明】
１０ 半導体集積回路
１１ 組み合わせ回路
１３ａ〜１３ｆ Ｄフリップフロップ（ＦＦ）
１５ 検査回路
１７ 電圧生成回路
１９ 電圧判定回路
２１ テスト制御端子
２３ インプット端子
２５ アウトプット端子
３１ａ〜３１ｃ ＣＡＭ部
３３ ＭＡＴＣＨ部
３５ カウンタ
３７ フィードバック信号出力部
５１ 出力回路
５３ 通常動作入力回路
５５ テスト動作入力回路
Claims (14)
- 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
前記通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、
前記テストモード時に選択され、前記テストモード時に所定のタイミングでデータが入力される第２の入力回路と、
前記第１の入力回路または前記第２の入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記第１の入力回路および前記第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、
前記テストモード時に、前記第２の入力回路の前記端子に入力される制御信号の電圧レベルを変えることを特徴とするスキャンパス回路。 - 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
前記通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第１の入力回路と、
前記テストモード時に選択され、前記テストモード時に所定のタイミングで入力されたデータの遅延時間がそれぞれ異なる複数の第２の入力回路と、
前記第１の入力回路または前記複数の第２の入力回路のいずれかに入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記第１の入力回路および前記複数の第２の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、
前記テストモード時に、前記複数の第２の入力回路がそれぞれ有する前記端子のいずれかに入力される制御信号の電圧レベルを変えることを特徴とするスキャンパス回路。 - 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
所定のタイミングでデータが入力される入力回路と、
前記入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記出力回路の端子に入力する制御信号の電圧レベルを、前記通常モード時と前記テストモード時とで変えることを特徴とするスキャンパス回路。 - 前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトライステートインバータ回路によって構成され、
各トライステートインバータ回路の出力は共通に接続されていることを特徴とする請求項１または２記載のスキャンパス回路。 - 前記第１の入力回路または前記第２の入力回路は、前記制御信号と入力データとによって制御されるトランスファーゲート回路によって構成され、
各トランスファーゲート回路の出力は共通に接続されていることを特徴とする請求項１または２記載のスキャンパス回路。 - 前記トライステートインバータ回路は、前記通常モード時、前記制御信号と同レベルの電圧を電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を接地電圧の代わりに印加することを特徴とする請求項４記載のスキャンパス回路。
- 前記通常モード時、前記トライステートインバータ回路の基板バイアス電圧が前記制御信号と同レベルの電圧または電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧であることを特徴とする請求項４記載のスキャンパス回路。
- 前記テストモード時、前記制御信号と同レベルの電圧を前記フリップフロップの電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を前記フリップフロップの接地電圧の代わりに印加することを特徴とする請求項３記載のスキャンパス回路。
- 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時に、データがスキャンインされる請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第１のスキャンパス回路」という。）と、
前記第１のスキャンパス回路から入力されたデータに対して論理演算を行う組み合わせ回路と、
前記テストモード時に、データをスキャンアウトする請求項１、２、３、４、５、６、７または８に記載のスキャンパス回路（以下「第２のスキャンパス回路」という。）と、を備えた半導体集積回路であって、
前記第１のスキャンパス回路および前記第２のスキャンパス回路が有する第２の入力回路の各端子に入力する制御信号を生成する制御信号生成手段を備え、
前記制御信号生成手段は、
前記テストモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータが検査された結果、前記スキャンアウトされたデータにエラーが含まれているとき受信する信号に基づいて、前記制御信号の電圧レベルを変化させることを特徴とする半導体集積回路。 - 前記テストモード時に、前記第２のスキャンパス回路からスキャンアウトされたデータにエラーが含まれているかを検査する検査手段を備え、
前記検査手段は、検査の結果、前記スキャンアウトされたデータにエラーが含まれているとき、前記制御信号の電圧レベルを変化させるフィードバック信号を前記制御信号生成手段に対して出力することを特徴とする請求項９記載の半導体集積回路。 - 前記検査手段は、
予め設定された期待値とスキャンアウトされた１ビットのデータが一致しているかを判別する、前記第１のスキャンパス回路および前記第２のスキャンパス回路のスキャンチェーン段数と同じ数の一致判別手段と、
前記一致判別手段で全てのデータが一致しているかを判別する全一致判別手段と、
前記全一致判別手段によっていずれかのデータが一致していないと判断されたときインクリメントするカウンタ手段と、
前記カウンタ手段でインクリメントされる度に、前記フィードバック信号を出力するフィードバック信号出力手段と、
を有することを特徴とする請求項１０記載の半導体集積回路。 - 前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定する電圧判定手段を備えたことを特徴とする請求項９、１０または１１記載の半導体集積回路。
- 前記第１のスキャンパス回路は、スキャンインされたデータをシフトし、
前記組み合わせ回路は、前記第１のスキャンパス回路から入力されたデータに対して論理演算を行い、
前記第２のスキャンパス回路は、前記組み合わせ回路から得られたデータをシフトしてスキャンアウトし、
前記検査手段は、前記スキャンアウトされたデータにエラーが含まれているかを検査して、エラーが含まれていれば前記電圧判定手段に前記フィードバック信号を出力し、
前記制御信号生成手段は、前記フィードバック信号に基づいて前記制御信号の電圧レベルを再設定することを特徴とする請求項１２記載の半導体集積回路。 - 前記電圧判定手段は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定し、所望のレベルでなければフェールと判断することを特徴とする請求項１３記載の半導体集積回路。
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