JP4130329B2 - スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、スキャン機能を備えたフリップフロップ等から構成されるスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路に関する。
【0002】
【従来の技術】
今日では、回路規模が200万〜300万ゲートにも及ぶ半導体集積回路が設計されている。これほど多くの論理回路を全てテストしようとすると、テストパターンの量もテスト時間も膨大になるため、いわゆるテスト容易化設計が行われている。テスト容易化設計とは、故障テストの方針を回路設計の段階で固め、半導体集積回路中にテスト回路を作りこんでおくことで故障の原因を予め予測し、故障箇所の検出および診断が容易になるよう回路設計を行うことである。
【0003】
このような故障テストを行う方式に「スキャンパス方式」がある。スキャンパス方式では、順序回路をシフトレジスタとして動作させることでテストを行う。例えば、順序回路を構成するDフリップフロップ41〜46と組み合わせ回路40によって構成された図14に示す従来の論理回路では、各フリップフロップの間を結んでスキャンパス(テストモード用のパス)を形成することで各フリップフロップをスキャン・フリップフロップに置き換え、順序回路をシフトレジスタとして動作させる。そして、データを書き込んで(scan in)読み出した(scan out)データが期待値と一致しているかを判断することで故障テストを行う。
【0004】
以下、図14に示した論理回路の通常動作およびテスト動作について説明する。
まず、通常動作時、組み合わせ回路40にはDフリップフロップ(以下「FF」という。)41〜43から3組のデータが入力されるため、組み合わせ回路40は、これら3組のデータに対して論理演算を行って3組のデータを出力する。FF44〜46はこれら3組の出力を外部に出力する。
【0005】
テスト動作時、FF41〜46はスキャン・プリップフロップ、いわゆるスキャンパスを形成する。FF41〜43は外部のテスト装置から入力されたデータを所定のクロックに同期して順次シフトする。組み合わせ回路40は、FF41〜43から与えられたデータに対して論理演算を行い、その演算結果を3組出力する。FF44〜46は、組み合わせ回路40から与えられた演算結果を順次シフトして外部に出力する。出力データには組み合わせ回路40の演算結果が含まれているため、これが期待値と一致しているか否かを判断して組み合わせ回路40の故障を判定する。
【0006】
但し、半導体集積回路の微細化プロセスが進むなか、上述のようにフリップフロップでシフトレジスタを構成した場合、クロックスキューやデバイスのばらつき、配線のばらつき、クロストーク等によって、スキャンシフト動作中にホールドエラー(シフト抜け)等の誤動作が発生する可能性があった。誤動作が発生すると故障テストの信頼性が低下するため、歩留りが悪くなるといった問題が生じてしまう。このような問題は、スキャンシフト動作における遅延時間を長くすることで解消することができるため、信号を遅延させるためのインバータやラッチをフリップフロップ間に設けている。
【0007】
【発明が解決しようとする課題】
しかしながら、インバータやラッチは固定遅延であるため、デバイスの遅延特性のばらつきに対応できないという問題点があった。微細化プロセスが進むとデバイスのばらつきは大きくなるが、遅延特性を固定ではなく可変とすることができれば各回路に応じて遅延特性を変更できるため、ホールドエラー等の誤動作を確実に防止できる。したがって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路が望まれていた。
【0008】
また、インバータやラッチを備えたスキャンパス回路では、インバータまたはラッチを実装するための面積が余分に必要であるため実装面積が大きくなってしまうという問題点がある。したがって、インバータやラッチを備えていなくてもスキャンシフト動作の誤動作を防止して確実に故障テストを行うことのできる、実装面積の小さなスキャンパス回路が望まれていた。
【0009】
本発明は、上記従来の問題および要望に鑑みてなされたものであって、デバイスの遅延特性のばらつきに対して柔軟に対応可能なスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することを目的としている。また、スキャンシフト動作の誤動作を防止可能な実装面積の小さいスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路を提供することも目的としている。
【0010】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第1の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングでデータが入力される第2の入力回路と、前記第1の入力回路または前記第2の入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第1の入力回路および前記第2の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記第2の入力回路の前記端子に入力される制御信号の電圧レベルを変える。
【0011】
本発明のように制御電圧の電圧レベルが電源電圧と接地電圧の間のレベルであるとき、電源電圧を印加した場合と比較して、第2の入力回路から出力されるデータの変化量がなだらかになるため、データの遅延時間が長くなる。このようにして遅延時間を長くすることができればインバータやラッチを構成する必要がないため、実装面積を小さくすることができる。また、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【0012】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第1の入力回路と、通常モードとは別のモード時に選択され、前記別のモード時に所定のタイミングで入力されたデータの出力変化量がそれぞれ異なる複数の第2の入力回路と、前記第1の入力回路または前記複数の第2の入力回路のいずれかに入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記第1の入力回路および前記複数の第2の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、通常モードとは別のモード時に、前記複数の第2の入力回路がそれぞれ有する前記端子のいずれかに入力される制御信号の電圧レベルを変える。したがって、複数の第2の入力回路の中から適当な回路を選択すれば、遅延時間を可変とすることができため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【0013】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、各フリップフロップは、所定のタイミングでデータが入力される入力回路と、前記入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、前記出力回路から出力されるデータの前記入力回路に入力されたデータに対する遅延時間は、通常モード時と通常モードとは別のモードとで異なる。したがって、フリップフロップ回路のクロック入力の立ち上がり時間から出力までの遅延が遅くなるため、ホールドエラーがおきにくくなる。
【0014】
また、本発明に係るスキャンパス回路は、前記第1の入力回路または前記第2の入力回路は、前記制御信号と入力データとによって制御されるトライステートインバータ回路によって構成され、各トライステートインバータ回路の出力は共通に接続されている。
【0015】
また、本発明に係るスキャンパス回路は、前記第1の入力回路または前記第2の入力回路は、前記制御信号と入力データとによって制御されるトランスファーゲート回路によって構成され、各トランスファーゲート回路の出力は共通に接続されている。したがって、更に素子数を減らすことができる。
【0016】
また、本発明に係るスキャンパス回路は、前記トライステートインバータ回路は、通常モード時、前記制御信号と同レベルの電圧を電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を接地電圧の代わりに印加する。この場合、バックバイアスがかかるため、ジャンクションリーク電流(サブスレッシュホールドリーク電流)が減少する。したがって、消費電流を小さくすることができる。
【0017】
また、本発明に係るスキャンパス回路は、通常モード時、前記トライステートインバータ回路の基板バイアス電圧が前記制御信号と同レベルの電圧または電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧である。この場合、フォワードバイアスがかかるためジャンクションリーク電流は増えるが、その結果、電圧降下が大きくなってMOSFETのソース/ドレイン間電流が小さくなる。ドレイン電流が小さくなるため、遅延時間を長くすることができる。
【0018】
また、本発明に係るスキャンパス回路は、通常モードとは別のモード時、前記制御信号と同レベルの電圧を前記フリップフロップの電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を前記フリップフロップの接地電圧の代わりに印加する。この場合、消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【0019】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、データがスキャンインされる請求項1、2、3、4、5、6、7または8に記載のスキャンパス回路(以下「第1のスキャンパス回路」という。)と、前記第1のスキャンパス回路から入力されたデータに対して論理演算を行う組み合わせ回路と、通常モードとは別のモード時に、データをスキャンアウトする請求項1、2、3、4、5、6、7または8に記載のスキャンパス回路(以下「第2のスキャンパス回路」という。)と、を備えた半導体集積回路であって、前記第1のスキャンパス回路および前記第2のスキャンパス回路が有する第2の入力回路の各端子に入力する制御信号を生成する制御信号生成手段を備えている。
【0020】
また、本発明に係る半導体集積回路は、前記制御信号生成手段は、通常モードとは別のモード時に、前記第2のスキャンパス回路からスキャンアウトされたデータが検査された結果、前記スキャンアウトされたデータにエラーが含まれているとき受信する信号に基づいて、前記制御信号の電圧レベルを変化させる。制御信号の電圧レベルが変わると遅延時間も変わるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【0021】
また、本発明に係る半導体集積回路は、通常モードとは別のモード時に、前記第2のスキャンパス回路からスキャンアウトされたデータにエラーが含まれているかを検査する検査手段を備え、前記検査手段は、検査の結果、前記スキャンアウトされたデータにエラーが含まれているとき、前記制御信号の電圧レベルを変化させるフィードバック信号を前記制御信号生成手段に対して出力する。
【0022】
また、本発明に係る半導体集積回路は、前記検査手段は、予め設定された期待値とスキャンアウトされた1ビットのデータが一致しているかを判別する、前記第1のスキャンパス回路および前記第2のスキャンパス回路のスキャンチェーン段数と同じ数の一致判別手段と、前記一致判別手段で全てのデータが一致しているかを判別する全一致判別手段と、前記全一致判別手段によっていずれかのデータが一致していないと判断されたときインクリメントするカウンタ手段と、前記カウンタ手段でインクリメントされる度に、前記フィードバック信号を出力するフィードバック信号出力手段と、を有する。
【0023】
また、本発明に係る半導体集積回路は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定する電圧判定手段を備えている。
【0024】
また、本発明に係る半導体集積回路は、前記第1のスキャンパス回路は、スキャンインされたデータをシフトし、前記組み合わせ回路は、前記第1のスキャンパス回路から入力されたデータに対して論理演算を行い、前記第2のスキャンパス回路は、前記組み合わせ回路から得られたデータをシフトしてスキャンアウトし、前記検査手段は、前記スキャンアウトされたデータにエラーが含まれているかを検査して、エラーが含まれていれば前記電圧判定手段に前記フィードバック信号を出力し、前記制御信号生成手段は、前記フィードバック信号に基づいて前記制御信号の電圧レベルを再設定する。
【0025】
さらに、本発明に係る半導体集積回路は、前記電圧判定手段は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定し、所望のレベルでなければフェールと判断する。
【0026】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の形態について、〔第1の実施形態〕、〔第2の実施形態〕の順に図面を参照して詳細に説明する。なお、本実施形態の半導体集積回路は、内部に構成された順序回路をシフトレジスタとして動作させるスキャンパス方式によって故障テストを行う。
【0027】
〔第1の実施形態〕
図1は、本発明の第1の実施形態に係る半導体集積回路を示すブロック図である。同図において、本実施形態の半導体集積回路10は、電源電圧VDDと接地電圧VSSが印加され、組み合わせ回路11と、Dフリップフロップ13a〜13fと、特許請求の範囲の検査手段に該当する検査回路15と、制御信号生成手段に該当する電圧生成回路17と、電圧判定手段に該当する電圧判定回路19と、テスト制御端子21、インプット端子23およびアウトプット端子25とを備えて構成されている。
【0028】
なお、Dフリップフロップ(以下、単に「FF」という。)13a〜13fのうち、FF13a〜13cは組み合わせ回路11の入力側の順序回路を構成し、FF13d〜13fは組み合わせ回路11の出力側の順序回路を構成している。なお、故障テストはスキャンパス方式で行われるため、故障テスト動作時、特許請求の範囲の第1のスキャンパス回路に該当するFF13a〜13cおよび第2のスキャンパス回路に該当するFF13d〜13fはシフトレジスタとして動作するスキャンパス回路を構成する。図1は、故障テスト動作時(以下、単に「テスト動作時」という。)の配線を示している。
【0029】
以下、本実施形態の半導体集積回路10が有する各構成要素について説明する。
まず、組み合わせ回路11について説明する。組み合わせ回路11は、従来と同様、FF13a〜13cの各々から入力された3組のデータに対して論理演算を行い、3組のデータを出力するものである。なお、組み合わせ回路11から出力された3組のデータは、FF13d〜13fに入力される。
【0030】
次に、FF13a〜13fについて説明する。FF13a〜13fは、図2に示すように、出力回路51を出力側に備え、特許請求の範囲の第1の入力回路に該当する通常動作入力回路53と、第2の入力回路に該当するテスト動作入力回路55とを入力側に備えて構成されている。出力回路51は、アウトプット端子25に接続されたQ端子を有している。また、通常動作入力回路53は、通常動作時に選択され、テスト制御端子21に接続されたN端子と、インプット端子23に接続されたD端子とを有しており、トライステートインバータ回路を構成している。また、テスト動作入力回路55は、テスト動作時に選択され、電圧生成回路17に接続されたT端子と、インプット端子に接続されたDT端子を有しており、通常動作入力回路53と同様、トライステートインバータ回路を構成している。各FFにおいて、通常動作入力回路53およびテスト動作入力回路55のいずれが選択されるかについては、N端子およびT端子に入力される各信号によって決定される。
【0031】
特に、本実施形態において、テスト動作時、テスト動作入力回路55のT端子には電源電圧VDDと接地電圧VSSの間の中間電圧VMが電圧生成回路17から印加される。T端子に中間電圧VMを印加した場合、電源電圧VDDを印加した場合と比較して、DT端子に入力されたデータの出力変化量がなだらかになるため、出力回路51のQ端子から出力されるデータの遅延時間が長くなる。このようにして遅延時間を長くすることができれば、従来のようにインバータやラッチを構成する必要がないため、半導体集積回路の実装面積を小さくすることができる。
【0032】
次に、検査回路15について説明する。検査回路15は、テスト動作時に、組み合わせ回路11の出力側の順序回路を構成する最も後段のFF13fからスキャンアウトされたデータが期待値と一致しているかについて所定ビット分、検査するものである。なお、一致していない場合、検査回路15は、各FFのT端子に印加される中間電圧VMを調整するためのフィードバック信号を電圧生成回路17に供給する。
【0033】
図3に、検査回路15の内部構成を表したブロック図を示す。同図に示すように、検査回路15は、直列に接続されたスキャンパス回路(FF13a〜13c,13d〜13f)のスキャンチェーン段数と同じ数(本実施形態では3つ)の特許請求の範囲の一致判別手段に該当するCAM部31a〜31c、全一致判別手段に該当するMATCH部33、カウンタ手段に該当するカウンタ35、およびフィードバック信号出力手段に該当するフィードバック信号出力部37を有している。
【0034】
CAM部31a〜31cは、予め設定された期待値とスキャンアウトされた1ビットのデータが一致しているかを判別するものであり、MATCH部33は、CAM部31a〜31cで判別した3ビットのデータが全て一致しているかを判断するものである。また、カウンタ35は、MATCH部33で3ビットのデータのうちいずれかが一致していないと判断されたときにインクリメントするものであり、フィードバック信号出力部37は、カウンタ35でインクリメントされる度に、中間電位VMが1ランクだけレベルアップするようなフィードバック信号を出力するものである。なお、本実施形態において、フィードバック信号はSC[1]とSC[2]の2ビットである。
【0035】
次に、電圧生成回路17について説明する。電圧生成回路17は、テスト動作時に各FFのT端子に印加する中間電圧VMを、検査回路15からのフィードバック信号SC[1],SC[2]に基づいて生成するものである。但し、電圧生成回路17は、電源電圧VDDの2/3や1/2といった複数種類の中間電圧VMを生成することができる。どの中間電圧VMを生成して出力するかはデフォルト設定および検査回路15からのフィードバック信号SC[1],SC[2]によって決定される。
【0036】
例えば、本実施形態では、フィードバック信号が2ビットなので、電圧生成回路17で生成可能な中間電圧VMが4種類「VDD/4、VDD/3、VDD/2、2VDD/3」であるとする。テスト開始時、電圧生成回路17はデフォルトに設定されている最も低い中間電圧VDD/4をT端子に印加する。当該中間電圧でスキャンアウトされたデータが検査回路15で検査され、その結果、データにエラーがある場合は中間電位をVDD/3とするよう指示するフィードバック信号が出力され、電圧生成回路17に入力されるため、電圧生成回路17は中間電位VDD/3を生成してT端末に印加する。同様に、VDD/2でスキャンアウトされたデータにエラーがある場合は中間電圧がVDD/2に調整される。但し、最もレベルの高い2VDD/3でもエラーがある場合はフェール(FAIL)と判断し、故障テストを終了する。
【0037】
このように、電圧生成回路17は、テスト動作時に、各FFのテスト動作入力回路55が有するT端子に中間電圧VMを印加するが、テスト動作時と通常動作時との判断はテスト制御端子21からの信号SC[0]によって判断している。このため、テスト制御端子21は、各FFの通常動作入力回路53が有するN端子に接続されているだけでなく電圧生成回路17にも接続されている。
【0038】
図4に、電圧生成回路17の内部構成を表す回路図を示す。図4(a)は電圧生成回路17の第1実施例であり、図4(b)は電圧生成回路17の第2実施例である。なお、図4(a)に示した例では通常動作時に電源電圧VDDを出力し、図4(b)に示した例では通常動作時に接地電圧VSSを出力する。どちらの電圧生成回路を使用するかは、当該電圧がT端子を介してPchおよびNchのどちらのFETに印加されるかによる。なお、図2に示したFFでは図4(a)の電圧生成回路17が用いられる。
【0039】
また、図4に示したように、電圧生成回路17はスイッチ素子を3つ有しているが、各スイッチ素子には、検査回路15から送られた信号SC[1],SC[2]およびテスト制御端子21から入力されたSC[0]が入力される。図5に、スイッチ素子の概念図(a)および回路構成図(b)を示す。
【0040】
次に、電圧判定回路19について説明する。電圧判定回路19は、テスト動作時には、電圧生成回路17から各FFのT端子に印加される中間電圧VMが所望の電圧レベルであるかを判定し、通常動作時には、電圧生成回路17から信号が出力されていないか、すなわち電圧が“0”であるかを判定するものである。これらの判定において所望の条件を満たさない場合、電圧判定回路19はフェール(FAIL)と判断し、故障テストを終了する。図6に、電圧判定回路19の内部構成を表した回路図を示す。
【0041】
次に、以上説明した構成要素を備えた本実施形態の半導体集積回路10が行うスキャンパス方式による故障テスト方法について、図7のフローチャートを用いて説明する。テストモードになると、FF13a〜13fはシフトレジスタを構成する。また、テスト制御端子21からは通常モードとは異なる電位の信号SC[0]が各FFのN端子に入力され、電圧生成回路17からはデフォルトの中間電圧VMが各FFのT端子に印加される。
【0042】
まず、ステップS101では、電圧判定回路19は、T端子に印加されている中間電圧VMが所望のレベルであるかを判定し、条件を満たしていればステップS103に進み、条件を満たしていなければフェール(FAIL)と判断し故障テストを終了する。次に、ステップS103では、インプット端子23から最前段のFF13aのDT端子にデータがスキャンインされる。次に、ステップS105では、スキャンインされたデータに対して論理演算されたデータをスキャン・フリップフロップで保持(キャプチャ)する。次に、ステップS107では、シフト動作で最後段のFF13fからデータをスキャンアウトする。
【0043】
次に、ステップS109では、スキャンアウトされたデータが期待値と一致しているかについて検査して、一致していれば一連の処理を終了し、一致していなければステップS111に進み、中間電圧VMをレベルアップするためのフィードバック信号SC[1],SC[2]を電圧生成回路17に送り、ステップS101の中間電圧判定ステップに戻る。なお、当該ステップS109では、最も低いレベルの中間電圧により得られたデータを検査した結果、一致していなければフェール(FAIL)と判断し故障テストを終了する。
【0044】
次に、本実施形態の半導体集積回路10を用いてスキャンパス方式により故障テストを行った際のタイミングチャートについて、図8を参照して説明する。図8は、故障テストを行った際のタイミングチャートの一例である。当該例は、テストモードとなって検査回路15で最初に検査した結果がエラーであったため中間電圧VMをレベルアップして、その結果、2回目の検査ではエラー無しのため故障テストが完了した例である。
【0045】
同図に示すように、初回のスキャンインおよびスキャンアウトの段階では、電圧生成回路17からFFのT端子に印加される中間電圧VMがデフォルトのVDD/2であるが、初回の検査ではエラー有りと判断して、中間電圧VMをレベルアップするよう検査回路15からフィードバック信号SC[1],SC[2]=[1,0]を電圧生成回路17に供給する。すると、次回のスキャンインおよびスキャンアウトの段階では、VDD/2よりもレベルが高い中間電圧VMがFFのT端子に印加され、スキャン動作における遅延時間が長くなる。そして、次回の検査でエラー無しと判断されると、検査回路15のout端子からエラー無しを示す信号が出力される。
【0046】
以上説明したように、本実施形態の半導体集積回路10では、電圧生成回路17から各FF13a〜13fが有するテスト動作入力回路55のT端子に印加される中間電圧VMが電源電圧VDDと接地電圧VSSの間の電位であるため、Q端子から出力されるデータの遅延時間を長くすることができる。したがって、従来のようにインバータやラッチ等を回路中に構成する必要がなくなるため、半導体集積回路の実装面積を小さくすることができる。
【0047】
さらに、検査回路15による検査の結果、スキャンアウトされたデータにエラーが有る場合は、中間電圧VMを1ランクずつレベルアップすることで遅延時間を可変に設定することができるため、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。したがって、微細化プロセスが進んでデバイスのばらつきが大きくなっても、ホールドエラー等の誤動作を防止できる。
【0048】
以下、本実施形態の半導体集積回路10が有する各FF13a〜13fが有する通常動作入力回路53の変形例について説明する。まず、第1の変形例では、図9および図10に示すように、FETのソース電圧として電源電圧VDD、接地電圧VSSの代わりにVcp、Vcnを印加し、ソース電圧Vcpが印加されているFETの基板バイアス電圧をVDDに、ソース電圧Vcnが印加されているFETの基板バイアス電圧をVSSにする。なお、Vcpとはテスト動作入力回路55のT端子に印加された電圧、すなわち中間電圧VMであり、Vcnとは電源電圧VDDよりソース電圧Vcpを差し引いた反転電圧である。この場合、テスト動作時、リーク電流が減少するため消費電流を小さくすることができる。
【0049】
また、第2の変形例では、ソース電圧はそのままで、ソース電圧が電源電圧VDDのFETの基板バイアス電圧をVcpとし、ソース電圧が接地電圧VSSのFETの基板バイアス電圧をVcnにする。この場合、テスト動作時のリーク電流は増えるがフォワードバイアスがかかるためバイアス電流が大きくなり、その結果、電圧降下が大きくなってドレイン電流が小さくなる。ドレイン電流が小さくなると遅延時間が長くなる。
【0050】
また、第3の変形例では、図11に示すように、通常動作入力回路53およびテスト動作入力回路55を併せてトランスファーゲートで構成する。この場合、素子数を減らすことができる。さらに、第4の変形例では、図12に示すように、各FFの出力回路51に遅延回路12Bを設けることによって遅延時間を長くする。この場合、遅延回路12Bのソース・ドレイン電流が削減されることにより消費電流を小さくでき、かつ、遅延時間を長くすることができる。
【0051】
なお、図15に示したような、ダイナミック型等のFFでデータ入力端子がPMOSまたはNMOSだけに接続されたタイプのスキャン用データパスと通常データパスがFFに内蔵した回路についても、本実施形態を採用すれば、同様の効果が得られる。
【0052】
本実施形態では、検査回路15および電圧判定回路19を半導体集積回路10内に設けたが、外付けにしても良い。
【0053】
〔第2の実施形態〕
第1の実施形態の半導体集積回路10では、各FF13a〜13fが有するテスト動作入力回路55は1つだけであったが、第2の実施形態では、図13に示すように、テスト動作入力回路55を複数有しており、遅延時間がそれぞれ異なる。したがって、複数のテスト動作入力回路55の中から適当な回路を選択すれば、第1の実施形態と同様に遅延時間を可変とすることができる。したがって、デバイスの遅延特性にばらつきがあっても柔軟に対応することができる。
【0054】
なお、本実施形態の場合、電圧生成回路17は、各FFに中間電圧VMを印加するのではなく、検査回路15からのフィードバック信号またはデフォルトで適当なテスト動作入力回路55を選択するための信号を出力する。
【0055】
【発明の効果】
以上説明したように、本発明に係るスキャンパス回路および当該スキャンパス回路を備えた半導体集積回路によれば、インバータやラッチを設けずにデータの遅延時間を長くすることができるため、実装面積を小さくすることができる。また、微細化プロセスが進んでデバイスのばらつきが大きくなっても柔軟に対応することができ、ホールドエラー等の誤動作をより効果的に防止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体集積回路を示すブロック図
【図2】第1の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図3】検査回路の内部構成を表したブロック図
【図4】電圧生成回路の内部構成を示す回路図
【図5】スイッチ素子の概念図(a)および回路構成図(b)
【図6】電圧判定回路の内部構成を示す回路図
【図7】第1の実施形態の半導体集積回路が行うスキャンパス方式による故障テスト方法を示すフローチャート
【図8】第1の実施形態の半導体集積回路を用いてスキャンパス方式により故障テストを行った際のタイミングチャート
【図9】第1の変形例のフリップフロップの内部構成を示す回路図
【図10】第1の変形例のフリップフロップの内部構成を示す回路図
【図11】第3の変形例のトランスファーゲートで構成された通常動作入力回路およびテスト動作入力回路を示す回路図
【図12】第4の変形例のフリップフロップの内部構成を示す回路図
【図13】第2の実施形態の半導体集積回路が有するフリップフロップの内部構成を示す回路図
【図14】Dフリップフロップと組み合わせ回路によって構成された従来の論理回路を示すブロック図
【図15】ダイナミック型等のFFでデータ入力端子がPMOSまたはNMOSだけに接続されたタイプのスキャン用データパスと通常データパスがFFに内蔵した回路を示す回路図
【符号の説明】
10 半導体集積回路
11 組み合わせ回路
13a〜13f Dフリップフロップ(FF)
15 検査回路
17 電圧生成回路
19 電圧判定回路
21 テスト制御端子
23 インプット端子
25 アウトプット端子
31a〜31c CAM部
33 MATCH部
35 カウンタ
37 フィードバック信号出力部
51 出力回路
53 通常動作入力回路
55 テスト動作入力回路
Claims (14)
- 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
前記通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第1の入力回路と、
前記テストモード時に選択され、前記テストモード時に所定のタイミングでデータが入力される第2の入力回路と、
前記第1の入力回路または前記第2の入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記第1の入力回路および前記第2の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、
前記テストモード時に、前記第2の入力回路の前記端子に入力される制御信号の電圧レベルを変えることを特徴とするスキャンパス回路。 - 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
前記通常モード時に選択され、前記通常モード時に所定のタイミングでデータが入力される第1の入力回路と、
前記テストモード時に選択され、前記テストモード時に所定のタイミングで入力されたデータの遅延時間がそれぞれ異なる複数の第2の入力回路と、
前記第1の入力回路または前記複数の第2の入力回路のいずれかに入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記第1の入力回路および前記複数の第2の入力回路は、モード毎に異なる制御信号が入力される端子をそれぞれ有し、
前記テストモード時に、前記複数の第2の入力回路がそれぞれ有する前記端子のいずれかに入力される制御信号の電圧レベルを変えることを特徴とするスキャンパス回路。 - 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時にシフトレジスタとして動作する、複数のフリップフロップから構成されたスキャンパス回路であって、
各フリップフロップは、
所定のタイミングでデータが入力される入力回路と、
前記入力回路に入力されたデータに応じて所定のデータを出力する出力回路と、を備え、
前記出力回路の端子に入力する制御信号の電圧レベルを、前記通常モード時と前記テストモード時とで変えることを特徴とするスキャンパス回路。 - 前記第1の入力回路または前記第2の入力回路は、前記制御信号と入力データとによって制御されるトライステートインバータ回路によって構成され、
各トライステートインバータ回路の出力は共通に接続されていることを特徴とする請求項1または2記載のスキャンパス回路。 - 前記第1の入力回路または前記第2の入力回路は、前記制御信号と入力データとによって制御されるトランスファーゲート回路によって構成され、
各トランスファーゲート回路の出力は共通に接続されていることを特徴とする請求項1または2記載のスキャンパス回路。 - 前記トライステートインバータ回路は、前記通常モード時、前記制御信号と同レベルの電圧を電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を接地電圧の代わりに印加することを特徴とする請求項4記載のスキャンパス回路。
- 前記通常モード時、前記トライステートインバータ回路の基板バイアス電圧が前記制御信号と同レベルの電圧または電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧であることを特徴とする請求項4記載のスキャンパス回路。
- 前記テストモード時、前記制御信号と同レベルの電圧を前記フリップフロップの電源電圧の代わりに印加し、前記電源電圧から前記制御信号と同レベルの電圧を引いた値の電圧を前記フリップフロップの接地電圧の代わりに印加することを特徴とする請求項3記載のスキャンパス回路。
- 通常モードとは別のテストモードであって、入力端子から出力端子までの論理段数が前記通常モード時とは異なるテストモード時に、データがスキャンインされる請求項1、2、3、4、5、6、7または8に記載のスキャンパス回路(以下「第1のスキャンパス回路」という。)と、
前記第1のスキャンパス回路から入力されたデータに対して論理演算を行う組み合わせ回路と、
前記テストモード時に、データをスキャンアウトする請求項1、2、3、4、5、6、7または8に記載のスキャンパス回路(以下「第2のスキャンパス回路」という。)と、を備えた半導体集積回路であって、
前記第1のスキャンパス回路および前記第2のスキャンパス回路が有する第2の入力回路の各端子に入力する制御信号を生成する制御信号生成手段を備え、
前記制御信号生成手段は、
前記テストモード時に、前記第2のスキャンパス回路からスキャンアウトされたデータが検査された結果、前記スキャンアウトされたデータにエラーが含まれているとき受信する信号に基づいて、前記制御信号の電圧レベルを変化させることを特徴とする半導体集積回路。 - 前記テストモード時に、前記第2のスキャンパス回路からスキャンアウトされたデータにエラーが含まれているかを検査する検査手段を備え、
前記検査手段は、検査の結果、前記スキャンアウトされたデータにエラーが含まれているとき、前記制御信号の電圧レベルを変化させるフィードバック信号を前記制御信号生成手段に対して出力することを特徴とする請求項9記載の半導体集積回路。 - 前記検査手段は、
予め設定された期待値とスキャンアウトされた1ビットのデータが一致しているかを判別する、前記第1のスキャンパス回路および前記第2のスキャンパス回路のスキャンチェーン段数と同じ数の一致判別手段と、
前記一致判別手段で全てのデータが一致しているかを判別する全一致判別手段と、
前記全一致判別手段によっていずれかのデータが一致していないと判断されたときインクリメントするカウンタ手段と、
前記カウンタ手段でインクリメントされる度に、前記フィードバック信号を出力するフィードバック信号出力手段と、
を有することを特徴とする請求項10記載の半導体集積回路。 - 前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定する電圧判定手段を備えたことを特徴とする請求項9、10または11記載の半導体集積回路。
- 前記第1のスキャンパス回路は、スキャンインされたデータをシフトし、
前記組み合わせ回路は、前記第1のスキャンパス回路から入力されたデータに対して論理演算を行い、
前記第2のスキャンパス回路は、前記組み合わせ回路から得られたデータをシフトしてスキャンアウトし、
前記検査手段は、前記スキャンアウトされたデータにエラーが含まれているかを検査して、エラーが含まれていれば前記電圧判定手段に前記フィードバック信号を出力し、
前記制御信号生成手段は、前記フィードバック信号に基づいて前記制御信号の電圧レベルを再設定することを特徴とする請求項12記載の半導体集積回路。 - 前記電圧判定手段は、前記制御信号生成手段が出力した制御信号の電圧レベルが所望のレベルであるかを判定し、所望のレベルでなければフェールと判断することを特徴とする請求項13記載の半導体集積回路。
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