JPH0784009A - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
- Publication number
- JPH0784009A JPH0784009A JP5252231A JP25223193A JPH0784009A JP H0784009 A JPH0784009 A JP H0784009A JP 5252231 A JP5252231 A JP 5252231A JP 25223193 A JP25223193 A JP 25223193A JP H0784009 A JPH0784009 A JP H0784009A
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- Japan
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- semiconductor integrated
- integrated circuit
- scan
- interface board
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Abstract
(57)【要約】
【目的】 半導体集積回路の試験を行うテスタと半導体
集積回路を接続するデバイスインターフェースボード
（ＤＩＢ）およびプローバーインターフェースボード
（ＰＩＢ）において、テスタピンからデバイスへの接続
にスキャンパスを介することにより、スキャンパスに必
要なテスタピン数で超多ピン半導体集積回路の試験を実
現することを目的とする。 【構成】 図１に示すように、デバイスインターフェー
スボード（ＤＩＢ）上で半導体集積回路の各ピンにフリ
ップフロップ内臓のテスト用回路を設け、モード切り替
えでテスト用回路をシフトレジスタとしてシリアルにデ
ータ入出力可能とする構成を特徴とする。 【効果】 半導体集積回路のピン数に関わらず、スキャ
ンパス構成に必要なテスタピン数のみで、半導体集積回
路の試験を実現できる効果が期待される。
集積回路を接続するデバイスインターフェースボード
（ＤＩＢ）およびプローバーインターフェースボード
（ＰＩＢ）において、テスタピンからデバイスへの接続
にスキャンパスを介することにより、スキャンパスに必
要なテスタピン数で超多ピン半導体集積回路の試験を実
現することを目的とする。 【構成】 図１に示すように、デバイスインターフェー
スボード（ＤＩＢ）上で半導体集積回路の各ピンにフリ
ップフロップ内臓のテスト用回路を設け、モード切り替
えでテスト用回路をシフトレジスタとしてシリアルにデ
ータ入出力可能とする構成を特徴とする。 【効果】 半導体集積回路のピン数に関わらず、スキャ
ンパス構成に必要なテスタピン数のみで、半導体集積回
路の試験を実現できる効果が期待される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の試験
装置に関し、特に多ピンデバイスのテストを容易に行う
ことができる半導体集積回路の試験装置に関する。
装置に関し、特に多ピンデバイスのテストを容易に行う
ことができる半導体集積回路の試験装置に関する。
【０００２】
【従来の技術】半導体集積回路の試験装置に関し、従来
例１として、デバイスインターフェースボード（ＤＩ
Ｂ）の構成について図面を用いて説明する。デバイスイ
ンターフェースボード（ＤＩＢ）は図４に示すようにテ
スタピンＬとデバイスピンＩ１〜Ｉ３、Ｏ１〜Ｏ３を接
続する際に、間に回路等を経由せず直接双方のピン（ｐ
ｉｎ）を接続していた。接続に関してはプローバーイン
ターフェースボード（ＰＩＢ）においても同様である。
また従来例２として、従来半導体集積回路内部で実現し
ていたバウンダリスキャンパス（ＢＳＰ）を図面を用い
て説明する。バウンダリスキャンパス（ＢＳＰ）は図５
に示すように、半導体集積回路の内部論理回路Ｎの周囲
に直列接続されたレジスタを含むテスト用回路Ｔ１〜Ｔ
８を設け、これらにテストデータ入力ピンＴＤＩを通じ
てシリアルにデータ入力し、その入力データをパラレル
にデバイスへ印加してテストし、パラレルに出力された
結果を入力と同様テストデータ出力ピンを通じシリアル
に取り出し半導体集積回路の試験を実現していた。
（例：日経エレクトロニクスＮｏ．４８８、ｐ３１４〜
ｐ３２０）
例１として、デバイスインターフェースボード（ＤＩ
Ｂ）の構成について図面を用いて説明する。デバイスイ
ンターフェースボード（ＤＩＢ）は図４に示すようにテ
スタピンＬとデバイスピンＩ１〜Ｉ３、Ｏ１〜Ｏ３を接
続する際に、間に回路等を経由せず直接双方のピン（ｐ
ｉｎ）を接続していた。接続に関してはプローバーイン
ターフェースボード（ＰＩＢ）においても同様である。
また従来例２として、従来半導体集積回路内部で実現し
ていたバウンダリスキャンパス（ＢＳＰ）を図面を用い
て説明する。バウンダリスキャンパス（ＢＳＰ）は図５
に示すように、半導体集積回路の内部論理回路Ｎの周囲
に直列接続されたレジスタを含むテスト用回路Ｔ１〜Ｔ
８を設け、これらにテストデータ入力ピンＴＤＩを通じ
てシリアルにデータ入力し、その入力データをパラレル
にデバイスへ印加してテストし、パラレルに出力された
結果を入力と同様テストデータ出力ピンを通じシリアル
に取り出し半導体集積回路の試験を実現していた。
（例：日経エレクトロニクスＮｏ．４８８、ｐ３１４〜
ｐ３２０）
【０００３】
【発明が解決しようとする課題】上述した従来例１のデ
バイスインターフェースボード（ＤＩＢ）（プローバー
インターフェースボード（ＰＩＢ））におけるテスタピ
ンとデバイスピンの接続では、デバイスピン数と同じま
たはそれ以上のテスタピン数を所有するテスタでしかデ
バイスインターフェースボード（ＤＩＢ）を使用でき
ず、超テスタピン数のデバイスピンを持つ半導体集積回
路のテストは不可能であることが問題となっていた。ま
た、プローバーインターフェースボード（ＰＩＢ）にお
いても同様のことが問題となっていた。また従来例２の
バウンダリスキャンパス（ＢＳＰ）は半導体集積回路内
部で実現される機能であるが、歩留まり、チップ面積拡
大、コスト高の理由によりテストする全ての半導体集積
回路にバウンダリスキャンパス（ＢＳＰ）が装備されて
はおらず、このためバウンダリスキャンパス（ＢＳＰ）
を持たない半導体集積回路のテストには従来例１と同様
の問題があった。
バイスインターフェースボード（ＤＩＢ）（プローバー
インターフェースボード（ＰＩＢ））におけるテスタピ
ンとデバイスピンの接続では、デバイスピン数と同じま
たはそれ以上のテスタピン数を所有するテスタでしかデ
バイスインターフェースボード（ＤＩＢ）を使用でき
ず、超テスタピン数のデバイスピンを持つ半導体集積回
路のテストは不可能であることが問題となっていた。ま
た、プローバーインターフェースボード（ＰＩＢ）にお
いても同様のことが問題となっていた。また従来例２の
バウンダリスキャンパス（ＢＳＰ）は半導体集積回路内
部で実現される機能であるが、歩留まり、チップ面積拡
大、コスト高の理由によりテストする全ての半導体集積
回路にバウンダリスキャンパス（ＢＳＰ）が装備されて
はおらず、このためバウンダリスキャンパス（ＢＳＰ）
を持たない半導体集積回路のテストには従来例１と同様
の問題があった。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するためのもので、半導体集積回路の試験を行うテス
タと半導体集積回路を接続するデバイスインターフェー
スボード（ＤＩＢ）およびウェハ状態での試験に使用さ
れるプローバーインターフェースボード（ＰＩＢ）にお
いて、テスタピンからデバイスへの接続にスキャンパス
を介する半導体集積回路の試験装置である。
決するためのもので、半導体集積回路の試験を行うテス
タと半導体集積回路を接続するデバイスインターフェー
スボード（ＤＩＢ）およびウェハ状態での試験に使用さ
れるプローバーインターフェースボード（ＰＩＢ）にお
いて、テスタピンからデバイスへの接続にスキャンパス
を介する半導体集積回路の試験装置である。
【０００５】
【作用】本発明において、半導体集積回路とそれを試験
するテスタとの接続を行うデバイスインターフェースボ
ード（ＤＩＢ）、およびプローバーインターフェースボ
ード（ＰＩＢ）上において、半導体集積回路の各ピンに
対応する基本スイッチとフリップフロップの１組を構成
し、シフトレジスタモードと通常モードの切り替えによ
り試験を行うバウンダリスキャンパス（ＢＳＰ）を構成
することで、半導体集積回路のピン数に関わらずバウン
ダリスキャンパス（ＢＰＳ）構成に必要なピン数だけ
で、半導体集積回路内にバウンダリスキャンパス（ＢＰ
Ｓ）を作り込むことなしに、試験を行うことができるも
のである。
するテスタとの接続を行うデバイスインターフェースボ
ード（ＤＩＢ）、およびプローバーインターフェースボ
ード（ＰＩＢ）上において、半導体集積回路の各ピンに
対応する基本スイッチとフリップフロップの１組を構成
し、シフトレジスタモードと通常モードの切り替えによ
り試験を行うバウンダリスキャンパス（ＢＳＰ）を構成
することで、半導体集積回路のピン数に関わらずバウン
ダリスキャンパス（ＢＰＳ）構成に必要なピン数だけ
で、半導体集積回路内にバウンダリスキャンパス（ＢＰ
Ｓ）を作り込むことなしに、試験を行うことができるも
のである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１は本発明の第１の実施例を説明するた
めのデバイスインターフェースボード（ＤＩＢ）上で形
成する回路図例で、Ａ１〜Ａ６は基本スイッチ、Ｂはモ
ード入力、Ｊはクロック、Ｋはスキャン入力、Ｅはスキ
ャン出力、Ｃはフリップフロップのクロック入力、Ｄは
フリップフロップのデータ入力、Ｑはフリップフロップ
のデータ出力、Ｆ１〜Ｆ６はフリップフロップ、Ｇはソ
ケット、Ｉ１〜Ｉ３は入力ピン、およびＯ１〜Ｏ３は出
力ピンである。半導体集積回路のパッケージピンとソケ
ットＧ上の入力ピンＩ１〜Ｉ３、出力ピンＯ１〜Ｏ３が
接続されている。ソケットＧとテスタとの接続はモード
入力Ｂ、クロックＪ、スキャン入力Ｋ、スキャン出力Ｅ
で構成される。ソケットの各ピンには基本スイッチＡ１
〜Ａ６とフリップフロップＦ１〜Ｆ６がそれぞれ１組と
なって接続されている。
て説明する。 ［実施例１］図１は本発明の第１の実施例を説明するた
めのデバイスインターフェースボード（ＤＩＢ）上で形
成する回路図例で、Ａ１〜Ａ６は基本スイッチ、Ｂはモ
ード入力、Ｊはクロック、Ｋはスキャン入力、Ｅはスキ
ャン出力、Ｃはフリップフロップのクロック入力、Ｄは
フリップフロップのデータ入力、Ｑはフリップフロップ
のデータ出力、Ｆ１〜Ｆ６はフリップフロップ、Ｇはソ
ケット、Ｉ１〜Ｉ３は入力ピン、およびＯ１〜Ｏ３は出
力ピンである。半導体集積回路のパッケージピンとソケ
ットＧ上の入力ピンＩ１〜Ｉ３、出力ピンＯ１〜Ｏ３が
接続されている。ソケットＧとテスタとの接続はモード
入力Ｂ、クロックＪ、スキャン入力Ｋ、スキャン出力Ｅ
で構成される。ソケットの各ピンには基本スイッチＡ１
〜Ａ６とフリップフロップＦ１〜Ｆ６がそれぞれ１組と
なって接続されている。
【０００７】図２は、図１で用いられている基本スイッ
チの回路図で、ａはスキャン入力端子、ｂは検査結果入
力端子、ｈはスイッチ出力、およびｐはモード入力端子
である。モード入力Ｂを１とすると、フリップフロップ
Ｆ１〜Ｆ６はシフトレジスタを構成し、スキャン入力Ｋ
を通じてフリップフロップＦ１〜Ｆ６に任意の値を設定
することが可能である。またモード入力ＢをＯとする
と、基本スイッチＡ４〜Ａ６の出力はソケットＧの出力
ピンＯ１〜Ｏ３の出力となり、フリップフロップＦ４〜
Ｆ６に半導体集積回路の検査結果が保持される。
チの回路図で、ａはスキャン入力端子、ｂは検査結果入
力端子、ｈはスイッチ出力、およびｐはモード入力端子
である。モード入力Ｂを１とすると、フリップフロップ
Ｆ１〜Ｆ６はシフトレジスタを構成し、スキャン入力Ｋ
を通じてフリップフロップＦ１〜Ｆ６に任意の値を設定
することが可能である。またモード入力ＢをＯとする
と、基本スイッチＡ４〜Ａ６の出力はソケットＧの出力
ピンＯ１〜Ｏ３の出力となり、フリップフロップＦ４〜
Ｆ６に半導体集積回路の検査結果が保持される。
【０００８】半導体集積回路の試験は次の手順で実施さ
れる。 （１）モード入力Ｂを１としてシフトレジスタモードに
する。 （２）試験に必要な初期状態を、スキャン入力Ｋを通じ
てフリップフロップＦ１〜Ｆ３に設定する。 （３）モード入力ＢをＯとしてシフトレジスタを解除
し、フリップフロップＦ１〜Ｆ３の設定を入力ピン（ｐ
ｉｎ）Ｉ１〜Ｉ３へ入力する。 （４）出力ピン（ｐｉｎ）より出力されたデータをフリ
ップフロップＦ４〜Ｆ６に保持した状態で、モード出力
Ｂを１としてシフトレジスタモードにする。 （５）次の試験入力をスキャン入力Ｋから入力するとと
もに、試験結果をスキャン出力Ｅから観測する。 （６）全ての試験入力について完了するまで、上記
（３）の手順から繰り返す。 以上述べたように、既知あるいは任意のスキャンパス構
成でバウンダリスキャンパス（ＢＳＰ）をデバイスイン
ターフェースボード（ＤＩＢ）上で実現することによ
り、超多ピン（ｐｉｎ）半導体集積回路の試験がバウン
ダリスキャンパス（ＢＳＰ）構成に必要なピン数だけで
実現可能となる。
れる。 （１）モード入力Ｂを１としてシフトレジスタモードに
する。 （２）試験に必要な初期状態を、スキャン入力Ｋを通じ
てフリップフロップＦ１〜Ｆ３に設定する。 （３）モード入力ＢをＯとしてシフトレジスタを解除
し、フリップフロップＦ１〜Ｆ３の設定を入力ピン（ｐ
ｉｎ）Ｉ１〜Ｉ３へ入力する。 （４）出力ピン（ｐｉｎ）より出力されたデータをフリ
ップフロップＦ４〜Ｆ６に保持した状態で、モード出力
Ｂを１としてシフトレジスタモードにする。 （５）次の試験入力をスキャン入力Ｋから入力するとと
もに、試験結果をスキャン出力Ｅから観測する。 （６）全ての試験入力について完了するまで、上記
（３）の手順から繰り返す。 以上述べたように、既知あるいは任意のスキャンパス構
成でバウンダリスキャンパス（ＢＳＰ）をデバイスイン
ターフェースボード（ＤＩＢ）上で実現することによ
り、超多ピン（ｐｉｎ）半導体集積回路の試験がバウン
ダリスキャンパス（ＢＳＰ）構成に必要なピン数だけで
実現可能となる。
【０００９】［実施例２］図３は本発明の第２の実施例
を説明するためのプローバーインターフェースボード
（ＰＩＢ）上で形成する回路図例である。ウェハー上の
半導体集積回路とプローバーインターフェースボード
（ＰＩＢ）の接続は、半導体集積回路の端子にプローバ
ーインターフェースボード（ＰＩＢ）のプローブＨを接
触することで行われる。回路的には第１の実施例と同様
の構成・試験手順を適用することにより、超多半導体集
積回路のウェハー試験がバウンダリスキャンパス（ＢＳ
Ｐ）構成に必要なピン数だけで実現可能となる。
を説明するためのプローバーインターフェースボード
（ＰＩＢ）上で形成する回路図例である。ウェハー上の
半導体集積回路とプローバーインターフェースボード
（ＰＩＢ）の接続は、半導体集積回路の端子にプローバ
ーインターフェースボード（ＰＩＢ）のプローブＨを接
触することで行われる。回路的には第１の実施例と同様
の構成・試験手順を適用することにより、超多半導体集
積回路のウェハー試験がバウンダリスキャンパス（ＢＳ
Ｐ）構成に必要なピン数だけで実現可能となる。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路とそれを試験するテスタとの接続を行う
デバイスインターフェースボード（ＤＩＢ）、およびプ
ローバーインターフェースボード（ＰＩＢ）上におい
て、半導体集積回路の各ピン（ｐｉｎ）に対応する基本
スイッチとフリップフロップの１組を構成し、シフトレ
ジスタモードと通常モードの切り替えにより試験を行う
ＢＰＳを構成することで、半導体集積回路のピン数に関
わらずＢＰＳ構成に必要なピン数だけで半導体集積回路
内にバウンダリスキャンパス（ＢＳＰ）を作り込むこと
なしに、そして、歩留まり、チップ面積拡大、コスト高
の問題なしに、半導体集積回路の試験を実現できる効果
がある。
半導体集積回路とそれを試験するテスタとの接続を行う
デバイスインターフェースボード（ＤＩＢ）、およびプ
ローバーインターフェースボード（ＰＩＢ）上におい
て、半導体集積回路の各ピン（ｐｉｎ）に対応する基本
スイッチとフリップフロップの１組を構成し、シフトレ
ジスタモードと通常モードの切り替えにより試験を行う
ＢＰＳを構成することで、半導体集積回路のピン数に関
わらずＢＰＳ構成に必要なピン数だけで半導体集積回路
内にバウンダリスキャンパス（ＢＳＰ）を作り込むこと
なしに、そして、歩留まり、チップ面積拡大、コスト高
の問題なしに、半導体集積回路の試験を実現できる効果
がある。
【図１】本発明の第１の実施例を説明するための、デバ
イスインターフェースボード（ＤＩＢ）上で構成するテ
スト用回路の回路図である。
イスインターフェースボード（ＤＩＢ）上で構成するテ
スト用回路の回路図である。
【図２】［図１］で用いられている基本スイッチの回路
図である。
図である。
【図３】本発明の第２の実施例を説明するための、プロ
ーバーインターフェースボード（ＰＩＢ）上で構成する
テスト用回路の回路図である。
ーバーインターフェースボード（ＰＩＢ）上で構成する
テスト用回路の回路図である。
【図４】従来のデバイスインターフェースボード（ＤＩ
Ｂ）上の接続を説明するための接続図である。
Ｂ）上の接続を説明するための接続図である。
【図５】従来半導体集積回路内部で実現していたバウン
ダリスキャンパス（ＢＳＰ）を説明するためのテスト回
路構成図である。
ダリスキャンパス（ＢＳＰ）を説明するためのテスト回
路構成図である。
Ａ１〜Ａ６．基本スイッチ Ｂ．モード入力 Ｊ．クロック Ｋ．スキャン入力 Ｅ．スキャン出力 Ｃ．フリップフロップのクロック入力 Ｄ．フリップフロップのデータ入力 Ｑ．フリップフロップのデータ出力 Ｆ１〜Ｆ６．フリップフロップ Ｇ．ソケット Ｉ１〜Ｉ４．入力ピン Ｏ１〜Ｏ４．出力ピン Ｈ．プローブ Ｌ．テスタピン（ｐｉｎ） ＴＤＩ．テストデータ入力ピン ＴＤＯ．テストデータ出力ピン Ｎ．内部論理回路 Ｐ．パッケージ Ｔ１〜Ｔ８．テスト用回路 ａ．スキャン入力端子 ｂ．検査結果入力端子 ｈ．スイッチ出力 ｐ．モード入力端子
Claims (2)
- 【請求項１】 半導体集積回路の試験を行うテスタと半
導体集積回路を接続するデバイスインターフェースボー
ドおよびウェハ状態での試験に使用されるプローバーイ
ンターフェースボードにおいて、テスタピンからデバイ
スへの接続をスキャンパスを介して行うことを特徴とす
る半導体集積回路の試験装置。 - 【請求項２】 ウェハー上の半導体集積回路とプローバ
ーインターフェースボードの接続は、半導体集積回路の
端子にプローバーインターフェースボードのプローブを
接触することで行うことを特徴とする請求項１に記載の
半導体集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252231A JPH0784009A (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252231A JPH0784009A (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784009A true JPH0784009A (ja) | 1995-03-31 |
Family
ID=17234346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252231A Pending JPH0784009A (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7230446B2 (en) | 2003-10-17 | 2007-06-12 | Nec Electronics Corporation | Semiconductor logic circuit device having pull-up/pull-down circuit for input buffer pad and wafer-probing testing method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349248A (ja) * | 1989-07-17 | 1991-03-04 | Nec Corp | Ｌｓｉソケット |
| JPH03257385A (ja) * | 1990-03-08 | 1991-11-15 | Fujitsu Ltd | テスト用アダプタ |
-
1993
- 1993-09-14 JP JP5252231A patent/JPH0784009A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349248A (ja) * | 1989-07-17 | 1991-03-04 | Nec Corp | Ｌｓｉソケット |
| JPH03257385A (ja) * | 1990-03-08 | 1991-11-15 | Fujitsu Ltd | テスト用アダプタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7230446B2 (en) | 2003-10-17 | 2007-06-12 | Nec Electronics Corporation | Semiconductor logic circuit device having pull-up/pull-down circuit for input buffer pad and wafer-probing testing method therefor |
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