CN113906512A - 耦合到单片***的存储器装置架构 - Google Patents

Abstract

本公开涉及一种耦合到单片***(SoC)的快闪存储器部分架构，所述快闪存储器部分架构包含具有相关联解码及感测电路***的存储器单元矩阵并且具有链接到所述单片***的结构独立的结构，且包括：多个子阵列，其形成所述存储器单元矩阵；感测放大器，其耦合到对应的子阵列；数据缓冲器，其包含耦合到所述感测放大器的输出的多个JTAG单元。

Description

耦合到单片***的存储器装置架构

技术领域

本发明涉及存储器装置，且更特定地涉及耦合到单片***(SoC)的快闪存储器装置的架构。更具体地，本发明涉及用于快闪存储器单元阵列的可扩展及高吞吐量架构。

背景技术

快闪存储器是一类非易失性存储器，其由于有电而可保留所存储数据而无需定期刷新。快闪存储器的重要特征是非常快速存取时间以及可按一次多块而不是一个字节来对其进行擦除的事实。每一可擦除存储器块包括以行及列的矩阵布置的多个非易失性存储器单元。每一单元耦合到存取线及/或数据线。通过操纵存取线及数据线上的电压来对单元进行读取、编程及擦除。

非易失性存储器在断电时会保留其内容，这使其成为存储在***电源重启之后必须检索的信息的理想选择。然而，非易失性存储器的读取及写入速度通常比易失性存储器慢得多，且通常具有更复杂的写入及擦除程序；此外，必须向单元阵列施加相对高的电压。读取阶段通常使用调节所有时序及内部电压的有限状态机(FSM)来完成。

非易失性快闪存储器是当今现代电子***中的基本构建块中的一个，包含用于汽车应用程序(特定来说实时操作***(RTOS))的SoC装置。快闪存储器在速度、消耗、可变性、非易失性方面的性能以及***可重配置性日益重要现在已推动快闪存储器在单片***装置中的集成。然而，用SoC技术实现的嵌入式存储器在SoC中变成越来越大组件，且例如将其大小增加到128Mbit以上是无效的。

快闪存储器集成在***及电路/技术层面两者引入了许多需要仔细设计的问题。从***的角度来看，待集成在SoC装置中的快闪存储器类型的选择涉及几个方面取决于具体应用及要求，最重要的是合格率，且然后是其成本、功耗、可靠性及性能要求。

附图说明

图1是根据现有技术且包含嵌入式存储器部分的单片***装置的示意性透视图；

图2是根据本公开且包含替换现有技术装置的嵌入式存储器部分的存储器组件的单片***装置的示意性透视图；

图3是根据本公开的存储器组件的示意图；

图4是图3中所展示的存储器部分的细节的示意图；

图4A是图4中所展示的存储器部分的又一细节的另一示意图；

图5是根据本公开的已经修改JTAG单元的示意图；

图6是本公开的存储器部分中的存储器字的一组地址寄存器的示意图；

图7及8是本公开的存储器部分中的地址与数据寄存器之间的关系的示意图。

具体实施方式

单片存储器是可用于基于FPGA的嵌入式***的许多种类控制器的最简单的存储器类型。存储器在FPGA本身中实施；因此，电路板上不需要任何外部连接。

现场可编程门阵列(FPGA)是一种集成电路，经设计成由客户或设计人员在制造之后进行配置。

FPGA含有可编程逻辑块阵列，以及允许块接线在一起的可重新配置互连件的层次结构，就像许多可在不同配置中相互连接的逻辑门一样。例如，逻辑块可经配置以执行复杂组合功能，或只是简单的逻辑门，如同“与”及“异或”。

在大多数FPGA中，逻辑块还包含存储器元件，所述存储器元件可为简单的触发器或更完整的存储器块。许多FPGA可经重新编程以实施不同的逻辑功能，从而允许在计算机软件中执行灵活的可重新配置计算。

大多数现代嵌入式***使用某一类型的快闪存储器装置进行非易失性存储。嵌入式***将存储器用于一系列任务，例如存储软件代码及硬件加速器的查找表(LUT)。

参考图，本文中将公开涉及非易失性存储器装置或组件以及用于此类存储器装置的主机装置的设备及方法。

省略对众所周知的组件及处理技术的描述，以免不必要地混淆本文中的实施例。本文中所使用的实例仅旨在促进对可实践本文中实施例的方式的理解并进一步使所属领域的技术人员能够实践本文中的实施例。因此，所述实例不应被解释为限制本文中实施例的范围。

快闪存储器是一类非易失性存储器，其由于有电而可保留所存储数据而无需定期刷新。可按一次多块而不是一个字节来擦除快闪存储器。每一可擦除存储器块包括以行及列的矩阵布置的多个非易失性存储器单元。每一单元耦合到存取线及/或数据线。通过操纵存取线及数据线上的电压来对单元进行编程及擦除。

目前，被称为单片***的复杂半导体结构技术提供至少一个嵌入式非易失性存储器的集成，例如多达128Mbit。

图1展示复杂单片***(SoC)结构100的已知解决方案的实例，其包含由常规嵌入式非易失性存储器部分110占据的大电路部分。

此嵌入式非易失性存储器部分110包含图1中指示为eFlash阵列的快闪存储器单元阵列。

为了读取阵列的存储器单元，提供专用电路部分130，所述专用电路部分包含用于确保高读取性能(例如分支预测、提取/预提取、中断管理、错误校正等等)的优化的读取有限状态机。

为了写入及擦除阵列的存储器单元，提供了专用逻辑电路部分140，包含简化的精简指令集计算机(RISC)控制器或修改有限状态机，或是用于处置编程及擦除算法的逻辑电路。

虽然在许多方面具有优势，但包含大型存储器阵列的单片***可存在许多缺点，因为存储器部分是通过并非专门为存储器设计的工艺实现的，并且存储器阵列的可能缺陷可危及整个SoC结构的寿命或功能。此外，如果SoC已具有快闪存储器阵列作为嵌入式存储器，那么还期望具有一个扩展的非易失性存储器作为一种远存储器。

根据本公开的实施例，为了改进整个SoC结构的性能，旧型存储器部分110已通过专门用于制造快闪存储器装置的技术实现为独立存储器装置。此新存储器组件与部分重叠此类结构的SoC结构相关联并与其链接，而SoC结构的对应的半导体区域已用于其它逻辑电路，并用于为重叠结构独立的存储器部分提供支持。

因此，本公开的目的是建议一种可改进存取时间的非易失性存储器结构。在任何状况下，单片***及相关联存储器装置是在通过不同光刻工艺获得的相应裸片上实现。

如在图2中所展示，根据本公开，可考虑到存储器部分(即图1的旧参考编号110)已从SoC结构移除，因此允许将对应的半导体区域用于其它逻辑电路且用于为部分重叠SoC结构200的结构独立的存储器组件210提供支撑。

存储器组件210经结构化为独立装置，所述独立装置用专用于快闪存储器装置的制造的技术在单个裸片中实现。存储器组件210是独立的结构，但其与主机装置或SoC结构严格相关联。更特定地，存储器组件210与部分重叠此类结构的SoC结构相关联并与其链接，而SoC结构的对应的半导体区域已被用于其它逻辑电路并用于例如通过多个立柱230或其它类似的替代连接(例如球栅)或用类似于倒装芯片技术的技术为部分重叠的结构独立的存储器装置210提供支撑。

在本公开的一个实施例中，存储器组件210的焊盘的安置已实现在结构独立的快闪存储器装置的***处的存储器组件的表面上。更具体地，已在阵列周围实现多个焊盘，以使得当存储器组件210反转时，且其焊盘面向SoC结构200的对应的焊盘。在已知解决方案中的已知单片***装置中被嵌入式非易失性存储器部分占据的半导体区域现在专用于对应于存储器组件210的焊盘的互连焊盘的外壳。

更特定地，采用逻辑上焊盘技术，焊盘构建在逻辑之上，所述逻辑用于与独立且重叠的存储器组件210通信，类似于3DN并在阵列下方实施电路(CUA技术)。

为了将芯片安装到外部电路***(例如，电路板或另一芯片或晶片)，芯片被翻转，以使得其顶面朝下并对准焊盘对焊盘，以使得其焊盘与匹配焊盘对准在外部电路上。然后回流焊料以完成互连。

此技术与引线接合不同，其中将芯片垂直安装，并使用引线将芯片焊盘与外部电路***互连。

最终配置将是面对面互连的SoC/快闪存储器阵列，其中感测放大器以直接存储器存取配置连接到SoC。

最后，存储器组件210是根据在值范围内的用户需求制造，所述值范围可根据可用技术而变化，例如从至少128Mbit到512Mbit或甚至更多，而对申请人的权利没有任何限制。更具体地，提出的外部架构允许超越当前eFlash(即，嵌入式快闪存储器技术)的限制，允许集成更大的存储器，因为其可为512Mbit及/或1Gbit及/或更多，此取决于存储器技术及技术节点。

此解决方案的结果是图2的新SoC结构，与新的结构独立的存储器组件210严格相关联，所述新的结构独立的存储器组件例如通过多个耦合元件230(例如立柱)以及通过球栅、倒装芯片技术、面对面互连(线圈)等等耦合到SoC结构200。在一个实施例中，耦合元件是立柱230，其布置在先前专用于图1的嵌入式存储器部分110的半导体区域220中。

在本公开的一个实施例中，用于SoC结构200的存储器组件210至少包含存储器部分及用于与存储器部分以及与SoC结构200交互的逻辑电路部分，其中存储器组件210是结构独立的半导体装置耦合到单片***结构210并与其部分重叠。逻辑电路240被集成在SoC结构200中以与存储器组件210的逻辑电路部分协作。

SoC结构200与存储器组件210之间的耦合是通过互连多个相应焊盘或引脚端子来制成的，所述焊盘或引脚端子在电路布局中相互面对，使得即使存储器组件210的大小被修改也保持焊盘对准。

在本公开的一个实施例中，存储器组件210的焊盘的布置已实现在存储器组件210的表面上。更具体地，焊盘被布置在阵列上方，以使得当存储器组件210被反转时，其焊盘面向SoC结构200的对应的焊盘。在已知单片***结构100中被嵌入式非易失性存储器部分占据的半导体区域220专用于对应于存储器组件210的焊盘的互连焊盘的外壳。

甚至更大大小的存储器组件可通过SoC结构200的焊盘支撑并与其互连，从而保持其互连焊盘的位置及错位。

在本公开的争论中，SoC结构200使其顶面与存储器组件210的反面链接，SoC结构200的焊盘与反转存储器组件的匹配焊盘对准。

作为替代，结构独立的存储器组件210可以面对面的方式耦合到SoC结构200。如果采用面对面耦合，可将相同大小的存储器组件的堆叠重叠，从而实现堆叠结构，其中每一独立组件由SoC结构200的逻辑电路***通过对应的标识地址寻址。

先前由嵌入式存储器部分110占据的半导体区域220现在用于实施额外功能并为焊盘上逻辑技术准备半导体装置。表述“焊盘上逻辑”意指提供将位于内部的一些连接焊盘重叠到由完整半导体产品(即SoC结构200)表示的第一或基本层的逻辑电路***。

因此，存储器组件210表示耦合并互连到基础SoC结构200的上部层。存储器组件210部分地与SoC结构表面重叠，从而覆盖至少先前由嵌入式存储器部分110占据的半导体区域220。然而，存储器组件210具有可覆盖比半导体区域220更大的半导体区域的更大容量。在这方面，重叠存储器组件210的大小大于专用于与此类覆盖存储器组件210的互连的重叠半导体区域220的大小。换句话说，重叠存储器组件210的面积大于SoC结构200的专用于存储器组件210的互连焊盘的半导体面积220。

此外，为了SoC结构200的更好功能，甚至图1的逻辑电路部分140(其在图1的单片***结构100中包含修改有限状态机或RISC)可被移除并重组为与存储器组件210相关联。为了支持对较大存储器组件210上执行的写入及擦除阶段，修改有限状态机或RISC 240已迁移到存储器组件210中。

如先前所指示，存储器组件210包含用于与存储器部分及SoC结构200交互的逻辑电路部分。

逻辑电路部分的分离及优化进一步允许增强整个SoC结构200的功能，从而获得耦合到SoC结构200的独立半导体存储器组件210。

因此，此独立的半导体存储器组件210至少包含存储器部分(优选非易失性存储器部分)及相关联的修改有限状态机240，两者均并入到耦合到SoC结构200的半导体产品中。在此状况下，嵌入在SoC中的逻辑是读取逻辑：提取数据、校正数据、细化及执行。

如将在本公开的下文中出现，使用经修改JTAG单元以及灵活的TDI、安全访问、地址缓冲器及用于处置与SoC结构200的通信的其它特征，DMA能力被提供给具有接口逻辑JTAG TAP的存储器组件210。

换句话说，非易失性存储器部分及相关联逻辑电路部分两者均集成在耦合并连接到SoC结构200的独立半导体存储器组件210中。

现在，更具体地参考图3的实例，将公开根据本公开的实施例的存储器组件310的主要结构，其中图3的参考编号310对应于图2的参考编号210。

存储器组件310至少包含：I/O电路、微排序器、存储器单元阵列320、阵列***设备、电荷泵架构、地址解码器、感测放大器及对应的所存储器、用以连接存储器的所有零件的服务逻辑，以及命令用户界面，例如CUI块。

存储器单元阵列320包含非易失性快闪存储器单元。在本公开的一个实施例中，存储器组件310实施直接存储器存取类型的存储器以替换已知SoC装置的嵌入式存储器阵列。

此外，存储器组件310的测试采用JTAG接口350，允许重复使用测试工具。因此，存储器组件310还包括包含JTAG逻辑350。稍后将参考图6更详细公开此JTAG接口350。

更详细地说，每一存储器阵列至少包含JTAG接口350，接收标准JTAG信号作为输入：TMS、TCK、TDI以及来自存储器页的数据，如在图6中所展示。根据本公开的实施例，使用扩展的TDI作为灵活TDI。灵活性是由于作为TDI工作的并行位的数目取决于选定寄存器的事实，即K个(在实例中，4个)线用于指令寄存器、M个线用于地址寄存器，N个线用于数据寄存器等等，而TDI来自JTAG协议，所述JTAG协议在使用TDI作为用于填充寄存器的信号的名称。

此JTAG接口350产生作为输出数据、地址及控制信号，这些信号被传送到存储器地址解码器340以及还发送到内部快闪存储器控制器4300以执行修改、测试、检验操作。

解码器340的活动是由电荷泵3430允许，所述电荷泵经结构化以保密电压及时序以管理阵列。解码阶段驱动数据线，而电荷泵提供由选定数据线中的地址解码器路由的高电压。

此解码器340寻址选定的存储器块。地址译码器连接到阵列以选择恰当数据线，即每一超级页的行及列。读取、修改及任何其它操作都使用地址解码器来恰当地寻址存储器阵列中的字节。

存储器块连接到感测放大器，且读取接口360的感测放大器使用经修改JTAG单元连接到SoC结构200。快闪存储器阵列块与SoC结构200之间的通信信道由控制及状态总线表示。

读取接口360的输出由包含数据单元+地址单元+ECC单元的组合字符串的扩展页表示。写入操作还驱动扩展页的三个组件(数据单元+地址单元+ECC单元)；ECC及地址单元作为安全机制，以确保出错的可能性很小。

位的总量将在本文所公开的实例中涉及N+M+R个位，例如在本文公开的实施方案中每信道一百六十八个焊盘。

存储器组件310的存储器阵列320被构建为子阵列的集合。扫描链可连接以形成独特的移位寄存器以恰当测试互连。

此架构的优点是其可充分扩展，其中扩展及/或减少仅在镜像子阵列及以可充分扩展方式提供对应的互连时转换的最终装置的密度。存储器也可扩展，从而增加每子阵列的存储器大小，而不会扩大SoC的信道的数目。

直接存储器存取允许减少SoC在读取数据时可能遇到的最终等待时间。

现在仔细观察存储器组件210(或310)的内部结构，应注意，存储器阵列320的架构被构建为子阵列420的集合，如在图4中示意性展示，其中图3的参考编号320对应于图4的参考编号420。

每一子阵列420在存储器装置310内部是可独立寻址的。每一子阵列420含有多个存储器块460(如在图4A中所描绘)。

以此方式，如果与已知解决方案相比，具有更小的扇区，存取时间显著减少并且存储器组件的整体吞吐量得到改进。初始等待时间的减少是在块级别，因为行及列线、读取路径相关联等待时间及外部通信已经过优化。初始等待时间是地址发出之后具有第一有效数据所需的时间。

在本文所公开的实施例中，存储器阵列经结构化为具有多个子阵列420，所述子阵列对应于相关联SoC结构200的内核的数目，且因此对应于对应的通信信道的数目。例如，提供至少四个存储器子阵列420，一个用于与SoC结构200的对应的内核的每一通信信道。

主机装置或单片***(SoC)结构200通常包含多于一个内核，且每一内核均耦合到对应的总线或信道，用于接收及传送数据到存储器组件210或310。将对N个数据位的多个K总线进行通用参考。

因此，在本实施方案中，每一子阵列420均存取对应的信道以与SoC结构200的对应的内核进行通信。存储器块的结果直接驱动到SoC，无需使用高功率输出缓冲器及优化路径。

此架构的优点是其非常可扩展，其中扩展及/或减少仅在镜像子阵列及生成连接时转换的最终装置的密度，或增加每一子阵列的块(其为每核心可用密度)的数目。

在本公开的实施例中，每一存储器子阵列420的块的每一可独立寻址的位置寻址扩展页450，所述扩展页也将在下文中用意指双扩展页的术语超级页来定义。

作为非限制性实例，此扩展页450包括包含至少N个位的第一组的字符串，例如用于与SoC结构200进行I/O数据交换的一百二十八(128)位加上在至少第二组M个位，例如二十四(24)个地址位及最后或第三组至少R个位，例如十六(16)个ECC位。M地址位(在实例中为24个地址位)足以寻址多达2千兆位的可用存储器空间。

根据本公开，感测放大器SA的输出一次准备双扩展页，即，根据存储器阵列的大小，超级页450包括由上述所提及三组数据位、地址位及ECC位的双重组合给出的多个位。

在本文所公开的具体但非限制性实例中，每一扩展页450包含通过上述三组N+M+R＝128+24+16数据、地址及ECC位的组合获得的至少168位并且每一超级页由一对扩展页组成，即一组168×2个位。

仅给出非限制性数字实例，存储器块460的每一行包含十六个扩展页。因此，所得行包含来自16个可独立寻址的扩展页的组合的2688位，且每一扩展页包含168位，或换句话，八个超级页的组合。

在本公开的实施例中，通用子阵列420的输出结合以下序列形成：N个数据单元加M个地址单元加R个ECC单元。在此非限制性实例中，位的总量将涉及每信道168个焊盘，如图6中的实例所展示。

数据单元+地址单元+ECC单元的组合字符串允许根据标准要求实施总线的安全覆盖范围，因为ECC涵盖整个总线通信(数据单元+地址单元)，而地址单元的存在提供数据准确来自控制器的寻址位置的置信度。

每一子阵列420的感测放大器SA与经修改JTAG单元480的扫描链连接，从而将一个子阵列420的所有输出端连接在一起，如下文所公开。

由于本公开的存储器架构，可从用于从存储器子阵列420检索数据及地址的并行模式传递到用于检查存储器组件210与相关联的SoC结构200之间的互连的串行模式。此外，SoC结构200有权读取一次‘1’及一次‘0’以执行测试并且还可分析存储器结果，使用扫描链扫描出数据。

应进一步注意，每一子阵列420包含连接到数据缓冲寄存器的地址寄存器，类似于DRAM存储器装置中使用的架构，即DDRX类型DRAM。

在本公开的以下段落中，将显而易见，每子阵列420感测放大器SA的输出由内部电路锁存，以便允许感测放大器执行进一步内部读取操作，以准备168个位的第二半字节或组。使用将以感测放大器级别读取的内容传送到主机装置或SoC装置200的额外使能信号(即，内部时钟信号或ADV信号；ADV＝地址数据有效，在状况下，信号为load_data[1:0]，此取决于地址触发器)，将此第二半字节传送到快闪存储器阵列320的输出。

换句话说，内部感测放大器准备两个扩展页450，且当第一页准备好移位(或也移出)时，在内部执行与相同地址相关联的第二页的读取操作。这允许准备从5到8个双字(在本实例中)，这在RTOS应用中是典型的。在任何状况下，所公开结构可扩展以允许多页读取，同时移出已读取的页。

感测放大器SA直接连接到稍后将更详细公开的经修改JTAG单元480，以便将JTAG结构及感测放大器集成在单个电路部分中。这允许尽可能减少将存储器阵列的输出传播到SoC的延迟。

仅报告基于在此公开的实施例的数字实例，可注意到地址缓冲器中的每一地址链接到数据缓冲器，例如含有N个数据位(即128个位)。然而，SoC一次可能需要最多达2*N个位(即256个位，没有地址位及ECC)，因此数据缓冲器将被复制以便能够移位，假设使用子阵列0的地址0：

第一组N个位的第一遍：Data 0_0_H[127:0]

第二组N个位的第二遍：Data 0_0_L[127:0]

上述指示适用于例如用于安全目的及数据完整性/校正的标准读取。

在一个实施例中，地址缓冲器是利用经修改JTAG单元480实现的，如将在下文所见。

根据本公开的一个实施例，公开耦合到单片***的快闪存储器装置架构，所述快闪存储器装置架构包含具有相关联解码及感测电路***的存储器单元矩阵并且具有耦合并链接到单片***的结构独立的结构，且包括：

-多个子阵列，其形成所述存储器单元矩阵；

-感测放大器，其耦合到对应的子阵列；

-数据缓冲器，其包含耦合到所述感测放大器的所述输出的多个JTAG单元；

-扫描链，其将所述数据缓冲器的所述JTAG单元连接在一起。

如先前所描述，每一子阵列420的感测放大器SA与扫描链430(用图4中的虚线展示)连接，从而将一个子阵列420的所有输出连接在一起，如在图4中所展示。此外，子阵列扫描链430可连接以形成唯一的链，用于快速检查焊盘互连的完整性。

参考图4，可考虑如由每一JTAG单元480的互连形成的扫描链430：

PIN耦合到感测放大器的输出端，POUT耦合到单片***的对应的数据I/O；SIN是连接到前一个感测放大器的SOUT的串行IN输入端，而SOUT是连接到下一个感测放大器的SIN的串行输出端。

由互连单元480形成的使用串行输入及输出的此扫描链430具有一些优点：

-允许测试SoC结构10与存储器组件1之间的成功互连；

-允许实施感测放大器的数字测试，

-允许作为第二级锁存器工作。

此外，由于单元可作为程序加载工作来将数据存储在存储器单元矩阵内，因此程序加载通常是用于驱动阵列内部编程操作的缓冲器，将其用作比较寄存器。

稍后将在本公开中看到，当前128个位准备好传送到感测放大器的并行输出端POUT时，存在耦合到感测放大器的内部锁存器，所述感测放大器可触发剩余128个位的后续端的读取数据。

但让我们有条不紊地进行。

单片***(SoC)结构200通常包含多于一个内核(在图式中未展示)，且每一内核均耦合到对应的总线或信道，用于接收及传送数据到存储器组件210。每一子阵列420均存取对应的信道以与SoC的对应的内核进行通信。

每一子阵列扫描链430可经串联连接以与另一子阵列形成唯一的链，及/或可被视为单独的扫描链寄存器。

子阵列420的每一感测放大器SA耦合到JTAG单元480。

在本公开的一些实施例中，子阵列420的输出由以下序列组合形成：数据单元加地址单元加ECC单元。特定地，感测放大器SA经配置以提供并输出组合的数据单元、地址单元及ECC单元。在本文所公开的实施方案中，位的总量将涉及每信道168个焊盘，存储器装置架构因此经配置以通过包括至少168个焊盘的信道发射超级页。换句话说，多个可独立寻址的子阵列中的子阵列因此被组织成包括数据位、地址位及ECC位的扩大页。

数据单元+地址单元+ECC单元的组合字符串允许根据规则ISO26262的标准要求实施总线的整个安全覆盖范围，因为ECC涵盖整个总线通信(数据单元+地址单元)，而地址单元的存在提供数据准确来自控制器寻址位置的置信度，即如果ADD＝＝ADD0。

存储器装置210可以非易失性方式存储在***启动时必须读取的初始地址，即：整个单片***或SoC结构以及相关联的存储器组件210。

还必须注意的是，具有相关联的非易失性存储器部分(但没有易失性RAM或DRAM)的本公开的单片***根据从存储器检索数据的就地执行(XiP)方法工作。

一般来说，就地执行意指直接从非易失性存储器部分执行程序而不是将其拷贝到易失性存储器中的方法。使用共享存储器来减少所需存储器的总量的扩展。

XiP方法的主要作用是程序文本不消耗任何可写入存储器，节省此类存储器用于动态数据，并且程序的所有实例都从单个副本运行且直接从非易失性存储器执行无条件跳转。

无条件跳转的存在证明所需的低初始等待时间是合理的，初始等待时间是此类配置中性能损失的主要根本原因，因为跳转之间需要双字的大小，即从5到8个双字。

然而，非易失性存储器部分210必须提供与作为易失性存储器的CPU类似的接口，并且所述接口必须提供具有随机存取模式的足够快的读取操作；此外，如果存在文件***，其需要暴露适当的映射函数，并且必须链接执行的程序以知道存储器部分的适当地址。

存储要求通常通过使用“或非”快闪存储器部分来满足，所述“或非”快闪存储器部分可作为读取操作的单个字进行寻址，尽管其在大多数设置中是比普通RAM存储器慢的位。

通常，在包含RAM部分的SoC中，第一阶段启动加载程序是XiP程序，所述XiP程序经链接以在加电时映射快闪存储器芯片的地址处运行，并且含有用以设置***RAM的最小程序(这取决于在个别板上使用的组件，且不能充分概括，以使得可将恰当序列嵌入到处理器硬件中)，且然后将第二阶段启动加载程序或OS内核加载到RAM中。

在此初始化期间，可写入存储器可能不可用，因此所有计算都必须在处理器寄存器内执行。出于此原因，第一阶段启动加载程序往往是用汇编语言编写的，并且只做最少工作来为下一个程序提供正常的执行环境。一些处理器要么在芯片本身中嵌入少量SRAM，要么允许使用板载高速缓冲存储器作为RAM，以使此第一阶段启动加载程序更容易使用高级语言写入。

由于本公开的存储器架构，可从用于从存储器子阵列检索数据及地址的并行模式传递到用于检查互连的串行模式。

从并行模式到串行模式的转换由JTAG接口300管理。然而，这些双模式操作的实施方案被下文中所公开的经修改JTAG单元480的特定结构所允许。

参考图5的示意性实例，展示根据本公开修改的JTAG单元500。此单元500对应于图4的示意单元480。

JTAG单元500具有接收对应的信号Pin及Sin的第一并行输入PIN端子及第一串行输入SIN端子。此外，JTAG单元500具有第一并行输出端子POUT及第一串行输出端子SOUT。扫描链430允许输出整个256个位，因为第一组是直接从输出中读取，而第二组是在后面准备的。

如在图5中所展示，JTAG单元500可被认为是具有两个输入端子PIN及SIN以及两个输出端子POUT及SOUT的盒子。输入端子PIN为并行输入端，而输入端子SIN为串行输入端。类似地，输出端子POUT为并行输出端，而输出端子SOUT为串行输出端。

由于串行输入端及输出端，可执行测试程序以检查在存储器组件210与相关联SoC结构200之间不存在故障连接。由于并行输入端及输出端，相同的JTAG单元被用作数据缓冲器，以通过感测放大器SA完成读取阶段。

JTAG单元500包括边界扫描基本单元580，其包含一对锁存器501及502以及一对多路复用器551及552。第一输入多路复用器551及第二输出多路复用器552。

边界扫描基本单元580在图5中用虚线框表指示，且是双输入端单元(其中串行输入端对应于SIN且并行输入端对应于PIN)，且是双输出端单元(其中串行输出端对应于SOUT且并行输出端对应于POUT)。

第一多路复用器551在第一输入端“0”上接收来自第一并行输入端子PIN的并行输入信号Pin，且在第二输入端“1”上接收来自第一串行输入端子SIN的串行输入信号Sin。

此第一多路复用器551由控制信号ShiftDR驱动并具有输出端MO1。单元500具有两个并行输出端，即MO1及MO2。当JTAG时钟到达时，串行输出从SOUT驱动出。SOUT连接到靠近接收选择器信号的多路复用器的JTAG锁存器：模式控制器(串行/并行)基本上，连接到此多路复用器MO2的输入“1”的锁存器的输出也是SOUT。

第一多路复用器输出端MO1连接到在第二输入端子上接收时钟信号ClockDR的第一锁存器501的第一输入端。

第一锁存器501以链形式连接到第二锁存器502，其中第一锁存器501的第一输出端连接到第二锁存器502的第一输入端。

值得注意的是，第一锁存器501的输出端也是整个JTAG单元500的串行输出端SOUT。

第二锁存器502的第二输入端子接收信号UpdateDR。

第二锁存器502具有连接到第二多路复用器552的输入端(特定来说到其第二输入端)的输出端。

此第二多路复用器552由模式控制信号控制，所述模式控制信号允许将整个JTAG单元500从串行模式切换到并行模式，且反之亦然。

在本公开的一个实施例中，JTAG单元500进一步包含提供在并行输入端Pin与第二多路复用器552之间的另一对锁存器521及522。这些额外锁存器521及522是直接读取的锁存(即第一组数据位)，及阴影锁存(即第二组128个数据位)。换句话说，JTAG单元500包含边界扫描单元580及至少提供其它锁存器521及522。

下文中将这些其它锁存器称为第三锁存器521及第四锁存器522。在其它实施例中，可使用更长的锁存器链。

更特定地，第三锁存器521及第四锁存器522以小流水线配置连接，其中第三锁存器521在第一输入端上接收来自第一并行输入端子PIN的并行输入信号Pin并且在第二输入端上接收对应于第一数据加载的信号Data_Load[0]。

第四锁存器522在第一输入端上接收第三锁存器521的输出并且在第二输入端上接收对应于后续数据加载的信号Data_Load[1]。

第四锁存器522的输出端连接到第二多路复用器552的第一输入端“0”，所述第二多路复用器在其输出端子MO2上产生并行输出端子POUT的输出信号。

如果与常规JTAG单元相比，本公开的JTAG单元500可被认为是经修改JTAG单元，因为除了边界扫描单元580的存在之外，还存在两个额外锁存器，第三锁存器521及第四锁存器522。

现在，由于此JTAG单元500耦合到存储器子阵列420的每一感测放大器SA的输出端，因此可将其被视为包含数据页的数据缓冲器，在此实例中包含至少一百二十八(128)个位，以用于读取一次来自四个子阵列420的组合存储器页。

然而，如先前所报告，存储器组件与SoC结构之间的通信信道可一次需要多达256个位(即，两个组合的存储器字)，且JTAG单元500已经修改以仅复制内部锁存器，以能够移位数据的128个位的第一或较高部分以与待存取的数据的第二或较低部分一起读取。显然地，在此争论中，“较高”意指之前加载的数据部分，而“较低”意指之后加载的数据部分。

所属领域的技术人员将理解，在需要改进通过通信信道传送到SoC结构的位的数目的状况下，可递增经修改JTAG单元500的内部锁存器的数目。例如，可根据存储器控制器的特定实施方案所需的页的大小来扩展上述结构。

为了解释数据在数据缓冲器中传送的方式，必须想象当数据加载在两个锁存器521或522中的一个时，另一个锁存器处于待机状态但准备接收后续数据部分。

因此，包含128位的第一段被传送到SoC结构以进行第一数据细化，同时读取阶段不会停止，因为128个位的另一部分准备在随后的时钟信号加载到锁存器中。

在此实例中，每一数据缓冲器含有128个经修改JTAG单元500，且共用Data_Load[1:0]是生成的信号以允许捕获整个256个位，也就是说：根据提议的实施方案：八个双字DW(针对每一双字，四个子阵列)。

当在特定数据缓冲器中执行读取操作时，信号生成是内部控制，且信号由SoC结构控制以允许使用128位并行度执行读取阶段。

此存储器架构的主要益处是每一缓冲器可含有整个双字DW，从而使感测放大器自由地读取另一存储器位置。

经修改JTAG单元500的存在作为感测放大器的输出端尤其重要，因此允许：

a.使用边界扫描作为方法来检查SoC 10与快闪存储器阵列组件1之间的互连；

b.将DMA存储器存取实施为直接连接感测放大器及控制器；

c.其允许使感测放大器准备第二256位宽页加地址加ECC且靠近于页写入。

另一优点是通过采用包含经修改JTAG单元500的边界扫描测试体系结构的可能性给出，因此获得如图5的示意图中所展示的架构的新的且特殊的边界扫描测试体系结构。这是又一优点，因为对于此测试，只需要驱动一个输出，且这是使用信号TCK及存储在单元中的数据获得的。扫描链测试需要SoC 10来测试扫描链的输出。

所属领域的技术人员将理解，在需要改进通过通信信道传送到SoC结构的位的数目的状况下，可递增经修改JTAG单元的内部锁存器的数目。例如，可根据存储器装置的大小来扩展上述结构。

为了解释数据在数据缓冲器中传送的方式，必须想象当数据加载在两个锁存器221或222中的一个时，另一个锁存器处于待机状态但准备接收后续数据部分。

因此，包含128位的第一段被传送到SoC结构以进行第一数据细化，同时读取阶段不会停止，因为128个位的另一部分准备在随后的时钟信号加载到锁存器中。

每一数据缓冲器含有128个经修改JTAG单元500，且共用Data_Load[1:0]是生成的信号以允许捕获整个256个位，也就是说：根据建议的实施方案：八个双字DW。

当在特定数据缓冲器中执行读取操作时，信号生成是内部控制，且信号由SoC结构控制以允许使用128位并行度执行读取阶段。

此存储器架构的主要益处是每一缓冲器可含有整个双字DW，从而使感测放大器自由地读取另一存储器位置。

IEEE1532标准使得能够使用IEEE1149作为主要接口协议进行***中编程。对具有非常低的初始等待时间及高吞吐量的需求推动以下针对每子阵列420寻址的方案的产生。关键是对程序数据加载时间不感兴趣，且可使用使用标准IEEE 1149及1532的串行接口。低等待时间是由块的恰当大小及数据路径中的优化来驱动。数据路径通常是将阵列连接到输出焊盘的内部栅极。

现在参考图7及8的实例，查看JTAG中的阵列寻址方案。

首先参考图7，说明阵列寻址方案，所述阵列寻址方案涉及以两种方式实施的一组指令，所述两种方式为：全局地址加载及本地地址加载。

对具有非常低的初始等待时间及高吞吐量的需求推动以下针对每子阵列寻址的方案的产生。图6展示类似于DRAM的结构中的行地址缓冲器及对应的行数据缓冲器，但此处采用超级页地址及对应的数据，即168×2。

对所实施的存储器阵列进行寻址的所实施指令集可为两种类型或两级地址；换句话说：全局指令选择子阵列，而本地指令选择与选定子阵列相关联的地址寄存器中的一个(例如四个中的一个)。

全局地址加载：在此状况下，所有子阵列将使用命令分多步接收地址，即load_global_address_0、load_global_address_1等等。

本地地址加载：在此状况下，只有选定子阵列中的经寻址寄存器将接收新地址，即local_address_0_0、local_address_0_1、local_global_address_1_3等等。

每一子阵列将含有一组4x数据寄存器，例如4x(数据+地址+ECC寄存器)，每一者对应于地址寄存器。4x数据寄存器含有超级页，换句话说：data_H+data_L(已移除到特定地址的链接)。

当读取或修改操作寻址阵列时，地址寄存器连接到地址解码器。所述链接在修改阶段由快闪存储器控制器驱动，而读取有限状态机在读取被触发时链接它们。地址寄存器使用JTAG有限状态机加载。当对应的指令Load_Address被识别并且Shift_DR状态处于JTAG分接头时，那么TDI连接到地址寄存器。

Global_Address_Loadx命令用于同时加载对应的寄存器中的八个位的半字节：

指令寄存器中的Global_Address_Load0生成addr0_0的加载。例如，此命令可寻址子阵列0；类似地，当JTAG接口的有限状态机处于Shift_DR状态时，使用三个TCK周期选择对应的子阵列地址寄存器addr1_0、addr2_0及addr3_0也会发生这种情况。

当有限状态机处于Shift_DR状态时，指令寄存器中的Local_Address_Load0_0使用三个TCK周期生成addr0_0的加载。作为实例，此命令寻址选定子阵列的寄存器0。这意味着当达到ShiftDR时，TDI连接到此移位寄存器的输入端，且TDO连接到输出端，如果使用灵活的TDI，只需要三个时钟周期Tck就可在选定地址寄存器内获得整个地址，否则将需要24个时钟周期Tck。

这些指令(Global_Address_Load0、Global_Address_Load1、Global_Address_Load2、Global_Address_Load3)允许为快闪存储器阵列中实施的所有信道预加载地址。实施这四个指令以选择四个子阵列中的一个。在具有8个内核的可能实施方案中，将需要8个命令，每一内核一个命令，或一种使用一个命令及子阵列地址来选择内核中的一个的方法。因此，上述命令的引入准许优化SoC结构10与存储器组件1之间的通信，从而增强向控制器的传送性能。

指令(Local_Address_Load0_0、....、Local_Address3_3)允许使用单个内核/信道，避免在只有一个内核工作时控制器管理整套内核的需要；内核是独立的，且所述内核可在需要时使用其特有信道。这些指令用于选择选定子阵列的地址寄存器中的一个。

此最后公开机制的实施方案确保存储器的读取操作的优化。

现在参考图8的实例，如果SoC结构200一次需要多达168x2个位，那么数据缓冲器将被复制以便能够移位，假设使用子阵列0的地址0：

第一组位的第一遍：Data 0_0_H[127:0]+ADD+ECC

第二组位的第二遍：Data 0_0_L[127:0]+ADD+ECC

地址缓冲器是使用JTAG单元制作的。

根据有关JTAG的标准IEEE 1149及1532，协议IEEE1532被用作扩展命令集在每一子阵列中操作，且新的子阵列结构实现***中编程。

从前述内容，将了解，出于说明的目的，本文中已描述本公开的特定实施例，但在不脱离本公开的范围的情况下可进行各种修改。因此，本发明不受除所附权利要求书以外的任何限制。

Claims (26)

1.一种耦合到单片***(SoC)的快闪存储器装置架构，所述快闪存储器装置架构包含具有相关联解码及感测电路***的存储器单元矩阵并且具有链接到所述单片***的结构独立的结构，且包括：

-多个子阵列，其形成所述存储器单元矩阵；

-感测放大器，其耦合到对应的子阵列；

-数据缓冲器，其包含耦合到所述感测放大器的所述输出的多个JTAG单元；

-扫描链，其将所述数据缓冲器的所述JTAG单元连接在一起。

2.根据权利要求1所述的快闪存储器装置架构，其中每一子阵列在所述存储器装置内部是可独立寻址的。

3.根据权利要求1所述的快闪存储器装置架构，其中所述扫描链形成单个移位寄存器，用于测试存储器部分的焊盘与所述SoC的对应的焊盘之间的互连。

4.根据权利要求1所述的快闪存储器装置架构，其中所述JTAG单元串联连接在所述扫描链中。

5.根据权利要求1所述的快闪存储器装置架构，其中所述JTAG单元包含包括输入多路复用器及输出多路复用器的边界扫描单元以及所述输入多路复用器与所述输出多路复用器之间的至少又一对锁存器。

6.根据权利要求5所述的快闪存储器装置架构，其中所述又一对锁存器连接在并行输入端与并行输出端之间的流水线中。

7.根据权利要求1所述的快闪存储器装置架构，其中所述多个子阵列中的子阵列包括包含数据单元、地址单元及ECC单元的超级页。

8.根据权利要求7所述的快闪存储器装置架构，其经配置以通过包括至少168个焊盘的信道来发射超级页。

9.根据权利要求1所述的快闪存储器装置架构，其包含至少四个子阵列，用于与所述SoC的对应的内核进行通信。

10.一种非易失性存储器架构，其具有通过存储器制造技术获得的结构独立的结构并经配置以通过互连引脚或焊盘耦合到单片***(SoC)装置，所述非易失性存储器架构包括：

-存储器单元阵列，其由多个子阵列形成；

-感测放大器，其耦合到所述多个子阵列中的对应的子阵列；

-感测放大器，其耦合到具有相应输出的所述存储器单元；

-数据缓冲器，其包含耦合到所述感测放大器的所述输出的多个JTAG单元；

-扫描链，其将所述数据缓冲器的所述JTAG单元连接在一起。

11.根据权利要求10所述的非易失性存储器架构，其中每一子阵列是可独立寻址的。

12.根据权利要求10所述的非易失性存储器架构，其中所述扫描链形成单个移位寄存器，用于测试所述存储器部分的所述焊盘与所述单片***的对应的焊盘之间的互连。

13.根据权利要求10所述的非易失性存储器架构，其中所述JTAG单元串联连接在所述扫描链中。

14.根据权利要求10所述的非易失性存储器架构，其中所述JTAG单元包含边界扫描单元，所述边界扫描单元包括输入多路复用器及输出多路复用器，且至少又一对锁存器在所述输入多路复用器与所述输出多路复用器之间。

15.根据权利要求14所述的非易失性存储器架构，其中所述又一对锁存器连接在并行输入端与并行输出端之间的流水线中。

16.根据权利要求10所述的非易失性存储器架构，其中所述多个子阵列中的子阵列包括包含数据单元、地址单元及ECC单元的超级页。

17.根据权利要求16所述的非易失性存储器架构，其进一步包括用于发射超级页的至少168个焊盘的信道。

18.一种集成电路，其包含单片***(SoC)装置及非易失性存储器装置，所述非易失性存储器装置是用相应制造技术作为独立裸片获得并耦合连接相应互连引脚或焊盘，所述集成电路包括：

-存储器阵列，其在所述存储器装置中，包含多个可独立寻址的子阵列；

-感测放大器，其耦合到所述子阵列的对应的输出端并且耦合到所述SoC装置的通信信道；

-扫描链，其包括并联耦合在所述感测放大器的所述输出端与所述通信信道之间的经修改JTAG单元。

19.根据权利要求18所述的集成电路，其中感测放大器经配置以提供组合数据单元、地址单元及ECC单元的输出。

20.根据权利要求18所述的集成电路，其中所述多个可独立寻址的子阵列中的子阵列被组织成包括数据位、地址位及ECC位的扩大页。

21.根据权利要求18所述的集成电路，其中所述经修改JTAG单元是边界扫描单元，所述边界扫描单元包含在并行输入端与并行输出端之间的至少一对其它锁存器。

22.根据权利要求18所述的集成电路，其中所述经修改JTAG单元串联连接在所述扫描链中。

23.根据权利要求18所述的集成电路，其中所述存储器裸片的每一子阵列对应于所述相关联的SoC装置的内核。

24.根据权利要求18所述的集成电路，其中所述存储器装置是快闪存储器。

25.根据权利要求18所述的集成电路，其中所述SoC包含多个内核，每一内核以直接存储器存取方式与所述存储器装置的对应的子阵列通信。

26.根据权利要求18所述的集成电路，其中所述独立存储器装置包含具有有限状态机或RISC部分的逻辑电路***，用于与所述SoC通信。

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