JP2002203707A - ガラスコーティング膜を有するセラミックチップ素子及びその製造方法 - Google Patents
ガラスコーティング膜を有するセラミックチップ素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ガラスコーティング膜を有するセラミックチ
ップ素子、特に表面に耐酸性の優れたコーティング膜を
形成し、リフローソルダリングの際、フラックスによる
攻撃にも耐え初期絶縁抵抗を維持することができるガラ
スコーティング膜を有するセラミックチップ及びその製
造方法に関する。 【解決手段】 セラミックチップ素子は、両端部に一対
の外部電極端子を備えたセラミック受動素子チップと、
前記一対の外部電極端子間のセラミックボディー体の表
面に耐酸性の優れた材質で形成されたガラスコーティン
グ膜で構成されることを特徴とする。
ップ素子、特に表面に耐酸性の優れたコーティング膜を
形成し、リフローソルダリングの際、フラックスによる
攻撃にも耐え初期絶縁抵抗を維持することができるガラ
スコーティング膜を有するセラミックチップ及びその製
造方法に関する。 【解決手段】 セラミックチップ素子は、両端部に一対
の外部電極端子を備えたセラミック受動素子チップと、
前記一対の外部電極端子間のセラミックボディー体の表
面に耐酸性の優れた材質で形成されたガラスコーティン
グ膜で構成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はガラスコーティング
膜を有するセラミックチップ素子及びその製造方法に係
り、特に表面に耐酸性の優れたコーティング膜を形成し
リフローソルダリングの際、フラックスによる攻撃にも
耐え初期絶縁抵抗を維持することができるガラスコーテ
ィング膜を有するチップバリスタ及びそのコーティング
方法に関する。
膜を有するセラミックチップ素子及びその製造方法に係
り、特に表面に耐酸性の優れたコーティング膜を形成し
リフローソルダリングの際、フラックスによる攻撃にも
耐え初期絶縁抵抗を維持することができるガラスコーテ
ィング膜を有するチップバリスタ及びそのコーティング
方法に関する。
【０００２】
【従来の技術】最近、移動通信端末機のような各種のポ
ータブル電子器機などはサイズの小型化が進められるに
従ってそれに用いられる回路部品も小型化と高密度集積
化が行われており、その結果これに使用される部品の定
格電圧及び定格電流も低く設計されている。
ータブル電子器機などはサイズの小型化が進められるに
従ってそれに用いられる回路部品も小型化と高密度集積
化が行われており、その結果これに使用される部品の定
格電圧及び定格電流も低く設計されている。
【０００３】一般的に、バリスタは電圧／電流の特性が
非直線的な抵抗素子を示す。避雷器や変圧器などのよう
な過電圧を保護するための高容量バリスタは両電極の間
にＳｉＣが挿入された構造を用いたものである。しか
し、前記の如く相対的に低い電圧／電流に素早く反応す
ることができる小型低容量バリスタはセラミック素材内
部に両電極と連結された一対の導電パターンが間隔を置
き、埋め込まれた構造を成している。
非直線的な抵抗素子を示す。避雷器や変圧器などのよう
な過電圧を保護するための高容量バリスタは両電極の間
にＳｉＣが挿入された構造を用いたものである。しか
し、前記の如く相対的に低い電圧／電流に素早く反応す
ることができる小型低容量バリスタはセラミック素材内
部に両電極と連結された一対の導電パターンが間隔を置
き、埋め込まれた構造を成している。
【０００４】一方、ＳＭＤ(Surface Mounting Device)
実装用に製造されたチップバリスタをリフローソルダリ
ングを用いて印刷回路基板（ＰＣＢ）３に装着すると
き、図１ａに図示されたとおりチップバリスタ１の両電
極９ａ，９ｂはソルダペースト５と接触し、チップバリ
スタ１の底面はフラックス７に浸蝕された状態を成すこ
とになる。
実装用に製造されたチップバリスタをリフローソルダリ
ングを用いて印刷回路基板（ＰＣＢ）３に装着すると
き、図１ａに図示されたとおりチップバリスタ１の両電
極９ａ，９ｂはソルダペースト５と接触し、チップバリ
スタ１の底面はフラックス７に浸蝕された状態を成すこ
とになる。
【０００５】一般的にＳＭＤ実装用チップ部品をリフロ
ーソルダリングする時に用いられるソルダペーストはは
んだ付け性を向上させるためにフラックスを用いる。フ
ラックスは一般的にＣｌ-成分を含んでおり、この成分
がソルダリングする際に素子表面や外部電極に存在する
異物質、汚れ、酸化物などを除去する役割をする。
ーソルダリングする時に用いられるソルダペーストはは
んだ付け性を向上させるためにフラックスを用いる。フ
ラックスは一般的にＣｌ-成分を含んでおり、この成分
がソルダリングする際に素子表面や外部電極に存在する
異物質、汚れ、酸化物などを除去する役割をする。
【０００６】しかし、フラックス成分はソルダリングの
際、リフローオーブンで活性化され液状フラックスが図
１ｂに図示されたとおりＰＣＢ３とチップバリスタ１間
に移動しチップバリスタの表面、特に粒界１ａを浸蝕さ
せる。それに従ってフラックス成分はソルダリングと同
時にチップバリスタ素子の表面も共に攻撃し主要構成成
分（即ち、ＺｎＯ、Ｂｉ2Ｏ3、Ｓｂ2Ｏ3など）のうち耐
酸性が劣るＺｎＯとＳｂ2Ｏ3を溶かし出すことによりフ
ラックス内には過度なＺｎとＳｂイオンが存在すること
になる。
際、リフローオーブンで活性化され液状フラックスが図
１ｂに図示されたとおりＰＣＢ３とチップバリスタ１間
に移動しチップバリスタの表面、特に粒界１ａを浸蝕さ
せる。それに従ってフラックス成分はソルダリングと同
時にチップバリスタ素子の表面も共に攻撃し主要構成成
分（即ち、ＺｎＯ、Ｂｉ2Ｏ3、Ｓｂ2Ｏ3など）のうち耐
酸性が劣るＺｎＯとＳｂ2Ｏ3を溶かし出すことによりフ
ラックス内には過度なＺｎとＳｂイオンが存在すること
になる。
【０００７】前記イオン状態の金属を含むフラックスは
チップバリスタ１の両電極９ａ，９ｂ間を流れる他の電
流の流れ経路を形成することになり、リフローソルダリ
ング後にチップバリスタ１の初期絶縁抵抗値は数百ＭΩ
乃至数ＧΩから数百ＫΩ乃至数ＭΩへと急激に低くなる
現状が発生する。
チップバリスタ１の両電極９ａ，９ｂ間を流れる他の電
流の流れ経路を形成することになり、リフローソルダリ
ング後にチップバリスタ１の初期絶縁抵抗値は数百ＭΩ
乃至数ＧΩから数百ＫΩ乃至数ＭΩへと急激に低くなる
現状が発生する。
【０００８】更に、従来はチップバリスタの製造工程に
おいて、内部電極端子と連結される外部電極端子を形成
した後、外部電極端子の表面をＣｕ，Ｎｉ，Ｓｎなどの
金属でめっき処理する。
おいて、内部電極端子と連結される外部電極端子を形成
した後、外部電極端子の表面をＣｕ，Ｎｉ，Ｓｎなどの
金属でめっき処理する。
【０００９】ところが、一般的にチップバリスタはＺｎ
Ｏセラミックの半導体性を用いた製品として、ふだんは
不導体としての役割を果たし、臨界電圧以上になると導
体へと変化する特性を有する。従って、チップバリスタ
の電解メッキの際、セラミックボディー体が導体へと変
化してセラミックボディー体の表面もメッキされるに従
って両端部の外部電極が互いに連結されるブリッジング
(Bridging)現象が発生し得る。このようなブリッジング
現象は電流の漏出を惹起し誤動作の原因となっている。
Ｏセラミックの半導体性を用いた製品として、ふだんは
不導体としての役割を果たし、臨界電圧以上になると導
体へと変化する特性を有する。従って、チップバリスタ
の電解メッキの際、セラミックボディー体が導体へと変
化してセラミックボディー体の表面もメッキされるに従
って両端部の外部電極が互いに連結されるブリッジング
(Bridging)現象が発生し得る。このようなブリッジング
現象は電流の漏出を惹起し誤動作の原因となっている。
【００１０】更に、最近は低電圧駆動回路が広く使用さ
れるに従って一部チップ部品の絶縁抵抗が臨界値以下に
低くなる場合、過度な電流の流れにより回路が動作しな
い場合も発生している。
れるに従って一部チップ部品の絶縁抵抗が臨界値以下に
低くなる場合、過度な電流の流れにより回路が動作しな
い場合も発生している。
【００１１】
【発明が解決しようとする課題】従って、本発明はこの
ような従来の技術の問題点を勘案し案出されたものとし
て、その目的は表面に耐酸性の優れたコーティング膜を
形成し、リフローソルダリングの際、フラックスによる
攻撃に耐え初期絶縁抵抗を維持することにより、外部端
子の電解めっきの際にブリッジング現象を防止すること
ができるガラスコーティング膜を有するチップバリスタ
及びその製造（コーティング）方法を提供することにあ
る。
ような従来の技術の問題点を勘案し案出されたものとし
て、その目的は表面に耐酸性の優れたコーティング膜を
形成し、リフローソルダリングの際、フラックスによる
攻撃に耐え初期絶縁抵抗を維持することにより、外部端
子の電解めっきの際にブリッジング現象を防止すること
ができるガラスコーティング膜を有するチップバリスタ
及びその製造（コーティング）方法を提供することにあ
る。
【００１２】本発明の他の目的はチップバリスタ以外に
一般的なチップ型受動素子の表面にガラスコーティング
膜を形成する製造（コーティング）方法及びそれによる
セラミックチップ素子を提供することにある。
一般的なチップ型受動素子の表面にガラスコーティング
膜を形成する製造（コーティング）方法及びそれによる
セラミックチップ素子を提供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明はソルダリングの際、初期絶縁抵抗を維持
するためのチップ型バリスタにおいて、セラミックボデ
ィー体の内部に複数の導電性パターン層が上／下部間に
互いに一定の距離を有し積層され、両端部が交替に両側
方向に引出され第１及び第２内部電極を成すバリスタチ
ップと、それぞれ前記第１及び第２内部電極と電気的に
連結されるようにバリスタチップの両端部をそれぞれ取
囲む一対の第１外部電極と、ソルダリングの際、フラッ
クスによるセラミックボディー体の表面の粒界に対する
浸蝕を遮断し初期絶縁抵抗を維持するために前記セラミ
ックボディー体の表面は耐酸性の優れた材質で形成され
たガラスコーティング膜で構成されることを特徴とする
ガラスコーティング膜を有するチップバリスタを提供す
る。
めに、本発明はソルダリングの際、初期絶縁抵抗を維持
するためのチップ型バリスタにおいて、セラミックボデ
ィー体の内部に複数の導電性パターン層が上／下部間に
互いに一定の距離を有し積層され、両端部が交替に両側
方向に引出され第１及び第２内部電極を成すバリスタチ
ップと、それぞれ前記第１及び第２内部電極と電気的に
連結されるようにバリスタチップの両端部をそれぞれ取
囲む一対の第１外部電極と、ソルダリングの際、フラッ
クスによるセラミックボディー体の表面の粒界に対する
浸蝕を遮断し初期絶縁抵抗を維持するために前記セラミ
ックボディー体の表面は耐酸性の優れた材質で形成され
たガラスコーティング膜で構成されることを特徴とする
ガラスコーティング膜を有するチップバリスタを提供す
る。
【００１４】前記ガラスコーティング膜はバリスタチッ
プの全体表面に延長形成されることも可能であり、それ
ぞれ前記一対の第１外部電極を取囲む一対の第２外部電
極を更に含むことができる。
プの全体表面に延長形成されることも可能であり、それ
ぞれ前記一対の第１外部電極を取囲む一対の第２外部電
極を更に含むことができる。
【００１５】本発明の第１態様によるガラスコーティン
グ膜を有するチップバリスタの製造方法は、セラミック
ボディー体の内部に複数の導電性パターン層が上／下部
間に互いに一定の距離を有し積層され、両端部が交替に
両側方向に引出され第１及び第２内部電極を成すバリス
タチップを準備する段階と、それぞれ前記第１及び第２
内部電極と電気的に連結されるようにバリスタチップの
両端部をそれぞれ取囲む一対の第１外部電極を形成する
段階と、前記第１外部電極の下端面にポリマーを用いて
ガラスが内部電極の方に浸透するのを防止するためのマ
スクを形成する段階と、ガラスが添加されたペーストに
第１外部電極をディッピングした後、熱処理によりペー
ストに含まれたガラスをセラミックボディー体の表面に
流動させガラスコーティング膜を形成すると同時に前記
マスクの外部に形成されたペースト部分を除去し第１外
部電極を露出させる段階と、前記第１外部電極を取囲む
第２外部電極をチップの両端部に形成する段階とで構成
されることを特徴とする。
グ膜を有するチップバリスタの製造方法は、セラミック
ボディー体の内部に複数の導電性パターン層が上／下部
間に互いに一定の距離を有し積層され、両端部が交替に
両側方向に引出され第１及び第２内部電極を成すバリス
タチップを準備する段階と、それぞれ前記第１及び第２
内部電極と電気的に連結されるようにバリスタチップの
両端部をそれぞれ取囲む一対の第１外部電極を形成する
段階と、前記第１外部電極の下端面にポリマーを用いて
ガラスが内部電極の方に浸透するのを防止するためのマ
スクを形成する段階と、ガラスが添加されたペーストに
第１外部電極をディッピングした後、熱処理によりペー
ストに含まれたガラスをセラミックボディー体の表面に
流動させガラスコーティング膜を形成すると同時に前記
マスクの外部に形成されたペースト部分を除去し第１外
部電極を露出させる段階と、前記第１外部電極を取囲む
第２外部電極をチップの両端部に形成する段階とで構成
されることを特徴とする。
【００１６】本発明の第２態様によるガラスコーティン
グ膜を有するチップバリスタの製造方法は、セラミック
ボディー体の内部に複数の導電性パターン層が上／下部
間に互いに一定の距離を有し積層され、両端部が交替に
両側方向に引出され第１及び第２内部電極を成すバリス
タチップを準備する段階と、前記バリスタチップを弱酸
溶液に浸漬しセラミックボディー体の表面に複数の気孔
を形成する段階と、ガラス粉末で成されたガラススラリ
ーに前記バリスタチップを完全にディッピングした後、
チップを回転乾燥させチップ表面にコーティングされた
ガラススラリーの厚さを一定に処理する段階と、前記ガ
ラススラリーがコーティングされたチップを熱処理しチ
ップ表面の気孔内のガラスが解けながら毛細管現象によ
り表面に均一なガラスコーティング膜を形成する段階
と、前記内部電極に対応するガラスコーティング膜を取
囲む外部電極をチップの両端部に形成する段階とで構成
されることを特徴とする。
グ膜を有するチップバリスタの製造方法は、セラミック
ボディー体の内部に複数の導電性パターン層が上／下部
間に互いに一定の距離を有し積層され、両端部が交替に
両側方向に引出され第１及び第２内部電極を成すバリス
タチップを準備する段階と、前記バリスタチップを弱酸
溶液に浸漬しセラミックボディー体の表面に複数の気孔
を形成する段階と、ガラス粉末で成されたガラススラリ
ーに前記バリスタチップを完全にディッピングした後、
チップを回転乾燥させチップ表面にコーティングされた
ガラススラリーの厚さを一定に処理する段階と、前記ガ
ラススラリーがコーティングされたチップを熱処理しチ
ップ表面の気孔内のガラスが解けながら毛細管現象によ
り表面に均一なガラスコーティング膜を形成する段階
と、前記内部電極に対応するガラスコーティング膜を取
囲む外部電極をチップの両端部に形成する段階とで構成
されることを特徴とする。
【００１７】この場合、前記ガラス添加ペーストは、Ａ
ｇ，Ａｇ／Ｐｔ，Ａｇ／Ｐｄ，Ａｇ／Ｐｄ／Ｐｔ，Ａｇ
／Ａｕ及び、Ａｇ／Ａｕ／Ｐｔのうちいずれか一つの金
属粉末にＳｉＯ2＋ＲＯ，Ｂ2Ｏ3＋ＲＯ及びＳｎＯ2＋Ｒ
Ｏのうちいずれか一つを０．１〜１００ｗｔ％添加し成
され、前記ＲＯはＰｂＯ，Ｂｉ2Ｏ3，ＳｉＯ2，Ａｌ2Ｏ
3，ＺｎＯ，Ｐ2Ｏ5，ＭｇＯ，Ｎａ2Ｏ，ＢａＯ，Ｃａ
Ｏ，Ｋ2Ｏ，ＳｒＯ，Ｌｉ2Ｏ，ＴｉＯ2、ＺｒＯ2、Ｖ2
Ｏ5及びＳｎＯ2により構成されるグループから選択され
た１乃至５種の物質の混合物で成される。
ｇ，Ａｇ／Ｐｔ，Ａｇ／Ｐｄ，Ａｇ／Ｐｄ／Ｐｔ，Ａｇ
／Ａｕ及び、Ａｇ／Ａｕ／Ｐｔのうちいずれか一つの金
属粉末にＳｉＯ2＋ＲＯ，Ｂ2Ｏ3＋ＲＯ及びＳｎＯ2＋Ｒ
Ｏのうちいずれか一つを０．１〜１００ｗｔ％添加し成
され、前記ＲＯはＰｂＯ，Ｂｉ2Ｏ3，ＳｉＯ2，Ａｌ2Ｏ
3，ＺｎＯ，Ｐ2Ｏ5，ＭｇＯ，Ｎａ2Ｏ，ＢａＯ，Ｃａ
Ｏ，Ｋ2Ｏ，ＳｒＯ，Ｌｉ2Ｏ，ＴｉＯ2、ＺｒＯ2、Ｖ2
Ｏ5及びＳｎＯ2により構成されるグループから選択され
た１乃至５種の物質の混合物で成される。
【００１８】又、前記ガラススラリーはＳｉＯ2，Ａｌ2
Ｏ3，ＣａＯ，Ｎａ2Ｏ，Ｂ2Ｏ3及びＰｂＯで成された粉
末を主成分として含むことが望ましい。
Ｏ3，ＣａＯ，Ｎａ2Ｏ，Ｂ2Ｏ3及びＰｂＯで成された粉
末を主成分として含むことが望ましい。
【００１９】その場合、前記外部電極を形成する段階は
金属粉末９２−９６ｗｔ％、バインダー３ｗｔ％、ガラ
ス１−５ｗｔ％で成されたペーストを用いてチップの両
端部に予備成形する段階と、予備成形された外部電極を
６００−８００℃で熱処理する段階とで構成される。
金属粉末９２−９６ｗｔ％、バインダー３ｗｔ％、ガラ
ス１−５ｗｔ％で成されたペーストを用いてチップの両
端部に予備成形する段階と、予備成形された外部電極を
６００−８００℃で熱処理する段階とで構成される。
【００２０】本発明の第３態様によるガラスコーティン
グ膜を有するチップバリスタの製造方法は、複数のセラ
ミック基板に内部電極形成用導電性ペーストをパターン
プリンティングし複数の内部電極層を準備する段階と、
前記セラミック基板と同一な組成にガラスを０．１−１
０％添加したガラス添加シートを成形する段階と、前記
一対のガラスシートを内部電極層の上／下カバーシート
として使用しコレーティング／積層(Collating & Stack
ing)及び圧縮した後、チップカッティングを経て、バイ
ンダーバーンアウト／同時焼成を実施することによりを
前記ガラス添加シートのガラス成分を先に液状焼結させ
ガラスコーティング膜をセラミックボディー体の粒界に
形成する段階と、タンブリング過程を経てチップの両端
部に外部電極端子を形成する段階とで構成されることを
特徴とする。
グ膜を有するチップバリスタの製造方法は、複数のセラ
ミック基板に内部電極形成用導電性ペーストをパターン
プリンティングし複数の内部電極層を準備する段階と、
前記セラミック基板と同一な組成にガラスを０．１−１
０％添加したガラス添加シートを成形する段階と、前記
一対のガラスシートを内部電極層の上／下カバーシート
として使用しコレーティング／積層(Collating & Stack
ing)及び圧縮した後、チップカッティングを経て、バイ
ンダーバーンアウト／同時焼成を実施することによりを
前記ガラス添加シートのガラス成分を先に液状焼結させ
ガラスコーティング膜をセラミックボディー体の粒界に
形成する段階と、タンブリング過程を経てチップの両端
部に外部電極端子を形成する段階とで構成されることを
特徴とする。
【００２１】更に、本発明によると、両端部に一対の外
部電極端子を備えたセラミック受動素子チップと、前記
一対の外部電極端子間のセラミックボディー体表面とが
耐酸性の優れた材質で形成されたガラスコーティング膜
とで構成されることを特徴とするガラスコーティング膜
を有するセラミックチップ素子を提供する。
部電極端子を備えたセラミック受動素子チップと、前記
一対の外部電極端子間のセラミックボディー体表面とが
耐酸性の優れた材質で形成されたガラスコーティング膜
とで構成されることを特徴とするガラスコーティング膜
を有するセラミックチップ素子を提供する。
【００２２】前記の如く本発明においては、チップバリ
スタの表面に耐酸性の優れたガラスをコーティング処理
することによりリフローソルダリングの際、活性化され
た液状フラックスによるチップバリスタの浸蝕を妨げ
る。その結果ガラスコーティング膜の形成された本発明
においてはフラックスの影響を排除することができ高い
初期絶縁抵抗値を維持することができるようになる。
スタの表面に耐酸性の優れたガラスをコーティング処理
することによりリフローソルダリングの際、活性化され
た液状フラックスによるチップバリスタの浸蝕を妨げ
る。その結果ガラスコーティング膜の形成された本発明
においてはフラックスの影響を排除することができ高い
初期絶縁抵抗値を維持することができるようになる。
【００２３】又、前記ガラスコーティング膜は電解めっ
きの際、めっき液からチップバリスタの表面を保護しブ
リッジング現象を除去することが可能となる。
きの際、めっき液からチップバリスタの表面を保護しブ
リッジング現象を除去することが可能となる。
【００２４】
【発明の実施の形態】以下に前記の本発明を望ましい実
施の形態が図示された添付図面を参考として更に詳しく
説明する。
施の形態が図示された添付図面を参考として更に詳しく
説明する。
【００２５】添付された図２は本発明の第１実施形態に
よりチップバリスタの表面にガラスコーティング膜を形
成する方法を示す流れ図であり、図３ａ乃至図３ｆは図
２の流れ図により進められるガラスコーティング膜形成
工程を示す工程断面図であり、図４は第１実施形態の方
法により得られたチップバリスタを使用しリフローソル
ダリングを実施した場合の断面図である。
よりチップバリスタの表面にガラスコーティング膜を形
成する方法を示す流れ図であり、図３ａ乃至図３ｆは図
２の流れ図により進められるガラスコーティング膜形成
工程を示す工程断面図であり、図４は第１実施形態の方
法により得られたチップバリスタを使用しリフローソル
ダリングを実施した場合の断面図である。
【００２６】まず、本発明の第１実施形態によるチップ
型バリスタ１０は、図４の如くバリスタチップ１１のセ
ラミックボディー体１３の表面にガラスコーティング膜
１２が形成されており、その内部には複数の導電性パタ
ーン層（１４ａ−１４ｎ）が上／下部間に互いに一定な
距離を有し積層され内部電極１４を形成している。
型バリスタ１０は、図４の如くバリスタチップ１１のセ
ラミックボディー体１３の表面にガラスコーティング膜
１２が形成されており、その内部には複数の導電性パタ
ーン層（１４ａ−１４ｎ）が上／下部間に互いに一定な
距離を有し積層され内部電極１４を形成している。
【００２７】前記内部電極１４は両端部が交替に両側方
向に引出されそれぞれグループを形成することにより両
電極１４ｘ，１４ｙを成す。前記両電極１４ｘ，１４ｙ
はそれぞれ順次的に１次及び２次外部電極１５，１６に
取囲まれる方式で外部電極と電気的に連結される。
向に引出されそれぞれグループを形成することにより両
電極１４ｘ，１４ｙを成す。前記両電極１４ｘ，１４ｙ
はそれぞれ順次的に１次及び２次外部電極１５，１６に
取囲まれる方式で外部電極と電気的に連結される。
【００２８】その場合、前記ガラスコーティング膜１２
を構成するガラスは一般的に耐酸性の優れた物性を有す
るものならどのようなものでも使用可能である。
を構成するガラスは一般的に耐酸性の優れた物性を有す
るものならどのようなものでも使用可能である。
【００２９】例えば、下記の表１のような組成を有する
ものが使用可能であり、望ましくは溶融温度が約６００
−８００℃の間であるものが望ましい。その理由は、バ
リスタを製造する時、内部電極１４とセラミックボディ
ー体１３を１０００−１２００℃の間にて同時に焼成す
る工程を進めるため、これに影響を与えない低い融点を
有するガラスが適合である。
ものが使用可能であり、望ましくは溶融温度が約６００
−８００℃の間であるものが望ましい。その理由は、バ
リスタを製造する時、内部電極１４とセラミックボディ
ー体１３を１０００−１２００℃の間にて同時に焼成す
る工程を進めるため、これに影響を与えない低い融点を
有するガラスが適合である。
【００３０】
【表１】 前記ＲＯはＰｂＯ，Ｂｉ2Ｏ3，ＳｉＯ2，Ａｌ2Ｏ3，Ｚ
ｎＯ，Ｐ2Ｏ5，ＭｇＯ，Ｎａ2Ｏ，ＢａＯ，ＣａＯ，Ｋ2
Ｏ，ＳｒＯ，Ｌｉ2Ｏ，ＴｉＯ2，ＺｒＯ2，Ｖ2Ｏ5，Ｓ
ｎＯ2で構成されるグループのうちから選択された１乃
至５種の物質を混合して使用することができる。
ｎＯ，Ｐ2Ｏ5，ＭｇＯ，Ｎａ2Ｏ，ＢａＯ，ＣａＯ，Ｋ2
Ｏ，ＳｒＯ，Ｌｉ2Ｏ，ＴｉＯ2，ＺｒＯ2，Ｖ2Ｏ5，Ｓ
ｎＯ2で構成されるグループのうちから選択された１乃
至５種の物質を混合して使用することができる。
【００３１】前記の如くバリスタチップ１１の表面に形
成されたガラスコーティング膜１２は一般的に耐酸性が
優れ、腐蝕性の強い酸性物質により浸蝕されない性質が
あり、高い絶縁抵抗特性を有する。
成されたガラスコーティング膜１２は一般的に耐酸性が
優れ、腐蝕性の強い酸性物質により浸蝕されない性質が
あり、高い絶縁抵抗特性を有する。
【００３２】従って、図４の如くガラスコーティング膜
１２を有するバリスタ１０はガラスコーティング膜１２
により表面が完全に取囲まれており、リフローソルダリ
ングの際にも活性化された液状フラックスによりバリス
タ１０が浸蝕されるのを妨げることになる。図４にて部
材番号１７はバリスタ１０が実装されるＰＣＢ（印刷回
路基板）、１８はソルダを示す。
１２を有するバリスタ１０はガラスコーティング膜１２
により表面が完全に取囲まれており、リフローソルダリ
ングの際にも活性化された液状フラックスによりバリス
タ１０が浸蝕されるのを妨げることになる。図４にて部
材番号１７はバリスタ１０が実装されるＰＣＢ（印刷回
路基板）、１８はソルダを示す。
【００３３】その結果、ガラスコーティングされたチッ
プバリスタ１０はフラックスの影響を受けないので高い
絶縁抵抗値を維持することができるようになる。
プバリスタ１０はフラックスの影響を受けないので高い
絶縁抵抗値を維持することができるようになる。
【００３４】前記１次及び２次外部電極１５，１６は、
ＳＭＤ実装用チップバリスタ１１をＰＣＢ１７に装着す
るためのソルダリング過程にてソルダ１８と母材間の中
間層の役割をする。外部電極１５，１６は、基本的に内
部電極１４と焼成過程を通して連結され母材内部にて成
し遂げる電気的特性を外部回路と連結する直接的な役割
を遂行し、ＳＭＤ（表面実装）の際、ソルダと接合され
正位置に固着され回路に半永久構成要素として動作す
る。
ＳＭＤ実装用チップバリスタ１１をＰＣＢ１７に装着す
るためのソルダリング過程にてソルダ１８と母材間の中
間層の役割をする。外部電極１５，１６は、基本的に内
部電極１４と焼成過程を通して連結され母材内部にて成
し遂げる電気的特性を外部回路と連結する直接的な役割
を遂行し、ＳＭＤ（表面実装）の際、ソルダと接合され
正位置に固着され回路に半永久構成要素として動作す
る。
【００３５】現在、主として用いられる外部電極１６の
種類としてはＡｇ，Ａｇ／Ｐｔ，Ａｇ／Ｐｄ，Ａｇ／Ｐ
ｄ／Ｐｔ，Ａｇ／Ａｕ，Ａｇ／Ａｕ／Ｐｔなどであり、
製品の大きさ及び母材の特性はんだ付け性(Solderabili
ty)などの要素を充足する系を選択し使用されている。
又、他の目的で使用される場合にも基本的に内部電極１
４が具現する回路特性を外部回路と連結させる基本目的
は同様であるが、直接ソルダリング用に使用されるので
はなくめっき工程のための基底として使用されめっき技
術の発達に従って現在は全てこのような方向に旋回製造
されている。
種類としてはＡｇ，Ａｇ／Ｐｔ，Ａｇ／Ｐｄ，Ａｇ／Ｐ
ｄ／Ｐｔ，Ａｇ／Ａｕ，Ａｇ／Ａｕ／Ｐｔなどであり、
製品の大きさ及び母材の特性はんだ付け性(Solderabili
ty)などの要素を充足する系を選択し使用されている。
又、他の目的で使用される場合にも基本的に内部電極１
４が具現する回路特性を外部回路と連結させる基本目的
は同様であるが、直接ソルダリング用に使用されるので
はなくめっき工程のための基底として使用されめっき技
術の発達に従って現在は全てこのような方向に旋回製造
されている。
【００３６】以下に図２乃至図３ｆを参考とし第１実施
形態によるガラスコーティング膜と外部電極の形成過程
を詳しく説明する。
形態によるガラスコーティング膜と外部電極の形成過程
を詳しく説明する。
【００３７】まず、バッチプロセスによりバリスタチッ
プ１１を準備した状態で図３ａに図示されたチップ洗浄
工程（Ｓ１）に従って１次的に弱酸やアルコール系溶剤
を使用し超音波洗浄槽３１により５分間超音波洗浄を実
施し乾燥させた後、２次的にＨＣｌ３−１０％溶液を使
用した超音波洗浄を１−５分間実施しチップ表面をエッ
チングすることによりチップ表面の異物質を除去する。
プ１１を準備した状態で図３ａに図示されたチップ洗浄
工程（Ｓ１）に従って１次的に弱酸やアルコール系溶剤
を使用し超音波洗浄槽３１により５分間超音波洗浄を実
施し乾燥させた後、２次的にＨＣｌ３−１０％溶液を使
用した超音波洗浄を１−５分間実施しチップ表面をエッ
チングすることによりチップ表面の異物質を除去する。
【００３８】次いで、図３ｂの如く内部電極１４との通
電を円滑にするために非抵抗の低い電極材料を含んだペ
ーストをチップの両端部だけにディッピング方式で塗布
し１次外部電極１５を予備成形する（Ｓ２）。
電を円滑にするために非抵抗の低い電極材料を含んだペ
ーストをチップの両端部だけにディッピング方式で塗布
し１次外部電極１５を予備成形する（Ｓ２）。
【００３９】その後、焼成工程として１次外部電極１５
に添加された有機物除去及び母材との固着、内部電極１
４との連結のためにベルト炉(Belt Furnace)３２で温度
を適正温度、例えば約８００℃に昇温させ処理する（Ｓ
３）。
に添加された有機物除去及び母材との固着、内部電極１
４との連結のためにベルト炉(Belt Furnace)３２で温度
を適正温度、例えば約８００℃に昇温させ処理する（Ｓ
３）。
【００４０】次いで、後工程にて被膜されるガラスが内
部電極１４の方に浸透することを防止するために図３ｃ
の如く１次外部電極１５の下側面を被覆するようにポリ
マー１９を使用してバリヤーを形成し乾燥オーブン３３
にて乾燥させるマスキング工程（Ｓ４）を遂行する。
部電極１４の方に浸透することを防止するために図３ｃ
の如く１次外部電極１５の下側面を被覆するようにポリ
マー１９を使用してバリヤーを形成し乾燥オーブン３３
にて乾燥させるマスキング工程（Ｓ４）を遂行する。
【００４１】その後、絶縁抵抗向上のために、前記表１
に示した導電性電極素材粉末種類のうち一つの金属粉末
に、前記表１のガラス種類のうち一つのガラスを用いた
ガラスフリットを０．１−１００ｗｔ％の比率で混合し
ペーストを作った後、図３ｄの如くバリスタチップ１１
の両端部をガラス添加ペーストにディッピングし塗布す
る（Ｓ５）。
に示した導電性電極素材粉末種類のうち一つの金属粉末
に、前記表１のガラス種類のうち一つのガラスを用いた
ガラスフリットを０．１−１００ｗｔ％の比率で混合し
ペーストを作った後、図３ｄの如くバリスタチップ１１
の両端部をガラス添加ペーストにディッピングし塗布す
る（Ｓ５）。
【００４２】次いで、前記ペースト１２ａ内のガラスが
よく流動されチップの表面にコーティングされるように
ベルト炉３２を用いて焼成する（Ｓ６）。前記熱処理の
場合ペースト１２ａに添加されたガラス成分は高いぬれ
(wetting)性を有するため一定の温度以上にて流動性を
有するとなると母材の表面側に流動されチップの表面に
均一にガラスコーティング膜１２がコーティングされ
る。
よく流動されチップの表面にコーティングされるように
ベルト炉３２を用いて焼成する（Ｓ６）。前記熱処理の
場合ペースト１２ａに添加されたガラス成分は高いぬれ
(wetting)性を有するため一定の温度以上にて流動性を
有するとなると母材の表面側に流動されチップの表面に
均一にガラスコーティング膜１２がコーティングされ
る。
【００４３】又、前記の焼成工程においては内部電極１
４へのガラスの浸透を防ぐためにマスキング処理したポ
リマー１９の先端部が取り除かれ、図３ｅに図示された
構造が得られる（Ｓ７）。即ち、最終２次外部電極１６
が１次外部電極１５と完全に結合し得るように両端部の
マスキング(Masking)部位が除去される。
４へのガラスの浸透を防ぐためにマスキング処理したポ
リマー１９の先端部が取り除かれ、図３ｅに図示された
構造が得られる（Ｓ７）。即ち、最終２次外部電極１６
が１次外部電極１５と完全に結合し得るように両端部の
マスキング(Masking)部位が除去される。
【００４４】次いで、最終電気的性質及びはんだ付け性
(Solderability)を考慮し選定された外部電極の材料組
成を使用して、前記表１に示したとおり金属粉末とガラ
ス粉末（即ち、ガラスフリット）を混合したペーストを
用いてマスクが除去された部位に２次外部電極１６のた
めの予備成形を実施する（Ｓ８）。その場合、外部電極
材料の組成は例えば、金属粉末９６ｗｔ％、バインダー
３ｗｔ％、ガラス１ｗｔ％に設定することができ、ガラ
スの含量は最大５ｗｔ％まで使用するのが望ましい。
(Solderability)を考慮し選定された外部電極の材料組
成を使用して、前記表１に示したとおり金属粉末とガラ
ス粉末（即ち、ガラスフリット）を混合したペーストを
用いてマスクが除去された部位に２次外部電極１６のた
めの予備成形を実施する（Ｓ８）。その場合、外部電極
材料の組成は例えば、金属粉末９６ｗｔ％、バインダー
３ｗｔ％、ガラス１ｗｔ％に設定することができ、ガラ
スの含量は最大５ｗｔ％まで使用するのが望ましい。
【００４５】最後に、２次外部電極１６に添加された有
機物除去及び母材との固着、内部電極１４との連結のた
めにベルト炉３２で温度を約６００℃−８００℃まで昇
温させ焼成工程を進める（Ｓ９）。
機物除去及び母材との固着、内部電極１４との連結のた
めにベルト炉３２で温度を約６００℃−８００℃まで昇
温させ焼成工程を進める（Ｓ９）。
【００４６】従って、図４に図示されたとおり前記のガ
ラスコーティング膜１２を形成する工程にてペースト１
２ａに添加されたガラスは高いぬれ性を有するため一定
の温度以上にて流動性を有するとなると母材の表面側に
流動されチップ表面をコーティングすることになる。
ラスコーティング膜１２を形成する工程にてペースト１
２ａに添加されたガラスは高いぬれ性を有するため一定
の温度以上にて流動性を有するとなると母材の表面側に
流動されチップ表面をコーティングすることになる。
【００４７】前記の第１実施形態によるガラスコーティ
ング膜を形成するプロセスにて１次外部電極成形工程
（Ｓ２）と焼成工程（Ｓ３）を省略し直接マスキング工
程（Ｓ４）から後続工程を進めることも可能である。
ング膜を形成するプロセスにて１次外部電極成形工程
（Ｓ２）と焼成工程（Ｓ３）を省略し直接マスキング工
程（Ｓ４）から後続工程を進めることも可能である。
【００４８】以下に本発明の第２実施形態により表面に
ガラスコーティング膜を有するチップバリスタを図５及
び図６を参考として説明する。
ガラスコーティング膜を有するチップバリスタを図５及
び図６を参考として説明する。
【００４９】図５は本発明の第２実施形態によりチップ
バリスタの表面にガラスコーティング膜を形成する方法
を示す流れ図であり、図６は第２実施形態の方法により
得られたチップバリスタの断面図である。
バリスタの表面にガラスコーティング膜を形成する方法
を示す流れ図であり、図６は第２実施形態の方法により
得られたチップバリスタの断面図である。
【００５０】先ず、図６を参照すると第２実施形態のチ
ップバリスタ２０はバリスタチップ１１のセラミックボ
ディー体１３の全表面にガラスコーティング膜２２が形
成されており、その内部には第１実施形態のバリスタチ
ップと同一に複数の導電性パターン層１４ａ−１４ｎが
上／下部間に互いに一定の距離を有し積層され内部電極
１４を形成している。
ップバリスタ２０はバリスタチップ１１のセラミックボ
ディー体１３の全表面にガラスコーティング膜２２が形
成されており、その内部には第１実施形態のバリスタチ
ップと同一に複数の導電性パターン層１４ａ−１４ｎが
上／下部間に互いに一定の距離を有し積層され内部電極
１４を形成している。
【００５１】又、前記内部電極１４は両端部が交替で両
側方向に引出されそれぞれグループを形成することによ
り両電極１４ｘ，１４ｙを成す。前記両電極１４ｘ，１
４ｙはそれぞれガラスコーティング膜２２を通して両外
部電極２５ｘ，２５ｙに取囲まれる方式で外部電極と電
気的に連結される。
側方向に引出されそれぞれグループを形成することによ
り両電極１４ｘ，１４ｙを成す。前記両電極１４ｘ，１
４ｙはそれぞれガラスコーティング膜２２を通して両外
部電極２５ｘ，２５ｙに取囲まれる方式で外部電極と電
気的に連結される。
【００５２】この場合、前記ガラスコーティング膜２２
を構成するガラスは一般的に耐酸性の優れた物性を有す
るものならどのようなものでも使用可能である。即ち、
前記ガラスは例えば下記の表２の組成を使用することが
可能である。
を構成するガラスは一般的に耐酸性の優れた物性を有す
るものならどのようなものでも使用可能である。即ち、
前記ガラスは例えば下記の表２の組成を使用することが
可能である。
【００５３】
【表２】 前記表２にて番号１：０．１−３％、２：３．１−１０
％、３：１０．１−４０％、４：４０％以上に定められ
る。
％、３：１０．１−４０％、４：４０％以上に定められ
る。
【００５４】その結果、第２実施形態のバリスタチップ
１１の表面に形成されたガラスコーティング膜２２は一
般的に耐酸性が優れ、腐蝕性の強い酸性物質により浸蝕
されない性質があり、高い絶縁抵抗特性を有する。
１１の表面に形成されたガラスコーティング膜２２は一
般的に耐酸性が優れ、腐蝕性の強い酸性物質により浸蝕
されない性質があり、高い絶縁抵抗特性を有する。
【００５５】従って、前記バリスタチップ１１はガラス
コーティング膜２２により表面が完全に取囲まれてお
り、リフローソルダリングの際にも活性化された液状フ
ラックスによりバリスタチップ１１が浸蝕されるのを防
ぐことになる。その結果、ガラスコーティングされたバ
リスタ２０はフラックスの影響を受けないため高い絶縁
抵抗値を維持することができるようになる。
コーティング膜２２により表面が完全に取囲まれてお
り、リフローソルダリングの際にも活性化された液状フ
ラックスによりバリスタチップ１１が浸蝕されるのを防
ぐことになる。その結果、ガラスコーティングされたバ
リスタ２０はフラックスの影響を受けないため高い絶縁
抵抗値を維持することができるようになる。
【００５６】以下に図５及び図６を参考として第２実施
形態によるガラスコーティング膜と外部電極形成過程を
詳しく説明する。
形態によるガラスコーティング膜と外部電極形成過程を
詳しく説明する。
【００５７】先ず、バッチプロセスによりバリスタチッ
プ１１を準備した状態でチップエッチング工程（Ｓ１
１）により１−３０％ＨＣｌ溶液にチップを１分から２
４時間ディッピングしエッチングした後、超音波を用い
て水で洗浄した後、乾燥させる（Ｓ１２）。この場合、
前記エッチング工程を経るとチップ１１の表面に複数の
気孔が形成される。
プ１１を準備した状態でチップエッチング工程（Ｓ１
１）により１−３０％ＨＣｌ溶液にチップを１分から２
４時間ディッピングしエッチングした後、超音波を用い
て水で洗浄した後、乾燥させる（Ｓ１２）。この場合、
前記エッチング工程を経るとチップ１１の表面に複数の
気孔が形成される。
【００５８】その後、絶縁抵抗向上のために前記表２に
示したガラス組成例１−３のうち一つのガラス粉末と水
を２：３の比率で混合しガラススラリーを作った後、ガ
ラススラリーにバリスタチップ１１を１−１０分間完全
にディッピングしチップ表面にガラススラリーを付着さ
せた後、取出し乾燥させる（Ｓ１３，Ｓ１４）。
示したガラス組成例１−３のうち一つのガラス粉末と水
を２：３の比率で混合しガラススラリーを作った後、ガ
ラススラリーにバリスタチップ１１を１−１０分間完全
にディッピングしチップ表面にガラススラリーを付着さ
せた後、取出し乾燥させる（Ｓ１３，Ｓ１４）。
【００５９】その後、表面にガラススラリーがコーティ
ングされたチップをドライボールミルドライブ(Dry Bal
l Mill Drive)に入れて処理し、チップ同士が付着しな
いように回転させながら、乾燥と同時にチップ表面にコ
ーティングされたガラススラリーの厚さが一定するよう
に加工する（Ｓ１５）。
ングされたチップをドライボールミルドライブ(Dry Bal
l Mill Drive)に入れて処理し、チップ同士が付着しな
いように回転させながら、乾燥と同時にチップ表面にコ
ーティングされたガラススラリーの厚さが一定するよう
に加工する（Ｓ１５）。
【００６０】次いで、約６００−８００℃の温度で焼成
を実施するとチップ表面の気孔内のガラスが解けながら
毛細管現象により表面に均一なガラスコーティング膜２
２が形成される。
を実施するとチップ表面の気孔内のガラスが解けながら
毛細管現象により表面に均一なガラスコーティング膜２
２が形成される。
【００６１】最後に前記第１実施形態と類似した内部電
極１４との通電を円滑にするために非抵抗の低い電極材
料を含むペーストをチップの両端部だけにディッピング
方式で塗布して外部電極２５ｘ，２５ｙを成形し焼成過
程を経ると図６に図示された構造が得られる。
極１４との通電を円滑にするために非抵抗の低い電極材
料を含むペーストをチップの両端部だけにディッピング
方式で塗布して外部電極２５ｘ，２５ｙを成形し焼成過
程を経ると図６に図示された構造が得られる。
【００６２】従って、簡単な工程で前記第２実施形態の
バリスタ２０はチップの表面がガラスコーティング膜２
２により完全に取囲まれるため、リフローソルダリング
の際、フラックスの影響を受けず高い絶縁抵抗値を維持
することができるようになる。
バリスタ２０はチップの表面がガラスコーティング膜２
２により完全に取囲まれるため、リフローソルダリング
の際、フラックスの影響を受けず高い絶縁抵抗値を維持
することができるようになる。
【００６３】以下に本発明の第３実施形態により表面に
ガラスコーティング膜を有するバリスタ及びその製造方
法を図７を参考として説明する。
ガラスコーティング膜を有するバリスタ及びその製造方
法を図７を参考として説明する。
【００６４】図７は第３実施形態により得られたバリス
タの断面図として、チップバリスタ４０は第１及び第２
実施形態とは違って既に製造されたバリスタチップを用
いるのではなく、バリスタチップの製造工程を遂行する
途中にガラスコーティング膜をチップの表面にコーティ
ングする。
タの断面図として、チップバリスタ４０は第１及び第２
実施形態とは違って既に製造されたバリスタチップを用
いるのではなく、バリスタチップの製造工程を遂行する
途中にガラスコーティング膜をチップの表面にコーティ
ングする。
【００６５】そのためには先ず他のグリーンテープを製
造してカッティングした後、前記内部電極１４ｘ，１４
ｙを形成するために導電性ペーストを用いてパターンプ
リンティングを実施する。次いで、カバーシートで使用
するガラス添加シート４２ａ，４２ｂを製造する。
造してカッティングした後、前記内部電極１４ｘ，１４
ｙを形成するために導電性ペーストを用いてパターンプ
リンティングを実施する。次いで、カバーシートで使用
するガラス添加シート４２ａ，４２ｂを製造する。
【００６６】ガラス添加シート４２ａ，４２ｂはガラス
を０．１−１０％添加したスラリーを用いてドクターブ
レート法により厚さ３０−１００μｍのテープをキャス
ティングし準備する。
を０．１−１０％添加したスラリーを用いてドクターブ
レート法により厚さ３０−１００μｍのテープをキャス
ティングし準備する。
【００６７】次いで、前記複数の内部電極用パターンプ
リンティングされた内部電極層をコレーティング／積層
(Collating & Stacking)するのであるがガラス添加シー
ト４２ａ，４２ｂを図７のようにカバーシートとして用
いて積層した状態でバリスタチップの後続製造工程を遂
行する。
リンティングされた内部電極層をコレーティング／積層
(Collating & Stacking)するのであるがガラス添加シー
ト４２ａ，４２ｂを図７のようにカバーシートとして用
いて積層した状態でバリスタチップの後続製造工程を遂
行する。
【００６８】即ち、前記積層された内部電極層とガラス
添加シート４２ａ，４２ｂを圧縮した後、チップカッテ
ィング(Chip Cutting)を経て、バインダーバーンアウト
／同時焼成(Binder Burn-out & Cofiring)を実施する。
添加シート４２ａ，４２ｂを圧縮した後、チップカッテ
ィング(Chip Cutting)を経て、バインダーバーンアウト
／同時焼成(Binder Burn-out & Cofiring)を実施する。
【００６９】前記焼成過程を進めるとガラス添加シート
４２ａ，４２ｂのガラス成分の低い溶融温度によりガラ
スが先に溶融され始め、液状のガラスはセラミックボデ
ィー体１３のＺｎＯとその他の成分を取囲み液状焼結を
進める。
４２ａ，４２ｂのガラス成分の低い溶融温度によりガラ
スが先に溶融され始め、液状のガラスはセラミックボデ
ィー体１３のＺｎＯとその他の成分を取囲み液状焼結を
進める。
【００７０】この時、ガラス成分は高い自己絶縁抵抗を
有し、主要漏出電流の通路である粒界に集まりながら表
面に均一にガラスコーティング膜がコーティングされ
る。その結果チップ表面にガラスコーティング膜が形成
されフラックスによる粒界の浸蝕が抑制され絶縁抵抗の
低下を妨げる。
有し、主要漏出電流の通路である粒界に集まりながら表
面に均一にガラスコーティング膜がコーティングされ
る。その結果チップ表面にガラスコーティング膜が形成
されフラックスによる粒界の浸蝕が抑制され絶縁抵抗の
低下を妨げる。
【００７１】次いで、周知のタンブリング(Tumbling)過
程を経て外部電極端子２５ｘ，２５ｙを形成し(Termina
tion)、電極を焼成すると図７のバリスタ４０が得られ
る。
程を経て外部電極端子２５ｘ，２５ｙを形成し(Termina
tion)、電極を焼成すると図７のバリスタ４０が得られ
る。
【００７２】前記カバーシート層を成すガラス添加シー
ト４２ａ，４２ｂはバリスタ４０の特性に影響を与え
ず、焼結中にバリスタ表面をガラスで保護し、フラック
スによる浸蝕が抑制され、絶縁抵抗の低下を防止するこ
とができる。
ト４２ａ，４２ｂはバリスタ４０の特性に影響を与え
ず、焼結中にバリスタ表面をガラスで保護し、フラック
スによる浸蝕が抑制され、絶縁抵抗の低下を防止するこ
とができる。
【００７３】前記本発明の第１及び第２実施形態の方法
によりガラスコーティング膜を形成した場合と、何も処
理していない従来のバリスタとに対して、それぞれの印
刷回路基板（ＰＣＢ）にソルダリングし絶縁抵抗値を測
定した。その結果、従来例は平均２．１１ＭΩと測定さ
れたが、第１実施形態方法によりペーストにガラスを添
加しコーティング膜を形成した場合は８６５．００ＭΩ
と測定され、第２実施形態によりガラスコーティング膜
を形成した場合は２７４４．５０ＭΩと測定され、本発
明による構造を有する場合には初期絶縁抵抗値（約１０
００ＭΩ）を殆どそのまま維持するかむしろ絶縁機能が
向上した結果を示した。
によりガラスコーティング膜を形成した場合と、何も処
理していない従来のバリスタとに対して、それぞれの印
刷回路基板（ＰＣＢ）にソルダリングし絶縁抵抗値を測
定した。その結果、従来例は平均２．１１ＭΩと測定さ
れたが、第１実施形態方法によりペーストにガラスを添
加しコーティング膜を形成した場合は８６５．００ＭΩ
と測定され、第２実施形態によりガラスコーティング膜
を形成した場合は２７４４．５０ＭΩと測定され、本発
明による構造を有する場合には初期絶縁抵抗値（約１０
００ＭΩ）を殆どそのまま維持するかむしろ絶縁機能が
向上した結果を示した。
【００７４】一方、前記実施形態においてはチップバリ
スタにガラスコーティング膜を形成するものを例として
挙げたが、本発明はチップバリスタと類似した絶縁抵抗
減少の問題を有する一般的なチップ型受動素子の表面に
ガラスコーティング膜を形成する場合にももちろん適用
可能である。
スタにガラスコーティング膜を形成するものを例として
挙げたが、本発明はチップバリスタと類似した絶縁抵抗
減少の問題を有する一般的なチップ型受動素子の表面に
ガラスコーティング膜を形成する場合にももちろん適用
可能である。
【００７５】
【発明の効果】前記の如く本発明においてはチップバリ
スタの表面に耐酸性の優れたガラスをコーティング処理
することによりリフローソルダリングの際、活性化され
た液状フラックスによるチップバリスタの浸蝕を妨げ
る。その結果ガラスコーティング膜が形成された本発明
においてはフラックスの影響を排除することができ高い
初期絶縁抵抗値を維持することができるようになる。
スタの表面に耐酸性の優れたガラスをコーティング処理
することによりリフローソルダリングの際、活性化され
た液状フラックスによるチップバリスタの浸蝕を妨げ
る。その結果ガラスコーティング膜が形成された本発明
においてはフラックスの影響を排除することができ高い
初期絶縁抵抗値を維持することができるようになる。
【００７６】又、前記ガラスコーティング膜はめっきの
際、めっき液からチップバリスタの表面を保護しブリッ
ジング現象を除去することが可能となる。
際、めっき液からチップバリスタの表面を保護しブリッ
ジング現象を除去することが可能となる。
【００７７】以上において、本発明を特定の望ましい実
施形態を例示し説明したが、本発明は前記の実施形態に
限定されるものではなく本発明の精神を逸脱しない範囲
内で当該発明の属する技術分野にて通常の知識を有する
者により様々な変形と修正が可能であろう。
施形態を例示し説明したが、本発明は前記の実施形態に
限定されるものではなく本発明の精神を逸脱しない範囲
内で当該発明の属する技術分野にて通常の知識を有する
者により様々な変形と修正が可能であろう。
【図１ａ】従来のチップバリスタをリフローソルダリン
グする場合、フラックスによるチップバリスタの浸蝕過
程と絶縁抵抗減少の原因を説明するための部分拡大図で
ある。
グする場合、フラックスによるチップバリスタの浸蝕過
程と絶縁抵抗減少の原因を説明するための部分拡大図で
ある。
【図１ｂ】従来のチップバリスタをリフローソルダリン
グする場合、フラックスによるチップバリスタの浸蝕過
程と絶縁抵抗減少の原因を説明するための部分拡大図で
ある。
グする場合、フラックスによるチップバリスタの浸蝕過
程と絶縁抵抗減少の原因を説明するための部分拡大図で
ある。
【図２】本発明の第１実施形態によりチップバリスタの
表面にガラスコーティング膜を形成する方法を示す流れ
図である。
表面にガラスコーティング膜を形成する方法を示す流れ
図である。
【図３ａ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図３ｂ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図３ｃ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図３ｄ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図３ｅ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図３ｆ】図２の流れ図により進められるガラスコーテ
ィング膜形成工程を示す工程断面図である。
ィング膜形成工程を示す工程断面図である。
【図４】本発明の第１実施形態の方法により得られたチ
ップバリスタを用いてリフローソルダリングを実施した
場合の断面図である。
ップバリスタを用いてリフローソルダリングを実施した
場合の断面図である。
【図５】本発明の第２実施形態によりチップバリスタの
表面にガラスコーティング膜を形成する方法を示す流れ
図である。
表面にガラスコーティング膜を形成する方法を示す流れ
図である。
【図６】本発明の第２実施形態の方法により得られたチ
ップバリスタの断面図である。
ップバリスタの断面図である。
【図７】本発明の第３実施形態により得られたチップバ
リスタの断面図である。
リスタの断面図である。
１０，２０，４０…チップバリスタ １１…バリスタチップ １２，２２…ガラスコーティング膜 １２ａ…ペースト １３…セラミックボディー体 １４，１４ａ−１４ｎ…内部電極 １４ｘ，１４ｙ…両電極 １５，１６，２５ｘ，２５ｙ…外部電極 １７…ＰＣＢ １８…ソルダ １９…ポリマー ３１…超音波洗浄槽 ３２…ベルト炉 ３３…乾燥オーブン ４２ａ，４２ｂ…ガラス添加シート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン・チョイ 大韓民国、キュンキ−ドー、コヤン−シ、 イルサン−ク、イルサン ２−ドン 1574、ジュンサンメウル ８−ダンジ、デ ウー・アパートメント 809−903 Ｆターム(参考） 4G062 AA09 BB01 BB04 DA03 DA04 DA05 DB02 DB03 DC02 DC03 DC04 DC05 DD01 DD02 DE01 DE02 DF04 DF05 EA01 EA02 EA10 EB01 EB02 EB03 EC01 EC02 EC03 ED01 ED02 ED03 EE01 EE02 EE03 EF01 EF02 EG01 EG02 FA01 FA10 FB01 FB02 FC01 FC02 FD01 FE01 FF01 FF02 FG01 FH01 FJ01 FK01 FL01 GA01 GA02 GA10 GB01 GC01 GD01 GE01 HH01 HH03 HH05 HH07 HH09 HH11 HH13 HH15 HH17 HH20 JJ01 JJ03 JJ05 JJ07 JJ10 KK01 KK03 KK05 KK07 KK10 MM11 MM33 NN34 NN40 PP12 5E032 BB11 CA01 5E034 CA08 CB01 DA07 DC01
Claims (11)
- 【請求項１】 ソルダリングの際、初期絶縁抵抗値を維
持するためのチップ型バリスタにおいて、 セラミックボディー体の内部に複数の導電性パターン層
が上／下部間に互いに一定した距離を有し積層され、両
端部が交替に両側方向に引出され第１及び第２内部電極
を成すバリスタチップと、 それぞれ前記第１及び第２内部電極と電気的に連結され
るようにバリスタチップの両端部をそれぞれ取囲む一対
の第１外部電極と、 ソルダリングの際、フラックスによるセラミックボディ
ー体の表面の粒界に対する浸蝕を遮断し初期絶縁抵抗を
維持するために前記セラミックボディー体の表面は耐酸
性の優れた材質で形成されたガラスコーティング膜で構
成されることを特徴とするガラスコーティング膜を有す
るチップバリスタ。 - 【請求項２】 前記ガラスコーティング膜はバリスタチ
ップの全体の表面に延長形成されたことを特徴とする請
求項１に記載のガラスコーティング膜を有するチップバ
リスタ。 - 【請求項３】 前記一対の第１外部電極をそれぞれ取囲
む一対の第２外部電極をさらに含むことを特徴とする請
求項１に記載のガラスコーティング膜を有するチップバ
リスタ。 - 【請求項４】 ガラスコーティング膜を有するチップバ
リスタの製造方法において、 セラミックボディー体の内部に複数の導電性パターン層
が上／下部間に互いに一定した距離を有し積層され、両
端部が交替に両側方向に引出され第１及び第２内部電極
を成すバリスタチップを準備する段階と、 それぞれ前記第１及び第２内部電極と電気的に連結され
るようにバリスタチップの両端部をそれぞれ取囲む一対
の第１外部電極を形成する段階と、 前記第１外部電極の下端面にポリマーを用いてガラスが
内部電極の方に浸透するのを防止するためのマスクを形
成する段階と、 ガラスが添加されたペーストに第１外部電極をディッピ
ングした後、熱処理によりペーストに含まれたガラスを
セラミックボディー体の表面に流動させガラスコーティ
ング膜を形成すると同時に前記マスクの外部に形成され
たペースト部分を除去し第１外部電極を露出させる段階
と、 前記第１外部電極を取囲む第２外部電極をチップの両端
部に形成する段階とで構成されることを特徴とするガラ
スコーティング膜を有するチップバリスタの製造方法。 - 【請求項５】 ガラスコーティング膜を有するチップバ
リスタの製造方法において、 セラミックボディー体の内部に複数の導電性パターン層
が上／下部間に互いに一定した距離を有し積層され、両
端部が交替に両側方向に引出され第１及び第２内部電極
を成すバリスタチップを準備する段階と、 前記バリスタチップを弱酸溶液に浸漬しセラミックボデ
ィー体の表面に複数の気孔を形成する段階と、 ガラス粉末で成されたガラススラリーに前記バリスタチ
ップを完全にディッピングした後、チップを回転乾燥さ
せチップ表面にコーティングされたガラススラリーの厚
さを一定に処理する段階と、 前記ガラススラリーがコーティングされたチップを熱処
理しチップ表面の気孔内のガラスが解けながら毛細管現
象により表面に均一なガラスコーティング膜を形成する
段階と、 前記内部電極に対応するガラスコーティング膜を取囲む
外部電極をチップの両端部に形成する段階とで構成され
ることを特徴とするガラスコーティング膜を有するチッ
プバリスタの製造方法。 - 【請求項６】 前記ガラス添加ペーストは、Ａｇ，Ａｇ
／Ｐｔ，Ａｇ／Ｐｄ，Ａｇ／Ｐｄ／Ｐｔ，Ａｇ／Ａｕ及
びＡｇ／Ａｕ／Ｐｔのうちいずれか一つの金属粉末にＳ
ｉＯ2＋ＲＯ，Ｂ2Ｏ3＋ＲＯ及びＳｎＯ2＋ＲＯのうちい
ずれかひとつを０．１−１００ｗｔ％添加し成され、 前記ＲＯは、ＰｂＯ，Ｂｉ2Ｏ3，ＳｉＯ2，Ａｌ2Ｏ3，
ＺｎＯ，Ｐ2Ｏ5，ＭｇＯ，Ｎａ2Ｏ，ＢａＯ，ＣａＯ，
Ｋ2Ｏ，ＳｒＯ，Ｌｉ2Ｏ，ＴｉＯ2，ＺｒＯ2，Ｖ2Ｏ5及
びＳｎＯ2で構成されるグループから選択された１乃至
５種物質の混合物で成されることを特徴とする請求項４
に記載のガラスコーティング膜を有するチップバリスタ
の製造方法。 - 【請求項７】 前記ガラススラリーは、ＳｉＯ2，Ａｌ2
Ｏ3，ＣａＯ，Ｎａ2Ｏ，Ｂ2Ｏ3及びＰｂＯで成された粉
末を主成分として含むことを特徴とする請求項５に記載
のガラスコーティング膜を有するチップバリスタの製造
方法。 - 【請求項８】 前記外部電極を形成する段階は、金属粉
末９２−９６ｗｔ％、バインダー３ｗｔ％、ガラス１−
５ｗｔ％で成されたペーストを用いてチップの両端部に
予備成形する段階と、 予備成形された外部電極を６００−８００℃で熱処理す
る段階とで構成されることを特徴とする請求項４又は請
求項５に記載のガラスコーティング膜を有するチップバ
リスタの製造方法。 - 【請求項９】 前記チップの表面にコーティングされた
ガラススラリーの厚さを一定に処理する段階は、ドライ
ボールミルドライブを使用し処理されることを特徴とす
る請求項５に記載のガラスコーティング膜を有するチッ
プバリスタの製造方法。 - 【請求項１０】 ガラスコーティング膜を有するチップ
バリスタの製造方法において、 複数のセラミック基板に内部電極形成用導電性ペースト
をパターンプリンティングし複数の内部電極層を準備す
る段階と、 前記セラミック基板と同一な組成にガラスを０．１−１
０％添加したガラス添加シートを成形する段階と、 前記一対のガラスシートを内部電極層の上／下カバーシ
ートとして用い、コレーティング／積層及び圧縮した
後、チップカッティングを経て、バインダーバーンアウ
ト／同時焼成を実施することにより前記ガラス添加シー
トのガラス成分を先に液状焼結させガラスコーティング
膜をセラミックボディー体の粒界に形成する段階と、 タンブリング過程を経てチップの両端部に外部電極端子
を形成する段階とで構成されることを特徴とするガラス
コーティング膜を有するチップバリスタの製造方法。 - 【請求項１１】 ソルダリングの際、初期絶縁抵抗値を
維持するためのセラミックチップ素子において、 両端部に一対の外部電極端子を備えたセラミック受動素
子チップと、 前記一対の外部電極端子間のセラミックボディー体の表
面は耐酸性の優れた材質で形成されたガラスコーティン
グ膜で構成されることを特徴とするガラスコーティング
膜を有するセラミックチップ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0075178A KR100476158B1 (ko) | 2000-12-11 | 2000-12-11 | 글래스 코팅막을 갖는 세라믹 칩 소자 및 그의 제조방법 |
| KR2000-75178 | 2000-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002203707A true JP2002203707A (ja) | 2002-07-19 |
| JP3497840B2 JP3497840B2 (ja) | 2004-02-16 |
Family
ID=19702928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001149313A Expired - Lifetime JP3497840B2 (ja) | 2000-12-11 | 2001-05-18 | ガラスコーティング膜を有するチップバリスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6604276B2 (ja) |
| JP (1) | JP3497840B2 (ja) |
| KR (1) | KR100476158B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7075405B2 (en) * | 2002-12-17 | 2006-07-11 | Tdk Corporation | Multilayer chip varistor and method of manufacturing the same |
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- 2001-04-23 US US09/839,492 patent/US6604276B2/en not_active Expired - Lifetime
- 2001-05-18 JP JP2001149313A patent/JP3497840B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020045782A (ko) | 2002-06-20 |
| KR100476158B1 (ko) | 2005-03-15 |
| US6604276B2 (en) | 2003-08-12 |
| JP3497840B2 (ja) | 2004-02-16 |
| US20020109575A1 (en) | 2002-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3497840 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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