JPH0468502A - バリスタの製造方法 - Google Patents
バリスタの製造方法Info
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- JPH0468502A JPH0468502A JP2182417A JP18241790A JPH0468502A JP H0468502 A JPH0468502 A JP H0468502A JP 2182417 A JP2182417 A JP 2182417A JP 18241790 A JP18241790 A JP 18241790A JP H0468502 A JPH0468502 A JP H0468502A
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Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電圧非直線性抵抗としてI!能するバリスタ
及びその製造方法に関し、特に耐環境性の向上、漏れ4
!1流の抑制、及びサージ耐量の向上を図りながら、大
量生産を可能にできるようにしたバリスタの構造、及び
その製造方法に関する。
及びその製造方法に関し、特に耐環境性の向上、漏れ4
!1流の抑制、及びサージ耐量の向上を図りながら、大
量生産を可能にできるようにしたバリスタの構造、及び
その製造方法に関する。
3従来の技術〕
一般に、バリスタは、印加電圧に応して抵抗値が非直線
的に変化する抵抗体素子であり、例えば電子回路に過電
圧が加わるのを防止するサージ吸収素子として使用され
ている。このようなバリスタとして、ZnO,5rTi
O,、SiC等のセラミクス材料を焼成して半導体素子
を形成し、該素子の両生面に電極を形成してなるディス
ク型バリスタ、また上記半導体素子の一生面に複数の電
極を形成してなる単板チップ型バリスタ、あるいは半導
体素子の内部に複数の内部電極を埋設するとともに、該
半導体素子の外側面に上記内部電極に接続される外部電
極を形成してなる積層型バリスタ等がある。このような
各バリスタにおいては、セラミクス粒子の結晶粒界によ
りバリスタ特性が得られることから、例えばしきい値電
圧を低くする場合はセラミクスの粒子径を大きくしてい
る。
的に変化する抵抗体素子であり、例えば電子回路に過電
圧が加わるのを防止するサージ吸収素子として使用され
ている。このようなバリスタとして、ZnO,5rTi
O,、SiC等のセラミクス材料を焼成して半導体素子
を形成し、該素子の両生面に電極を形成してなるディス
ク型バリスタ、また上記半導体素子の一生面に複数の電
極を形成してなる単板チップ型バリスタ、あるいは半導
体素子の内部に複数の内部電極を埋設するとともに、該
半導体素子の外側面に上記内部電極に接続される外部電
極を形成してなる積層型バリスタ等がある。このような
各バリスタにおいては、セラミクス粒子の結晶粒界によ
りバリスタ特性が得られることから、例えばしきい値電
圧を低くする場合はセラミクスの粒子径を大きくしてい
る。
ところで、上記バリスタにおいては、湿度等に対する耐
環境特性の向上、半田付は時のフラックス等による表面
リーク電流の抑制、及びサージ耐量の向上を図るために
、上記バリスタの表面をなんらかの方法で保護するよう
にしている。
環境特性の向上、半田付は時のフラックス等による表面
リーク電流の抑制、及びサージ耐量の向上を図るために
、上記バリスタの表面をなんらかの方法で保護するよう
にしている。
このようにバリスタの表面を保護する場合、従来、ディ
スク型バリスタでは半導体素子の表面を樹脂モールドし
たり、半導体素子のエツジ部に樹脂を用いたレジスト膜
を被覆形成したりしている。
スク型バリスタでは半導体素子の表面を樹脂モールドし
たり、半導体素子のエツジ部に樹脂を用いたレジスト膜
を被覆形成したりしている。
また、ZnO半導体素子の場合は、該素子をsb雰囲気
中で焼成して焼結体の表面部分にZn−3bのスピネル
を形成することによって、高抵抗層を形成したりしてい
る。
中で焼成して焼結体の表面部分にZn−3bのスピネル
を形成することによって、高抵抗層を形成したりしてい
る。
しかしながら、上記従来のバリスタの表面を保護する構
造の場合、以下の問題点がある。
造の場合、以下の問題点がある。
■、上記従来の樹脂モールドする構造の場合は、半導体
素子を樹脂浴に浸漬する際に気泡を含み易く、その結果
温気が侵入して特性に悪影響を与えるという問題点があ
る。また上記樹脂層の厚さは0.5〜2鶴となることか
ら、それだけ部品素子が大型化する。さらに樹脂はセラ
ミクスとの接合性が悪い。
素子を樹脂浴に浸漬する際に気泡を含み易く、その結果
温気が侵入して特性に悪影響を与えるという問題点があ
る。また上記樹脂層の厚さは0.5〜2鶴となることか
ら、それだけ部品素子が大型化する。さらに樹脂はセラ
ミクスとの接合性が悪い。
■、また、上記従来のレジスト膜を形成する構造の場合
は、薄膜であるから大型化を回避できるものの、加工時
や移動時にレジスト膜が剥がれたり、傷が付き易い。
は、薄膜であるから大型化を回避できるものの、加工時
や移動時にレジスト膜が剥がれたり、傷が付き易い。
■、さらに、上記従来のsb′!J囲気中で焼成して高
抵抗層を形成する構造の場合は、雰囲気コントロールが
難しく、しかも上記レジスト膜と同様に加工時等に傷が
付き易いという問題点がある。
抵抗層を形成する構造の場合は、雰囲気コントロールが
難しく、しかも上記レジスト膜と同様に加工時等に傷が
付き易いという問題点がある。
ここで、上記半導体素子の表面にガラスをコーティング
する方法が提案されている。これは、上記半導体素子の
表面にガラスペーストを塗布し、これを焼き付けて形成
される。これによれば、焼き付は形成時にガラスの一部
がセラミクスの結晶粒界に浸透することがらセラミクス
との接合性を向上でき、しかも樹脂デイツプに比べて厚
さを小さくでき、大型化を回避できる。さらに、上記ガ
ラス層は上記レジスト膜や高抵抗層に比べて比較的硬い
ことから傷が付き難く、しかも雰囲気コントロールを不
要にでき、上記各問題点を解消できる。
する方法が提案されている。これは、上記半導体素子の
表面にガラスペーストを塗布し、これを焼き付けて形成
される。これによれば、焼き付は形成時にガラスの一部
がセラミクスの結晶粒界に浸透することがらセラミクス
との接合性を向上でき、しかも樹脂デイツプに比べて厚
さを小さくでき、大型化を回避できる。さらに、上記ガ
ラス層は上記レジスト膜や高抵抗層に比べて比較的硬い
ことから傷が付き難く、しかも雰囲気コントロールを不
要にでき、上記各問題点を解消できる。
ところが、上記ガラスをコーティングする場合、上記ガ
ラスを塗布した後、焼き付ける際に、素子同士や容器と
のくっつきが生じ易いことから、1回の処理量が限定さ
れ、生産性が低い、また、ガラスペーストの塗布作業が
必要であるが、半導体素子が小さかったり、異形状の場
合はこの塗布作業が難しく、均一にコーティングできず
、しかも塗布する際にピンホールが生じ易いという問題
があり、これらの点での改善が要請されている。
ラスを塗布した後、焼き付ける際に、素子同士や容器と
のくっつきが生じ易いことから、1回の処理量が限定さ
れ、生産性が低い、また、ガラスペーストの塗布作業が
必要であるが、半導体素子が小さかったり、異形状の場
合はこの塗布作業が難しく、均一にコーティングできず
、しかも塗布する際にピンホールが生じ易いという問題
があり、これらの点での改善が要請されている。
本発明は上記従来の状況に鑑みてなされたちので、上記
I−■の各問題点を解決しながらガラスコーティングす
る際の、素子同士のくっつきを防止して生産性を向上で
きるとともに、異形素子であってもガラス膜を均一に形
成でき、かつピンホールの発生を回避できるバリスタ及
びその製造方法を提供することを特徴としている。
I−■の各問題点を解決しながらガラスコーティングす
る際の、素子同士のくっつきを防止して生産性を向上で
きるとともに、異形素子であってもガラス膜を均一に形
成でき、かつピンホールの発生を回避できるバリスタ及
びその製造方法を提供することを特徴としている。
本願第1項の発明は、半導体素子の表面の電極膜を除く
部分に膜厚2μm以下のガラス膜を被覆形成したことを
特徴とするバリスタである。また、第2項の発明は、上
記半導体素子の表面全面に膜厚2μm以下のガラス膜を
被覆形成し、該ガラス膜の表面に電極膜を形成し、該1
It8i膜部分のガラスが該電極膜、半導体素子のいず
れか一方または双方に浸透拡散していることを特徴とし
、第3項の発明は、上記半導体素子の表面に第1電極膜
を形成し、該第1電極膜を含む半導体素子の表面全面に
膜厚2μm以下のガラス膜を被覆形成するとともに、上
記第1電極膜の上方に第2電橿膜を形成し、該両電橿膜
間のガラスが該両電橿膜に浸透拡散していることを特徴
とするバリスタである。
部分に膜厚2μm以下のガラス膜を被覆形成したことを
特徴とするバリスタである。また、第2項の発明は、上
記半導体素子の表面全面に膜厚2μm以下のガラス膜を
被覆形成し、該ガラス膜の表面に電極膜を形成し、該1
It8i膜部分のガラスが該電極膜、半導体素子のいず
れか一方または双方に浸透拡散していることを特徴とし
、第3項の発明は、上記半導体素子の表面に第1電極膜
を形成し、該第1電極膜を含む半導体素子の表面全面に
膜厚2μm以下のガラス膜を被覆形成するとともに、上
記第1電極膜の上方に第2電橿膜を形成し、該両電橿膜
間のガラスが該両電橿膜に浸透拡散していることを特徴
とするバリスタである。
また、本願第4項の発明は、上記バリスタの製造方法で
あって、半導体素子及びガラス粉末を耐熱製容器内に収
容し、該容器を回転させながら上記ガラスの溶融点以上
の温度で熱処理したことを特徴としている。
あって、半導体素子及びガラス粉末を耐熱製容器内に収
容し、該容器を回転させながら上記ガラスの溶融点以上
の温度で熱処理したことを特徴としている。
ここで、上記ガラス膜の膜厚を2μm以下としたのは、
該膜厚が2μmを超えると半導体素子同士や素子と容器
とのくっつきが生じるからである。
該膜厚が2μmを超えると半導体素子同士や素子と容器
とのくっつきが生じるからである。
即ち、2μm以下にするとガラス粉末が半導体素子の内
部に浸透拡散して表面にあまり残らないことからくっつ
きを防止できるが、2μmを超えるとガラス粉末が半導
体素子の表面に残り易く、その結果くっつきが生じるか
らである。
部に浸透拡散して表面にあまり残らないことからくっつ
きを防止できるが、2μmを超えるとガラス粉末が半導
体素子の表面に残り易く、その結果くっつきが生じるか
らである。
また、ガラス膜が2μm以下の場合、このガラス膜の表
面に電極膜を形成し、これを焼き付けると、電極膜部分
のガラスが電極膜や半導体素子内に浸透拡散し、良好な
接合が可能であるが、2μm以上の場合ガラス層が残り
、接合が不可能となる。
面に電極膜を形成し、これを焼き付けると、電極膜部分
のガラスが電極膜や半導体素子内に浸透拡散し、良好な
接合が可能であるが、2μm以上の場合ガラス層が残り
、接合が不可能となる。
また、ガラス膜の膜厚を2μm以下にする点は、容器内
に収容する半導体素子の重量に対するガラス粉末の添加
量、熱処理時間、温度を適宜設定することにより実現で
きる。
に収容する半導体素子の重量に対するガラス粉末の添加
量、熱処理時間、温度を適宜設定することにより実現で
きる。
本願第1項の発明に係るバリスタによれば、半導体素子
の表面の電極膜を除く部分がガラス膜で覆われているの
で、また本願第2項、及び第3項の発明に係るバリスタ
においても、半導体素子の表面全面、あるいは電極膜を
含む表面全面がガラス膜で覆われているので、温度等に
対する耐環境特性を向上でき、また半田付は時のフラッ
クスや還元性雰囲気等によるもれ電流を抑制できるとと
もに、サージ耐量を向上できる。また、本発明では半導
体素子の表面部分にガラス膜を形成することとから、従
来の樹脂デイツプする際の大型化を回避でき、しかもレ
ジスト膜5高抵抗層を形成する際の加工時、移動時にお
ける剥離、傷の問題を低減できる。
の表面の電極膜を除く部分がガラス膜で覆われているの
で、また本願第2項、及び第3項の発明に係るバリスタ
においても、半導体素子の表面全面、あるいは電極膜を
含む表面全面がガラス膜で覆われているので、温度等に
対する耐環境特性を向上でき、また半田付は時のフラッ
クスや還元性雰囲気等によるもれ電流を抑制できるとと
もに、サージ耐量を向上できる。また、本発明では半導
体素子の表面部分にガラス膜を形成することとから、従
来の樹脂デイツプする際の大型化を回避でき、しかもレ
ジスト膜5高抵抗層を形成する際の加工時、移動時にお
ける剥離、傷の問題を低減できる。
また、ガラス膜の厚さを2.0μm以下にしたので、半
導体素子同士や素子と容器とのくっつきを低減でき、1
回の処理量を大幅に増やすことができ、生産性を向上で
きる。またガラス膜上に電極膜を形成した場合、ガラス
膜厚を2.0μm以下にしたので、ガラスが電極膜、半
導体素子内に浸透拡散し、確実な接合を実現できる。
導体素子同士や素子と容器とのくっつきを低減でき、1
回の処理量を大幅に増やすことができ、生産性を向上で
きる。またガラス膜上に電極膜を形成した場合、ガラス
膜厚を2.0μm以下にしたので、ガラスが電極膜、半
導体素子内に浸透拡散し、確実な接合を実現できる。
また、本願第4項の発明に係る製造方法によれば、容器
内に半導体素子とガラス粉末とを収容し、これを回転さ
せなから熱処理したので、ガラス粉末の添加量、熱処理
時間5温度等を適宜設定することにより、上記ガラス粉
末が半導体素子、及び電極膜に浸透拡散して接合し、こ
れによって膜厚2μm以下のガラス膜を形成することが
できる。
内に半導体素子とガラス粉末とを収容し、これを回転さ
せなから熱処理したので、ガラス粉末の添加量、熱処理
時間5温度等を適宜設定することにより、上記ガラス粉
末が半導体素子、及び電極膜に浸透拡散して接合し、こ
れによって膜厚2μm以下のガラス膜を形成することが
できる。
また、半導体素子とガラス粉末とを攪拌しなからll!
!!着させる方法であるから、上述のガラスペーストを
塗布する場合に比べて、半導体素子が凹凸状や筒状等の
異形状であってもガラス膜を均一に形成でき、しかもピ
ンホールの発生を防止できる。
!!着させる方法であるから、上述のガラスペーストを
塗布する場合に比べて、半導体素子が凹凸状や筒状等の
異形状であってもガラス膜を均一に形成でき、しかもピ
ンホールの発生を防止できる。
さらにまた、高抵抗層の形成する場合のように雰囲気コ
ントロールを不要にでき、製造が容易であ5実施例〕 以下本発明の実施例を図について説明する。
ントロールを不要にでき、製造が容易であ5実施例〕 以下本発明の実施例を図について説明する。
第1図は本願第1項の発明の一実施例によるバリスタを
説明するための図であり、本実施例ではディスク型バリ
スタに適用した場合を例にとって説明する。
説明するための図であり、本実施例ではディスク型バリ
スタに適用した場合を例にとって説明する。
図において、1は本実施例のディスク型バリスタであり
、これはセラミクスからなる半導体素子2の両生面に該
素子2を挾んで対向する電極Wl!33を形成して構成
されている。そして、上記半導体素子2の表面の両電極
膜3を除く部分にはガラス膜4が形成されている。この
ガラス膜4は膜厚2μm以下で、後述の方法によって形
成されたものである。
、これはセラミクスからなる半導体素子2の両生面に該
素子2を挾んで対向する電極Wl!33を形成して構成
されている。そして、上記半導体素子2の表面の両電極
膜3を除く部分にはガラス膜4が形成されている。この
ガラス膜4は膜厚2μm以下で、後述の方法によって形
成されたものである。
本実施例のディスク型バリスタ1によれば・半導体素子
2の電極膜3を除く表面部分にガラス膜4を形成したの
で、該バリスタ1の表面の耐1元性を向上でき、半田付
は時のフラックスや還元性雰囲気等によるもれ電流を抑
制でき、特性劣化を回避できる。また、本実施例では、
半導体素子2にガラス膜4を形成したので、電極1II
3の面積を大きくとることができ、それだけサージ耐量
を向上できるとともに、従来の樹脂デイツプ方式に比べ
て小型化でき、さらにレジスト膜、高抵抗層を形成する
構造に比べて加工時□移動時における剥離、傷の問題を
低減できる。
2の電極膜3を除く表面部分にガラス膜4を形成したの
で、該バリスタ1の表面の耐1元性を向上でき、半田付
は時のフラックスや還元性雰囲気等によるもれ電流を抑
制でき、特性劣化を回避できる。また、本実施例では、
半導体素子2にガラス膜4を形成したので、電極1II
3の面積を大きくとることができ、それだけサージ耐量
を向上できるとともに、従来の樹脂デイツプ方式に比べ
て小型化でき、さらにレジスト膜、高抵抗層を形成する
構造に比べて加工時□移動時における剥離、傷の問題を
低減できる。
第2図は本願第2項の発明の一実施例によるディスク型
バリスタを説明するための図である。
バリスタを説明するための図である。
本実施例のディスク型バリスタ5は、半導体素子2の表
面全面にガラス浸透層6を形成し、該ガラス浸透層6の
表面に電極膜3.3を形成して構成されている。
面全面にガラス浸透層6を形成し、該ガラス浸透層6の
表面に電極膜3.3を形成して構成されている。
ここで本実施例のバリスタ5は、半導体素子2の表面全
面に膜厚2μm以下のガラス膜を後述の製造方法によっ
て形成し、さらにこれの表面に電極M3を塗布等で形成
し、これを焼き付けることによって形成したものである
。上記ガラス膜は、上記電極膜3の焼き付は時に、半導
体素子2あるいは該素子2及び電極膜3内に浸透拡散し
てガラス浸透層6となっている。これにより電極膜3と
半導体素子2の表面との間にはガラス層は残っておらず
、従って電極膜3は半導体素子に確実に接合されている
。
面に膜厚2μm以下のガラス膜を後述の製造方法によっ
て形成し、さらにこれの表面に電極M3を塗布等で形成
し、これを焼き付けることによって形成したものである
。上記ガラス膜は、上記電極膜3の焼き付は時に、半導
体素子2あるいは該素子2及び電極膜3内に浸透拡散し
てガラス浸透層6となっている。これにより電極膜3と
半導体素子2の表面との間にはガラス層は残っておらず
、従って電極膜3は半導体素子に確実に接合されている
。
本実施例のノ)リスク5では、半導体素子2の表面部分
全面にガラス膜6を形成したので、上記実施例と同様の
効果が得られる。またこの場合、ガラス膜を2.0μm
以下にしたので、電極膜3と半導体素子2との間にガラ
ス層が残存することはなく、良好な接合が得られる。
全面にガラス膜6を形成したので、上記実施例と同様の
効果が得られる。またこの場合、ガラス膜を2.0μm
以下にしたので、電極膜3と半導体素子2との間にガラ
ス層が残存することはなく、良好な接合が得られる。
第3図は本願第3項の発明の一実施例によるディスク型
バリスタを説明するための図である。
バリスタを説明するための図である。
本実施例のディスク型バリスタ10は、半導体素子2の
両生面に第1電極膜11.11を形成し、該第1を極膜
11の上面に第2を極膜13.13を形成し、該第1.
第2電極膜11.13の境界部分及び半導体素子2の表
面全面にガラス浸透層12を形成して構成されている。
両生面に第1電極膜11.11を形成し、該第1を極膜
11の上面に第2を極膜13.13を形成し、該第1.
第2電極膜11.13の境界部分及び半導体素子2の表
面全面にガラス浸透層12を形成して構成されている。
上記ガラス浸透層12は上記半導体素子2の表面に第1
[極膜11を形成し、これを厚さ2.0μm以下のガラ
ス膜で覆い、さらに該ガラス膜を挟んで第ト電極膜ll
上に第2を極膜I3を形成し、該電極膜1113を焼き
付けることによって形成されたものである。このように
して上記ガラス膜は半導体素子。
[極膜11を形成し、これを厚さ2.0μm以下のガラ
ス膜で覆い、さらに該ガラス膜を挟んで第ト電極膜ll
上に第2を極膜I3を形成し、該電極膜1113を焼き
付けることによって形成されたものである。このように
して上記ガラス膜は半導体素子。
電極内に拡散されており、その結果上記第1.第2電極
11111.13は電気的に導通されている。
11111.13は電気的に導通されている。
本実施例においても、上記実施例と同様の効果が得られ
る。
る。
次に本願第4項の発明の一実施例によるバリスタの製造
方法について説明する0本実施例では、第2図に示すデ
ィスク型バリスタを製造する場合を例にとって説明する
。
方法について説明する0本実施例では、第2図に示すデ
ィスク型バリスタを製造する場合を例にとって説明する
。
■ まず、Zn098.抛O1%、B jz 030.
51101 %+ COz 03 0.5 m
oj! % Mn00.5mon!%、5tyx
Os0.5m。1%となるような配合比で各原料を秤量
し、湿式混合する。この混合したセラミクススラリーを
乾燥、造粒した後、800℃×2時間で仮焼成する。こ
の仮焼成物を粗粉砕した後、湿式粉砕し、乾燥、造粒し
てセラミクス粉末を作成する。
51101 %+ COz 03 0.5 m
oj! % Mn00.5mon!%、5tyx
Os0.5m。1%となるような配合比で各原料を秤量
し、湿式混合する。この混合したセラミクススラリーを
乾燥、造粒した後、800℃×2時間で仮焼成する。こ
の仮焼成物を粗粉砕した後、湿式粉砕し、乾燥、造粒し
てセラミクス粉末を作成する。
■ 上記セラミクス粉末にポリビニルアルコールをバイ
ンダとして加えてスラリー状のセラミクス材料を作成し
、このセラミクス材料から直径81φ、肉厚0.5fl
のペレット状の円板を形成する。
ンダとして加えてスラリー状のセラミクス材料を作成し
、このセラミクス材料から直径81φ、肉厚0.5fl
のペレット状の円板を形成する。
この円板を1250℃×3時間で加熱焼成し、半導体素
子2を得る。
子2を得る。
■ 次に、外径50w1φ、内径40mm1深さ40m
mのアルミナ製磁器ポット内に、上記半導体素子2を3
0〜31.収容し、これにホウケイ酸鉛ガラス粉末を上
言己半導体素子2の重量に対して0.1〜1wt%秤量
して添加する。この後、上記磁器ポットに蓋をして密閉
し、該ポットを20rp−で回転させながら、上記ガラ
ス熔融点以上の700℃に加熱し、10分間熱処理をす
る。すると、上記ガラス粉末が半導体素子2の表面部分
に付着し、これにより膜厚2μm以下のガラス膜が形成
される。
mのアルミナ製磁器ポット内に、上記半導体素子2を3
0〜31.収容し、これにホウケイ酸鉛ガラス粉末を上
言己半導体素子2の重量に対して0.1〜1wt%秤量
して添加する。この後、上記磁器ポットに蓋をして密閉
し、該ポットを20rp−で回転させながら、上記ガラ
ス熔融点以上の700℃に加熱し、10分間熱処理をす
る。すると、上記ガラス粉末が半導体素子2の表面部分
に付着し、これにより膜厚2μm以下のガラス膜が形成
される。
■ 上記ガラス膜が形成された半導体素子2の両生面に
、Agにフェスを加えてなるAgペーストを印刷する。
、Agにフェスを加えてなるAgペーストを印刷する。
しかる後、これを800℃XIO分間焼き付けて電極膜
3.3を形成する。これにより半導体素子2の表面及び
電極Wi3の表面にガラスが浸透拡散してなるガラス浸
透層6を存するディスク型バリスタ5が製造される。
3.3を形成する。これにより半導体素子2の表面及び
電極Wi3の表面にガラスが浸透拡散してなるガラス浸
透層6を存するディスク型バリスタ5が製造される。
本実施例の製造方法によれば、磁器ボア)内に半導体素
子2とガラス粉末とを所定量収容し、該ポットを回転さ
せながら、ガラス粉末の溶融点以上の温度で熱処理した
ので、上記ガラス粉末が半導体素子2の表面部分に付着
し、これにより膜厚2μm以下のガラス膜が形成される
。このようにガラス膜が2.0μm以下であることから
電極膜3を焼き付は形成するWjに半導体素子2同士、
あるいは該素子2と磁器ポットとのくっつきの発生を大
幅に低減でき、その結果、量産を可能にして生産性を向
上でき、コストを低減できる。また、半導体素子2とガ
ラス粉末とを攪拌しながら溶着させることから、異形状
の半導体素子であってもガラス膜を均一に形成すること
ができ、かつピンホールの発生を防止できる。さらにま
た、従来の高抵抗層の形成する場合のように雰囲気コン
トロールは不要であるから、製造が容易となる。
子2とガラス粉末とを所定量収容し、該ポットを回転さ
せながら、ガラス粉末の溶融点以上の温度で熱処理した
ので、上記ガラス粉末が半導体素子2の表面部分に付着
し、これにより膜厚2μm以下のガラス膜が形成される
。このようにガラス膜が2.0μm以下であることから
電極膜3を焼き付は形成するWjに半導体素子2同士、
あるいは該素子2と磁器ポットとのくっつきの発生を大
幅に低減でき、その結果、量産を可能にして生産性を向
上でき、コストを低減できる。また、半導体素子2とガ
ラス粉末とを攪拌しながら溶着させることから、異形状
の半導体素子であってもガラス膜を均一に形成すること
ができ、かつピンホールの発生を防止できる。さらにま
た、従来の高抵抗層の形成する場合のように雰囲気コン
トロールは不要であるから、製造が容易となる。
また、ガラス膜を2.0μm以下にしたので、焼き付は
時にガラスが半導体素子内に浸透拡散し、素子表面にガ
ラス層が残留することがなく、その結果、半導体素子2
と電極膜3との接合性を確保できる。
時にガラスが半導体素子内に浸透拡散し、素子表面にガ
ラス層が残留することがなく、その結果、半導体素子2
と電極膜3との接合性を確保できる。
次に本発明の効果を確認するために行った実験について
説明する。
説明する。
まず、本実験に採用した各試料シこついて説明する。
、上記■〜■工程で製造されたディスク型バリスタ5
(第2図参照)を準備した。
(第2図参照)を準備した。
ii、また、半導体素子2の電極M3を除く表面部分に
ガラス膜4を形成してなるディスク型バリスタl (第
1図参照)を準備した。このバリスタ1は、上記製造方
法の■工程で作成された半導体素子2に以下の方法によ
りガラス膜4を形成した。
ガラス膜4を形成してなるディスク型バリスタl (第
1図参照)を準備した。このバリスタ1は、上記製造方
法の■工程で作成された半導体素子2に以下の方法によ
りガラス膜4を形成した。
上記半導体素子2をこれの電極膜部分にマスクをして保
持し、これをガラス粉末にワニス及びブチルセルソルブ
を加えてなる溶液中に浸漬した後乾燥させ、この後アル
ミナ製匣に並べて、700℃×lO分間熱処理を行いガ
ラスlI!4を形成した。しかる後、上記半導体素子2
のマスクした部分に上記■工程と同様に1を極膜3を形
成した。
持し、これをガラス粉末にワニス及びブチルセルソルブ
を加えてなる溶液中に浸漬した後乾燥させ、この後アル
ミナ製匣に並べて、700℃×lO分間熱処理を行いガ
ラスlI!4を形成した。しかる後、上記半導体素子2
のマスクした部分に上記■工程と同様に1を極膜3を形
成した。
111、さらに、半導体素子2に第1を極膜11を形成
するとともに、該素子2の表面にガラス浸透層12を形
成し、上記第1電極膜11の上面に第2を極膜13を形
成してなるディスク型バリスタ10(第3図参照)を準
備した。このバリスタ10は、上記■工程で作成された
半導体素子2の両主面に、Agにガラス粉末3wt%と
ワニスとを加えてなるAgペーストを印刷し、これを6
50℃×10分間焼き付けて第1電極膜11を形成した
。この後、上記■工程と同様にしてガラス浸透層12を
形成し、続いて上記■工程と同様に第2電極膜13を形
成した。
するとともに、該素子2の表面にガラス浸透層12を形
成し、上記第1電極膜11の上面に第2を極膜13を形
成してなるディスク型バリスタ10(第3図参照)を準
備した。このバリスタ10は、上記■工程で作成された
半導体素子2の両主面に、Agにガラス粉末3wt%と
ワニスとを加えてなるAgペーストを印刷し、これを6
50℃×10分間焼き付けて第1電極膜11を形成した
。この後、上記■工程と同様にしてガラス浸透層12を
形成し、続いて上記■工程と同様に第2電極膜13を形
成した。
1v、また、第4図に示すような円筒型チップバリスタ
15を製造した。これは筒状の半導体素子16の内周面
、及び外周面の表面部分にガラス浸透層17を形成し、
上記半導体素子16の内周面。
15を製造した。これは筒状の半導体素子16の内周面
、及び外周面の表面部分にガラス浸透層17を形成し、
上記半導体素子16の内周面。
及び外周面に電極膜18.18を形成して構成されてい
る。このバリスタI5は、上記■工程で作成されたこの
セラミクス材料から外径4nφ、内径3flφ、長さ5
fiの円筒体を形成し、これを1250℃×3時間で加
熱焼成して半導体素子16を形成し、この後、上記■、
■工程と同様にしてガラス浸透層17、電極11!18
を形成して製造した。
る。このバリスタI5は、上記■工程で作成されたこの
セラミクス材料から外径4nφ、内径3flφ、長さ5
fiの円筒体を形成し、これを1250℃×3時間で加
熱焼成して半導体素子16を形成し、この後、上記■、
■工程と同様にしてガラス浸透層17、電極11!18
を形成して製造した。
■、さらに、第5図に示すような積層型バリスタ20を
製造した。このバリスタ20は、セラミクス層21と内
部電極膜22とを交互に積層して一体焼結して半導体素
子23を形成し、該半導体素子23の外表面部分にガラ
ス浸透層24を形成するとともに、上記半導体素子23
の左、右端面に外部電極膜25を形成し、さらに該外部
電極膜25に上記内部量8iiI!a22の一端を交互
に接続して構成されている。この積層型バリスタ2oは
、上記■工程で作成されたセラミクス粉末に、エタノー
ルトルエンを溶媒としてバインダを加えてスラリー状の
セラミクス材料を形成し、これをドクターブレード法に
より厚さ40μ−のグリーンシートを形成する。このシ
ートを所定寸法に切断して、セラミクス層21を形成し
、該セラミクス層21の上面にAg/Pb=7/3wt
%となる電極ペーストを印刷して乾燥させた後、順次重
ねて積層圧着して積層体を形成する。この積層体を95
0℃×3時間で焼成して半導体素子23を作成し、この
後上記■、■工程と同様にしてガラス浸透層24、外部
電極膜25を形成して製造した。
製造した。このバリスタ20は、セラミクス層21と内
部電極膜22とを交互に積層して一体焼結して半導体素
子23を形成し、該半導体素子23の外表面部分にガラ
ス浸透層24を形成するとともに、上記半導体素子23
の左、右端面に外部電極膜25を形成し、さらに該外部
電極膜25に上記内部量8iiI!a22の一端を交互
に接続して構成されている。この積層型バリスタ2oは
、上記■工程で作成されたセラミクス粉末に、エタノー
ルトルエンを溶媒としてバインダを加えてスラリー状の
セラミクス材料を形成し、これをドクターブレード法に
より厚さ40μ−のグリーンシートを形成する。このシ
ートを所定寸法に切断して、セラミクス層21を形成し
、該セラミクス層21の上面にAg/Pb=7/3wt
%となる電極ペーストを印刷して乾燥させた後、順次重
ねて積層圧着して積層体を形成する。この積層体を95
0℃×3時間で焼成して半導体素子23を作成し、この
後上記■、■工程と同様にしてガラス浸透層24、外部
電極膜25を形成して製造した。
そして本実験は、上記1〜Vの各本実施例試料のガラス
膜の膜厚を測定し、該膜厚の変化によるくっつき個数を
調べた。また、バリスタ電圧■1い8.及び非直線係数
αを測定するとともに、プレンシャクツカ−後のΔVI
IltAを測定した。なお、このプレンシャクツカーは
、120℃×2気圧で24時間放置して行った。また、
比較するために、ガラス膜を形成していない従来のディ
スクバリスタを採用し、同様の測定を行った。
膜の膜厚を測定し、該膜厚の変化によるくっつき個数を
調べた。また、バリスタ電圧■1い8.及び非直線係数
αを測定するとともに、プレンシャクツカ−後のΔVI
IltAを測定した。なお、このプレンシャクツカーは
、120℃×2気圧で24時間放置して行った。また、
比較するために、ガラス膜を形成していない従来のディ
スクバリスタを採用し、同様の測定を行った。
表はその結果を示す0表中、第11%1I(llkl)
は従来試料、A欄(階2〜患5)は上記Iの実施例試料
(第1図のディスク型バリスタ)、B欄(llki6〜
1or に上記+1の試料(第2圀のディスク型バリス
タ)、CI%II(磁9〜逐11)は上記iiiの試料
(第3図のディスク型バリスタ)、D欄(ヌ12)は上
記1vの試料(第4図の円筒型バリスタ)、E欄(1m
13)は上記■の試料(第5図の積層型バリスタ)であ
る。
は従来試料、A欄(階2〜患5)は上記Iの実施例試料
(第1図のディスク型バリスタ)、B欄(llki6〜
1or に上記+1の試料(第2圀のディスク型バリス
タ)、CI%II(磁9〜逐11)は上記iiiの試料
(第3図のディスク型バリスタ)、D欄(ヌ12)は上
記1vの試料(第4図の円筒型バリスタ)、E欄(1m
13)は上記■の試料(第5図の積層型バリスタ)であ
る。
表からも明らかなように、ガラス膜の膜厚が2゜5 、
crm(Na5)、 5 、crm()h8)と2.
crmを超えると素子同士のくっつきが10/100.
40/100個と増えており、■1.%A、α、ΔV1
.Aとも劣化しており、また測定が不可能となっている
。これに対して膜厚が2μ幅以下では、いずれも(隘2
〜4. lt6. 7階9〜13)0〜2/100個と
ほとんどくっつきが生じていないことがわかる。また、
VISAは31,6〜53.9V 、αは29.6〜4
2.0と満足できる特性が得られている。また、従来試
料(隘1)はΔVl+nAが−17,8%ともれ電流が
大きくなっている。これに対して膜厚2μ謹以下のガラ
ス膜を形成した場合(随2〜4.1Ik16. 7.階
9〜13)は、いずれも−0,3〜+1.2%であり、
もれ電流を抑制できていることがわかる。
crm(Na5)、 5 、crm()h8)と2.
crmを超えると素子同士のくっつきが10/100.
40/100個と増えており、■1.%A、α、ΔV1
.Aとも劣化しており、また測定が不可能となっている
。これに対して膜厚が2μ幅以下では、いずれも(隘2
〜4. lt6. 7階9〜13)0〜2/100個と
ほとんどくっつきが生じていないことがわかる。また、
VISAは31,6〜53.9V 、αは29.6〜4
2.0と満足できる特性が得られている。また、従来試
料(隘1)はΔVl+nAが−17,8%ともれ電流が
大きくなっている。これに対して膜厚2μ謹以下のガラ
ス膜を形成した場合(随2〜4.1Ik16. 7.階
9〜13)は、いずれも−0,3〜+1.2%であり、
もれ電流を抑制できていることがわかる。
第6図及び第7図はそれぞれ電圧と電流との関係を示す
特性図である。
特性図である。
第6図(3)、第6図fblはそれぞれ従来試料(tl
)における初期特性、半田付は後の特性を示し、第7図
(a)、第7図(bl、第7図(elはそれぞれ本実施
例試料(鳩2)における初期特性、ガラス膜形成後の特
性、半田付は後の特性を示す。
)における初期特性、半田付は後の特性を示し、第7図
(a)、第7図(bl、第7図(elはそれぞれ本実施
例試料(鳩2)における初期特性、ガラス膜形成後の特
性、半田付は後の特性を示す。
各図からも明らかなように、従来試料(lI!lI )
は、初期特性では問題ないものの、半田付は後の特性で
は劣化している。これに対して本実施例試料(隘2)は
、初期特性1ガラス膜形成後の特性半田付は後の特性の
いずれにおいても満足できる特性が得られていることが
わかる。
は、初期特性では問題ないものの、半田付は後の特性で
は劣化している。これに対して本実施例試料(隘2)は
、初期特性1ガラス膜形成後の特性半田付は後の特性の
いずれにおいても満足できる特性が得られていることが
わかる。
以上のように本願第1項の発明に係るバリスタによれば
、半導体素子の電極膜を除く表面部分にガラス膜を形成
したので、また本願第2項、及び第3項の発明に係るバ
リスタでは、半導体素子の表面部分全面、及び電極膜を
含む表面部分全面にガラス膜を形成したので、温度等に
対する耐環境特性を向上でき、また半田付は時のフラッ
クス等による表面リークを流を抑制できるとともに、サ
ージ耐量を向上できる効果があり、かつ従来の樹脂デイ
ツプする際の大型化を回避できるとともに、加工時、移
動時における刊M1傷の発生を低減できる効果がある。
、半導体素子の電極膜を除く表面部分にガラス膜を形成
したので、また本願第2項、及び第3項の発明に係るバ
リスタでは、半導体素子の表面部分全面、及び電極膜を
含む表面部分全面にガラス膜を形成したので、温度等に
対する耐環境特性を向上でき、また半田付は時のフラッ
クス等による表面リークを流を抑制できるとともに、サ
ージ耐量を向上できる効果があり、かつ従来の樹脂デイ
ツプする際の大型化を回避できるとともに、加工時、移
動時における刊M1傷の発生を低減できる効果がある。
また、零〇il第4項の発明に係る製造方法によれば、
容器内に半導体素子とガラス粉末とを収容し、これを回
転させながら熱処理したので、膜厚2μm以下のガラス
膜を形成でき、その結果、半導体素子同士や容器との(
っつきを低減でき、生産性を向上できる効果があるとと
もに、異形状の半導体素子であってもガラス膜を均一に
形成でき、かつピンホールの発生を防止できる効果があ
る。
容器内に半導体素子とガラス粉末とを収容し、これを回
転させながら熱処理したので、膜厚2μm以下のガラス
膜を形成でき、その結果、半導体素子同士や容器との(
っつきを低減でき、生産性を向上できる効果があるとと
もに、異形状の半導体素子であってもガラス膜を均一に
形成でき、かつピンホールの発生を防止できる効果があ
る。
第1
第3図
第1図は本願第1項の発明の一実施例によるディスク型
バリスタを示す断面図、第2図は本願第2項の発明の一
実施例によるディスク型バリスタを示す断面図、第3図
は本願第3項の発明の一実施例によるディスク型バリス
タを示す断面図、第4図fat及び第4図fblはそれ
ぞれ本発明の効果を確認するための実験に採用した本実
施例試料の円筒型バリスタを示す断面側面図、断面正面
図、第5図+8+及び第5図Cb)はそれぞれ上記実験
に採用した本実施例試料の積層型バリスタを示す断面側
面図平面図、第6図fat及び第6図(1))はそれぞ
れ従来試料による電圧と電流との関係を示す特性間、第
7図(alないし第7図(clはそれぞれ本実施例試料
による電圧と電流との関係を示す特性図である。 図において、L 5.10はディスク型バリスタ、1
5は円筒型バリスタ、20は積層型バリスタ、2.16
.23は半導体素子、3. 11. 13.18.25
は電極膜、4. 6. 12. 1724はガラス膜で
ある。 第4図 (a)V8 / 第6図 (a) (b) 第7図 (a) CurrentiΔ4) (C)
バリスタを示す断面図、第2図は本願第2項の発明の一
実施例によるディスク型バリスタを示す断面図、第3図
は本願第3項の発明の一実施例によるディスク型バリス
タを示す断面図、第4図fat及び第4図fblはそれ
ぞれ本発明の効果を確認するための実験に採用した本実
施例試料の円筒型バリスタを示す断面側面図、断面正面
図、第5図+8+及び第5図Cb)はそれぞれ上記実験
に採用した本実施例試料の積層型バリスタを示す断面側
面図平面図、第6図fat及び第6図(1))はそれぞ
れ従来試料による電圧と電流との関係を示す特性間、第
7図(alないし第7図(clはそれぞれ本実施例試料
による電圧と電流との関係を示す特性図である。 図において、L 5.10はディスク型バリスタ、1
5は円筒型バリスタ、20は積層型バリスタ、2.16
.23は半導体素子、3. 11. 13.18.25
は電極膜、4. 6. 12. 1724はガラス膜で
ある。 第4図 (a)V8 / 第6図 (a) (b) 第7図 (a) CurrentiΔ4) (C)
Claims (4)
- (1)半導体素子の表面の電極膜を除く部分に膜厚2μ
m以下のガラス膜を形成したことを特徴とするバリスタ
。 - (2)半導体素子の表面全面に膜厚2μm以下のガラス
膜を形成し、該ガラス膜の表面に電極膜を形成し、該電
極膜と半導体素子との間のガラスが電極膜,半導体素子
のいずれか一方または双方に浸透拡散していることを特
徴とするバリスタ。 - (3)半導体素子の表面に第1電極膜を形成し、該第1
電極膜を含む半導体素子の表面全面に膜厚2μm以下の
ガラス膜を形成するとともに、上記第1電極膜の上方に
第2電極膜を形成し、該第1,第2電極膜間のガラスが
該両電極膜に浸透拡散していることを特徴とするバリス
タ。 - (4)半導体素子,及びガラス粉末を容器内に収容し、
該容器を回転させながら上記ガラスの溶融点以上の温度
で熱処理することにより、上記半導体素子の表面部分に
膜厚2μm以下のガラス膜を形成したことを特徴とする
バリスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182417A JP2560891B2 (ja) | 1990-07-09 | 1990-07-09 | バリスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182417A JP2560891B2 (ja) | 1990-07-09 | 1990-07-09 | バリスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0468502A true JPH0468502A (ja) | 1992-03-04 |
JP2560891B2 JP2560891B2 (ja) | 1996-12-04 |
Family
ID=16117925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2182417A Expired - Lifetime JP2560891B2 (ja) | 1990-07-09 | 1990-07-09 | バリスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2560891B2 (ja) |
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JP2002203707A (ja) * | 2000-12-11 | 2002-07-19 | Amotech Co Ltd | ガラスコーティング膜を有するセラミックチップ素子及びその製造方法 |
JP2002299106A (ja) * | 2001-04-02 | 2002-10-11 | Murata Mfg Co Ltd | 可変抵抗器 |
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-
1990
- 1990-07-09 JP JP2182417A patent/JP2560891B2/ja not_active Expired - Lifetime
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