JP2001135597A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001135597A
JP2001135597A JP2000038777A JP2000038777A JP2001135597A JP 2001135597 A JP2001135597 A JP 2001135597A JP 2000038777 A JP2000038777 A JP 2000038777A JP 2000038777 A JP2000038777 A JP 2000038777A JP 2001135597 A JP2001135597 A JP 2001135597A
Authority
JP
Japan
Prior art keywords
chip
area
pad
scribe
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000038777A
Other languages
English (en)
Inventor
Shingo Hagiwara
真吾 萩原
Amane Inoue
あまね 井上
Hidekazu Nagai
英一 長井
Masaji Inami
雅二 稲見
Toru Takeshima
竹島　　徹
Koichi Noro
幸一 野呂
Hideaki Suzuki
英明 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000038777A priority Critical patent/JP2001135597A/ja
Priority to EP00302139A priority patent/EP1079430B1/en
Priority to EP07108693A priority patent/EP1833086A3/en
Priority to DE60042254T priority patent/DE60042254D1/de
Priority to US09/538,231 priority patent/US6365443B1/en
Publication of JP2001135597A publication Critical patent/JP2001135597A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】 【課題】 ダイシング前に半導体装置内に書き込まれた
情報が、ダイシング後に読み出されたり、改ざんされる
のを防ぐこと。 【解決手段】 半導体ウエハ２０上に、記憶領域を内蔵
するチップ領域２１、半導体ウエハを切断するためのス
クライブ領域２４、記憶領域にデータを書き込むために
外部から電気信号が供給されるパッド２２、およびパッ
ド２２と記憶領域とを電気的に接続する引き出し配線２
３を形成する。その際、パッド２２をスクライブ領域２
４内に形成する。そして、パッド２２を介して記憶領域
にデータを書き込んだ後、スクライブ領域２４に沿って
半導体ウエハを切断して半導体チップを得る。その切断
の際にパッド２２が一緒に切り落とされるか、または引
き出し配線２３がパッド２２から切り離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＩＣカード等に使用されるＩＣ（集積
回路）チップ等の半導体装置の製造方法に関する。
【０００２】将来的に、鉄道等の乗車券カード、または
エレクトロニックコマーズ（電子商取引）などにおいて
使用される電子マネー用カードなどのＩＣカードの普及
が見込まれる。ＩＣカードには、種々の情報が書き込ま
れたＩＣチップが搭載される。このＩＣチップは、一般
に、不揮発性記憶装置、たとえば、強誘電体記憶装置
（ＦｅＲＡＭ）で構成されている。
【０００３】たとえば、鉄道等の乗車券カードに使用さ
れるＩＣチップには、金額の情報や乗車区間などの情報
が書き込まれる。電子マネー用カードでは、ＩＣチップ
に暗証番号や金額や銀行の口座番号やクレジットカード
番号などの情報が書き込まれる。これらの書き込み情報
は、いずれも、他人に知られたり、別の金額などに書き
直されては困る情報である。
【０００４】
【従来の技術】一般に、ＩＣチップは、半導体ウエハ上
に数ミリ角程度のチップ領域を複数形成し、それらを切
断して分離することにより製造される。図２１は、従来
の半導体ウエハの要部を拡大して模式的に示す平面図で
ある。半導体ウエハ１上には、複数のチップ領域１１が
形成される。
【０００５】各チップ領域１１内には、図示省略する
が、トランジスタなどの回路素子が形成されている。ま
た、各チップ領域１１内には複数のパッド１２が形成さ
れている。パッド１２は、配線１３を介して種々の回路
素子に電気的に接続されている。なお、図示例では４個
のパッド１２が示されているが、一般には、パッド１２
の数は１ウエハ当たり数個から百数十程度である。
【０００６】各チップ領域１１間はスクライブ領域１４
となっている。ダイシングの際、ウエハ１はスクライブ
領域１４に沿ってダイヤモンド刃のカッターやレーザビ
ームにより切断される。その切断によって、個々のＩＣ
チップが得られる。
【０００７】ＩＣチップをＩＣカード用に用いる場合に
は、ダイシングの前、すなわちウエハの段階で、チップ
内の記憶領域に種々の情報を書き込む必要がある。この
情報は、機密性が極めて高いため、他人に知られたり、
改ざんされないような手段を講じなければならない。そ
のため、容易に書き込み情報を知られないために暗号等
が用いられている。
【０００８】
【発明が解決しようとする課題】図２１に示す従来構成
のＩＣチップをそのままＩＣカード用に用いる場合に
は、種々の気密情報の書き込みは、ダイシング前に、パ
ッド１２を介しておこなわれる。そのため、ダイシング
後、ＩＣチップがＩＣカードに搭載されてユーザの手に
渡った後に、チップ領域１１内に残ったパッド１２を介
して書き込み情報が読み出されるおそれがある。あるい
は、その読み出された情報の暗号が解読されてしまえ
ば、残ったパッド１２を介して書き込み情報が改ざんさ
れるおそれがある。
【０００９】本発明は、上記問題点に鑑みてなされたも
のであって、ダイシング前に半導体装置内に書き込まれ
た機密性の高い情報が、ダイシング後に読み出された
り、改ざんされるのを防ぐことができる半導体装置の製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体ウエハ上に、記憶領域を内蔵する
チップ領域、半導体ウエハを切断するためのスクライブ
領域、前記記憶領域にデータを書き込むために外部から
電気信号が供給されるパッド、およびそのパッドと前記
記憶領域とを電気的に接続する引き出し配線を形成す
る。その際、前記パッドをスクライブ領域内に形成す
る。そして、前記パッドを介して前記記憶領域にデータ
を書き込んだ後、前記スクライブ領域に沿って半導体ウ
エハを切断して半導体チップ（ＩＣチップ）を得る。
【００１１】この発明によれば、半導体ウエハを切断す
る前に、スクライブ領域に形成されたパッドに電気信号
を供給してチップ領域内の記憶領域にデータを書き込
む。パッドは、ダイシングの際にスクライブ領域ととも
に切り落とされる。したがって、半導体チップに分離さ
れた後に、半導体チップ内の記憶領域から書き込みデー
タが読み出されたり、その書き込みデータが改ざんされ
るのを防ぐことができる。
【００１２】この発明において、パッドと引き出し配線
を同層の金属配線層に形成する構成としてもよいし、パ
ッドと引き出し配線を異なる配線層に形成し、それらを
コンタクト部を介して電気的に接続する構成としてもよ
い。また、この発明において、引き出し配線を複数の配
線層に分けて形成し、互いにコンタクト部を介して電気
的に接続する構成としてもよい。
【００１３】また、チップ領域内の記憶領域にデータを
書き込んだ後、ダイシングをおこなう前に、フォトリソ
グラフィ技術およびエッチング処理をおこなってスクラ
イブ領域のパッドを除去するようにしてもよい。
【００１４】そうすれば、ダイシングにより実際に切り
落とされる切断領域の幅がパッドの幅よりも狭い場合
に、ダイシング後の半導体チップにパッドの一部が残っ
てしまうのを防ぐことができる。したがって、半導体チ
ップに分離された後に、半導体チップ内の記憶領域から
書き込みデータが読み出されたり、その書き込みデータ
が改ざんされるのをより確実に防ぐことができる。
【００１５】また、チップ領域内の記憶領域にデータを
書き込んだ後、ダイシングをおこなう前に、チップ領域
内の引き出し配線を切断するようにしてもよい。
【００１６】そうすれば、ダイシング後の半導体チップ
にパッドの一部が残っていても、そのパッドは内部の記
憶領域と絶縁されている。したがって、半導体チップに
分離された後に、半導体チップ内の記憶領域から書き込
みデータが読み出されたり、その書き込みデータが改ざ
んされるのをより確実に防ぐことができる。
【００１７】引き出し配線を切断する方法として、引き
出し配線の一部にヒューズ窓をあらかじめ形成してお
き、そのヒューズ窓にレーザビームを照射するようにし
てもよい。
【００１８】あるいは、引き出し配線を切断する方法と
して、引き出し配線の途中に電界効果トランジスタをあ
らかじめ形成しておき、そのトランジスタのゲートに高
電圧を印加してトランジスタを破壊するようにしてもよ
い。
【００１９】そうすれば、ダイシング後の半導体チップ
にパッドの一部が残っていても、そのパッドは内部の記
憶領域と絶縁されているため、半導体チップ内の記憶領
域から書き込みデータが読み出されたり、その書き込み
データが改ざんされるのをより確実に防ぐことができ
る。
【００２０】また、引き出し配線を切断する方法とし
て、引き出し配線の途中にあらかじめ２個の電界効果ト
ランジスタを直列に接続して形成しておき、チップ領域
内の記憶領域に近い側のトランジスタをオフさせた状態
でもう一方のトランジスタを破壊するようにしてもよ
い。
【００２１】そうすれば、ダイシング後の半導体チップ
から書き込みデータが読み出されたり、その書き込みデ
ータが改ざんされるのをより確実に防ぐことができると
ともに、トランジスタの破壊時にその破壊の影響が記憶
領域に及ぶのを防ぐことができる。
【００２２】また、本発明において、ダイシングの際に
実際に切り落とされる切断領域内にて引き出し配線をパ
ッドに接続させるか、または、引き出し配線を、切断領
域を通過させるように配線してもよい。
【００２３】そうすれば、引き出し配線が途中で切断さ
れるため、ダイシング後の半導体チップにパッドの一部
が残っていても、そのパッドは内部の記憶領域と絶縁さ
れる。したがって、半導体チップ内の記憶領域から書き
込みデータが読み出されたり、その書き込みデータが改
ざんされるのをより確実に防ぐことができる。
【００２４】また、本発明において、隣り合う２つのチ
ップ領域に挟まれたスクライブ領域内に、各チップ領域
のパッドを、ダイシングの際に実際に切り落とされる切
断領域をまたぐように形成するようにしてもよい。
【００２５】そうすれば、ダイシング後の半導体チップ
にパッドの一部が残っていても、そのパッドは、別の半
導体チップに対して形成されたパッドであるため、内部
の記憶領域と絶縁される。したがって、半導体チップ内
の記憶領域から書き込みデータが読み出されたり、その
書き込みデータが改ざんされるのをより確実に防ぐこと
ができる。
【００２６】また、本発明において、各チップ領域に対
して複数のパッドを形成し、各パッドの引き出し配線
を、互いに絶縁させた状態で、複数の配線層を介して、
複雑に交差させるように配線してもよい。
【００２７】そうすれば、半導体ウエハから分離された
後の半導体チップを上から見た時に、引き出し配線の配
線経路が分かりにくくなる。したがって、ダイシング後
にパッドの一部が残っていても、いずれのパッドを介し
て半導体チップ内の記憶領域から書き込みデータを読み
出すことできるのかがわからないため、書き込みデータ
が読み出されたり、その書き込みデータが改ざんされる
のをより確実に防ぐことができる。
【００２８】あるいは、本発明は、パッドに接続される
引き出し配線を、スクライブ領域内に引き出し、そのス
クライブ領域での切断によって引き出し配線がパッドか
ら切り離されるように形成してもよい。その際、スクラ
イブ領域内の引き出し配線を、半導体ウエハを半導体チ
ップに分離する際に実際に切り落とされる切断領域内に
て折り返して元のチップ領域内に形成されたパッドに接
続させるようにしてもよい。あるいは、引き出し配線
を、スクライブ領域を通過して他のチップ領域、たとえ
ば隣のチップ領域内に形成されたパッドに接続させる構
成としてもよい。
【００２９】そうすれば、ダイシングの際にスクライブ
領域とともに引き出し配線の一部が切り落とされ、引き
出し配線とパッドとが分離される。つまり、引き出し配
線とパッドとが電気的に絶縁される。したがって、個々
の半導体チップに分離された後に、半導体チップ内の記
憶領域から書き込みデータが読み出されたり、その書き
込みデータが改ざんされるのを防ぐことができる。
【００３０】
【発明の実施の形態】以下に、本発明にかかる半導体装
置の製造方法の実施の形態について図面を参照しつつ詳
細に説明する。
【００３１】（実施の形態１）図１は、本発明の実施の
形態１により製造される半導体ウエハの要部を拡大して
模式的に示す平面図である。図２は、図１に示す半導体
ウエハのスクライブ領域の一部を拡大して模式的に示す
平面図である。図３は、図２に示す半導体ウエハの切断
線Ａ−Ａにおける縦断面図であり、（ａ）はダイシング
前の状態、（ｂ）はダイシング後の状態を示す。
【００３２】図１に示すように、半導体ウエハ２０上に
は、複数のチップ領域２１が形成される。各チップ領域
２１内には、図示を省略するが、トランジスタなどの回
路素子が形成されている。その回路素子によって記憶領
域が構成されている。その記憶領域は、暗号化された機
密情報等の記憶に用いられる。
【００３３】各チップ領域２１間はスクライブ領域２４
となっている。スクライブ領域２４には複数のパッド２
２が形成されている。パッド２２は、チップ領域２１内
の記憶領域に情報を書き込む際に、外部から電気信号を
供給するために使用される。すなわち、パッド２２は、
引き出し配線２３を介して記憶領域の回路素子に電気的
に接続されている。なお、図示例では４個のパッド２２
が示されているが、一般には、パッド２２の数は１チッ
プ当たり数個から百数十程度である。
【００３４】ダイシングの際、半導体ウエハ２０はスク
ラブ領域２４に沿ってダイヤモンド刃のカッターやレー
ザビームにより切断される。その切断によって、個々の
ＩＣチップが得られる。図２に、ダイシングによって実
際に切り落とされる領域（以下、切断領域とする）２５
を示す。
【００３５】パッド２２は、その大部分（全部でもよ
い）が切断領域２５と重なるように配置される。そのた
め、図３（ｂ）に示すように、ダイシングによって、パ
ッド２２の大部分（または全部）が切り落とされる。す
なわち、ダイシング後に得られるＩＣチップには、その
内部の記憶領域に記憶された機密情報を読み出したり改
ざんするために使用可能なパッドがほとんどないか、ま
たは全くないことになる。
【００３６】特に限定しないが、実施の形態１では、パ
ッド２２と引き出し配線２３は、同じ配線層に形成され
ている。すなわち、図３（ａ）に示すように、半導体基
板（または半導体領域）２０およびフィールド酸化膜２
６上に層間絶縁膜２７が積層される。そして、その上に
配線層が積層される。その配線層に、パッド２２および
引き出し配線２３が一続きとなって形成される。この配
線層の材質は、たとえばアルミニウムまたは銅などであ
る。
【００３７】つぎに、実施の形態１の半導体装置の製造
方法について説明する。まず、半導体基板２０にフィー
ルド酸化膜２６を形成し、チップ領域２１とスクライブ
領域２４に分ける。チップ領域２１内にトランジスタ等
の回路素子を形成する。そして、半導体基板２０上に層
間絶縁膜２７を積層する。
【００３８】層間絶縁膜２７の所定箇所にコンタクトホ
ール（図示せず）を開口する。半導体基板２０上にアル
ミニウムまたは銅の配線層を積層する。この配線層をパ
ターニングしてパッド２２および引き出し配線２３を形
成する。それによって、チップ領域２１の形成が終了す
る。ここまでの状態が図３（ａ）に示されている。
【００３９】パッド２２はスクライブ領域２４に配置さ
れる。引き出し配線２３は、コンタクトホールに充填さ
れたアルミニウムまたは銅よりなるコンタクト部を介し
て、チップ領域２１内の回路素子等に電気的に接続す
る。
【００４０】パッド２２に外部から電気信号を供給し
て、チップ領域２１内の記憶領域にデータを書き込む。
その後、ダイヤモンド刃のカッターやレーザビームを用
いて、半導体基板２０をスクライブ領域２４に沿って切
断する。切断の際、スクライブ領域２４内の切断領域２
５が切り落とされる。それによって、個々のＩＣチップ
が得られる。ここまでの状態が図３（ｂ）に示されてい
る。
【００４１】得られたＩＣチップをパッケージングす
る。そして、そのＩＣチップをたとえば略長方形のカー
ドに搭載することによってＩＣカードが製造される。
【００４２】上述した実施の形態１によれば、スクライ
ブ領域２４にパッド２２を形成し、そのパッド２２を用
いてチップ領域２１内の記憶領域にデータを書き込んだ
後、ダイシングをおこなってスクライブ領域２４ととも
にパッド２２を切り落とす。したがって、チップ領域２
１をＩＣチップに分離した後には、ＩＣチップにはパッ
ド２２がほとんど残らないか、または全く残らない。よ
って、ＩＣチップ内の記憶領域から書き込みデータが読
み出されたり、その書き込みデータが改ざんされるのを
防ぐことができる。
【００４３】（実施の形態２）図４は、本発明の実施の
形態２により製造される半導体ウエハのスクライブ領域
の一部を拡大して模式的に示す平面図である。図５は、
図４に示す半導体ウエハの切断線Ｂ−Ｂにおける縦断面
図であり、（ａ）はダイシング前の状態、（ｂ）はダイ
シング後の状態を示す。なお、実施の形態１と同じ構成
については同じ符号を付して説明を省略する。
【００４４】実施の形態２は、実施の形態１がパッド２
２と同じ配線層に引き出し配線２３を形成したのに対し
て、以下の点で実施の形態１と異なる。すなわち、図４
および図５に示すように、データ書き込み用のパッド２
２よりも下層の配線層に、引き出し配線２８およびそれ
と一続きとなるコンタクト用のパッド２９を形成する。
【００４５】パッド２２は、層間絶縁膜２７を貫通する
コンタクト部３０を介して、パッド２９に電気的に接続
する。引き出し配線２８は、図示しない記憶領域の回路
素子に電気的に接続されている。引き出し配線２８の材
質は、たとえばタングステンまたはチタンまたは窒化チ
タンまたは銅などである。
【００４６】実施の形態２の半導体装置の製造方法につ
いては、多層配線技術を用いて配線を形成する点で実施
の形態１と異なるが、多層配線技術を用いた配線形成は
形成発明の要旨ではないので説明を省略する。
【００４７】実施の形態２によれば、実施の形態１と同
様に、ダイシングの際にデータ書き込み用のパッド２２
が切り落とされるので、チップ領域２１をＩＣチップに
分離した後には、ＩＣチップにはパッド２２がほとんど
残らないか、または全く残らない。よって、ＩＣチップ
内の記憶領域から書き込みデータが読み出されたり、そ
の書き込みデータが改ざんされるのを防ぐことができ
る。
【００４８】なお、上記実施の形態２においては、窒化
チタンまたは銅などの配線層に引き出し配線２８を形成
したが、これに限らず、たとえば図６に示すように、ゲ
ート配線層に引き出し配線３１およびそれと一続きとな
るコンタクト用のパッド３２を形成する構成としてもよ
い。図６（ａ）はダイシング前の状態、（ｂ）はダイシ
ング後の状態である。
【００４９】この場合、パッド３２とデータ書き込み用
のパッド２２とは、層間絶縁膜２７を貫通するコンタク
ト部３３を介して電気的に接続する。引き出し配線３１
は、たとえばポリシリコン、タングステンシリサイドと
ポリシリコンの２層構造、またはタングステンで構成さ
れる。
【００５０】また、たとえば図７に示すように、引き出
し配線３４，３６を複数の配線層に分けて構成してもよ
い。引き出し配線３４およびそれと一続きとなるコンタ
クト用のパッド３５は、たとえばポリシリコンよりなる
ゲート配線層に形成される。引き出し配線３６およびそ
れと一続きとなるコンタクト用のパッド３７は、たとえ
ば上層の窒化チタン配線層に形成される。図７（ａ）は
ダイシング前の状態、（ｂ）はダイシング後の状態であ
る。
【００５１】この場合、パッド３５と上層の引き出し配
線３６とは、層間絶縁膜２７を貫通するコンタクト部３
８を介して電気的に接続する。また、パッド３７とデー
タ書き込み用のパッド２２とは、層間絶縁膜２７を貫通
するコンタクト部３９を介して電気的に接続する。図７
に示すように、複数の配線層にまたがって引き出し配線
３４，３６を構成することにより、ＩＣチップを上から
見て引き出し配線３４，３６の配線経路が分かりにくく
なるという利点がある。
【００５２】（実施の形態３）図８および図９は、本発
明の実施の形態３にかかる製造方法により製造される半
導体装置を製造工程順に示す要部縦断面図である。
【００５３】実施の形態３は、たとえば図２および図３
に示す実施の形態１において、チップ領域２１内の記憶
領域にデータを書き込み、パッド２２を除去した後、ダ
イシングをおこなうものである。実施の形態１と同じ構
成については同じ符号を付して説明を省略する。
【００５４】すなわち、まず、半導体基板２０上にチッ
プ領域２１、スクライブ領域２４、パッド２２および引
き出し配線２３を形成する（図８（ａ）を参照）。パッ
ド２２を介してチップ領域２１内の図示しない記憶領域
にデータを書き込む。しかる後、半導体基板２０上にレ
ジストを塗布する。そして、マスクを用いて露光処理を
おこなう。
【００５５】続いて、現像処理をおこない、スクライブ
領域２４を露出させる（図８（ｂ）を参照）。残留した
レジスト４０をマスクとして、エッチング処理をおこな
い、スクライブ領域２４上のパッド２２を除去する（図
９（ａ）を参照）。その後、ダイシングをおこない、Ｉ
Ｃチップに分離する（図９（ｂ）を参照）。
【００５６】実施の形態３によれば、ダイシングの前に
パッド２２を除去するため、切断領域２５の幅がパッド
２２の幅よりも狭い場合に、ダイシング後のＩＣチップ
にパッド２２の一部が残ってしまうのを防ぐことができ
る。したがって、ＩＣチップに分離された後に、ＩＣチ
ップ内の記憶領域から書き込みデータが読み出された
り、その書き込みデータが改ざんされるのをより確実に
防ぐことができる。
【００５７】（実施の形態４）図１０は、本発明の実施
の形態４により製造される半導体ウエハのスクライブ領
域の一部を拡大して模式的に示す平面図である。図１１
は、図１０に示す半導体ウエハの切断線Ｃ−Ｃにおける
縦断面図であり、（ａ）はダイシング前の状態、（ｂ）
はダイシング後の状態を示す。
【００５８】実施の形態４は、たとえば図４および図５
に示す実施の形態２において、チップ領域２１内の図示
しない記憶領域にデータを書き込んだ後、引き出し配線
２８を切断してから、ダイシングをおこなうものであ
る。実施の形態２と同じ構成については同じ符号を付し
て説明を省略する。
【００５９】すなわち、まず、半導体基板２０上にチッ
プ領域２１、スクライブ領域２４、データ書き込み用パ
ッド２２、引き出し配線２８、コンタクト用パッド２９
およびコンタクト部３０を形成する。また、引き出し配
線２８の上方に、たとえばフォトリソグラフィ技術およ
びエッチング処理により、ヒューズ窓４１を形成する
（図１０および図１１（ａ）を参照）。
【００６０】そして、パッド２２を介してチップ領域２
１内の図示しない記憶領域にデータを書き込む。しかる
後、ヒューズ窓４１にたとえばレーザビームを照射し、
引き出し配線２８を切断する。その後、ダイシングをお
こない、ＩＣチップに分離する（図１１（ｂ）を参
照）。
【００６１】実施の形態４によれば、ダイシングの前に
引き出し配線２８を切断するため、切断領域２５の幅が
パッド２２の幅よりも狭い場合に、ダイシング後のＩＣ
チップにパッド２２の一部が残っていても、そのパッド
を内部の記憶領域から絶縁させることができる。したが
って、ＩＣチップに分離された後に、ＩＣチップ内の記
憶領域から書き込みデータが読み出されたり、その書き
込みデータが改ざんされるのをより確実に防ぐことがで
きる。
【００６２】なお、引き出し配線２８を切断する方法と
して、図１２に示すように、あらかじめチップ領域２１
内において、引き出し配線２８の途中に、ＭＯＳトラン
ジスタ５１を設けておき、ダイシングをおこなう前にこ
のトランジスタ５１を破壊するようにしてもよい。ＭＯ
Ｓトランジスタ５１のソースおよびドレインをそれぞれ
データ書き込み用パッド２２および内部の記憶領域に接
続する。また、スクライブ領域２４内にＭＯＳトランジ
スタ５１にゲート信号を供給するためのパッド５２を形
成する。
【００６３】記憶領域にデータを書き込む際には、外部
から適当なゲート信号を供給してＭＯＳトランジスタ５
１をオン状態にする。データの書き込みが終了したら、
パッド５２に高電圧を印加して、トランジスタ５１を破
壊する。トランジスタ５１の破壊によって、引き出し配
線２８は切断される。その後、ダイシングをおこなう。
【００６４】また、図１３に示すように、ＭＯＳトラン
ジスタ５１と内部の記憶領域との間に、もう一つＭＯＳ
トランジスタ５３を形成し、２つのＭＯＳトランジスタ
５１，５３を直列に接続するように構成してもよい。こ
の場合、スクライブ領域２４内にＭＯＳトランジスタ５
３にゲート信号を供給するためのパッド５４を追加す
る。
【００６５】記憶領域にデータを書き込む際には、２つ
のＭＯＳトランジスタ５１，５３にそれぞれ外部から適
当なゲート信号を供給して２つのＭＯＳトランジスタ５
１，５３をオン状態にする。データの書き込みが終了し
たら、記憶領域側のトランジスタ５３をオフ状態にして
から、もう一方のトランジスタ５１を破壊する。
【００６６】このようにすることによって、トランジス
タ５１を破壊する時の影響が記憶領域に及ぶのを防ぐこ
とができる。トランジスタ５１の破壊によって、引き出
し配線２８は切断される。その後、ダイシングをおこな
う。
【００６７】（実施の形態５）図１４は、本発明の実施
の形態５により製造される半導体ウエハのスクライブ領
域の一部を拡大して模式的に示す平面図である。なお、
他の実施の形態と同じ構成については同じ符号を付して
説明を省略する。
【００６８】実施の形態５は、パッド２２とチップ領域
２１内の図示しない記憶領域とを電気的に接続する引き
出し配線６１を、パッド２２の一角部を含めてパッド２
２の周囲に４分の１周させ、切断領域２５内においてパ
ッド２２に連なるようにしたものである。それによっ
て、ダイシングの際に、引き出し配線６１とパッド２２
との接続部分が切り落とされる。
【００６９】実施の形態５によれば、ダイシングによっ
て、引き出し配線６１が途中で切断されるため、ダイシ
ング後のＩＣチップにパッド２２の一部が残っていて
も、そのパッドを内部の記憶領域から絶縁させることが
できる。したがって、ＩＣチップに分離された後に、Ｉ
Ｃチップ内の記憶領域から書き込みデータが読み出され
たり、その書き込みデータが改ざんされるのをより確実
に防ぐことができる。
【００７０】なお、引き出し配線６１に代えて、図１５
に示すように、引き出し配線６２を、切断領域２５を横
切ってパッド２２の周囲を２分の１周させるようにして
もよい。あるいは、図１６に示す引き出し配線６３，６
４，６５のように、スクライブ領域２４内においてパッ
ド２２のピッチよりも長くなるように配線経路を折り曲
げて、切断領域２５を通過させるようにしてもよい。
【００７１】図１５または図１６のように配線すること
によって、ダイシングの際に、引き出し配線６２，６
３，６４，６５の一部が切除されるので、引き出し配線
６２，６３，６４，６５とパッド２２とが確実に絶縁さ
れる。したがって、ダイシング後のＩＣチップにパッド
２２の一部が残っていても、そのパッドを内部の記憶領
域から絶縁させることができる。
【００７２】（実施の形態６）図１７は、本発明の実施
の形態６により製造される半導体ウエハのスクライブ領
域の一部を拡大して模式的に示す平面図である。なお、
他の実施の形態と同じ構成については同じ符号を付して
説明を省略する。
【００７３】実施の形態６は、隣り合うチップ領域２１
ａ，２１ｂの間のスクライブ領域２４内に、両チップ領
域２１ａ，２１ｂのそれぞれのパッド２２ａ，２２ｂを
配置したものである。
【００７４】一方のチップ領域２１ａのパッド２２ａ
は、他方のチップ領域２１ｂ寄りに配設させる。同様
に、他方のチップ領域２１ｂのパッド２２ｂは、一方の
チップ領域２１ａ寄りに配設させる。パッド２２ａ，２
２ｂは、それぞれ、引き出し配線２３ａ，２３ｂを介し
て各チップ領域２１ａ，２１ｂ内の記憶領域に接続され
ている。
【００７５】実施の形態６によれば、各チップ領域２１
ａ，２１ｂのパッド２２ａ，２２ｂが切断領域２５をま
たぐように形成されているため、ダイシング後のＩＣチ
ップにパッド２２ａ，２２ｂの一部が残っていても、そ
のパッドは、別のＩＣチップに対して形成されたパッド
であるため、内部の記憶領域と絶縁される。したがっ
て、ＩＣチップ内の記憶領域から書き込みデータが読み
出されたり、その書き込みデータが改ざんされるのをよ
り確実に防ぐことができる。
【００７６】（実施の形態７）図１８は、本発明の実施
の形態７により製造される半導体ウエハの一部を拡大し
て模式的に示す平面図である。なお、他の実施の形態と
同じ構成については同じ符号を付して説明を省略する。
【００７７】実施の形態７は、スクライブ領域２４内に
形成されたパッド２２をチップ領域２１内の図示しない
記憶領域に接続させる各引き出し配線７１，７２，７
３，７４を、互いに絶縁させた状態で、複数の配線層を
介して、複雑に交差させるように配線したものである。
チップ領域２１を上から見た状態で引き出し配線７１，
７２，７３，７４が交差するように見える箇所は、それ
ら交差するように見える引き出し配線７１，７２，７
３，７４が上下の異なる配線層に形成されているため、
実際には接触していない。
【００７８】実施の形態７によれば、ダイシング後のＩ
Ｃチップを上から見た時に、引き出し配線７１，７２，
７３，７４の配線経路が分かりにくくなるため、ダイシ
ング後にパッド２２の一部が残っていても、ＩＣチップ
内の記憶領域から書き込みデータを読み出すためにはい
ずれのパッドを用いればよいのかを知られにくくなる。
したがって、記憶領域の書き込みデータが読み出された
り、その書き込みデータが改ざんされるのをより確実に
防ぐことができる。
【００７９】（実施の形態８）図１９は、本発明の実施
の形態８により製造される半導体ウエハのスクライブ領
域の一部を拡大して模式的に示す平面図である。なお、
他の実施の形態と同じ構成については同じ符号を付して
説明を省略する。
【００８０】実施の形態８では、チップ領域２１内にパ
ッド２２を形成する。そのチップ領域２１内の図示しな
い記憶領域に電気的に接続された引き出し配線８１をス
クライブ領域２４内に延ばし、引き出し配線８１を切断
領域２５内にて折り返して元のチップ領域２１内のパッ
ド２２に電気的に接続させる。つまり、実施の形態８
は、引き出し配線８１が切断領域２５内を通過するよう
な配線パターンとし、ダイシングにより切断領域２５を
切り落とす際に、引き出し配線８１の一部を完全に切除
するようにしたものである。
【００８１】なお、パッド２２と引き出し配線８１を同
じ配線層に形成してもよいし、異なる配線層に形成し
て、コンタクト部を介して互いに電気的に接続するよう
にしてもよい。また、引き出し配線８１が切断領域２５
を通過し、スクライブ領域２４内において切断領域２５
の外側部分で折り返されるような配線パターンとしても
よい。
【００８２】実施の形態８によれば、ダイシングによっ
て引き出し配線８１が途中で切断されるため、ダイシン
グ後においてはパッド２２をチップ内部の記憶領域から
絶縁させることができる。したがって、ＩＣチップに分
離された後に、ＩＣチップ内の記憶領域から書き込みデ
ータが読み出されたり、その書き込みデータが改ざんさ
れるのをより確実に防ぐことができる。
【００８３】（実施の形態９）図２０は、本発明の実施
の形態９により製造される半導体ウエハのスクライブ領
域の一部を拡大して模式的に示す平面図である。なお、
他の実施の形態と同じ構成については同じ符号を付して
説明を省略する。
【００８４】実施の形態９は、一チップ領域内の図示し
ない記憶領域に接続された引き出し配線を、スクライブ
領域内の切断領域を通過させて、別のチップ領域内に形
成されたパッドに電気的に接続させるようにしたもので
ある。たとえば図２０に示す例では、隣り合うチップ領
域２１ａ，２１ｂにおいて、一方のチップ領域２１ａ内
の図示しない記憶領域にデータを書き込むためのパッド
２２ａを、他方のチップ領域２１ｂ内に形成する。
【００８５】そして、一方のチップ領域２１ａ内から延
びる引き出し配線８２ａを切断領域２５を横切ってパッ
ド２２ａに電気的に接続させる。他方のチップ領域２１
ｂに対するパッド２２ｂおよび引き出し配線８２ｂにつ
いても同様である。なお、パッドを形成する別のチップ
領域は、隣に位置するチップ領域に限らない。
【００８６】実施の形態９によれば、ダイシング後のＩ
Ｃチップにパッド２２ａ，２２ｂが残っていても、その
パッドは、別のＩＣチップに対して形成されたパッドで
あるため、内部の記憶領域と絶縁される。したがって、
ＩＣチップに分離された後に、ＩＣチップ内の記憶領域
から書き込みデータが読み出されたり、その書き込みデ
ータが改ざんされるのをより確実に防ぐことができる。
【００８７】
【発明の効果】本発明によれば、チップ領域内の記憶領
域にデータを書き込むためのパッドをスクライブ領域に
形成し、チップ領域内の記憶領域にデータを書き込んだ
後、ダイシングの際に、スクライブ領域とともにパッド
を切り落とすため、半導体チップに分離された後に、半
導体チップ内の記憶領域から書き込みデータが読み出さ
れたり、その書き込みデータが改ざんされるのを防ぐこ
とができる。また、パッドをスクライブ領域に形成する
ため、チップサイズが小さくでき、コストダウンにつな
がるものである。
【００８８】また、つぎの発明によれば、パッドに接続
される引き出し配線を、スクライブ領域内に引き出し、
そのスクライブ領域での切断によって引き出し配線がパ
ッドから切り離されるように形成し、スクライブ領域と
ともに引き出し配線の一部を切り落とすため、引き出し
配線とパッドとが分離され、電気的に絶縁される。した
がって、個々の半導体チップに分離された後に、半導体
チップ内の記憶領域から書き込みデータが読み出された
り、その書き込みデータが改ざんされるのを防ぐことが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１により製造される半導体
ウエハの要部を拡大して模式的に示す平面図である。
【図２】図１に示す半導体ウエハのスクライブ領域の一
部を拡大して模式的に示す平面図である。
【図３】図２に示す半導体ウエハの切断線Ａ−Ａにおけ
る縦断面図である。
【図４】本発明の実施の形態２により製造される半導体
ウエハのスクライブ領域の一部を拡大して模式的に示す
平面図である。
【図５】図４に示す半導体ウエハの切断線Ｂ−Ｂにおけ
る縦断面図である。
【図６】実施の形態２の変形例により製造される半導体
ウエハを示す縦断面図である。
【図７】実施の形態２の他の変形例により製造される半
導体ウエハを示す縦断面図である。
【図８】本発明の実施の形態３にかかる製造方法により
製造される半導体装置を製造工程順に示す要部縦断面図
である。
【図９】本発明の実施の形態３にかかる製造方法により
製造される半導体装置を製造工程順に示す要部縦断面図
である。
【図１０】本発明の実施の形態４により製造される半導
体ウエハの一部を拡大して模式的に示す平面図である。
【図１１】図１０に示す半導体ウエハの切断線Ｃ−Ｃに
おける縦断面図である。
【図１２】実施の形態４の変形例を模式的に示す平面図
である。
【図１３】実施の形態４の他の変形例を模式的に示す平
面図である。
【図１４】本発明の実施の形態５により製造される半導
体ウエハのスクライブ領域の一部を拡大して模式的に示
す平面図である。
【図１５】実施の形態５の変形例を示す平面図である。
【図１６】実施の形態５の他の変形例を示す平面図であ
る。
【図１７】本発明の実施の形態６により製造される半導
体ウエハのスクライブ領域の一部を拡大して模式的に示
す平面図である。
【図１８】本発明の実施の形態７により製造される半導
体ウエハの一部を拡大して模式的に示す平面図である。
【図１９】本発明の実施の形態８により製造される半導
体ウエハのスクライブ領域の一部を拡大して模式的に示
す平面図である。
【図２０】本発明の実施の形態９により製造される半導
体ウエハのスクライブ領域の一部を拡大して模式的に示
す平面図である。
【図２１】従来の半導体ウエハの要部を拡大して模式的
に示す平面図である。
【符号の説明】
２０ 半導体ウエハ（半導体基板） ２１，２１ａ，２１ｂ チップ領域 ２２，２２ａ，２２ｂ，５２，５４ パッド ２３，２８，３１，３４，３６，６１，６２，６３，６
４，６５，７１，７２，７３，７４，８１，８２ａ，８
２ｂ 引き出し配線 ２４ スクライブ領域 ２５ 切断領域 ２７ 層間絶縁膜 ３０，３３，３８，３９ コンタクト部 ４０ レジスト ５１，５３ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長井 英一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 稲見 雅二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹島 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 野呂 幸一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 英明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B035 AA04 BB09 CA01

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハ上に、スクライブ領域で分
    けられた複数のチップ領域を形成するとともに、各チッ
    プ領域内の記憶領域にデータを書き込むためのパッド
    を、引き出し配線を介して前記スクライブ領域に形成す
    る工程と、 前記パッドを介して前記記憶領域にデータを書き込む工
    程と、 データの書き込み後に、前記スクライブ領域に沿って前
    記半導体ウエハを切断し、各チップ領域を半導体チップ
    に分離する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記記憶領域にデータを書き込んだ後、
    各チップ領域を半導体チップに分離する前に、前記チッ
    プ領域をレジストにより被覆し、かつ前記スクライブ領
    域を露出させ、エッチング処理によって前記スクライブ
    領域に形成された前記パッドを除去することを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記記憶領域にデータを書き込んだ後、
    各チップ領域を半導体チップに分離する前に、前記チッ
    プ領域内の引き出し配線を切断することを特徴とする請
    求項１に記載の半導体装置の製造方法。
  4. 【請求項４】 あらかじめ前記チップ領域内の引き出し
    配線の途中に電界効果トランジスタを形成するととも
    に、前記電界効果トランジスタにゲート電圧を印加する
    ためのパッドを前記スクライブ領域に形成しておき、 前記記憶領域にデータを書き込む際には前記電界効果ト
    ランジスタをオンさせ、 前記記憶領域にデータを書き込んだ後、各チップ領域を
    半導体チップに分離する前に、前記電界効果トランジス
    タを破壊することを特徴とする請求項１に記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記スクライブ領域内の前記引き出し配
    線を、前記半導体ウエハを半導体チップに分離する際に
    実際に切り落とされる切断領域内にて前記パッドに接続
    させるか、または前記切断領域内を通過して前記パッド
    に接続させることを特徴とする請求項１に記載の半導体
    装置の製造方法。
  6. 【請求項６】 隣り合う第１のチップ領域および第２の
    チップ領域に挟まれるスクライブ領域内に、前記第１の
    チップ領域の前記パッドを、前記半導体ウエハを半導体
    チップに分離する際に実際に切り落とされる切断領域よ
    りも前記第２のチップ領域寄りに形成し、かつ前記第２
    のチップ領域の前記パッドを前記切断領域よりも前記第
    １のチップ領域寄りに形成することを特徴とする請求項
    １に記載の半導体装置の製造方法。
  7. 【請求項７】 前記各チップ領域に対して前記パッドを
    複数形成し、各パッドの引き出し配線を、互いに絶縁さ
    せた状態で、複数の配線層を介して、上から見て互いに
    交差するような経路で配線することを特徴とする請求項
    １に記載の半導体装置の製造方法。
  8. 【請求項８】 半導体ウエハ上に、スクライブ領域で分
    けられた複数のチップ領域、および各チップ領域内の記
    憶領域にデータを書き込むためのパッドを形成するとと
    もに、そのパッドに接続される引き出し配線を、前記チ
    ップ領域内から前記スクライブ領域内へ延ばし、前記ス
    クライブ領域での切断によって前記引き出し配線が前記
    パッドから切り離されるように形成する工程と、 前記パッドを介して前記記憶領域にデータを書き込む工
    程と、 データの書き込み後に、前記スクライブ領域に沿って前
    記半導体ウエハを切断し、各チップ領域を半導体チップ
    に分離する工程と、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記スクライブ領域内の前記引き出し配
    線を、前記半導体ウエハを半導体チップに分離する際に
    実際に切り落とされる切断領域内にて折り返して前記チ
    ップ領域内の前記パッドに接続させることを特徴とする
    請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記引き出し配線を、前記スクライブ
    領域を通過して他のチップ領域内に形成されたパッドに
    接続させることを特徴とする請求項８に記載の半導体装
    置の製造方法。
JP2000038777A 1999-08-26 2000-02-16 半導体装置の製造方法 Pending JP2001135597A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000038777A JP2001135597A (ja) 1999-08-26 2000-02-16 半導体装置の製造方法
EP00302139A EP1079430B1 (en) 1999-08-26 2000-03-16 A method of manufacturing a semiconductor device
EP07108693A EP1833086A3 (en) 1999-08-26 2000-03-16 A method of manufacturing a semiconductor device
DE60042254T DE60042254D1 (de) 1999-08-26 2000-03-16 Verfahren zur Herstellung einer Halbleiter-Anordnung
US09/538,231 US6365443B1 (en) 1999-08-26 2000-03-30 Method of manufacturing a semiconductor device having data pads formed in scribed area

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP24022799 1999-08-26
JP11-240227 1999-08-26
JP2000038777A JP2001135597A (ja) 1999-08-26 2000-02-16 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006213509A Division JP2006344989A (ja) 1999-08-26 2006-08-04 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001135597A true JP2001135597A (ja) 2001-05-18

Family

ID=26534628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000038777A Pending JP2001135597A (ja) 1999-08-26 2000-02-16 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6365443B1 (ja)
EP (2) EP1833086A3 (ja)
JP (1) JP2001135597A (ja)
DE (1) DE60042254D1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6688520B2 (en) 2002-02-06 2004-02-10 Fujitsu Limited Authentication circuit, semiconductor device, process for operating the same, IC card, and process for operating the same
JP2005252196A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法
JP2006032631A (ja) * 2004-07-15 2006-02-02 Sony Corp 半導体ウェハ、半導体装置及び半導体装置の製造方法
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2006344795A (ja) * 2005-06-09 2006-12-21 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2006352487A (ja) * 2005-06-15 2006-12-28 Epson Toyocom Corp 圧電発振器の製造方法、及び圧電発振器
US7242080B2 (en) 2003-11-18 2007-07-10 Matsushita Electric Industrial Co., Ltd. Semiconductor wafer with information protection function
JP2007234833A (ja) * 2006-02-28 2007-09-13 Fujitsu Ltd 半導体装置の試験用回路および試験方法並びに半導体チップ
JP2009170927A (ja) * 2009-02-20 2009-07-30 Renesas Technology Corp 半導体装置の製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583662B2 (ja) * 1999-08-12 2004-11-04 株式会社 沖マイクロデザイン 半導体装置および半導体装置の製造方法
US7678836B2 (en) * 1999-11-04 2010-03-16 Fxs Ventures, Llc Method for rendering a contact lens wettable
US6815803B1 (en) 2000-06-16 2004-11-09 Infineon Technologies Ag Multiple chip semiconductor arrangement having electrical components in separating regions
US6730989B1 (en) * 2000-06-16 2004-05-04 Infineon Technologies Ag Semiconductor package and method
US6770544B2 (en) * 2001-02-21 2004-08-03 Nec Machinery Corporation Substrate cutting method
JP3737405B2 (ja) * 2001-09-13 2006-01-18 Ｎｅｃマイクロシステム株式会社 チップ製造方法およびシステム、回路基板、回路チップ
US7183623B2 (en) * 2001-10-02 2007-02-27 Agere Systems Inc. Trimmed integrated circuits with fuse circuits
US6759311B2 (en) * 2001-10-31 2004-07-06 Formfactor, Inc. Fan out of interconnect elements attached to semiconductor wafer
US7259043B2 (en) * 2002-05-14 2007-08-21 Texas Instruments Incorporated Circular test pads on scribe street area
US7026646B2 (en) 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
JP4405719B2 (ja) * 2002-10-17 2010-01-27 株式会社ルネサステクノロジ 半導体ウエハ
JPWO2005029584A1 (ja) * 2003-09-22 2006-11-30 松下電器産業株式会社 半導体集積回路
DE102004014644A1 (de) * 2004-03-25 2005-10-13 Atmel Germany Gmbh Integrierter Schaltkreis
FR2875624A1 (fr) * 2004-09-23 2006-03-24 St Microelectronics Sa Generation deterministe d'un numero d'identifiant d'un circuit integre
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置
US20060125508A1 (en) * 2004-12-15 2006-06-15 Impinj, Inc. On wafer testing of RFID tag circuit with pseudo antenna signal
DE102005022600A1 (de) 2005-05-10 2006-11-23 Atmel Germany Gmbh Integrierter Schaltkreis mit Abgleichelementen und Verfahren zu seiner Herstellung
WO2007061124A1 (en) * 2005-11-24 2007-05-31 Ricoh Company, Ltd. Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line
ITMI20111418A1 (it) 2011-07-28 2013-01-29 St Microelectronics Srl Architettura di testing di circuiti integrati su un wafer
US8552534B2 (en) * 2011-11-01 2013-10-08 Headway Technologies, Inc. Laminated semiconductor substrate, semiconductor substrate, laminated chip package and method of manufacturing the same
US9508618B2 (en) * 2014-04-11 2016-11-29 Globalfoundries Inc. Staggered electrical frame structures for frame area reduction
JP6558213B2 (ja) 2014-11-19 2019-08-14 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
US10312091B1 (en) * 2015-10-13 2019-06-04 Multibeam Corporation Secure permanent integrated circuit personalization
US10103116B2 (en) 2016-02-01 2018-10-16 Qualcomm Incorporated Open-passivation ball grid array pads
DE102017207046B4 (de) * 2017-04-26 2019-09-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen und Auslesen einer kryptografischen Schaltung
US9818656B1 (en) * 2017-05-23 2017-11-14 Nxp Usa, Inc. Devices and methods for testing integrated circuit devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446475A (en) * 1981-07-10 1984-05-01 Motorola, Inc. Means and method for disabling access to a memory
JPS59172243A (ja) 1983-03-18 1984-09-28 Nippon Denso Co Ltd Ｉｃウエハ
JPS60121599A (ja) * 1983-12-06 1985-06-29 Fujitsu Ltd 集積回路装置
JPS6187349A (ja) 1984-10-04 1986-05-02 Nippon Denso Co Ltd 半導体ウエハ
JPH0676000B2 (ja) 1985-09-30 1994-09-28 カシオ計算機株式会社 Ｉｃカードの製造方法
US4845351A (en) * 1985-09-30 1989-07-04 Casio Computer Co., Ltd. IC card
JPH0758725B2 (ja) * 1990-01-19 1995-06-21 株式会社東芝 半導体ウェハ
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
DE69219165T2 (de) * 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
JPH0621188A (ja) * 1991-12-13 1994-01-28 Yamaha Corp 半導体ウェハ
JPH0737950A (ja) * 1993-07-20 1995-02-07 Matsushita Electric Ind Co Ltd 回路検査用パッドを有する半導体装置
JPH07169807A (ja) * 1993-12-16 1995-07-04 Nippondenso Co Ltd 半導体ウェハ
JPH07302773A (ja) * 1994-05-06 1995-11-14 Texas Instr Japan Ltd 半導体ウエハ及び半導体装置
US5895942A (en) * 1996-06-18 1999-04-20 Kabushiki Kaisha Toshiba Fuse selectable modules
JP3529581B2 (ja) 1997-03-14 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体ウェーハ及びｉｃカード

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6688520B2 (en) 2002-02-06 2004-02-10 Fujitsu Limited Authentication circuit, semiconductor device, process for operating the same, IC card, and process for operating the same
US7242080B2 (en) 2003-11-18 2007-07-10 Matsushita Electric Industrial Co., Ltd. Semiconductor wafer with information protection function
JP2005252196A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法
JP2006032631A (ja) * 2004-07-15 2006-02-02 Sony Corp 半導体ウェハ、半導体装置及び半導体装置の製造方法
JP4595416B2 (ja) * 2004-07-15 2010-12-08 ソニー株式会社 半導体ウェハ、半導体装置及び半導体装置の製造方法
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2006344795A (ja) * 2005-06-09 2006-12-21 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2006352487A (ja) * 2005-06-15 2006-12-28 Epson Toyocom Corp 圧電発振器の製造方法、及び圧電発振器
JP4661383B2 (ja) * 2005-06-15 2011-03-30 エプソントヨコム株式会社 圧電発振器の製造方法
JP2007234833A (ja) * 2006-02-28 2007-09-13 Fujitsu Ltd 半導体装置の試験用回路および試験方法並びに半導体チップ
KR100801529B1 (ko) * 2006-02-28 2008-02-12 후지쯔 가부시끼가이샤 반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩
US7603248B2 (en) 2006-02-28 2009-10-13 Fujitsu Microelectronics Limited Testing circuit and testing method for semiconductor device and semiconductor chip
JP2009170927A (ja) * 2009-02-20 2009-07-30 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP1079430B1 (en) 2009-05-27
EP1833086A3 (en) 2008-08-13
US6365443B1 (en) 2002-04-02
DE60042254D1 (de) 2009-07-09
EP1833086A2 (en) 2007-09-12
EP1079430A3 (en) 2002-10-16
EP1079430A2 (en) 2001-02-28

Similar Documents

Publication Publication Date Title
JP2001135597A (ja) 半導体装置の製造方法
TW577167B (en) Semiconductor device and IC card
US20120074481A1 (en) Securities, chip mounting product, and manufacturing method thereof
JP3256626B2 (ja) 半導体装置
US20060113671A1 (en) Semiconductor device and method for manufacturing the same
JP4275110B2 (ja) 半導体装置およびｉｃカード
JP2006344989A (ja) 半導体装置の製造方法
US20070222043A1 (en) Semiconductor device and a method of manufacturing the same
JP3820326B2 (ja) 半導体メモリ装置とその作製方法
JP2520857B2 (ja) 集積半導体回路
JP3442994B2 (ja) 半導体装置及びその製造方法
JP3670449B2 (ja) 半導体装置
JP5121119B2 (ja) チップ搭載物
JP3383551B2 (ja) 半導体装置及びその製造方法
JP2003031677A (ja) 半導体集積回路の製造方法および設計方法ならびに半導体集積回路
JP4246984B2 (ja) 半導体装置の製造方法
JP2006344862A (ja) 半導体装置およびその製造方法
JP2006502561A (ja) パッド下の集積半導体構造
JP3937813B2 (ja) 集積回路
JPH11177024A (ja) 半導体装置
JP2000101030A (ja) 表面カバ―を備えた半導体チップ
TW531894B (en) Preparing method for semiconductor device
JP2003142582A (ja) 半導体装置
JP4591808B2 (ja) 半導体装置
JPS62160292A (ja) 集積回路内蔵型カ−ド

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060123

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060804

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060811

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060929