JP3442994B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
複数のＭＯＳ（Metal 0xide Semiconductor ）電界効果
型トランジスタ等から成る半導体集積回路が形成された
半導体装置に関するもので、特にＩＣ（Integrated Cir
cuit）カード等に搭載されて個人のプライバシーや金銭
等の重要な情報を記憶及び処理する機能を備えた半導体
装置及びその製造方法に関するものである。
複数のＭＯＳ（Metal 0xide Semiconductor ）電界効果
型トランジスタ等から成る半導体集積回路が形成された
半導体装置に関するもので、特にＩＣ（Integrated Cir
cuit）カード等に搭載されて個人のプライバシーや金銭
等の重要な情報を記憶及び処理する機能を備えた半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】現在、電子的な現金である電子マネーを
ネットワークシステムを介して送受信する際に用いられ
るＩＣカード及びそのリーダ／ライター装置搭載用のＩ
Ｃチップの開発が活発に行われている。このＩＣチップ
は、制御部及びデータ記憶部を備えた一つの半導体装置
であって、マイクロコントローラユニット（Micro Cont
roller Unit：ＭＰＵ）を搭載したものである。
ネットワークシステムを介して送受信する際に用いられ
るＩＣカード及びそのリーダ／ライター装置搭載用のＩ
Ｃチップの開発が活発に行われている。このＩＣチップ
は、制御部及びデータ記憶部を備えた一つの半導体装置
であって、マイクロコントローラユニット（Micro Cont
roller Unit：ＭＰＵ）を搭載したものである。
【０００３】図１３に、現在使用されている接触型ＩＣ
カードを例として、電子マネーシステムを支えるＩＣチ
ップの搭載状況を示す。図１３（ａ）にこの接触型ＩＣ
カードの平面図、図１３（ｂ）にその側面図を示す。Ｉ
Ｃカード１００は、キャッシュカードやクレジットカー
ドと同じサイズのプラスティック材料から成るカード本
体１０１と、中央演算処理ユニット（ＣＰＵ）やメモリ
を内蔵したＩＣモジュール１０２（図１３（ｃ）参照）
とから成り、カード表面の８つの端子１０４（１０４−
１〜１０４−８）により外部との情報のやり取りを行
う。
カードを例として、電子マネーシステムを支えるＩＣチ
ップの搭載状況を示す。図１３（ａ）にこの接触型ＩＣ
カードの平面図、図１３（ｂ）にその側面図を示す。Ｉ
Ｃカード１００は、キャッシュカードやクレジットカー
ドと同じサイズのプラスティック材料から成るカード本
体１０１と、中央演算処理ユニット（ＣＰＵ）やメモリ
を内蔵したＩＣモジュール１０２（図１３（ｃ）参照）
とから成り、カード表面の８つの端子１０４（１０４−
１〜１０４−８）により外部との情報のやり取りを行
う。
【０００４】ＩＣカード１００は、従来の磁気カードの
置き換えとして、磁気ストライプ１０３を有し、厚みｔ
＝０．７６ｍｍの中にＩＣチップ４０と防御膜１１２と
電極基体３８を納めることが必要不可欠とされる。これ
を満足するべく、搭載されるＩＣモジユール１０２の構
造は、図１４（ａ）に示すように、フリップチップ実装
により、ＩＣチップ４０がその素子面４０−１を下方と
して電極基体３８にバンプ１１１を介して取り付けら
れ、ＩＣチップ４０の上方は防御膜１１２で覆われ、こ
の防御膜１１２と電極基体３８との間には封止材（ＡＣ
Ｆ等）３９が充填されている。
置き換えとして、磁気ストライプ１０３を有し、厚みｔ
＝０．７６ｍｍの中にＩＣチップ４０と防御膜１１２と
電極基体３８を納めることが必要不可欠とされる。これ
を満足するべく、搭載されるＩＣモジユール１０２の構
造は、図１４（ａ）に示すように、フリップチップ実装
により、ＩＣチップ４０がその素子面４０−１を下方と
して電極基体３８にバンプ１１１を介して取り付けら
れ、ＩＣチップ４０の上方は防御膜１１２で覆われ、こ
の防御膜１１２と電極基体３８との間には封止材（ＡＣ
Ｆ等）３９が充填されている。
【０００５】図１４（ｂ）にＩＣチップ４０内部の概略
的構成を示す。ＩＣチップ４０の外形は矩形状であり、
所定の制御プログラムが記憶された読み出し専用メモリ
であるマスクＲＯＭ（Mask Read-Only Memory ）４１
と、このＲＯＭ４１によって使用され、一時的にデータ
を記憶する読み出し、書込用メモリであるＤＲＡＭ（Dy
namic Randam Access Memory）４２と、複数ビットのデ
ータの電気的な書込及び一括消去の可能なＲＯＭである
いわゆるフラッシュＥＥＰＲＯＭ（FLASH Electrically
Erasable and Programmable ROM）４３と、ＲＯＭ４１
に記憶される制御プログラムを読み出し、この制御プロ
グラムに応じて処理を行い、ＥＥＰＲＯＭ４３に記憶さ
れるデータの書換等の制御を行う中央演算処理部である
ＣＰＵ（Central Processing Unit ）４４とから成る半
導体集積回路４０Ａが半導体基板上に形成されているも
のである。なお、ＲＡＭ４２として、ＳＲＡＭを用いる
場合もある。また、ＥＥＰＲＯＭ４３の代わりに強誘電
体薄膜メモリを用いる場合もある。
的構成を示す。ＩＣチップ４０の外形は矩形状であり、
所定の制御プログラムが記憶された読み出し専用メモリ
であるマスクＲＯＭ（Mask Read-Only Memory ）４１
と、このＲＯＭ４１によって使用され、一時的にデータ
を記憶する読み出し、書込用メモリであるＤＲＡＭ（Dy
namic Randam Access Memory）４２と、複数ビットのデ
ータの電気的な書込及び一括消去の可能なＲＯＭである
いわゆるフラッシュＥＥＰＲＯＭ（FLASH Electrically
Erasable and Programmable ROM）４３と、ＲＯＭ４１
に記憶される制御プログラムを読み出し、この制御プロ
グラムに応じて処理を行い、ＥＥＰＲＯＭ４３に記憶さ
れるデータの書換等の制御を行う中央演算処理部である
ＣＰＵ（Central Processing Unit ）４４とから成る半
導体集積回路４０Ａが半導体基板上に形成されているも
のである。なお、ＲＡＭ４２として、ＳＲＡＭを用いる
場合もある。また、ＥＥＰＲＯＭ４３の代わりに強誘電
体薄膜メモリを用いる場合もある。
【０００６】また、ＩＣチップ４０の対向する２辺の端
部近傍には、アルミニウム等の金属から成る合計８個の
パッド電極４５（４５−１〜４５−８）が形成されてい
る。パッド電極４５−１〜４５−８は、バンプ１１１を
介して、カード表面の端子１０４−１〜１０４−８にそ
れぞれ接続される。
部近傍には、アルミニウム等の金属から成る合計８個の
パッド電極４５（４５−１〜４５−８）が形成されてい
る。パッド電極４５−１〜４５−８は、バンプ１１１を
介して、カード表面の端子１０４−１〜１０４−８にそ
れぞれ接続される。
【０００７】半導体集積回路４０Ａへの電源電圧の供給
や外部との信号のやり取りは、パッド電極４５を経由し
て行われる。このバッド電極４５は、通常、論理回路に
しろ、記憶回路にしろ、トランジスタとそれらを相互に
接続する金属配線層を設けることにより、素子形成領域
の外側に引き出した形で配置される。すなわち、図１４
（ｂ）において、パッド電極４５は半導体集積回路４０
Ａの形成領域ではなく、半導体集積回路４０Ａの形成領
域の外側に設けられている。
や外部との信号のやり取りは、パッド電極４５を経由し
て行われる。このバッド電極４５は、通常、論理回路に
しろ、記憶回路にしろ、トランジスタとそれらを相互に
接続する金属配線層を設けることにより、素子形成領域
の外側に引き出した形で配置される。すなわち、図１４
（ｂ）において、パッド電極４５は半導体集積回路４０
Ａの形成領域ではなく、半導体集積回路４０Ａの形成領
域の外側に設けられている。
【０００８】図１５に各パッド電極４５と半導体集積回
路４０Ａとの間の配線の概略を例示する。この例では、
８つあるパッド電極４５のうち、実際に用いられている
のはパッド電極４５−１，４５−２，４５−３，４５−
５，４５−７の５つであり、パッド電極４５−１は電源
端子Ｃ１（Ｖｃｃ）として、パッド電極４５−２はリセ
ット信号端子Ｃ２（ＲＳＴ）として、パッド電極４５−
３はクロック信号端子Ｃ３（ＣＬＫ）として、パッド電
極４５−５はグランド端子Ｃ５（ＧＮＤ）として、パッ
ド電極４５−７はデータ伝送端子Ｃ７（Ｉ／Ｏ）として
用いられる。また、残りのパッド電極４５−４，４５−
８は予備端子Ｃ４とされ、パッド電極４５−６は未使用
端子Ｃ６とされる。
路４０Ａとの間の配線の概略を例示する。この例では、
８つあるパッド電極４５のうち、実際に用いられている
のはパッド電極４５−１，４５−２，４５−３，４５−
５，４５−７の５つであり、パッド電極４５−１は電源
端子Ｃ１（Ｖｃｃ）として、パッド電極４５−２はリセ
ット信号端子Ｃ２（ＲＳＴ）として、パッド電極４５−
３はクロック信号端子Ｃ３（ＣＬＫ）として、パッド電
極４５−５はグランド端子Ｃ５（ＧＮＤ）として、パッ
ド電極４５−７はデータ伝送端子Ｃ７（Ｉ／Ｏ）として
用いられる。また、残りのパッド電極４５−４，４５−
８は予備端子Ｃ４とされ、パッド電極４５−６は未使用
端子Ｃ６とされる。
【０００９】
【発明が解決しようとする課題】半導体集積回路４０Ａ
中のＥＥＰＲＯＭ４３やＲＯＭ４１には、通信の際に必
要なプロトコル、認証用の番号コード・使用金額・残り
度数名アドレスの種々の重要なデータが格納されてい
る。このため、これらのコードやテータ類はＩＣカード
１００の偽造を防止する観点から、第三者によって読み
出されることを阻止する必要がある。しかしながら、従
来のＩＣチップ４０では、図１５に示されるようにパッ
ト電極４５と集積回路４０Ａとの間がダイレクトに接続
されているため、電気的探針が容易であり、偽造され易
いという問題があった。また、従来のＩＣチップ４０で
は、上部からの観察によってＥＥＰＲＯＭ４３やＲＯＭ
４１の配置を見ることができ、その上、電子ビームを用
いた測定によってＥＥＰＲＯＭ４３やＲＯＭ４１の内容
を容易に読み取ることが可能であり、偽造され易いとい
う問題があった。
中のＥＥＰＲＯＭ４３やＲＯＭ４１には、通信の際に必
要なプロトコル、認証用の番号コード・使用金額・残り
度数名アドレスの種々の重要なデータが格納されてい
る。このため、これらのコードやテータ類はＩＣカード
１００の偽造を防止する観点から、第三者によって読み
出されることを阻止する必要がある。しかしながら、従
来のＩＣチップ４０では、図１５に示されるようにパッ
ト電極４５と集積回路４０Ａとの間がダイレクトに接続
されているため、電気的探針が容易であり、偽造され易
いという問題があった。また、従来のＩＣチップ４０で
は、上部からの観察によってＥＥＰＲＯＭ４３やＲＯＭ
４１の配置を見ることができ、その上、電子ビームを用
いた測定によってＥＥＰＲＯＭ４３やＲＯＭ４１の内容
を容易に読み取ることが可能であり、偽造され易いとい
う問題があった。
【００１０】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、偽造され難
い半導体装置及びその製造方法を提供することにある。
なされたもので、その目的とするところは、偽造され難
い半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、半導体集積回路と外部との電気的
接続のための経路中に静電引力を利用して接点の開閉を
行う静電型可動接点素子を接続し、かつこの静電型可動
接点素子を半導体集積回路中の半導体メモリ素子上に配
置したものである。この発明によれば、半導体集積回路
と外部との電気的接続のための経路中に静電型可動接点
素子を接続することによって、配線が複雑化され、電気
的探針が困難となる。また、静電型可動接点素子を半導
体集積回路中の半導体メモリ素子上に配置することによ
って、上部からの光学的観察が困難となる。
るために、本発明は、半導体集積回路と外部との電気的
接続のための経路中に静電引力を利用して接点の開閉を
行う静電型可動接点素子を接続し、かつこの静電型可動
接点素子を半導体集積回路中の半導体メモリ素子上に配
置したものである。この発明によれば、半導体集積回路
と外部との電気的接続のための経路中に静電型可動接点
素子を接続することによって、配線が複雑化され、電気
的探針が困難となる。また、静電型可動接点素子を半導
体集積回路中の半導体メモリ素子上に配置することによ
って、上部からの光学的観察が困難となる。
【００１２】
【００１３】また、本発明は、半導体基板上に半導体集
積回路を形成する工程と、半導体集積回路の上に層間絶
縁膜を形成する工程と、層間絶縁膜にコンタクトホール
を開孔する工程と、層間絶縁膜を平坦化する工程と、平
坦化された層間絶縁膜上に可動部駆動用電極，接点電極
及び接続用電極を形成する工程と、可動部駆動用電極，
接点電極及び接続用電極上に犠牲膜を形成する工程と、
犠牲膜上の一部に電極接点被覆絶縁膜を形成する工程
と、犠牲膜及び電極接点被覆絶縁膜上に複数の可動接点
電極を形成する工程と、可動接点電極上に絶縁膜を形成
する工程と、犠牲膜に接続孔を開口し接続用電極を露出
させる工程と、犠牲膜，可動接点電極上に形成された絶
縁膜および接続孔より露出する接続用電極上に可動吸引
電極を形成する工程と、犠牲膜を除去する工程と、可動
吸引電極の周囲の空間を保ちながら可動吸引電極を絶縁
部材により封止する工程とによって半導体装置を製造す
るようにしたものである。この発明によれば、犠牲膜を
除去すると、半導体集積回路上に絶縁膜で被覆されたダ
ミー接点を有する静電型可動接点素子が形成される。
積回路を形成する工程と、半導体集積回路の上に層間絶
縁膜を形成する工程と、層間絶縁膜にコンタクトホール
を開孔する工程と、層間絶縁膜を平坦化する工程と、平
坦化された層間絶縁膜上に可動部駆動用電極，接点電極
及び接続用電極を形成する工程と、可動部駆動用電極，
接点電極及び接続用電極上に犠牲膜を形成する工程と、
犠牲膜上の一部に電極接点被覆絶縁膜を形成する工程
と、犠牲膜及び電極接点被覆絶縁膜上に複数の可動接点
電極を形成する工程と、可動接点電極上に絶縁膜を形成
する工程と、犠牲膜に接続孔を開口し接続用電極を露出
させる工程と、犠牲膜，可動接点電極上に形成された絶
縁膜および接続孔より露出する接続用電極上に可動吸引
電極を形成する工程と、犠牲膜を除去する工程と、可動
吸引電極の周囲の空間を保ちながら可動吸引電極を絶縁
部材により封止する工程とによって半導体装置を製造す
るようにしたものである。この発明によれば、犠牲膜を
除去すると、半導体集積回路上に絶縁膜で被覆されたダ
ミー接点を有する静電型可動接点素子が形成される。
【００１４】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図１はこの発明の一実施の形態を示
すＩＣチップの平面図である。同図において、図１４
（ｂ）と同一符号は同一或いは同等構成要素を示し、そ
の説明は省略する。なお、この実施の形態では、従来の
ＩＣチップ４０と区別するためにＩＣチップ４０’とす
る。このＩＣチップ４０’では、マイクロメカニカルス
イッチ４６（４６−１〜４６−８）をＥＥＰＲＯＭ４３
上に配置している。この点が従来のＩＣチップ４０と比
較して大きく異なっている。
き詳細に説明する。図１はこの発明の一実施の形態を示
すＩＣチップの平面図である。同図において、図１４
（ｂ）と同一符号は同一或いは同等構成要素を示し、そ
の説明は省略する。なお、この実施の形態では、従来の
ＩＣチップ４０と区別するためにＩＣチップ４０’とす
る。このＩＣチップ４０’では、マイクロメカニカルス
イッチ４６（４６−１〜４６−８）をＥＥＰＲＯＭ４３
上に配置している。この点が従来のＩＣチップ４０と比
較して大きく異なっている。
【００１５】マイクロメカニカルスイッチ４６は駆動素
子の一種であり、図３にその機能概念図を示すように、
可動接点５１を動作させるための電源端子４９およびグ
ランド端子５０と、可動接点５１によりスイッチングさ
れる入力端子４７および出力端子４８より構成される。
なお、可動接点５１の構造を工夫することにより、２入
力を２出力に接続したり、２入力を４出力に接続したり
することは容易に実施可能である（特願平１０−８４３
６号参照）。すなわち、１つのマイクロメカニカルスイ
ッチ４６で、ＡＮＤ，ＯＲ，ＮＯＲ，ＮＡＮＤ接続等の
論理演算処理が可能である。
子の一種であり、図３にその機能概念図を示すように、
可動接点５１を動作させるための電源端子４９およびグ
ランド端子５０と、可動接点５１によりスイッチングさ
れる入力端子４７および出力端子４８より構成される。
なお、可動接点５１の構造を工夫することにより、２入
力を２出力に接続したり、２入力を４出力に接続したり
することは容易に実施可能である（特願平１０−８４３
６号参照）。すなわち、１つのマイクロメカニカルスイ
ッチ４６で、ＡＮＤ，ＯＲ，ＮＯＲ，ＮＡＮＤ接続等の
論理演算処理が可能である。
【００１６】この実施の形態では、図２に示すように、
マイクロメカニカルスイッチ４６−１をパッド電極４５
−１と半導体集積回路４０Ａとを電気的に接続する経路
Ｌ１中に接続配置し、マイクロメカニカルスイッチ４６
−２をパッド電極４５−２と半導体集積回路４０Ａとを
電気的に接続する経路Ｌ２中に接続配置し、マイクロメ
カニカルスイッチ４６−３をパッド電極４５−３と半導
体集積回路４０Ａとを電気的に接続する経路Ｌ３中に接
続配置し、マイクロメカニカルスイッチ４６−５をパッ
ド電極４５−５と半導体集積回路４０Ａとを電気的に接
続する経路Ｌ４中に接続配置し、マイクロメカニカルス
イッチ４６−７をパッド電極４５−７と半導体集積回路
４０Ａとを電気的に接続する経路Ｌ５中に接続配置して
いる。なお、マイクロメカニカルスイッチ４６−４，４
６−６，４６−８はダミーとし、半導体集積回路４０Ａ
への経路Ｌ（Ｌ１〜Ｌ５）中には接続していない。マイ
クロメカニカルスイッチ４６は、１経路に１つではな
く、複数接続配置するようにしてもよい。
マイクロメカニカルスイッチ４６−１をパッド電極４５
−１と半導体集積回路４０Ａとを電気的に接続する経路
Ｌ１中に接続配置し、マイクロメカニカルスイッチ４６
−２をパッド電極４５−２と半導体集積回路４０Ａとを
電気的に接続する経路Ｌ２中に接続配置し、マイクロメ
カニカルスイッチ４６−３をパッド電極４５−３と半導
体集積回路４０Ａとを電気的に接続する経路Ｌ３中に接
続配置し、マイクロメカニカルスイッチ４６−５をパッ
ド電極４５−５と半導体集積回路４０Ａとを電気的に接
続する経路Ｌ４中に接続配置し、マイクロメカニカルス
イッチ４６−７をパッド電極４５−７と半導体集積回路
４０Ａとを電気的に接続する経路Ｌ５中に接続配置して
いる。なお、マイクロメカニカルスイッチ４６−４，４
６−６，４６−８はダミーとし、半導体集積回路４０Ａ
への経路Ｌ（Ｌ１〜Ｌ５）中には接続していない。マイ
クロメカニカルスイッチ４６は、１経路に１つではな
く、複数接続配置するようにしてもよい。
【００１７】マイクロメカニカルスイッチ４６−１，４
６−２，４６−３，４６−５，４６−７を動作させるた
めの電源には、パッド電極４５−１および４５−５を介
する電源Ｖｃｃを用いる。半導体集積回路４０Ａへの電
源やリセット信号，クロック信号及びデータ伝送信号
は、マイクロメカニカルスイッチ４６−１，４６−２，
４６−３，４６−５，４６−７が動作することにより導
通するスイッチング接点を介して、半導体集積回路４０
Ａへ導入する。
６−２，４６−３，４６−５，４６−７を動作させるた
めの電源には、パッド電極４５−１および４５−５を介
する電源Ｖｃｃを用いる。半導体集積回路４０Ａへの電
源やリセット信号，クロック信号及びデータ伝送信号
は、マイクロメカニカルスイッチ４６−１，４６−２，
４６−３，４６−５，４６−７が動作することにより導
通するスイッチング接点を介して、半導体集積回路４０
Ａへ導入する。
【００１８】図４（ａ）にマイクロメカニカルスイッチ
４６の一例として静電型可動接点素子の断面図を示す。
この静電型可動接点素子では、平坦化された層間絶縁膜
２４の上に可動部駆動用電極２５及び固定コンタクト電
極２６ａ，２６ｂが設けられている。
４６の一例として静電型可動接点素子の断面図を示す。
この静電型可動接点素子では、平坦化された層間絶縁膜
２４の上に可動部駆動用電極２５及び固定コンタクト電
極２６ａ，２６ｂが設けられている。
【００１９】また、層間絶縁膜２４の上に接続部（接続
用電極）３６が設けられ、接続部３６の上に断面Ｌ字状
の導電部材よりなる支持梁３０が設けられている。支持
梁３０の遊端部下面には微小空隙２７−１を隔てて可動
部駆動用電極２５と対向するように可動吸引電極２８が
設けられている。また、微小空隙２７−２を隔てて固定
コンタクト電極２６ａ，２６ｂと対向するように可動コ
ンタクト電極２９が設けられている。
用電極）３６が設けられ、接続部３６の上に断面Ｌ字状
の導電部材よりなる支持梁３０が設けられている。支持
梁３０の遊端部下面には微小空隙２７−１を隔てて可動
部駆動用電極２５と対向するように可動吸引電極２８が
設けられている。また、微小空隙２７−２を隔てて固定
コンタクト電極２６ａ，２６ｂと対向するように可動コ
ンタクト電極２９が設けられている。
【００２０】可動部駆動用電極２５は入力端子３２に接
続されている。固定コンタクト電極２６ａは、出力端子
３３に接続されると共に、抵抗３４を介して接地されて
いる。固定コンタクト電極２６ｂは端子３５を介して直
流電源に接続されている。接続部３６は接地されてい
る。
続されている。固定コンタクト電極２６ａは、出力端子
３３に接続されると共に、抵抗３４を介して接地されて
いる。固定コンタクト電極２６ｂは端子３５を介して直
流電源に接続されている。接続部３６は接地されてい
る。
【００２１】可動コンタクト電極２９と支持梁３０との
間には絶縁膜３１が形成されている。すなわち、可動コ
ンタクト電極２９と支持梁３０とは絶縁されている。可
動吸引電極２８は支持梁３０の下面に直接形成されてい
る。すなわち、可動吸引電極２８は支持梁３０，接続部
３６を介して接地されている。
間には絶縁膜３１が形成されている。すなわち、可動コ
ンタクト電極２９と支持梁３０とは絶縁されている。可
動吸引電極２８は支持梁３０の下面に直接形成されてい
る。すなわち、可動吸引電極２８は支持梁３０，接続部
３６を介して接地されている。
【００２２】この静電型可動接点素子では、可動部駆動
用電極２５と可動吸引電極２８との間に電圧を印加する
と、静電引力が発生して両電極が引き合う。この結果、
図４（ｂ）に示すように、支持梁３０がたわみ、可動コ
ンタクト電極２９と固定コンタクト電極２６ａ，２６ｂ
とが接触することにより接点が閉じる。電圧印加を停止
すると、支持梁３０の弾性力で可動コンタクト電極２９
が元の位置に戻り、接点が開放する。図４（ｃ）にこの
静電型可動接点素子の平面図を示す。
用電極２５と可動吸引電極２８との間に電圧を印加する
と、静電引力が発生して両電極が引き合う。この結果、
図４（ｂ）に示すように、支持梁３０がたわみ、可動コ
ンタクト電極２９と固定コンタクト電極２６ａ，２６ｂ
とが接触することにより接点が閉じる。電圧印加を停止
すると、支持梁３０の弾性力で可動コンタクト電極２９
が元の位置に戻り、接点が開放する。図４（ｃ）にこの
静電型可動接点素子の平面図を示す。
【００２３】図５に示すような構造とすればその占有面
積を図４に示したマイクロメカニカルスイッチ４６より
も増大させることができる。図５（ａ）は占有面積を増
大させ得るマイクロメカニカルスイッチ４６’の平面
図、図５（ｂ）は図５（ａ）におけるｂ−ｂ線断面図で
ある。同図において、３７ａ〜３７ｄは導電部材よりな
る支持梁、３７ｅ〜３７ｈは接続部（接続用電極）、３
７ｉ，３７ｊは可動部駆動用電極、３７ｋは可動コンタ
クト電極、３７ｍ，３７ｎは固定コンタクト電極、３７
ｏは絶縁膜，３７ｐは可動吸引電極である。
積を図４に示したマイクロメカニカルスイッチ４６より
も増大させることができる。図５（ａ）は占有面積を増
大させ得るマイクロメカニカルスイッチ４６’の平面
図、図５（ｂ）は図５（ａ）におけるｂ−ｂ線断面図で
ある。同図において、３７ａ〜３７ｄは導電部材よりな
る支持梁、３７ｅ〜３７ｈは接続部（接続用電極）、３
７ｉ，３７ｊは可動部駆動用電極、３７ｋは可動コンタ
クト電極、３７ｍ，３７ｎは固定コンタクト電極、３７
ｏは絶縁膜，３７ｐは可動吸引電極である。
【００２４】図６に示すように、通常、このマイクロメ
カニカルスイッチ４６’を３Ｖ程度の印加電圧で動作さ
せるには、一個当たり約０．０１ｍｍ2 （一辺の長さは
１００μｍの正方形）なので、８個のパッド電極４５に
対して、一個づつのマイクロメカニカルスイッチ４６’
を配置することにすると、その総面積は、約０．０８ｍ
ｍ2 となる。よって、ＥＥＰＲＯＭ４３が形成された領
域の総面積を、仮に４ｍｍ2 （一辺の長さが２ｍｍの正
方形）とすると、マイクロメカニカルスイッチ４６’は
ＥＥＰＲＯＭ４３全体の約２％を遮蔽することになる。
カニカルスイッチ４６’を３Ｖ程度の印加電圧で動作さ
せるには、一個当たり約０．０１ｍｍ2 （一辺の長さは
１００μｍの正方形）なので、８個のパッド電極４５に
対して、一個づつのマイクロメカニカルスイッチ４６’
を配置することにすると、その総面積は、約０．０８ｍ
ｍ2 となる。よって、ＥＥＰＲＯＭ４３が形成された領
域の総面積を、仮に４ｍｍ2 （一辺の長さが２ｍｍの正
方形）とすると、マイクロメカニカルスイッチ４６’は
ＥＥＰＲＯＭ４３全体の約２％を遮蔽することになる。
【００２５】そこで、ＥＥＰＲＯＭ４３に収納されてい
るデータの中でも機密性の高いものから順に、その上に
マイクロメカニカルスイッチ４６’を配置すれば光学的
な機密保持が可能となる。また、２％程度の遮蔽では少
なすぎるというのであれば、動作電圧は下がるが、マイ
クロメカニカルスイッチ４６’の面積を大きくすればよ
い。また、マイクロメカニカルスイッチ４６’を、ＥＥ
ＰＲＯＭ４３の上だけでなく、ＲＯＭ４１やＲＡＭ４２
等のメモリ素子の上に配置してもよい。また、マイクロ
メカニカルスイッチ４６’は、必ずしも半導体集積回路
４０Ａ上に配置しなくてもよい。この場合、光学的な機
密保持効果はなくなるが、配線が複雑化され、電気的探
針が困難となるという効果は残る。
るデータの中でも機密性の高いものから順に、その上に
マイクロメカニカルスイッチ４６’を配置すれば光学的
な機密保持が可能となる。また、２％程度の遮蔽では少
なすぎるというのであれば、動作電圧は下がるが、マイ
クロメカニカルスイッチ４６’の面積を大きくすればよ
い。また、マイクロメカニカルスイッチ４６’を、ＥＥ
ＰＲＯＭ４３の上だけでなく、ＲＯＭ４１やＲＡＭ４２
等のメモリ素子の上に配置してもよい。また、マイクロ
メカニカルスイッチ４６’は、必ずしも半導体集積回路
４０Ａ上に配置しなくてもよい。この場合、光学的な機
密保持効果はなくなるが、配線が複雑化され、電気的探
針が困難となるという効果は残る。
【００２６】図７は４入力２出力のマイクロメカニカル
スイッチ４６”を経路Ｌ１，Ｌ４中に接続配置した例を
示す図である。このマイクロメカニカルスイッチ４６”
は２組の接点構造Ｓ１，Ｓ２を有している。接点構造Ｓ
１は可動コンタクト電極Ｓ１ａと固定コンタクト電極Ｓ
１ｂ，Ｓ１ｃ，Ｓ１ｄとを有し、接点構造Ｓ２は可動コ
ンタクト電極Ｓ２ａと固定コンタクト電極Ｓ２ｂ，Ｓ２
ｃ，Ｓ２ｄとを有し、可動コンタクト電極Ｓ１ａおよび
Ｓ２ａにはその片面に薄い絶縁性の酸化膜（電極接点被
覆絶縁膜）Ｚ１，Ｚ２が形成されている。
スイッチ４６”を経路Ｌ１，Ｌ４中に接続配置した例を
示す図である。このマイクロメカニカルスイッチ４６”
は２組の接点構造Ｓ１，Ｓ２を有している。接点構造Ｓ
１は可動コンタクト電極Ｓ１ａと固定コンタクト電極Ｓ
１ｂ，Ｓ１ｃ，Ｓ１ｄとを有し、接点構造Ｓ２は可動コ
ンタクト電極Ｓ２ａと固定コンタクト電極Ｓ２ｂ，Ｓ２
ｃ，Ｓ２ｄとを有し、可動コンタクト電極Ｓ１ａおよび
Ｓ２ａにはその片面に薄い絶縁性の酸化膜（電極接点被
覆絶縁膜）Ｚ１，Ｚ２が形成されている。
【００２７】このマイクロメカニカルスイッチ４６”に
おいて、図示せぬ可動吸引電極が可動部駆動用電極に引
かれた場合、接点構造Ｓ１では可動コンタクト電極Ｓ１
ａが固定コンタクト電極Ｓ１ｂおよび固定コンタクト電
極Ｓ１ｄに、Ｓ１ｂは直接、Ｓ１ｄは電極接点被覆絶縁
膜Ｚ１を介して間接的に接触する。また、接点構造Ｓ２
では可動コンタクト電極Ｓ２ａが固定コンタクト電極Ｓ
２ｂおよび固定コンタクト電極Ｓ２ｄに、Ｓ２ｂは直
接、Ｓ２ｄは電極接点被覆絶縁膜Ｚ２を介して間接的に
接触する。これにより、パッド電極４５−１と経路Ｌ１
とが接点構造Ｓ１のＳ１ｂ→Ｓ１ｃの経路で接続され、
パッド電極４５−５と経路Ｌ４とが接点構造Ｓ２のＳ２
ｂ→Ｓ２ｃの経路で接続され、半導体集積回路４０Ａへ
パッド電極４５−１からの電源Ｖｃｃが供給される。
おいて、図示せぬ可動吸引電極が可動部駆動用電極に引
かれた場合、接点構造Ｓ１では可動コンタクト電極Ｓ１
ａが固定コンタクト電極Ｓ１ｂおよび固定コンタクト電
極Ｓ１ｄに、Ｓ１ｂは直接、Ｓ１ｄは電極接点被覆絶縁
膜Ｚ１を介して間接的に接触する。また、接点構造Ｓ２
では可動コンタクト電極Ｓ２ａが固定コンタクト電極Ｓ
２ｂおよび固定コンタクト電極Ｓ２ｄに、Ｓ２ｂは直
接、Ｓ２ｄは電極接点被覆絶縁膜Ｚ２を介して間接的に
接触する。これにより、パッド電極４５−１と経路Ｌ１
とが接点構造Ｓ１のＳ１ｂ→Ｓ１ｃの経路で接続され、
パッド電極４５−５と経路Ｌ４とが接点構造Ｓ２のＳ２
ｂ→Ｓ２ｃの経路で接続され、半導体集積回路４０Ａへ
パッド電極４５−１からの電源Ｖｃｃが供給される。
【００２８】ここで、不正者がマイクロメカニカルスイ
ッチ４６”の下の配線結線状態を調査する目的で、マイ
クロメカニカルスイッチ４６”を電気的に絶縁している
酸化膜（図示せず）等をフッ酸溶液等で除去すると、マ
イクロメカニカルスイッチ４６”の可動コンタクト電極
Ｓ１ａ，Ｓ２ａに形成されていた電極接点被覆絶縁膜Ｚ
１，Ｚ２も同時に除去され、どの配線がマイクロメカニ
カルスイッチ４６”により結線されていたのかを調査す
ることを困難にする。また、残留した可動コンタクト電
極Ｓ１ａ，Ｓ２ａを用いてマイクロメカニカルスイッチ
４６”を再構築した場合、電極接点被覆絶縁膜Ｚ１，Ｚ
２が除去されているため、Ｓ１ｂとＳ１ｄとの間および
Ｓ２ｂとＳ２ｄとの間が導通し、電源ラインと接地ライ
ンとの間がショートし、配線層が破壊される。
ッチ４６”の下の配線結線状態を調査する目的で、マイ
クロメカニカルスイッチ４６”を電気的に絶縁している
酸化膜（図示せず）等をフッ酸溶液等で除去すると、マ
イクロメカニカルスイッチ４６”の可動コンタクト電極
Ｓ１ａ，Ｓ２ａに形成されていた電極接点被覆絶縁膜Ｚ
１，Ｚ２も同時に除去され、どの配線がマイクロメカニ
カルスイッチ４６”により結線されていたのかを調査す
ることを困難にする。また、残留した可動コンタクト電
極Ｓ１ａ，Ｓ２ａを用いてマイクロメカニカルスイッチ
４６”を再構築した場合、電極接点被覆絶縁膜Ｚ１，Ｚ
２が除去されているため、Ｓ１ｂとＳ１ｄとの間および
Ｓ２ｂとＳ２ｄとの間が導通し、電源ラインと接地ライ
ンとの間がショートし、配線層が破壊される。
【００２９】図７に示したマイクロメカニカルスイッチ
４６”の具体的な構造を図８に示す。このマイクロメカ
ニカルスイッチ４６”は次のようにして製作される（図
１０のステップ５以降参照）。すなわち、層間絶縁膜１
３に可動部駆動用電極１５、固定コンタクト電極１６
ａ，１６ｂ，１６ｃ及び１６ｄ、及び接続用電極１４を
形成する。この際、固定コンタクト電極１６ａ及び１６
ｂと１６ｃ及び１６ｄは２個で１組となり、２組形成さ
れている。これら可動部駆動用電極１５、固定コンタク
ト電極１６ａ，１６ｂ，１６ｃ及び１６ｄ、及び接続用
電極１４上に犠牲膜１７を形成した後、この犠牲膜１７
の一部に電極接点被覆絶縁膜１８を設ける。
４６”の具体的な構造を図８に示す。このマイクロメカ
ニカルスイッチ４６”は次のようにして製作される（図
１０のステップ５以降参照）。すなわち、層間絶縁膜１
３に可動部駆動用電極１５、固定コンタクト電極１６
ａ，１６ｂ，１６ｃ及び１６ｄ、及び接続用電極１４を
形成する。この際、固定コンタクト電極１６ａ及び１６
ｂと１６ｃ及び１６ｄは２個で１組となり、２組形成さ
れている。これら可動部駆動用電極１５、固定コンタク
ト電極１６ａ，１６ｂ，１６ｃ及び１６ｄ、及び接続用
電極１４上に犠牲膜１７を形成した後、この犠牲膜１７
の一部に電極接点被覆絶縁膜１８を設ける。
【００３０】次に、犠牲膜１７上及び電極接点被覆絶縁
膜１８上に可動コンタクト電極１９ａ及び１９ｂを１つ
ずつ形成する。この可動コンタクト電極１９ａ及び１９
ｂ上に絶縁膜２０を設けた後に、犠牲膜１７にスルーホ
ールを開口し接続用電極１４を露出させる。この犠牲膜
１７及び絶縁膜２０並びに接続用電極１４上に可動吸引
電極２２を形成する。最後に犠牲膜１７を除去する。
膜１８上に可動コンタクト電極１９ａ及び１９ｂを１つ
ずつ形成する。この可動コンタクト電極１９ａ及び１９
ｂ上に絶縁膜２０を設けた後に、犠牲膜１７にスルーホ
ールを開口し接続用電極１４を露出させる。この犠牲膜
１７及び絶縁膜２０並びに接続用電極１４上に可動吸引
電極２２を形成する。最後に犠牲膜１７を除去する。
【００３１】この構造では、固定コンタクト電極１６ａ
〜１６ｄ及び可動コンタクト電極１９ａ，１９ｂは、可
動部吸引電極２２に覆われているため、上部からの観察
ではどのように配線が接続されているかは分からない。
さらに、可動コンタクト電極１９ｂ表面は電極接点被覆
絶縁膜１８が形成されているため、可動コンタクト電極
１９ｂが閉じてもこの可動コンタクト電極１９ｂに対向
している固定コンタクト電極１６ｃ及び１６ｄは導通し
ない。このため、どちらの接点電極の組が導通しないか
は上部からの観察では見分けることができない。
〜１６ｄ及び可動コンタクト電極１９ａ，１９ｂは、可
動部吸引電極２２に覆われているため、上部からの観察
ではどのように配線が接続されているかは分からない。
さらに、可動コンタクト電極１９ｂ表面は電極接点被覆
絶縁膜１８が形成されているため、可動コンタクト電極
１９ｂが閉じてもこの可動コンタクト電極１９ｂに対向
している固定コンタクト電極１６ｃ及び１６ｄは導通し
ない。このため、どちらの接点電極の組が導通しないか
は上部からの観察では見分けることができない。
【００３２】可動吸引電極２２下部の配線の様子を観察
するためには、可動吸引電極２２を取り除かなければな
らないが、このためにはこのマイクロメカニカルスイッ
チ４６”を封止している絶縁性基体膜２３を沸酸で除去
する必要がある。しかし、沸酸を使用すると、可動コン
タクト電極１９ｂの表面を覆っている電極接点被覆絶縁
膜１８も除去されるため、どちらの可動コンタクト電極
の表面が電極接点被覆絶縁膜１８に覆われていたか分か
らないようになる。この結果、この構造を有するマイク
ロメカニカルスイッチ４６”を使用すれば、上部からの
観察や上部構造を除去しての観察を行ってもマイクロメ
カニカルスイッチ４６”下部の配線の結線状況を分から
ないようにすることが可能となる。
するためには、可動吸引電極２２を取り除かなければな
らないが、このためにはこのマイクロメカニカルスイッ
チ４６”を封止している絶縁性基体膜２３を沸酸で除去
する必要がある。しかし、沸酸を使用すると、可動コン
タクト電極１９ｂの表面を覆っている電極接点被覆絶縁
膜１８も除去されるため、どちらの可動コンタクト電極
の表面が電極接点被覆絶縁膜１８に覆われていたか分か
らないようになる。この結果、この構造を有するマイク
ロメカニカルスイッチ４６”を使用すれば、上部からの
観察や上部構造を除去しての観察を行ってもマイクロメ
カニカルスイッチ４６”下部の配線の結線状況を分から
ないようにすることが可能となる。
【００３３】図８に示したマイクロメカニカルスイッチ
４６”をメモリ素子上に形成する工程に関して図９〜図
１２を用いて詳細に説明する。図９〜図１２は製造工程
順にステップ１からステップ１１までの断面図を記載し
ている。
４６”をメモリ素子上に形成する工程に関して図９〜図
１２を用いて詳細に説明する。図９〜図１２は製造工程
順にステップ１からステップ１１までの断面図を記載し
ている。
【００３４】ステップ１（図９）において、ｐ型のシリ
コン基板１の表面領域に、ゲート酸化膜２を介して多結
晶シリコンからなる浮遊ゲート３とゲート間酸化膜４と
多結晶シリコンの制御ゲート５を区域的に設ける。そし
て、制御ゲート５をマスクとしてドーパント（不純物）
である燐を、シリコン基板１中に導入して、ｎ＋拡散層
であるソース領域６及びドレイン領域７を形成し、この
結果、複数のトランジスタを形成する。なお、シリコン
基板１中の各トランジスタ間には、素子分離のための酸
化シリコン層８が埋め込まれる。
コン基板１の表面領域に、ゲート酸化膜２を介して多結
晶シリコンからなる浮遊ゲート３とゲート間酸化膜４と
多結晶シリコンの制御ゲート５を区域的に設ける。そし
て、制御ゲート５をマスクとしてドーパント（不純物）
である燐を、シリコン基板１中に導入して、ｎ＋拡散層
であるソース領域６及びドレイン領域７を形成し、この
結果、複数のトランジスタを形成する。なお、シリコン
基板１中の各トランジスタ間には、素子分離のための酸
化シリコン層８が埋め込まれる。
【００３５】ステップ２において、上記のトランジスタ
を含む基板全体に、層間絶縁膜９となる酸化シリコンを
ＣＶＤ（Chemical Vapor Deposition ：化学気相成長）
法によって堆積する。そして、ソース領域６及びドレイ
ン領域７の上の層間絶縁膜９に、コンタクトホールを形
成した後に、配線層１０を形成する。
を含む基板全体に、層間絶縁膜９となる酸化シリコンを
ＣＶＤ（Chemical Vapor Deposition ：化学気相成長）
法によって堆積する。そして、ソース領域６及びドレイ
ン領域７の上の層間絶縁膜９に、コンタクトホールを形
成した後に、配線層１０を形成する。
【００３６】ステップ３において、配線層１０の上に、
さらに層間絶縁膜１２を形成し、この層間絶縁膜１２に
スルーホールを開孔した後、配線層１１を形成する。さ
れに、その上に、層間絶縁膜１３を形成する。
さらに層間絶縁膜１２を形成し、この層間絶縁膜１２に
スルーホールを開孔した後、配線層１１を形成する。さ
れに、その上に、層間絶縁膜１３を形成する。
【００３７】ステップ４（図１０）において、層間絶縁
膜１３をＣＭＰ（Chemical MechanoPolishing）法によ
り平坦化した後、スルーホールを開孔する。ステップ５
において、平坦化された層間絶縁膜１３上に金属膜を蒸
着して、接続用電極１４、可動部駆動用電極１５、固定
コンタクト電極１６ａ，１６ｂ，１６ｃ及び１６ｄを形
成する。
膜１３をＣＭＰ（Chemical MechanoPolishing）法によ
り平坦化した後、スルーホールを開孔する。ステップ５
において、平坦化された層間絶縁膜１３上に金属膜を蒸
着して、接続用電極１４、可動部駆動用電極１５、固定
コンタクト電極１６ａ，１６ｂ，１６ｃ及び１６ｄを形
成する。
【００３８】ステップ６において、接続用電極１４、可
動部駆動用電極１５、及び固定コンタクト電極１６ａ〜
１６ｄ上に犠牲膜１７を形成する。ステップ７（図１
１）において、犠牲膜１７上の一部に電極接点被覆絶縁
膜１８を形成する。ステップ８において、犠牲膜１７及
び電極接点被覆絶縁膜１８に金属膜を形成し、更に加工
を行うことによって可動コンタクト電極１９ａ及び１９
ｂを形成する。この際、一方の可動コンタクト電極１９
ｂは電極接点被覆絶縁膜１８上に形成し、他方の可動コ
ンタクト電極１９ａは犠牲膜１７上に直接形成する。
動部駆動用電極１５、及び固定コンタクト電極１６ａ〜
１６ｄ上に犠牲膜１７を形成する。ステップ７（図１
１）において、犠牲膜１７上の一部に電極接点被覆絶縁
膜１８を形成する。ステップ８において、犠牲膜１７及
び電極接点被覆絶縁膜１８に金属膜を形成し、更に加工
を行うことによって可動コンタクト電極１９ａ及び１９
ｂを形成する。この際、一方の可動コンタクト電極１９
ｂは電極接点被覆絶縁膜１８上に形成し、他方の可動コ
ンタクト電極１９ａは犠牲膜１７上に直接形成する。
【００３９】ステップ９において、可動コンタクト電極
１９ａ及び１９ｂを覆うように絶縁膜２０を形成した
後、犠牲膜１７に接続用電極１４が露出するようにスル
ーホール２１を形成する。そして、犠牲膜１７及び絶縁
膜２０並びに接続用電極１４上に金属膜を形成し、加工
することによって、可動吸引電極２２を形成する。
１９ａ及び１９ｂを覆うように絶縁膜２０を形成した
後、犠牲膜１７に接続用電極１４が露出するようにスル
ーホール２１を形成する。そして、犠牲膜１７及び絶縁
膜２０並びに接続用電極１４上に金属膜を形成し、加工
することによって、可動吸引電極２２を形成する。
【００４０】ステップ１０（図１２）において犠牲膜１
７を除去する。そして、ステップ１１において、可動吸
引電極２２周囲の空間を保ちながら封止するために、加
工された絶縁性基体膜２３を層間絶縁膜１３上に設け
る。
７を除去する。そして、ステップ１１において、可動吸
引電極２２周囲の空間を保ちながら封止するために、加
工された絶縁性基体膜２３を層間絶縁膜１３上に設け
る。
【００４１】この結果、可動部駆動用電極１５への電圧
印加により、固定コンタクト電極１６ｃ及び１６ｄをダ
ミー接点として、固定コンタクト電極１６ａ及び１６ｂ
の開閉が可能なマイクロメカニカルスイッチ４６”がメ
モリ素子上に形成される。
印加により、固定コンタクト電極１６ｃ及び１６ｄをダ
ミー接点として、固定コンタクト電極１６ａ及び１６ｂ
の開閉が可能なマイクロメカニカルスイッチ４６”がメ
モリ素子上に形成される。
【００４２】この製造方法によれば、従来の配線形成工
程とほぼ同様なプロセス工程及び配線金属が溶融しない
程度の温度で、マイクロメカニカルスイッチ４６”を平
坦化した層間絶縁膜１３上に形成することができるの
で、ＩＣチップ４０’の製造が容易となる。
程とほぼ同様なプロセス工程及び配線金属が溶融しない
程度の温度で、マイクロメカニカルスイッチ４６”を平
坦化した層間絶縁膜１３上に形成することができるの
で、ＩＣチップ４０’の製造が容易となる。
【００４３】
【発明の効果】以上説明したことから明らかなように本
発明によれば、半導体集積回路と外部との電気的接続の
ための経路中に静電型可動接点素子を接続することによ
って、配線が複雑化され、電気的探針が困難となり、偽
造され難くなる。また、本発明によれば、上記静電型可
動接点素子を半導体メモリ素子上に配置することによっ
て、上部からの光学的観察が困難となり、メモリ素子の
配置やそのメモリ情報が第三者によって読み取られるこ
とが防止され、機密保護が可能となり、メモリ情報の改
竄等の悪用を防ぐことができる。また、本発明によれ
ば、従来の配線形成工程とほぼ同様なプロセス工程及び
配線金属が溶融しない程度の温度で、マイクロメカニカ
ルスイッチを平坦化した層間絶縁膜上に形成することが
できるので、上述したような効果を奏する半導体装置の
製造が容易となる。
発明によれば、半導体集積回路と外部との電気的接続の
ための経路中に静電型可動接点素子を接続することによ
って、配線が複雑化され、電気的探針が困難となり、偽
造され難くなる。また、本発明によれば、上記静電型可
動接点素子を半導体メモリ素子上に配置することによっ
て、上部からの光学的観察が困難となり、メモリ素子の
配置やそのメモリ情報が第三者によって読み取られるこ
とが防止され、機密保護が可能となり、メモリ情報の改
竄等の悪用を防ぐことができる。また、本発明によれ
ば、従来の配線形成工程とほぼ同様なプロセス工程及び
配線金属が溶融しない程度の温度で、マイクロメカニカ
ルスイッチを平坦化した層間絶縁膜上に形成することが
できるので、上述したような効果を奏する半導体装置の
製造が容易となる。
【図１】 本発明の一実施の形態を示すＩＣチップの平
面図である。
面図である。
【図２】 このＩＣチップにおけるマイクロメカニカル
スイッチの半導体集積回路上での接続配置状況を示す図
である。
スイッチの半導体集積回路上での接続配置状況を示す図
である。
【図３】 このＩＣチップに用いるマイクロメカニカル
スイッチの機能概念図である。
スイッチの機能概念図である。
【図４】 このマイクロメカニカルスイッチとして用い
る静電型可動接点素子の動作原理を説明する図である。
る静電型可動接点素子の動作原理を説明する図である。
【図５】 占有面積を増大させ得るマイクロメカニカル
スイッチの具体的な構造を示す図である。
スイッチの具体的な構造を示す図である。
【図６】 このマイクロメカニカルスイッチの動作電圧
と占有面積との関係を示す図である。
と占有面積との関係を示す図である。
【図７】 ４入力２出力のマイクロメカニカルスイッチ
を半導体集積回路への電源供給経路中に接続配置した例
を示す図である。
を半導体集積回路への電源供給経路中に接続配置した例
を示す図である。
【図８】 このマイクロメカニカルスイッチの具体的な
構造を示す図である。
構造を示す図である。
【図９】 このマイクロメカニカルスイッチを半導体基
板上に形成されたメモリ素子上に形成する工程（ステッ
プ１〜３）を説明する図である。
板上に形成されたメモリ素子上に形成する工程（ステッ
プ１〜３）を説明する図である。
【図１０】 このマイクロメカニカルスイッチを半導体
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ４〜６）を説明する図である。
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ４〜６）を説明する図である。
【図１１】 このマイクロメカニカルスイッチを半導体
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ７〜９）を説明する図である。
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ７〜９）を説明する図である。
【図１２】 このマイクロメカニカルスイッチを半導体
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ１０，１１）を説明する図である。
基板上に形成されたメモリ素子上に形成する工程（ステ
ップ１０，１１）を説明する図である。
【図１３】 ＩＣカードおよびこのＩＣカードに搭載さ
れるＩＣモジュールの概略的な構成を示す図である。
れるＩＣモジュールの概略的な構成を示す図である。
【図１４】 ＩＣモジュールの断面図およびこのＩＣモ
ジュールにおけるＩＣチップの内部の概略的構成を示す
図である。
ジュールにおけるＩＣチップの内部の概略的構成を示す
図である。
【図１５】 従来のＩＣチップにおける各パッド電極と
半導体集積回路との間の配線の概略を例示する図であ
る。
半導体集積回路との間の配線の概略を例示する図であ
る。
１３…層間絶縁膜、１４…接続用電極、１５…可動部駆
動用電極、１６ａ〜１６ｄ…固定コンタクト電極、１７
…犠牲膜、１８…電極接点被覆絶縁膜、１９ａ，１９ｂ
…可動コンタクト電極、２０…絶縁膜、２１…スルーホ
ール、２２…可動吸引電極、２３…絶縁性基体膜、４０
…ＩＣチップ、４０Ａ…半導体集積回路、４１…ＲＯ
Ｍ，４２…ＲＡＭ，４３…ＥＥＰＲＯＭ，４４…ＣＰ
Ｕ，４５…バッド電極、４６，４６’，４６”…マイク
ロメカニカルスイッチ、Ｌ１〜Ｌ５…経路。
動用電極、１６ａ〜１６ｄ…固定コンタクト電極、１７
…犠牲膜、１８…電極接点被覆絶縁膜、１９ａ，１９ｂ
…可動コンタクト電極、２０…絶縁膜、２１…スルーホ
ール、２２…可動吸引電極、２３…絶縁性基体膜、４０
…ＩＣチップ、４０Ａ…半導体集積回路、４１…ＲＯ
Ｍ，４２…ＲＡＭ，４３…ＥＥＰＲＯＭ，４４…ＣＰ
Ｕ，４５…バッド電極、４６，４６’，４６”…マイク
ロメカニカルスイッチ、Ｌ１〜Ｌ５…経路。
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(72)発明者 町田 克之
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 大藤 晋一
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 海野 秀之
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 前田 正彦
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 竹田 忠雄
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(56)参考文献 特開 平４−322457（ＪＰ，Ａ)
特開 平７−308080（ＪＰ，Ａ)
特開 平９−213191（ＪＰ，Ａ)
特開 平11−111939（ＪＰ，Ａ)
特開 平11−204013（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 21/8239 - 21/8246
H01L 27/10 - 27/115
Claims (13)
- 【請求項１】 半導体基板上に半導体集積回路を形成し
て成る半導体装置において、 前記半導体集積回路と外部との電気的接続のための経路
中に静電引力を利用して接点の開閉を行う静電型可動接
点素子が接続されており、 前記半導体集積回路は少なくとも半導体メモリ素子より
成る記憶手段を備え、 前記静電型可動接点素子が前記半
導体メモリ素子上に 配置されていることを特徴とする半
導体装置。 - 【請求項２】 請求項１において、前記静電型可動接点
素子は前記半導体集積回路とパッド電極とを電気的に接
続する経路中に接続されていることを特徴とする半導体
装置。 - 【請求項３】 請求項１において、前記静電型可動接点
素子は複数の接点を備えていることを特徴とする半導体
装置。 - 【請求項４】 請求項１において、前記静電型可動接点
素子は、前記半導体集積回路の本来動作に必要な配線端
子間の接続を行う接点と、前記半導体集積回路の本来動
作に必要な配線端子間の接続を行わないダミー接点とを
備えていることを特徴とする半導体装置。 - 【請求項５】 請求項１において、前記半導体メモリ素
子は、不揮発性メモリであるＲＯＭ，ＥＥＰＲＯＭおよ
び強誘電体薄膜メモリ、揮発性メモリであるＤＲＡＭお
よびＳＲＡＭの少なくとも１つであることを特徴とする
半導体装置。 - 【請求項６】 請求項１において、前記半導体メモリ素
子は、ＩＣカードに使用されるメモリ素子であることを
特徴とする半導体装置。 - 【請求項７】 請求項２において、前記静電型可動接点
素子は、前記半導体集積回路とパット電極とを電気的に
接続する経路に、１経路に付き複数の静電型可動接点素
子が接続されていることを特徴とする半導体装置。 - 【請求項８】 請求項１において、前記半導体メモリ素
子の全域が前記静電型可動接点素子により覆われている
ことを特徴とする半導体装置。 - 【請求項９】 請求項４において、前記ダミー接点には
絶縁性薄膜が形成されていることを特徴とする半導体装
置。 - 【請求項１０】 半導体基板上に半導体集積回路を形成
する工程と、 前記半導体集積回路の上に層間絶縁膜を形成する工程
と、 前記層間絶縁膜にコンタクトホールを開孔する工程と、 前記層間絶縁膜を平坦化する工程と、 平坦化された前記層間絶縁膜上に可動部駆動用電極，接
点電極及び接続用電極を形成する工程と、 前記可動部駆動用電極，接点電極及び接続用電極上に犠
牲膜を形成する工程と、 前記犠牲膜上の一部に電極接点被覆絶縁膜を形成する工
程と、 前記犠牲膜及び前記電極接点被覆絶縁膜上に複数の可動
接点電極を形成する工程と、 前記可動接点電極上に絶縁膜を形成する工程と、 前記犠牲膜に接続孔を開口し前記接続用電極を露出させ
る工程と、 前記犠牲膜，前記可動接点電極上に形成された絶縁膜お
よび前記接続孔より露出する前記接続用電極上に可動吸
引電極を形成する工程と、 前記犠牲膜を除去する工程と、 前記可動吸引電極の周囲の空間を保ちながら前記可動吸
引電極を絶縁部材により封止する工程と を傭えたことを
特徴とする半導体装置の製造方法 。 - 【請求項１１】 請求項１０において、前記半導体集積
回路は、少なくとも半導体メモリ素子より成る記憶手段
を備えていることを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１において、前記半導体メモ
リ素子は、不揮発性メモリであるＲＯＭ，ＥＥＰＲＯＭ
および強誘電体薄膜メモリ、揮発性メモリであるＤＲＡ
ＭおよびＳＲＡＭの少なくとも１つであることを特徴と
することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１１において、前記半導体メモ
リ素子は、ＩＣカードに使用されるメモリ素子であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09581598A JP3442994B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09581598A JP3442994B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297931A JPH11297931A (ja) | 1999-10-29 |
| JP3442994B2 true JP3442994B2 (ja) | 2003-09-02 |
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ID=14147929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09581598A Expired - Fee Related JP3442994B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3442994B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4189549B2 (ja) * | 2002-11-29 | 2008-12-03 | 独立行政法人科学技術振興機構 | 情報記憶素子及びその製造方法並びにメモリアレイ |
| US7034375B2 (en) * | 2003-02-21 | 2006-04-25 | Honeywell International Inc. | Micro electromechanical systems thermal switch |
| JP5054936B2 (ja) | 2005-06-22 | 2012-10-24 | パナソニック株式会社 | 電気機械メモリ、それを用いた電気回路及び電気機械メモリの駆動方法 |
| JP2009238546A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 微小電気機械スイッチ |
| CN106573770B (zh) * | 2014-06-27 | 2019-08-06 | 英特尔公司 | 用于静摩擦补偿的磁性纳米机械器件 |
-
1998
- 1998-04-08 JP JP09581598A patent/JP3442994B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11297931A (ja) | 1999-10-29 |
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