JPS6187349A - 半導体ウエハ - Google Patents
半導体ウエハInfo
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- JPS6187349A JPS6187349A JP20944684A JP20944684A JPS6187349A JP S6187349 A JPS6187349 A JP S6187349A JP 20944684 A JP20944684 A JP 20944684A JP 20944684 A JP20944684 A JP 20944684A JP S6187349 A JPS6187349 A JP S6187349A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Power Engineering (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子のスクリーニング試験を容易にする
ための半導体ウェハに関する。
ための半導体ウェハに関する。
従来、半導体素子のバーンイン等のスクリーニング試験
（以後バーンイン）は同一ウェハ上に形成された多数の
半導体素子毎にプローブピンを立てて電力を供給して試
験をする方法か、各半導体素子毎にスクライビングした
後にパッケージングを施して、その後にリート′ピンか
ら電力を供給して試験する方法がとられている。
（以後バーンイン）は同一ウェハ上に形成された多数の
半導体素子毎にプローブピンを立てて電力を供給して試
験をする方法か、各半導体素子毎にスクライビングした
後にパッケージングを施して、その後にリート′ピンか
ら電力を供給して試験する方法がとられている。
しかしながら、前者の半導体素子毎にプローブピンを立
てて検査を行なう方法は手数が複雑であり、しかも試験
工数を多くとる。又、多数のプローブピンによって自動
的に同時に試験をしようとすれば自らその試験装置が複
雑となるという欠点がある。又、パッケージング後に個
々の素子についてスクリーニング試験を行なうとすれば
、不良品の除去が遅くなるという欠点があった。
てて検査を行なう方法は手数が複雑であり、しかも試験
工数を多くとる。又、多数のプローブピンによって自動
的に同時に試験をしようとすれば自らその試験装置が複
雑となるという欠点がある。又、パッケージング後に個
々の素子についてスクリーニング試験を行なうとすれば
、不良品の除去が遅くなるという欠点があった。
本発明の目的は、上記点に鑑み、多数の半導体素子をウ
ェハ状態でバーンインできるようにするための半導体ウ
ェハを提供することにある。
ェハ状態でバーンインできるようにするための半導体ウ
ェハを提供することにある。
特に、本発明はバーンインするための給電路にその給電
動作を制限するスイッチ要素を設け、バーンイン以外の
ときに誤って給電されるのを確実に防止できるようにし
た半導体ウェハを提供することにある。
動作を制限するスイッチ要素を設け、バーンイン以外の
ときに誤って給電されるのを確実に防止できるようにし
た半導体ウェハを提供することにある。
本発明は、同一半導体基板に、多数の半導体素子が形成
された半導体ウェハにおいて、前記半導体素子上に形成
された電源電極部及び接地電極部を有し、両電極部の少
なくとも一方に対する給電経路中にその給電動作を制御
するスイッチ要素を設け、前記電極部に給電される電位
状態に応じて前記スイッチ要素の動作状態が切換えられ
るように構成されていることを特徴とする。
された半導体ウェハにおいて、前記半導体素子上に形成
された電源電極部及び接地電極部を有し、両電極部の少
なくとも一方に対する給電経路中にその給電動作を制御
するスイッチ要素を設け、前記電極部に給電される電位
状態に応じて前記スイッチ要素の動作状態が切換えられ
るように構成されていることを特徴とする。
さらに、本発明は、前記電源電極部及び接地電極部に給
電する電源線及び接地線とからなる配線パターンを前記
ウェハの切りしろ部に設けたことを特徴とする。
電する電源線及び接地線とからなる配線パターンを前記
ウェハの切りしろ部に設けたことを特徴とする。
以下、本発明の一実施例について説明する。
本発明を実現する為のＬＳＩのチップの構成を第１図に
、このチップを形成するウェハ上の構成を第２図に示す
。１０１は半導体素子であるＬＳＩチップ、１０２はチ
ップ上の電極（通称バットと呼ぶ）、１０３は電極１０
２の一部でチップに電源電位を給電する為の電源電極、
１０５はチップの切りしろ部１１１ （通称スクライブ
領域）に形成され、バーンイン時に電源電極１０３に電
源電位を給電する為に用いる配線領域、１０６は電極１
０３と配線領域１０５を接続する配線領域で、配線領域
１０５，１０６は共にチップ内部の配線を形成する手段
と同一の手段で形成される。１０７はチップの切りしろ
部１１１に形成され、バーンイン時チップに接地電位を
給電する為に用いる配線領域、１０４は電極１０２の一
部でチップに接地電位を給電する為の接地電極、１１０
は配線１０７の電位を接地電極１０４に対し給電するか
否かを制御するスイッチ回路、１０８は接地電極１０４
とスイッチ回路１１０を接続する配線領域、１０９は配
線１０７とスイッチ回路１１０を接続する配線領域で、
１０７，１０８．１０９は共にチップ内部の配線を形成
する手段と同一の手段で形成される。
、このチップを形成するウェハ上の構成を第２図に示す
。１０１は半導体素子であるＬＳＩチップ、１０２はチ
ップ上の電極（通称バットと呼ぶ）、１０３は電極１０
２の一部でチップに電源電位を給電する為の電源電極、
１０５はチップの切りしろ部１１１ （通称スクライブ
領域）に形成され、バーンイン時に電源電極１０３に電
源電位を給電する為に用いる配線領域、１０６は電極１
０３と配線領域１０５を接続する配線領域で、配線領域
１０５，１０６は共にチップ内部の配線を形成する手段
と同一の手段で形成される。１０７はチップの切りしろ
部１１１に形成され、バーンイン時チップに接地電位を
給電する為に用いる配線領域、１０４は電極１０２の一
部でチップに接地電位を給電する為の接地電極、１１０
は配線１０７の電位を接地電極１０４に対し給電するか
否かを制御するスイッチ回路、１０８は接地電極１０４
とスイッチ回路１１０を接続する配線領域、１０９は配
線１０７とスイッチ回路１１０を接続する配線領域で、
１０７，１０８．１０９は共にチップ内部の配線を形成
する手段と同一の手段で形成される。
以上述べた構成のチップをウェハ上に形成した場合の構
成が第２図であり、２０１は半導体ウェハ、１０１は前
記構成のＬＳＩチップ、２０２はウェハに外部電源から
接地電位を給電する為の給電部、２０５は給電部２０２
とチップ上の配線１０７を接続する配線で、チップの切
りしろ部１１１に形成される。２０３はウェハに外部電
源から電源電位を給電する為の給電部、２０４は給電部
２０３とチップ上の配線１０５を接続する配線で、チッ
プの切りしろ部１１１に形成される。以上の給電部２０
２，２０３、配線２０４，２０５は何れもチップ内部の
配線を形成する手段と同一の手段で形成される。
成が第２図であり、２０１は半導体ウェハ、１０１は前
記構成のＬＳＩチップ、２０２はウェハに外部電源から
接地電位を給電する為の給電部、２０５は給電部２０２
とチップ上の配線１０７を接続する配線で、チップの切
りしろ部１１１に形成される。２０３はウェハに外部電
源から電源電位を給電する為の給電部、２０４は給電部
２０３とチップ上の配線１０５を接続する配線で、チッ
プの切りしろ部１１１に形成される。以上の給電部２０
２，２０３、配線２０４，２０５は何れもチップ内部の
配線を形成する手段と同一の手段で形成される。
次にウェハ状態でバーンインを行なう方法を各構成要素
の作動に基づき説明する。バーンインをウェハ状態で行
なう為にはウェハ上の各チップに対し電力を給電するこ
とが不可欠であり、これを実現する為、チップの電極部
（１０２，１０３゜１０４等）対しプローブビンを立て
ることでも可 。
の作動に基づき説明する。バーンインをウェハ状態で行
なう為にはウェハ上の各チップに対し電力を給電するこ
とが不可欠であり、これを実現する為、チップの電極部
（１０２，１０３゜１０４等）対しプローブビンを立て
ることでも可 。
能だが、全てのチップに対しこれを行なうにはその操作
が煩わしいこと、又こあ為の装置が複雑であること等の
問題がある。
が煩わしいこと、又こあ為の装置が複雑であること等の
問題がある。
本発明の構成はチップの切りしろ部１１１に形成した配
線（１０５，１０７等）により全てのチップに対し容易
に電力を供給しようとするものであり、即ちウェハ上の
電極部２０３に電源電位を、電瓶部２０２に接地電位を
プローブビンにより外部電源から給電し、切りしろ部１
１１の配線１０７．１０５を通して金子ノブにこれを分
配しようとするものである。つまり、チップ上では配線
１０５から配線１０６を介し電源電極１０３へ電源電位
が供給され、配線１０７から配線１０９を介してスイッ
チ回路１１０に接続され、このスイ。
線（１０５，１０７等）により全てのチップに対し容易
に電力を供給しようとするものであり、即ちウェハ上の
電極部２０３に電源電位を、電瓶部２０２に接地電位を
プローブビンにより外部電源から給電し、切りしろ部１
１１の配線１０７．１０５を通して金子ノブにこれを分
配しようとするものである。つまり、チップ上では配線
１０５から配線１０６を介し電源電極１０３へ電源電位
が供給され、配線１０７から配線１０９を介してスイッ
チ回路１１０に接続され、このスイ。
子回路１１０がＯＮの場合に配線１０８を介して、配線
１０７の接地電位に相当する電位が接地電極１０４に供
給される。これによれば電力供給の為のプローブピンは
１ウェハ当り２本で行なうことが可能で、その容易さは
言うまでもない。
１０７の接地電位に相当する電位が接地電極１０４に供
給される。これによれば電力供給の為のプローブピンは
１ウェハ当り２本で行なうことが可能で、その容易さは
言うまでもない。
次に、以上の作動のうちスイッチ・回路１１０の機能に
ついて補足説明する。スイッチ回路１１０は、ウェハで
のバーンインを可能にする為に構成した配線１０５，１
０７等をバーンイン時にのみ）幾１１しさせる為、即ち
、■チップ１０１の良否を−ｔ’ｌｌ断する為のウェハ
試験時や、■組付後のパッケージ状態での製品試験や、
■製品出荷後の実詰動作状態では、千ノブに構成されて
いる本来の回路機能に対し何ら影響させない為に、付加
したものである。
ついて補足説明する。スイッチ回路１１０は、ウェハで
のバーンインを可能にする為に構成した配線１０５，１
０７等をバーンイン時にのみ）幾１１しさせる為、即ち
、■チップ１０１の良否を−ｔ’ｌｌ断する為のウェハ
試験時や、■組付後のパッケージ状態での製品試験や、
■製品出荷後の実詰動作状態では、千ノブに構成されて
いる本来の回路機能に対し何ら影響させない為に、付加
したものである。
したがって、ウェハ状態でのバーンインを行なう為に、
電桟部２０２，２０３に対し、各々高電位・低電位を給
電した場合にのみスイッチ回路１１０が導通状態となり
、それ以外の場合、即ち前記■〜■の場合には非導通と
なる特徴を有したスイッチである。このようなスイッチ
は従来の技術で容易に製造でき、かつチップを構成する
他の回路構成要素と同一の手段で製造が可能である。
電桟部２０２，２０３に対し、各々高電位・低電位を給
電した場合にのみスイッチ回路１１０が導通状態となり
、それ以外の場合、即ち前記■〜■の場合には非導通と
なる特徴を有したスイッチである。このようなスイッチ
は従来の技術で容易に製造でき、かつチップを構成する
他の回路構成要素と同一の手段で製造が可能である。
そこで、本発明の作動をさらに具体的に説明する。第２
図において、シリコンウェハ２０１に形成された各チッ
プ１０１に対し、給電用電極２０２及びこれに接続する
配線部２０５，１０７を通じ接地電位を供給し、給電用
電極２０３及びこれに接続する配線部２０４，１０５を
通じ電源電位を供給する。給電用電極２０２，２０３は
プローブビン等を通じ外部電源から電源及び接地の２つ
の基準電位を受け、前記配線部を通じウェハ上の全チッ
プに分配する。
図において、シリコンウェハ２０１に形成された各チッ
プ１０１に対し、給電用電極２０２及びこれに接続する
配線部２０５，１０７を通じ接地電位を供給し、給電用
電極２０３及びこれに接続する配線部２０４，１０５を
通じ電源電位を供給する。給電用電極２０２，２０３は
プローブビン等を通じ外部電源から電源及び接地の２つ
の基準電位を受け、前記配線部を通じウェハ上の全チッ
プに分配する。
又、チップは前記２つの基準電位間の電位差に相当する
電位差をその電源電極１０３、接地電極１０４に受は通
電状態となる。この構成で用いる給電用電極２０２．２
０３及び１０５，１０７゜２０４．２０５の配線部は、
チップ内の配線及び電極を形成する手段と同一の手段で
形成する為、製造工程の追加、変更は不要である。又こ
れらは従来、ウェハの切りしろ部１１１として用いてい
る領域に形成できる程度の配線幅を有するものであり、
従ってチップサイズには何ら影響を及ぼさずウェハ上の
チップ数を制限するものではない。
電位差をその電源電極１０３、接地電極１０４に受は通
電状態となる。この構成で用いる給電用電極２０２．２
０３及び１０５，１０７゜２０４．２０５の配線部は、
チップ内の配線及び電極を形成する手段と同一の手段で
形成する為、製造工程の追加、変更は不要である。又こ
れらは従来、ウェハの切りしろ部１１１として用いてい
る領域に形成できる程度の配線幅を有するものであり、
従ってチップサイズには何ら影響を及ぼさずウェハ上の
チップ数を制限するものではない。
以上によりウェハ上の全てのチップに対し電力を供給す
る方法を説明したが、次にこの方法により給電されるＬ
ＳＩチップ上の作動に関して第１図、第３図により説明
する。第１図中の配線１０５．１０７は１０６及び１０
９の配線を通じて各々電源電極１０３、スイッチ回路１
１０に接続する。電源電極１０３は第２図給電電極２０
３に供給される外部電源からの電源電位を直接給電され
る。一方、第２図中の給電電極２０２に供給される接地
電位はスイッチ回路１１０を経て接地電極１０４に給電
される。
る方法を説明したが、次にこの方法により給電されるＬ
ＳＩチップ上の作動に関して第１図、第３図により説明
する。第１図中の配線１０５．１０７は１０６及び１０
９の配線を通じて各々電源電極１０３、スイッチ回路１
１０に接続する。電源電極１０３は第２図給電電極２０
３に供給される外部電源からの電源電位を直接給電され
る。一方、第２図中の給電電極２０２に供給される接地
電位はスイッチ回路１１０を経て接地電極１０４に給電
される。
以下に上記スイッチ回路１１０の構成及び作動を説明す
る。第３図はスイッチ回路１１０の構成例である。端子
３０１は第１図中の配線１０９と接続し、端子３０２は
第１図中の配線１０８と接続する。３０３はＰ型のモス
トランジスタで、ソースは端子３０２と、ドレインは電
流制限用ヒユーズ３０４と、ゲートは保護抵抗３０５を
介してドレインに接続する。前記ヒユーズ３０４は配線
１０９の導体材料と同一の、／ｌ又はＡｎ！Ｓ ｉ等で
形成され、第５図（Ａ ’）の如く配線１０９に比べ電
流路が狭くなるよう配線幅を狭くするか、または第５図
（Ｂ）の如く配線の厚みを薄くするように構成されてお
り、前記トランジスタ３０３に過大電流が流れたときに
ヒユーズ部３０４の電流密度が大きくなり、エレクトロ
マイグレーションによる切断、又は発熱により溶断が発
生し過大電流を遮断する。
る。第３図はスイッチ回路１１０の構成例である。端子
３０１は第１図中の配線１０９と接続し、端子３０２は
第１図中の配線１０８と接続する。３０３はＰ型のモス
トランジスタで、ソースは端子３０２と、ドレインは電
流制限用ヒユーズ３０４と、ゲートは保護抵抗３０５を
介してドレインに接続する。前記ヒユーズ３０４は配線
１０９の導体材料と同一の、／ｌ又はＡｎ！Ｓ ｉ等で
形成され、第５図（Ａ ’）の如く配線１０９に比べ電
流路が狭くなるよう配線幅を狭くするか、または第５図
（Ｂ）の如く配線の厚みを薄くするように構成されてお
り、前記トランジスタ３０３に過大電流が流れたときに
ヒユーズ部３０４の電流密度が大きくなり、エレクトロ
マイグレーションによる切断、又は発熱により溶断が発
生し過大電流を遮断する。
第４図は前記スイッチ１１０と、ＬＳＩの電源電極１０
３から接地電極１０４に至る電流経路を簡単の為に抵抗
に置き換えた場合の等価回路で、４０２は第１図の電源
電極１０３に相当する。抵抗４０１はチップ１０１の電
源電極１０３から接地電極１０４に至る電流経路を等測
的に置き換えた抵抗である。この時、端子４０２に高電
圧ＶＨを給電し端子３０１に低電圧Ｖしを印加すると端
子３０２にはＭＭ＝ＶＬ＋Ｖ丁Ｐ＜ＶＨなる電圧Ｖ Ｍ
が発生する。
３から接地電極１０４に至る電流経路を簡単の為に抵抗
に置き換えた場合の等価回路で、４０２は第１図の電源
電極１０３に相当する。抵抗４０１はチップ１０１の電
源電極１０３から接地電極１０４に至る電流経路を等測
的に置き換えた抵抗である。この時、端子４０２に高電
圧ＶＨを給電し端子３０１に低電圧Ｖしを印加すると端
子３０２にはＭＭ＝ＶＬ＋Ｖ丁Ｐ＜ＶＨなる電圧Ｖ Ｍ
が発生する。
この第４図中のスイッチ部のインピーダンスは前記等価
抵抗４０のインピーダンスに比べ十分小さいものとし、
又ＶＴＰ ’は前記モストランジスタ３０３のしきい値
電圧ＶＴＰと基板効果による変動分ΔＶＴＰを加えたＶ
ＴＲ’ ＝ＶＴＲ＋ΔＶＴＰで表される電圧である。前
記ＶＭが接地電極１０４に発生する電圧で、従ってＬＳ
Ｉチップの電源電極１０３と接地電極１０４間にはＶＨ
ＶＦｌなる電位差が印加されることになり、この電位差
がＬＳＩの動作を可能にする。逆にこのｖＨ−ｖＭがＬ
ＳＩをバーンインする時の電源電位差に等しくなるよう
ＶＨと■しの電位を与えれば、ＬＳＩチップに対し所定
の電位差が給電可能となる。
抵抗４０のインピーダンスに比べ十分小さいものとし、
又ＶＴＰ ’は前記モストランジスタ３０３のしきい値
電圧ＶＴＰと基板効果による変動分ΔＶＴＰを加えたＶ
ＴＲ’ ＝ＶＴＲ＋ΔＶＴＰで表される電圧である。前
記ＶＭが接地電極１０４に発生する電圧で、従ってＬＳ
Ｉチップの電源電極１０３と接地電極１０４間にはＶＨ
ＶＦｌなる電位差が印加されることになり、この電位差
がＬＳＩの動作を可能にする。逆にこのｖＨ−ｖＭがＬ
ＳＩをバーンインする時の電源電位差に等しくなるよう
ＶＨと■しの電位を与えれば、ＬＳＩチップに対し所定
の電位差が給電可能となる。
次にスイッチ回路１１０が導通しない場合を説明する。
ＬＳＩのチップの良否を判別する為の試験時や、ＬＳＩ
チップを組付け、パッケージ封止した後の状態ではＬＳ
Ｉを動作させる為に印加する電源、接地の２つの基準電
位は、各々第１図に示す電源電極１０３及び接地電極１
０４に直接印加される。つまり、第４図で端子４０２に
電源電位、端子３０２に接地電位が供給された状態にあ
り、この時モストランジスタ３０３を導通させるには端
子３０１に対し接地電位よりもさらに低い負の電位（？
−Ｖ Ｔ Ｐ ’ （Ｖ） ）を印加しなければなら
ない。
チップを組付け、パッケージ封止した後の状態ではＬＳ
Ｉを動作させる為に印加する電源、接地の２つの基準電
位は、各々第１図に示す電源電極１０３及び接地電極１
０４に直接印加される。つまり、第４図で端子４０２に
電源電位、端子３０２に接地電位が供給された状態にあ
り、この時モストランジスタ３０３を導通させるには端
子３０１に対し接地電位よりもさらに低い負の電位（？
−Ｖ Ｔ Ｐ ’ （Ｖ） ）を印加しなければなら
ない。
しかるにＬＳＩ （ＣＭＯ３の場合）は接地電位に対
し正側の電位で動作する為、万一故障が発生し配線１０
７がチップ内部の構成要素（例えば０ＭＯ５の基板ニ一
般にＮ型基板の場合ＶＣＣ電位）とショートしても上記
−ＶＴＰ’（Ｖｌなる電位が供給されることはなく、よ
ってスイッチモストランジスタ３０３は導通状態にはな
り得ない。したがって、接地電位が供給されている接地
電極１０４に対し何ら影響を及ぼすことはなく、チップ
の内部回路の動作は保証される。
し正側の電位で動作する為、万一故障が発生し配線１０
７がチップ内部の構成要素（例えば０ＭＯ５の基板ニ一
般にＮ型基板の場合ＶＣＣ電位）とショートしても上記
−ＶＴＰ’（Ｖｌなる電位が供給されることはなく、よ
ってスイッチモストランジスタ３０３は導通状態にはな
り得ない。したがって、接地電位が供給されている接地
電極１０４に対し何ら影響を及ぼすことはなく、チップ
の内部回路の動作は保証される。
以上の説明では配線１０７に対する容量カップリング等
によるＡＣ的な電位変動は無視しているが、設計時上記
ＡＣ的な影響を少なくする為の構成は可能で実際上問題
はない。
によるＡＣ的な電位変動は無視しているが、設計時上記
ＡＣ的な影響を少なくする為の構成は可能で実際上問題
はない。
以上がスイッチ回路１１０の作動の説明であるが、スイ
ッチ回路１１０を付加する効果はこれを付加しない場合
に比べ、■チップの機能良否の判定の為に個々のチップ
毎に試験する場合や、■チップをパッケージ封止した後
の製品状態での試験、および実装状態での動作時に発揮
され、それぞれ具体的には■の場合チップ毎の消費電流
が測定できること、逆にスイッチ回路１１０がない場合
にはチップ町の消費電流が測定できず、したがって良否
の検出が後工程となる。■の場合、前記の通り配線１０
７が何らかの原因で基板等のチップ内部の構成要素とシ
ョートしてもこれが不良原因あるいは誤動作原因となら
ない、という効果となる。
ッチ回路１１０を付加する効果はこれを付加しない場合
に比べ、■チップの機能良否の判定の為に個々のチップ
毎に試験する場合や、■チップをパッケージ封止した後
の製品状態での試験、および実装状態での動作時に発揮
され、それぞれ具体的には■の場合チップ毎の消費電流
が測定できること、逆にスイッチ回路１１０がない場合
にはチップ町の消費電流が測定できず、したがって良否
の検出が後工程となる。■の場合、前記の通り配線１０
７が何らかの原因で基板等のチップ内部の構成要素とシ
ョートしてもこれが不良原因あるいは誤動作原因となら
ない、という効果となる。
なお、前記実施例はウェハ上の各チップ１０１に対し７
電源型位、接地電位のみを供給し、スタディツクバーン
インを行なう構成だが、切りしろ部にさらに多層の配線
を施し例えばクロック信号等も印加できるように構成す
ることでクロックドバーンイン（Ｃ１ｏｃｋｅｄ ｂｕ
ｒｎ ｉｎ ）も可能となる。
電源型位、接地電位のみを供給し、スタディツクバーン
インを行なう構成だが、切りしろ部にさらに多層の配線
を施し例えばクロック信号等も印加できるように構成す
ることでクロックドバーンイン（Ｃ１ｏｃｋｅｄ ｂｕ
ｒｎ ｉｎ ）も可能となる。
また、前記実施例ではスイッチ回路１０１を接地電位の
給電側に構成したが、これを電源電位給電側に構成して
もよい。
給電側に構成したが、これを電源電位給電側に構成して
もよい。
以上述べた如く本発明によれば、ウェハ状態で各半導体
素子のバーンインが可能となり、非常に効率良く試験を
行なうことができ、後工程における歩留り十分高めるこ
とができる。しかも、バーンインを行なうための給電路
にその給電動作を制限するスイッチ要素を設けζいるた
め、バーンイン以外のときに誤って給電されるのを確実
に防止できる。
素子のバーンインが可能となり、非常に効率良く試験を
行なうことができ、後工程における歩留り十分高めるこ
とができる。しかも、バーンインを行なうための給電路
にその給電動作を制限するスイッチ要素を設けζいるた
め、バーンイン以外のときに誤って給電されるのを確実
に防止できる。
第１図は本発明の一実施例となる半導体チップ部分を拡
大した部分平面図、第２図は同実施例で使用する半導体
ウェハ、第３図及び第４図はスイッチ回路部分の等価回
路図、第５図（Δ）、（Ｂ）はヒユーズ部分の構成例を
示す平面図と断面図である。 １０１・・・ＬＳＩチップ、１０３・・・電源型）あ１
．１０４・・・接地電極、１０５，１０６，１０７，１
０８．１０９・・・配線領域、１１０・・・スイッチ回
路、１１１・・・リリしろ部、２０１・・・半導体ウェ
ハ、２０２．２０３・・・給電部、３０３・・・モスト
ランジスタ、３０４・・・電流制限用ヒユーズ。
大した部分平面図、第２図は同実施例で使用する半導体
ウェハ、第３図及び第４図はスイッチ回路部分の等価回
路図、第５図（Δ）、（Ｂ）はヒユーズ部分の構成例を
示す平面図と断面図である。 １０１・・・ＬＳＩチップ、１０３・・・電源型）あ１
．１０４・・・接地電極、１０５，１０６，１０７，１
０８．１０９・・・配線領域、１１０・・・スイッチ回
路、１１１・・・リリしろ部、２０１・・・半導体ウェ
ハ、２０２．２０３・・・給電部、３０３・・・モスト
ランジスタ、３０４・・・電流制限用ヒユーズ。
Claims (2)
- （１）同一半導体基板に、多数の半導体素子が形成され
た半導体ウェハにおいて、 前記半導体素子上に形成された電源電極部及び接地電極
部を有し、両電極部の少なくとも一方に対する給電経路
中にその給電動作を制御するスイッチ要素を設け、前記
電極部に給電される電位状態に応じて前記スイッチ要素
の動作状態が切換えられるように構成されていることを
特徴とする半導体ウェハ。 - （２）前記電源電極部及び接地電極部に給電する電源線
及び接地線とからなる配線パターンを前記ウェハの切り
しろ部に設けたことを特徴とする特許請求の範囲第１項
記載の半導体ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20944684A JPS6187349A (ja) | 1984-10-04 | 1984-10-04 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20944684A JPS6187349A (ja) | 1984-10-04 | 1984-10-04 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187349A true JPS6187349A (ja) | 1986-05-02 |
Family
ID=16572994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20944684A Pending JPS6187349A (ja) | 1984-10-04 | 1984-10-04 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296346A (ja) * | 1989-05-11 | 1990-12-06 | Matsushita Electron Corp | 半導体集積装置の検査方法 |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US6365443B1 (en) | 1999-08-26 | 2002-04-02 | Fujitsu Limited | Method of manufacturing a semiconductor device having data pads formed in scribed area |
-
1984
- 1984-10-04 JP JP20944684A patent/JPS6187349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| JPH02296346A (ja) * | 1989-05-11 | 1990-12-06 | Matsushita Electron Corp | 半導体集積装置の検査方法 |
| US6365443B1 (en) | 1999-08-26 | 2002-04-02 | Fujitsu Limited | Method of manufacturing a semiconductor device having data pads formed in scribed area |
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