JP2009170927A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ダイシング時のバリ発生を防止して、ＩＣ製造の歩留まりを向上できる半導体装置の製造方法を提供する。
【解決手段】最上層のメタル配線３１ａ，３１ｂ，３１ｃは、プローブが接触可能なように露出しており、ダイシング領域１２の長手方向と略平行な間隙Ｇを介して空間的に分離して配置される。間隙Ｇの位置および寸法は、ブレードの刃厚および相対位置誤差を考慮して設計され、ブレードがダイシング領域１２を通過する場合に、ブレードがメタル配線３１ａ，３１ｂ，３１ｃのいずれも横切らないようにする。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、ダイシング領域に特性評価用素子と測定パッドが形成された半導体ウエハを切断するためのダイシング方法に関する。

図１１は従来のＩＣ製造プロセスの一例を示す説明図であり、図１１（ａ）はダイシング工程を示し、図１１（ｂ）はダイシング後の様子を示し、図１１（ｃ）はワイヤボンディング工程を示す。ウエハ１は、ＳｉやＧａＡｓ等の半導体からなる基板２と、基板２の上に形成された電気絶縁層３やメタル配線４などで構成され、一般に、多数の半導体素子が集積されたチップ領域がマトリクス状に配置されている。

ウエハ１から個々のチップを取り出す場合、図１１（ａ）に示すように、各チップ領域の間にブレード９を通過させて切断する。このときブレード９の通過ラインにメタル配線４が存在すると、図１１（ｂ）に示すように、ダイシング応力がメタル配線４に印加され、下地層との密着力が弱い場合には、メタル配線４が部分的に剥離して、バリ４ａが発生することがある。

その結果、図１１（ｃ）に示すように、個々のチップをリードフレーム５にマウントして、ワイヤ６で結線する際に、ワイヤ６がバリ４ａと接触する可能性が高くなり、製品不良の要因となる。

本発明の目的は、ダイシング時のバリ発生を防止して、ＩＣ製造の歩留まりを向上できる半導体装置の製造方法を提供することである。

本発明に係る半導体装置の製造方法は、
ａ）半導体素子が形成された複数のチップ領域と、
前記複数のチップ領域の外側に設けられたダイシング領域と、
前記ダイシング領域に形成された特性評価用素子と、
前記ダイシング領域に形成され、前記特性評価用素子と電気的に接続されたプローブ接触用の測定パッドであって、最上層のメタル配線で形成された測定パッドとを有する半導体ウエハを準備する工程と、
ｂ）前記半導体ウエハを前記ダイシング領域に沿ってダイシングブレードで切断することにより、前記半導体ウエハを前記複数のチップ領域に分割する工程とを有し、
前記工程ａ）において、前記測定パッドは、ダイシング領域の長手方向と略平行な間隙を介して区分され、かつ、絶縁層から露出する２つ以上の露出面を含み、
前記２つ以上の露出面は、前記最上層のメタル配線よりも下層のメタル配線によって、前記ダイシング領域内において電気的に共通接続されるように形成され、
前記工程ｂ）において、前記ダイシングブレードのエッジ部が、前記２つ以上の露出面を横切らないように、前記ダイシングブレードが前記半導体ウエハに対して相対的に前記長手方向に移動することを特徴とする。

本発明によれば、ウエハのダイシング領域に特性評価用素子および測定パッドを形成する場合、測定パッドを２つ以上の露出面に区分して、ダイシング領域の長手方向と略平行な間隙を介在させることによって、ブレードがメタル配線を横切らないように設定可能になる。その結果、ダイシング時のメタル配線の剥離やバリを防止することができ、ＩＣ製品の歩留まりおよび信頼性が向上する。

図１（ａ）は本発明に係る半導体ウエハの一例を示す平面図であり、図１（ｂ）はその部分拡大図である。 図２（ａ）は測定パッド３０の拡大図であり、図２（ｂ）はダイシング領域１２の幅方向に沿った断面図である。 本発明に係る半導体ウエハのダイシング方法の一例を示す平面図である。 測定パッドの他の配置例を示す平面図である。 メタル配線の他の配置例を示す平面図であり、図５（ａ）は好ましい配置、図５（ｂ）は不適切な配置を示す。 メタル配線の他の配置例を示す平面図であり、図６（ａ）は好ましい配置、図６（ｂ）は不適切な配置を示す。 メタル配線の他の配置例を示す平面図であり、図７（ａ）は好ましい配置、図７（ｂ）は不適切な配置を示す。 図８（ａ）（ｂ）は、メタル配線の他の配置例を示す平面図である。 図９（ａ）はメタル配線の他の配置例を示す平面図であり、図９（ｂ）（ｃ）はその断面図である。 測定パッドの他の配置例を示す平面図である。 従来のＩＣ製造プロセスの一例を示す説明図であり、図１１（ａ）はダイシング工程を示し、図１１（ｂ）はダイシング後の様子を示し、図１１（ｃ）はワイヤボンディング工程を示す。

実施の形態１．
図１（ａ）は本発明に係る半導体ウエハの一例を示す平面図であり、図１（ｂ）はその部分拡大図である。ウエハ１０は、ＳｉやＧａＡｓ等の半導体からなる基板に、成膜、マスク形成、エッチング、マスク除去、イオン注入等の各種プロセスを繰り返し適用して、ＦＥＴ（電界効果トランジスタ）、バイポーラトランジスタ、抵抗、キャパシタ等の回路要素、これらの回路要素を電気接続する配線、および配線間を絶縁する電気絶縁層などを形成したものである。一枚のウエハ１０には、多数の半導体素子が集積された矩形状のチップ領域１１がマトリクス状に配置されており、各チップ領域１１の外側周辺には切断用のダイシング領域１２が設けられる。

ダイシング領域１２は、スクライブ領域とも称され、ＩＣ設計の対象外領域である。図１（ｂ）に示すように、このダイシング領域１２には、一般に、ウエハ１０の各種製造プロセスや特性を評価するための特性評価用素子２０が形成される。特性評価用素子２０は、ＴＥＧ(test element group)とも称され、チップ領域１１の回路要素と同じプロセスを用いて形成することによって、チップ領域１１の回路要素の特性を間接的に評価することができる。

特性評価用素子２０は、ＦＥＴ素子等で形成され、素子の各端子はメタル配線２５を経由して測定パッド３０に電気接続される。なお、図１（ｂ）はＦＥＴのソース端子に接続されたメタル配線２５および測定パッド３０のみを例示しているが、ゲート端子およびドレイン端子についても同様なメタル配線２５および測定パッド３０が設けられる。特性評価用素子２０の電気的特性を測定する場合、測定器のプローブを各測定パッド３０に接触させる。メタル配線２５および測定パッド３０は、Ａｌ、Ｃｕまたはこれらの合金等で形成され、ダイシング領域１２に配置される。

図２（ａ）は測定パッド３０の拡大図であり、図２（ｂ）はダイシング領域１２の幅方向に沿った断面図である。測定パッド３０は、単層または複数層のメタル配線で形成可能であり、ここでは３層のメタル配線で形成した例を示す。

図２（ｂ）に示すように、最上層のメタル配線３１ａ，３１ｂ，３１ｃと、中間層のメタル配線３２ａ，３２ｂ，３２ｃと、最下層のメタル配線３３とは、電気絶縁層（不図示）を介して積層され、必要に応じて、上下方向の電気接続を行うスルー導体３６，３７が電気絶縁層を貫通している。

最上層のメタル配線３１ａ，３１ｂ，３１ｃは、プローブが接触可能なように露出しており、ダイシング領域１２の長手方向と略平行な間隙Ｇを介して空間的に分離して配置される。間隙Ｇの位置および寸法は、ブレードの刃厚および相対位置誤差を考慮して設計され、ダイシング工程においてブレードがダイシング領域１２を通過する場合に、ブレードがメタル配線３１ａ，３１ｂ，３１ｃのいずれも横切らないようにする。

こうした間隙Ｇを介在させてプローブ接触面を複数の露出面に分割することによって、ダイシング時のメタル配線の剥離やバリを防止することができ、ＩＣ製品の歩留まりおよび信頼性が向上する。

ここでは、測定パッド３０のプローブ接触面を３つに分割した例を示したが、ダイシング領域１２の範囲内であって間隙Ｇ以外の場所であれば、２つまたは４つ以上の露出面に分割しても構わない。さらに、測定パッド３０と同様に形成されるメタル配線２５についても、バリ防止の観点から、間隙Ｇ以外の場所に配置することが好ましい。

また、測定パッド３０を複数層のメタル配線で形成する場合、例えば中間層のメタル配線３２ａ，３２ｂ，３２ｃのように、内部層のメタル配線のうち少なくとも１層も最上層の露出面と同一形状で分割することが好ましく、これによって内部層のメタル配線についてもダイシング時の剥離やバリを防止することができる。

図３は、本発明に係る半導体ウエハのダイシング方法の一例を示す平面図である。ダイシング領域１２は、隣り合うチップ領域１１の間に設けられ、図２に示したように、測定パッド３０は、メタル配線３１ａ，３１ｂ，３１ｃからなる３つのプローブ接触面を有し、これらは間隙Ｇ以外の場所に配置される。

ブレード９は、ダイシング領域１２の長手方向に対して略平行に相対的に移動する。このときウエハが停止した状態でブレード９が直線移動してもよく、あるいはブレード９は移動しないでウエハステージが直線移動してもよい。ブレード９は、一般に、ダイシング領域１２の幅より小さい刃厚Ｄを有するものを使用するため、実際にはダイシング領域１２の一部が切断されることになり、ブレード９のダイシング中心線から両側に距離Ｄ／２の位置に２本の切断ラインＣＬが形成される。

ここで、ダイシング中心線を座標軸Ｙ、ダイシング中心線と直交する方向を座標軸Ｘとして、ブレード９の刃厚Ｄ、ブレード９と半導体ウエハ１０とのＸ方向相対位置決め誤差±σとする。この誤差±σは、ブレード９の位置決め誤差とウエハ１０の位置決め誤差の合計であり、ブレード移動機構やウエハステージ移動機構の精度により定められる。

そうするとダイシング領域１２は、下記のように５つの領域Ａ，Ｂ１，Ｂ２，Ｃ１，Ｃ２に区分できる。
領域Ａ （−Ｄ／２＋σ＜ｘ＜Ｄ／２−σ）
領域Ｂ１ （−Ｄ／２−σ＜ｘ＜−Ｄ／２＋σ）
領域Ｂ２ （Ｄ／２−σ＜ｘ＜Ｄ／２＋σ）
領域Ｃ１ （ｘ＜−Ｄ／２−σ）
領域Ｃ２ （Ｄ／２＋σ＜ｘ）

図３に示すように、領域Ａはダイシング中心線を含み、両方の切断ラインＣＬから距離σだけ内側に入ったラインで定義される領域である。この領域Ａは、ダイシングによって必ず切除されてしまい、ブレード９またはウエハ１０の位置が−σから＋σに変位したとしても、切断ラインＣＬは通過しない。

領域Ｂ１は、下側の切断ラインＣＬを中心として−σから＋σまでの範囲で定義される領域である。領域Ｂ２は、上側の切断ラインＣＬを中心として−σから＋σまでの範囲で定義される領域である。これらの領域Ｂ１，Ｂ２は、ブレード９またはウエハ１０の位置が−σから＋σに変位すると、切断ラインＣＬが通過することになる。

領域Ｃ１は、下側の切断ラインＣＬから距離σだけ外側に入ったラインで定義される領域である。領域Ｃ２は、上側の切断ラインＣＬから距離σだけ外側に入ったラインで定義される領域である。これらの領域Ｃ１，Ｃ２は、ブレード９またはウエハ１０の位置が−σから＋σに変位したとしても、切断ラインＣＬは通過しない。

従って、領域Ａ，Ｃ１，Ｃ２のいずれかにメタル配線３１ａ，３１ｂ，３１ｃを露出させ、領域Ｂ１，Ｂ２にはメタル配線を露出しないで、プローブ接触面を複数の露出面に分割することによって、ダイシング時のメタル配線の剥離やバリを防止することができ、ＩＣ製品の歩留まりおよび信頼性が向上する。

また、メタル配線３１ａ，３１ｂ，３１ｃの間にそれぞれ介在する間隙Ｇは、領域Ｂ１または領域Ｂ２と同じか、それより幅広に設定することが好ましい。

こうしてメタル配線３１ａ，３１ｂ，３１ｃの位置および形状を工夫した半導体ウエハを縦方向および横方向にブレード９で分断すると、矩形状の半導体チップが得られる。この半導体チップは、チップ領域１１の外側にダイシング領域１２の一部およびメタル配線の一部が残存しており、ダイシング切断面にはメタル配線が露出しなくなる。その結果、ダイシングに起因したメタル配線の剥離やバリを防止することができ、ＩＣ製品の歩留まりおよび信頼性が向上する。

実施の形態２．
図４は、測定パッドの他の配置例を示す平面図である。測定パッド３０は、単層または複数層のメタル配線で形成可能であって、左の測定パッド３０はメタル配線３１ｂ，３１ｃからなる２つのプローブ接触面を有し、これらは領域Ａ，Ｃ１，Ｃ２のいずれかに配置され、領域Ｂ１，Ｂ２にはメタル配線を配置していない。

右の測定パッド３０はメタル配線３１ａ〜３１ｆからなる６つのプローブ接触面を有し、メタル配線３１ａ，３１ｂは領域Ｃ１に、メタル配線３１ｃ，３１ｄは領域Ａに、メタル配線３１ｅ，３１ｆは領域Ｃ２にそれぞれ配置され、領域Ｂ１，Ｂ２にはメタル配線を配置していない。

これらの測定パッド３０も上述と同様に、ダイシング時のメタル配線の剥離やバリを防止することができる。

実施の形態３．
図５はメタル配線の他の配置例を示す平面図であり、図５（ａ）は好ましい配置、図５（ｂ）は不適切な配置を示す。測定パッド３０およびメタル配線２５は、単層または複数層のメタル配線で形成可能であって、ＦＥＴ等の特性評価用素子２０に電気接続されている。

メタル配線３１ａ，３１ｂ，３１ｃは、プローブが接触可能なように露出しており、領域Ａ，Ｃ１，Ｃ２に配置される。メタル配線２５も同様に領域Ａ，Ｃ１，Ｃ２のいずれかに配置可能であり、図５（ａ）では領域Ａに配置している。また、ダイシング切断面が通過可能な領域Ｂ１，Ｂ２には、メタル配線を配置していないため、ダイシングに起因したメタル配線の剥離やバリを防止できる。

一方、図５（ｂ）では、メタル配線２５が領域Ｂ１，Ｂ２を横断するように配置されている。その結果、ダイシング切断面とメタル配線２５が交差することになり、メタル配線の剥離やバリが発生することがある。

実施の形態４．
図６はメタル配線の他の配置例を示す平面図であり、図６（ａ）は好ましい配置、図６（ｂ）は不適切な配置を示す。測定パッド３０およびメタル配線２５は、ＦＥＴ等の特性評価用素子２０に電気接続されている。

メタル配線３１ａ，３１ｂ，３１ｃは、領域Ａ，Ｃ１，Ｃ２に配置される。メタル配線２５は領域Ｃ１に配置している。また、ダイシング切断面が通過可能な領域Ｂ１，Ｂ２には、メタル配線を配置していないため、ダイシングに起因したメタル配線の剥離やバリを防止できる。

一方、図６（ｂ）では、メタル配線２５が領域Ｂ１および領域Ｃ１に配置している。その結果、ダイシング切断面とメタル配線２５が交差することになり、メタル配線の剥離やバリが発生することがある。

実施の形態５．
図７はメタル配線の他の配置例を示す平面図であり、図７（ａ）は好ましい配置、図７（ｂ）は不適切な配置を示す。測定パッド３０およびメタル配線２５は、ＦＥＴ等の特性評価用素子２０に電気接続されている。

メタル配線３１ａ，３１ｂ，３１ｃは、領域Ａ，Ｃ１，Ｃ２に配置される。メタル配線２５は領域Ａに配置している。また、ダイシング切断面が通過可能な領域Ｂ１，Ｂ２には、メタル配線を配置していないため、ダイシングに起因したメタル配線の剥離やバリを防止できる。

一方、図７（ｂ）では、メタル配線２５が領域Ａ，Ｂ１，Ｂ２に配置している。その結果、ダイシング切断面とメタル配線２５が交差することになり、メタル配線の剥離やバリが発生することがある。

実施の形態６．
図８（ａ）（ｂ）は、メタル配線の他の配置例を示す平面図である。測定パッド３０およびメタル配線２５，２６は、単層または複数層のメタル配線で形成可能であって、ＦＥＴ等の特性評価用素子２０に電気接続されている。

メタル配線３１ａ，３１ｂ，３１ｃは、領域Ａ，Ｃ１，Ｃ２に配置される。２つのメタル配線２５は領域Ｃ１に配置され、これらを電気接続する内部層のメタル配線２６は、図８（ａ）では領域Ｃ１，Ｂ１，Ａ，Ｂ１，Ｃ１の順で通過しており、図８（ｂ）では領域Ｃ１，Ｂ１，Ａの順で通過している。

こうした構成によって、ダイシングによってメタル配線２６は必ず切断されるため、測定パッド３０が特性評価用素子２０から電気的に浮いた状態になり、万一、ボンディングワイヤが測定パッド３０に接触しても短絡を防止できる。

実施の形態７．
図９（ａ）はメタル配線の他の配置例を示す平面図であり、図９（ｂ）（ｃ）はその断面図である。ダイシング領域１２の交差点において、Ｘ方向ダイシング領域に関する領域Ａ，Ｂ１，Ｂ２，Ｃ１，Ｃ２と、Ｙ方向ダイシング領域に関する領域Ａ，Ｂ１，Ｂ２，Ｃ１，Ｃ２とが交差し、特に領域Ａの重複領域はダイシングによって必ず切除されることになる。

図９（ｂ）では、この交差点においてブリッジ用のメタル配線２５を最上層に配置し、内部層のメタル配線２６とスルー導体で電気接続して、別の内部層のメタル配線２７を迂回している。

図９（ｃ）では、この交差点においてブリッジ用の配線２８を最下層に配置するとともに、ブリッジ用のメタル配線２５を最上層に配置し、さらに内部層のメタル配線２６とスルー導体でそれぞれ電気接続して、別の内部層のメタル配線２７を迂回している。配線２８を非メタル配線、例えばポリシリコン等の高抵抗材料で形成した場合、最上層のメタル配線２５を並列接続するこによって、ブリッジ部分の電気抵抗を低減することができる。

こうした構成によって、ダイシングによって最上層のメタル配線２５は必ず切断されるため、メタル配線２６とメタル配線２６との電気接続を確実に遮断することができる。

実施の形態８．
図１０は、測定パッドの他の配置例を示す平面図である。測定パッド３０は、単層または複数層のメタル配線で形成可能であって、メタル配線３１ａ，３１ｂ，３１ｃからなる３つのプローブ接触面を有し、これらは領域Ａ，Ｃ１，Ｃ２のいずれかに配置され、領域Ｂ１，Ｂ２にはメタル配線を配置していない。

また、ＩＣチップを保護するため、チップ領域１１の上には電気絶縁材料からなるパッシベーション膜４０が一般に形成される。ここでは、パッシベーション膜４０が、領域Ｃ１，Ｃ２で露出したメタル配線３１ａ，３１ｃの一部を覆っている。

こうしたパッシベーション膜４０によって、ボンディングワイヤがメタル配線３１ａ，３１ｃと接触する可能性が少なくなり、短絡不良を防止できる。一方、メタル配線３１ａ，３１ｃはプローブ接触面として機能するため、露出面積が多い方が好ましい。従って、パッシベーション膜４０のエッジ位置は、ワイヤ短絡と露出面積との両方を考慮して決定される。また、測定パッド３０のブレードと交差するエッジはダイシング時の応力が集中することから、パッシベーション膜４０で覆わないことが好ましい。

９ ブレード、 １０ ウエハ、 １１ チップ領域、 １２ ダイシング領域、
２０ 特性評価用素子、 ２５，２６，２７，３１ａ，３１ｂ，３１ｃ，３２ａ，３２ｂ，３２ｃ，３３ メタル配線、 ２８ 配線、 ３０ 測定パッド、
３６，３７ スルー導体、 ４０ パッシベーション膜。

Claims (6)

1. ａ）半導体素子が形成された複数のチップ領域と、
   前記複数のチップ領域の外側に設けられたダイシング領域と、
   前記ダイシング領域に形成された特性評価用素子と、
   前記ダイシング領域に形成され、前記特性評価用素子と電気的に接続されたプローブ接触用の測定パッドであって、最上層のメタル配線で形成された測定パッドとを有する半導体ウエハを準備する工程と、
   ｂ）前記半導体ウエハを前記ダイシング領域に沿ってダイシングブレードで切断することにより、前記半導体ウエハを前記複数のチップ領域に分割する工程とを有し、
   前記工程ａ）において、前記測定パッドは、ダイシング領域の長手方向と略平行な間隙を介して区分され、かつ、絶縁層から露出する２つ以上の露出面を含み、
   前記２つ以上の露出面は、前記最上層のメタル配線よりも下層のメタル配線によって、前記ダイシング領域内において電気的に共通接続されるように形成され、
   前記工程ｂ）において、前記ダイシングブレードのエッジ部が、前記２つ以上の露出面を横切らないように、前記ダイシングブレードが前記半導体ウエハに対して相対的に前記長手方向に移動することを特徴とする、半導体装置の製造方法。
2. 前記２つ以上の露出面は、前記ダイシング領域の長手方向と略平行な間隙を介して区分され３つの露出面を有し、
   前記３つの露出面の中で、中央に配置された露出面は、前記ダイシングブレードの幅内に配置され、前記工程ｂ）において除去されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記３つの露出面の中で、両端部に配置された露出面は、前記ダイシングブレードの前記エッジ部の外側に配置され、前記工程ｂ）において除去されないことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記工程ａ）と前記工程ｂ）の間に、更に前記測定パッドの露出面にプローブを接触させて、前記特性評価用素子を検査する工程ｃ）を有することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記工程ｃ）において、前記プローブは、前記３つの露出面の何れか１つに接触することを特徴とする請求項３に記載の半導体装置の製造方法。
6. 前記複数のチップ領域の各々は、その表面に形成された電極を有し、
   前記工程ｂ）の後に、更に、前記分割されたチップ領域の前記電極にワイヤを接続するワイヤボンデイング工程ｄ）を有することを特徴とする請求項５に記載の半導体装置の製造方法。

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