JP3383551B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3383551B2 JP3383551B2 JP17810697A JP17810697A JP3383551B2 JP 3383551 B2 JP3383551 B2 JP 3383551B2 JP 17810697 A JP17810697 A JP 17810697A JP 17810697 A JP17810697 A JP 17810697A JP 3383551 B2 JP3383551 B2 JP 3383551B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wiring
- lsi
- forming
- dicing line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
Description
搭載される半導体装置及びその製造方法に関し、特にこ
の半導体装置に記憶された情報を保護するための保護手
段を備えた半導体装置及びその製造方法に関するもので
ある。
み込まれたICカードが、急速に普及し始めている。特
に金融社会においては、利用者の識別用IDナンバーや
残高等の情報をICカードに記録させ財布のように利用
する、いわゆる電子財布としての需要が高まっている。
(EEPROM、ROM等)とマイクロプロセッサ(C
PU)等を組み込んだメモリーカードであり、そのカー
ド内にこれらを搭載したLSIチップを備えている。
EEPROM、ROM、RAM及びCPU等の回路ブロ
ックが形成されており、上記ICカードは主にEEPR
OMに記録された利用者の識別用IDナンバーや残高等
の情報を読み出し、さらに書き込みを行いながら、これ
らの情報を利用することにより電子財布として機能して
いる。
別用IDナンバーや残高等の情報が記憶されたEEPR
OMを検査するためのテスト回路が設けられており、こ
のテスト回路に接続されたテスト用パッドを用いてEE
PROMの回路動作や記憶情報の検査等が行われる。
用パッドを用いると、EEPROMに記憶された情報が
比較的容易に読み出し及び書き込みできるようになって
いるため、上記テスト用パッドから、EEPROMに記
憶された識別用IDナンバーや残高等の機密情報が不正
に解読されたり、書き換えられたりする可能性がある。
このような不正が行われると、多大な損害や被害その他
の問題を引き起こす恐れがある。
たものであり、検査のためのテスト回路に接続された配
線をダイシングライン上に形成し、この配線上にAlパ
ターンをカバーとして形成することにより、半導体装置
に形成された半導体集積回路内の記憶情報の不正な読み
出し及び書き込みを防止することができる半導体装置及
びその製造方法を提供することを目的とする。
に、請求項1に記載の半導体装置は、半導体集積回路と
この半導体集積回路を検査するためのテスト回路が形成
されたLSI本体と、上記LSI本体の周囲のダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
は、請求項1に記載の構成において、上記保護パターン
が上記配線パターンの上記ダイシングライン上に形成さ
れたことを特徴とする。
集積回路とこの半導体集積回路を検査するためのテスト
回路を有するLSI本体が複数配列されたウェハであっ
て、上記LSI本体を単体に分割するために上記LSI
本体間に設けられたダイシングラインと、上記ダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
請求項3に記載の構成において、上記保護パターンが上
記配線パターンの上記ダイシングライン上に形成された
ことを特徴とする。
は、請求項1又は2に記載の構成において、上記保護パ
ターンが複数層の導体膜からなることを特徴とする。
請求項3又は4に記載の構成において、上記保護パター
ンが複数層の導体膜からなることを特徴とする。
は、請求項1、2又は5のいずれかに記載の構成におい
て、上記保護パターンが上記半導体集積回路または上記
テスト回路と同時に形成されたことを特徴とする。
請求項3、4又は6のいずれかに記載の構成において、
上記保護パターンが上記半導体集積回路または上記テス
ト回路と同時に形成されたことを特徴とする。
方法は、半導体集積回路とこの半導体集積回路を検査す
るためのテスト回路が形成されるLSI本体と、このL
SI本体の周囲にLSI本体を分割するために設けられ
るダイシングラインとを有する半導体装置の製造方法で
あって、上記ダイシングライン内の半導体基板上に、上
記テスト回路に接続された配線パターンを形成する配線
パターン形成工程と、上記配線パターンの上層にこの配
線パターンを覆う保護パターンを形成する保護パターン
形成工程とを具備することを特徴とする。
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるLSI本体と、この
LSI本体の周囲にLSI本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記LSI本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記LSI本体内に配線を形成する工
程を用いて、上記配線パターンの上層にこの配線パター
ンを覆う保護パターンを形成する保護パターン形成工程
とを具備することを特徴とする。
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるLSI本体と、この
LSI本体の周囲にLSI本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記LSI本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記LSI本体内に絶縁膜を形成する
工程を用いて、上記配線パターン上に第1の絶縁膜を形
成する第1絶縁膜形成工程と、上記LSI本体内に配線
を形成する工程を用いて、上記第1の絶縁膜上に上記配
線パターンを覆う第1の保護パターンを形成する第1保
護パターン形成工程と、上記LSI本体内に絶縁膜を形
成する工程を用いて、上記第1の保護パターン上に第2
の絶縁膜を形成する第2絶縁膜形成工程と、上記LSI
本体内に配線を形成する工程を用いて、上記第2の絶縁
膜上に上記配線パターンを覆う第2の保護パターンを形
成する第2保護パターン形成工程とを具備することを特
徴とする。
造方法は、請求項9、10又は11のいずれかに記載の
構成において、上記保護パターン形成工程が、アルミニ
ウム(Al)からなる保護パターンを形成する工程であ
ることを特徴とする。
施の形態について説明する。
搭載される半導体装置(LSIチップ)の構成について
説明する。
チップの構成を示す概略図である。
形成されたLSI本体4と、上記LSIチップ2を単体
に切り離すダイシングのために用意された領域(以下、
ダイシングラインと記す)6の残存部分を有している。
み及び消去が可能なEEPROM8、演算処理を行うC
PU10、固定情報が記憶されたROM12、一時的な
情報を記憶するRAM14等、さらに主に上記EEPR
OM8の機能及び記憶情報を検査するためのテスト回路
16が形成されている。
に上記テスト回路16を動作させるために使用されるテ
スト用パッド18a、18b、…、及びICカード利用
時にこのLSIチップ2を動作させるために使用される
実装用パッド20a、20b、…が形成されている。
ン6の残存部分における本発明の特徴部分の拡大図であ
る。
上記テスト回路16に接続された配線22(例えばポリ
シリコン膜)、その他上記テスト用パッド18a、18
bに接続された配線24(例えばポリシリコン膜)、ダ
ミー配線26(例えばポリシリコン膜)等が形成されて
いる。
配線26の上層には、層間絶縁膜を介して上記配線を覆
い隠すようにアルミニウム(Al)等の配線材料からな
る保護パターン28が形成されている。この保護パター
ン28は、LSI本体4内の配線形成時にその形成工程
を用いて形成し、一層のAlパターンで構成してもよい
し、また多層のAlパターンで構成してもよい。
装置(LSIチップ)によれば、ダイシングライン6上
のテスト回路16に接続された配線22が保護パターン
28に覆われているため、上記配線22にプロービング
して不正な読み書きをしようとした場合にプローブ針を
この配線22に接触させることはできず、テスト回路1
6を駆動してLSI本体4内に記憶された記憶情報に対
して不正な読み込み及び書き込みが行われるのを防止す
ることができる。
16に接続された上記配線22は、Alからなる保護パ
ターン28に覆われているため、この配線22を発見し
にくくすることができる。
される前の複数個配列された状態のウェハ上の構成につ
いて説明する。ウェハ内の半導体集積回路が形成可能な
領域であるショットエリアには、上記LSI本体4が2
次元に複数個形成されている。これらLSI本体4の間
には、上述したように単体に切り離すときに用いられる
ダイシングのためのダイシングライン6が格子状に設け
られている。
ウェハを拡大したものであり、上記LSI本体4及びダ
イシングライン6の様子を示す図である。この図3に示
すように、LSI本体4は2次元に複数個配列されてお
り、このLSI本体4内には、上記図1に示したのと同
様に不図示の電気的に書き込み及び消去が可能なEEP
ROM8、演算処理を行うCPU10、固定情報が記憶
されたROM12、一時的な情報を記憶するRAM14
等が形成され、さらに主に上記EEPROM8の機能及
び記憶情報を検査するためのテスト回路16が形成され
ている。
ライン6が設けられ、このダイシングライン6には上記
テスト回路16に接続された配線22の一部が形成され
ている。さらに、ダイシングライン6上の上記配線22
の上層には、層間絶縁膜を介してこの配線22を覆い隠
すようにAlなどの配線材料からなる保護パターン28
が形成されている。
ン6上に形成された保護パターン28の部分を拡大した
ものである。
イシングライン6が設けられている。このダイシングラ
イン6には、上記テスト回路16に接続された配線22
の一部や、その他のダミー配線26などがコの字形に形
成されている。
の上層には、上述したように層間絶縁膜を介してこれら
の配線を覆い隠すようにAlなどの配線材料からなる保
護パターン28が形成されている。
の寸法はダイシングライン6の幅寸法とほぼ同じとし、
長手方向の寸法は上記配線22及びダミー配線26のエ
ッジから上側・下側ともそれぞれ10μm程度大きな寸
法とする。なお、上記ダイシングライン6内がダイシン
グされて、LSIチップ2の切り離しが行われる。
ダイシングライン部分の断面構造とその製造方法につい
て説明する。
たダイシングライン部分の断面構造を示す図である。
には素子分離のためのフィールド酸化膜32が600n
m程度形成され、さらにこのフィールド酸化膜32上に
は、LSI本体4内で上記テスト回路16に接続された
配線22、例えば膜厚400nm程度のポリシリコン膜
が形成されている。
34、例えば膜厚900nm程度のBPGを介して、L
SI本体4内で配線に用いられるAl等によりダイシン
グライン6内の上記配線22を覆い隠すように、膜厚6
00nm程度の第1のAlパターン28aが形成されて
いる。
間絶縁膜36、例えば膜厚1100nm程度のBPGを
介して、LSI本体4内で配線に用いられるAl等によ
り上記第1のAlパターン28aと同様に上記配線22
を覆い隠すように、膜厚1000nm程度の第2のAl
パターン28bが形成されている。
28bにより、上記保護パターン28が構成されてい
る。さらに、上記第2のAlパターン28b上には、膜
厚1000nm程度のパッシベーション膜38が形成さ
れている。
護パターン28が形成されたダイシングライン部分の製
造方法について説明する。図中の(a)は上記保護パタ
ーン28が形成されたダイシングライン部分の断面構造
を示す図であり、(b)はLSI本体4の断面構造を示
す図である。
上に素子分離のためのフィールド酸化膜32を600n
m程度形成する。さらに、このフィールド酸化膜32上
に、テスト回路16に接続された膜厚400nm程度の
ポリシリコン等からなる配線22を形成する。このとき
上記配線22の形成は、LSI本体4における配線の形
成、例えばゲート配線40等の形成と同一工程にて行う
とよい。
上に膜厚900nm程度のBPG等からなる層間絶縁膜
34を形成する。さらに、この層間絶縁膜34上に、上
記配線22を覆うように膜厚600nm程度の第1のA
lパターン28aを形成する。このとき、上記第1のA
lパターン28aの形成は、LSI本体4における配線
の形成、例えば多層配線中の第1の配線42等の形成と
同一工程にて行うとよい。
lパターン28a上に、膜厚1100nm程度のBPG
等からなる層間絶縁膜36を形成し、さらにこの層間絶
縁膜36上に、上記第1のAlパターン28aと同様に
上記配線22を覆うように、上記第1のAlパターンと
同程度の寸法を有する膜厚1000nm程度の第2のA
lパターン28bを形成する。このとき、上記第2のA
lパターン28bの形成は、LSI本体4における配線
の形成、例えば多層配線中の第2の配線46等の形成と
同一工程にて行うとよい。さらに、上記第2のAlパタ
ーン28b上に、膜厚1000nm程度のパッシベーシ
ョン膜38を形成する。
ンを形成する際に、これと同じ工程を用いて、テスト回
路16に接続された配線22、及び保護パターン28と
しての第1,第2のAlパターン28a、28bをダイ
シングライン6に形成する。
法によれば、ダイシングライン6上の配線22を覆い隠
す保護パターン28を、LSI本体4内に配線を形成す
るための工程を用いて、LSI本体4内のその配線と同
一の層に形成しているため、この保護パターン28をエ
ッチングにて除去しようとすると、LSI本体4内の配
線も除去されてしまう。よって、容易に保護パターン2
8のみを除去できず、上記配線22へのプロービングを
困難にすることができる。
のAlパターン28a、28bは、LSI本体4内に配
線を形成するための工程と同一の工程により形成するこ
とができるため、工程数が増加したり製造コストがアッ
プしたりすることはない。
ターン28aと第2のAlパターン28bの2層で保護
パターン28を構成したが、これに限るわけではなく、
1層のAlパターンのみで、またはその他複数層のAl
パターンで構成してもよい。また、保護パターン28を
Alを用いて形成したが、Alと同じように下層に存在
する配線を発見しにくくするような材料であれば、その
他の配線材料を用いてもよい。さらに、特に下層に存在
する配線を発見しにくくするような材料でないもので
も、保護パターンのみを容易に除去できないため、上記
配線22へのプロービングを防止することができる。
のためのテスト回路に接続された配線をダイシングライ
ン上に形成し、この配線上にAlパターンをカバーとし
て形成することにより、半導体装置に形成された半導体
集積回路内の記憶情報の不正な読み出し及び書き込みを
防止することができる半導体装置及びその製造方法を提
供することが可能である。
プ)の構成を示す概略図である。
ける本発明の特徴部分の拡大図である。
ものであり、上記LSI本体及びダイシングラインの様
子を示す図である。
た保護パターンの部分を拡大した図である。
分の断面構造を示す図である。
分の製造方法を説明するための工程断面図である。
分の製造方法を説明するための工程断面図である。
分の製造方法を説明するための工程断面図である。
Claims (12)
- 【請求項1】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路が形成されたLSI本体と、 上記LSI本体の周囲のダイシングライン上に形成さ
れ、且つ上記テスト回路に接続される配線パターンと、 上記配線パターンの上層に形成されたこの配線パターン
を覆う保護パターンと、 を具備することを特徴とする半導体装置。 - 【請求項2】 上記保護パターンは、上記配線パターン
の上記ダイシングライン上に形成されたことを特徴とす
る請求項1に記載の半導体装置。 - 【請求項3】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路を有するLSI本体が複数配
列されたウェハにおいて、 上記LSI本体を単体に分割するために上記LSI本体
間に設けられたダイシングラインと、 上記ダイシングライン上に形成され、且つ上記テスト回
路に接続される配線パターンと、 上記配線パターンの上層に形成されたこの配線パターン
を覆う保護パターンと、 を具備することを特徴とするウェハ。 - 【請求項4】 上記保護パターンは、上記配線パターン
の上記ダイシングライン上に形成されたことを特徴とす
る請求項3に記載のウェハ。 - 【請求項5】 上記保護パターンは、複数層の導体膜か
らなることを特徴とする請求項1又は2に記載の半導体
装置。 - 【請求項6】 上記保護パターンは、複数層の導体膜か
らなることを特徴とする請求項3又は4のいずれかに記
載のウェハ。 - 【請求項7】 上記保護パターンは、上記半導体集積回
路または上記テスト回路と同時に形成されたことを特徴
とする請求項1、2又は5のいずれかに記載の半導体装
置。 - 【請求項8】 上記保護パターンは、上記半導体集積回
路または上記テスト回路と同時に形成されたことを特徴
とする請求項3、4又は6のいずれかに記載のウェハ。 - 【請求項9】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路が形成されるLSI本体と、
このLSI本体の周囲にLSI本体を分割するために設
けられるダイシングラインとを有する半導体装置の製造
方法において、 上記ダイシングライン内の半導体基板上に、上記テスト
回路に接続された配線パターンを形成する配線パターン
形成工程と、 上記配線パターンの上層にこの配線パターンを覆う保護
パターンを形成する保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項10】 半導体集積回路とこの半導体集積回路
を検査するためのテスト回路が形成されるLSI本体
と、このLSI本体の周囲にLSI本体を分割するため
に設けられるダイシングラインとを有する半導体装置の
製造方法において、 上記LSI本体内に配線を形成する工程を用いて、上記
ダイシングライン内の半導体基板上に上記テスト回路に
接続された配線パターンを形成する配線パターン形成工
程と、 上記LSI本体内に配線を形成する工程を用いて、上記
配線パターンの上層にこの配線パターンを覆う保護パタ
ーンを形成する保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項11】 半導体集積回路とこの半導体集積回路
を検査するためのテスト回路が形成されるLSI本体
と、このLSI本体の周囲にLSI本体を分割するため
に設けられるダイシングラインとを有する半導体装置の
製造方法において、 上記LSI本体内に配線を形成する工程を用いて、上記
ダイシングライン内の半導体基板上に上記テスト回路に
接続された配線パターンを形成する配線パターン形成工
程と、 上記LSI本体内に絶縁膜を形成する工程を用いて、上
記配線パターン上に第1の絶縁膜を形成する第1絶縁膜
形成工程と、 上記LSI本体内に配線を形成する工程を用いて、上記
第1の絶縁膜上に上記配線パターンを覆う第1の保護パ
ターンを形成する第1保護パターン形成工程と、 上記LSI本体内に絶縁膜を形成する工程を用いて、上
記第1の保護パターン上に第2の絶縁膜を形成する第2
絶縁膜形成工程と、 上記LSI本体内に配線を形成する工程を用いて、上記
第2の絶縁膜上に上記配線パターンを覆う第2の保護パ
ターンを形成する第2保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項12】 上記保護パターン形成工程は、アルミ
ニウム(Al)からなる保護パターンを形成する工程で
あることを特徴とする請求項9、10又は11のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17810697A JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17810697A JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1126615A JPH1126615A (ja) | 1999-01-29 |
JP3383551B2 true JP3383551B2 (ja) | 2003-03-04 |
Family
ID=16042762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17810697A Expired - Lifetime JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3383551B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4690561B2 (ja) * | 2001-01-24 | 2011-06-01 | 日立マクセル株式会社 | 半導体チップ |
JP4861022B2 (ja) * | 2006-02-28 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体装置の試験用回路および試験方法、半導体ウエハ、並びに半導体チップの製造方法 |
US8933448B2 (en) * | 2012-07-27 | 2015-01-13 | Infineon Technologies Ag | Wafers and chips comprising test structures |
-
1997
- 1997-07-03 JP JP17810697A patent/JP3383551B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1126615A (ja) | 1999-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7923830B2 (en) | Package-on-package secure module having anti-tamper mesh in the substrate of the upper package | |
EP1079430B1 (en) | A method of manufacturing a semiconductor device | |
KR101083445B1 (ko) | 임베디드 패키지 보안 템퍼 메쉬 | |
US7615416B1 (en) | Secure package with anti-tamper peripheral guard ring | |
US20050040500A1 (en) | Semiconductor integrated circuit | |
JP3383551B2 (ja) | 半導体装置及びその製造方法 | |
US20100193958A1 (en) | Semiconductor Device and a Method of Manufacturing the Same | |
JP3400329B2 (ja) | 半導体装置 | |
JP3670449B2 (ja) | 半導体装置 | |
JP2006344989A (ja) | 半導体装置の製造方法 | |
JPH11250215A (ja) | Icチップおよびicカード | |
JP4690561B2 (ja) | 半導体チップ | |
KR100727490B1 (ko) | 본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가구비된 반도체 장치 및 그 제조방법 | |
JP3720599B2 (ja) | 半導体装置 | |
US20050140003A1 (en) | Semiconductor device with a protective security coating and method of manufacturing the same | |
JP3328188B2 (ja) | 集積回路装置及びこれを用いたicカード | |
JP3937813B2 (ja) | 集積回路 | |
JP3696138B2 (ja) | 半導体装置およびその製造方法 | |
JPH0780379B2 (ja) | Icカ−ド | |
JPS62275787A (ja) | Icカ−ド | |
JPS62160292A (ja) | 集積回路内蔵型カ−ド | |
JPH10255013A (ja) | 情報記録カード | |
JPS62161593A (ja) | 集積回路カ−ド | |
JPH11296640A (ja) | 半導体装置 | |
JP2004165452A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131220 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |