JP3583662B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3583662B2 JP3583662B2 JP22864299A JP22864299A JP3583662B2 JP 3583662 B2 JP3583662 B2 JP 3583662B2 JP 22864299 A JP22864299 A JP 22864299A JP 22864299 A JP22864299 A JP 22864299A JP 3583662 B2 JP3583662 B2 JP 3583662B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- circuit
- semiconductor substrate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 85
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
静電気は，ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；集積回路）チップの組立工程や実装工程或いはウェハの処理工程や搬送工程等の様々な工程で発生する。近年，ＩＣの高集積化の進展に伴い，ＩＣ上に形成される素子が小型化しており，静電気に対するＩＣの耐性が低下している。
【０００３】
かかる状況において，従来のＩＣでは，内部回路に接続される各接続端子毎にＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）保護回路を設けることにより，接続端子を介して入力されるサージ電圧から内部回路を保護している。
【０００４】
【発明が解決しようとする課題】
しかしながら，従来のＩＣのように，一の接続端子毎にＥＳＤ保護回路を設ける構成では，一の接続端子当たりの回路ボリュームが増大する。したがって，かかる従来の構成は，ＥＳＤ保護回路に割り当てられる領域が大きくならざるを得ず，ＩＣの高集積化には不向きである。
【０００５】
本発明は、従来のＩＣその他の半導体装置および半導体装置の製造方法が有する上記その他の問題点に鑑みて成されたものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために，請求項１に記載の発明は，保護対象回路と，保護対象回路に接続される接続端子と，接続端子に印加されるサージ電圧から保護対象回路を保護する保護回路と，保護対象回路と接続端子と保護回路とが形成される半導体基板とを備える半導体装置において，保護回路は，接続端子に接続される第１導電型の第１領域と，半導体基板のスクライブラインが設定された第１導電型の第２領域と，第１領域と第２領域とを離隔する第３領域と，を含むトランジスタを備え，第３領域には，トランジスタの動作状態を制御する制御端子が接続され，スクライブラインから制御端子までの距離を，接続端子と制御端子との間の距離より大きく取る構成を採用する。
【０００７】
かかる構成では，サージ電圧によって発生した過剰電荷を，トランジスタを介して第２領域へ逃がしたり，半導体基板へ逃がしたりすることが可能である。さらに，本項記載の構成では，トランジスタ周辺に存在する電気容量により，サージ電圧のピークを鈍化させることができる。したがって，本項記載の発明によれば，接続端子に印加されるサージから内部回路を保護することができる。
【０００８】
そして，本項記載の構成では，トランジスタの第２領域にスクライブラインが設定される。スクライブラインは，半導体ウェハを切り分ける際の切断線であるため，通常，完成した半導体装置の主な機能を司る内部回路の形成領域から離れた位置に設定される。したがって，本項記載の発明によれば，半導体基板内における内部回路形成領域への使用体積・使用面積を狭小化させずに，保護対象回路をサージ電圧から保護することができる。
【０００９】
尚，本項記載の発明において，第１領域と第２領域と第３領域を含み保護回路に備えられるトランジスタには，ユニポーラ型トランジスタとバイポーラ型トランジスタとのいずれをも適用することができる。さらに，トランジスタには，例えば絶縁ゲート型や接合ゲート型やショットキーゲート型等のＦＥＴ（電界効果トランジスタ）或いはプレーナ型トランジスタやエピタキシャルプレーナ型トランジスタや三重拡散型メサトランジスタ等の各種のものが存在するが，本構成にはそのいずれをも適用することが可能である。
【００１０】
また，本項記載の発明において，保護回路のトランジスタには，例えば，半導体基板に所定の不純物元素を導入することにより半導体基板内に直接形成したものや，半導体基板に予め形成された第２導電型の不純物導入領域内にトランジスタの全部又は一部を形成したもの等を適用することができる。また，本項記載の発明では，トランジスタを形成可能であれば，半導体基板の導電型と第３領域の導電型とは特に限定されない。即ち，半導体基板は，第１導電型と第２導電型とのいずれにしても良いし，第３領域も，第１導電型と第２導電型とのいずれにしても良い。
さらに，トランジスタの動作状態を制御する制御端子を第３領域に接続する構成を採用すれば，制御端子を介して第１領域−第２領域間の導通／不導通を制御することができる。したがって，本項記載の発明によれば，制御端子による制御次第で，第１領域−第２領域間の絶縁破壊を利用した保護とトランジスタのオン／オフ制御による保護との双方を実現可能となる。
【００１１】
さらに，請求項２に記載の発明のように，複数の保護回路によって，単一の第２領域を共有する構成を採用すれば，保護回路に使用する半導体基板内の体積・面積を節約することができる。加えて，本項記載の発明では，サージ電流が第２領域を介して複数の保護回路に分配される。したがって，例えば電源やキャパシタを第２領域に接続したり，第２領域周辺の寄生容量を向上させる等の構成を採用しなくても，サージ電圧から被保護回路を十分に保護することができる。結果として，本項記載の発明によれば，保護回路の駆動に必要な装置数が減少する。
【００１４】
さらに，請求項３に記載の発明のように，半導体基板が第２導電型のものであり，第１領域及び第２領域が半導体基板への不純物導入により形成される構成を採用すれば，第１領域と半導体基板との間にダイオード接合が形成される。即ち，本構成によれば，トランジスタ保護に加えて，ダイオード保護によってもサージ電圧から保護対象回路を保護することが可能となる。
【００１５】
さらに，請求項４に記載の発明のように，スクライブラインに第１導電型のＷＥＬＬ領域が形成されている構成を採用すれば，スクライブ工程その他の半導体装置の製造工程における半導体基板の反りを防止することができる。
【００１６】
さらに，請求項５に記載の発明のように，トランジスタが第２領域のインピーダンスによりスクライブラインで発生するサージ電圧から保護される構成を採用することもできる。本項記載の構成によれば，スクライブ中にサージ電圧が発生しても，第２領域の抵抗値を適切に調整することにより，保護回路のトランジスタに流れるサージ電流の大きさ抑制することができる。尚，抵抗値の調整は，例えば，スクライブラインから第２領域と第３領域との境界部までの距離制御，第２領域の断面積制御，第２領域の不純物濃度調整，第２領域の組成制御，或いは第２領域の温度制御等により実現することができる。
【００１７】
また，上記課題を解決するために，請求項６に記載の発明は，保護対象回路と保護対象回路に接続される接続端子と保護対象回路及び接続端子が形成される半導体基板とを備える半導体装置の製造方法において，半導体基板に，接続端子に接続される第１領域と，第１領域と同一の導電型を有し半導体基板のスクライブラインが設定された第２領域と，第１領域と第２領域とを離隔する第３領域と，を含むトランジスタを形成する，第１の工程と，トランジスタにより接続端子を介して到来するサージ電圧から保護対象回路を保護する，第２の工程と，を含み，第１の工程において，第３領域には，トランジスタの動作状態を制御する制御端子が接続され，スクライブラインから制御端子までの距離を，接続端子と制御端子との間の距離より大きく取る構成を採用する。尚，本項記載の構成では，半導体基板の切断後に，第２領域の一部又は全部を残留させることも可能であるし，第２領域を完全に除去してしまうことも可能である。ここで，請求項７に記載のように，第１の工程において，第１領域及び第２領域は，半導体基板への不純物導入により形成される構成を採用することも可能である。
【００１８】
さらに，請求項８に記載の発明のように，不純物導入は，イオン注入により行われる構成を採用することも可能である。尚，本項記載の発明において，イオン注入で発生する格子欠陥は，例えば，アニール処理，該格子欠陥を相殺するための追加的なイオン注入その他の方法により，除去することができる。
【００１９】
さらに，請求項９に記載の発明のように，第２の段階において，第３領域は，トランジスタがオフ状態となる電位に制御される構成を採用することができる。さらに，第２の段階において，第２領域は，サージ電圧と同一極性の電荷が第３領域から流れ込む電位に制御されている構成を採用することも可能である。
【００２０】
【発明の実施の形態】
以下，本発明の好適な実施形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明及び添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２１】
まず，図１及び図２を参照しながら，本実施形態に係る半導体装置１の構成について説明する。尚，図１は，本実施形態に係る半導体装置１の部分構成についての説明図，より詳細には半導体装置１の保護回路５周辺部分の構成を説明するための概略的平面図である。また，図２は，保護回路５周辺部分の構成を説明するための概略的断面図である。
【００２２】
図１に示すように，本実施形態に係る半導体装置１において，半導体基板３には，保護対象回路に相当する内部回路７と，半導体基板３の主面３ａ上に設置されて内部回路７に接続されるアルミパッド９と，が形成されている。さらに，半導体基板３には，アルミパッド９に印加されるサージ電圧から内部回路７を保護する保護回路５が形成されている。
【００２３】
図２に示すように，本実施形態に係る半導体装置１において，保護回路５は，主面３ａ側の表面領域３ｂに形成されたトランジスタ１１と，トランジスタ１１上方の主面３ａ上に設置される制御端子１３と，を備えている。かかる保護回路５において，トランジスタ１１は，ソース／ドレイン又はコレクタ／エミッタとして機能するｎ型のアクティブ領域である第１領域１１ａ及び第２領域１１ｂと，第１領域１１ａと第２領域１１ｂとを離隔しゲート又はベースとして機能するｐ型の第３領域１１ｃと，を有する。
【００２４】
かかるトランジスタ１１は，第２領域１１ｂをゲートとするｎチャネル型トランジスタ（ＮＴｒ）であるとともに，ベースである第２領域１１ｂの長さを短くした寄生ＮＰＮトランジスタでもある。
【００２５】
かかる保護回路５では，第１領域１１ａ−制御端子１３間及び第２領域１１ｂ−制御端子１３間に絶縁膜１５が形成されており，第１領域１１ａと制御端子１３との直接接触および第２領域１１ｂと制御端子１３との直接接触が防止されている。また，保護回路５では，第３領域１１ｃが制御端子１３とコンタクトされるように制御端子１３直下に形成されており，制御端子１３への印加電圧の制御を介してトランジスタ１１のオン／オフ制御が可能な構成が実現されている。
【００２６】
さらに，保護回路５では，第２領域１１ｂは，グリッドライン１７周辺の表面領域３ｂに形成されている。尚，グリッドライン１７は，半導体基板３のスクライブラインとして使用されるものである。また，保護回路５では，第１領域１１ａの一部がアルミパッド９とコンタクトされるようにアルミパッド９周辺の表面領域３ｂに形成されている。
【００２７】
さらに，本実施形態に係る半導体装置１において，半導体基板３の第２領域１１ｂ下方には，半導体基板３の反りを抑制するためのｎ型のＷＥＬＬ領域２１が形成されている。
【００２８】
尚，かかるＷＥＬＬ領域２１は，半導体基板３の反りを抑制することができるが，半導体基板３の反りを別途抑制することができれば形成しなくても良い。ＷＥＬＬ領域２１を形成しない構成では，ＷＥＬＬ領域２１を形成する構成よりも空乏層の広がりが抑えられ，半導体基板３と第２領域１１ｂとの間の寄生容量が大きくなる。したがって，第２領域１１ｂに逃げたサージ電圧を鈍化させそのピーク電圧を低下させることが可能となり，ＥＳＤ保護効果を向上させることができる。
【００２９】
また，半導体装置１において，半導体基板３のスクライブ中には，グリッドライン１７付近にサージ電圧が発生する可能性が考えられる。したがって，グリッドライン１７とアルミパッド９との間の領域に該サージを緩衝させるためのインピーダンス成分を持たせることにより，スクライブ中のダメージからトランジスタ１１を保護することが好適である。
【００３０】
しかし，アルミパッド９と制御端子１３との間の距離Ｅを大きくすると，アルミパッド９付近の電荷を第２領域１１ｂに逃がすのに時間がかかり，内部回路７のＥＳＤ保護効果の維持に支障をきたすおそれがある。そこで，例えばグリッドライン１７から制御端子１３までの距離Ｄを調整して，第２領域１１ｂにある程度の抵抗成分を持たせておくことが好適である。一例として，距離Ｄを距離Ｅより大きく取るなどの構成が考えられる。また，第２領域１１ｂにキャパシタを接続する構成や第２領域１１ｂ周辺の寄生容量を利用する構成を採用することも可能である。
【００３１】
また，本実施形態では，図３に示すように，グリッドライン１７を複数の保護回路５で共有する構成を採用することができる。かかる構成では，一の保護回路５に流れ込んだサージをグリッドライン１７を介して，他の保護回路５に分流することができる。したがって，一の保護回路５にかかるサージ負担が軽減される。
【００３２】
図３に示すかかる構成では，さらに，グリッドライン１７を共有する保護回路５数をある程度以上とすれば，グリッドライン１７に電極１９を介して電源を接続しなくても十分なＥＳＤ保護が可能となる。即ち，本実施形態では，図４に示すフローティング構成を採用することもできる。
【００３３】
次に，図２を参照しながら本実施形態に係る半導体装置１の製造方法について説明する。本実施形態に係る半導体装置１の製造方法は，保護回路５の形成工程と内部回路７のＥＳＤ保護が行われる工程とを含んでいる。尚，本実施形態に係る半導体装置１の製造方法は，保護回路５の形成工程と内部回路７のＥＳＤ保護が行われる工程以外に，内部回路７の形成工程，グリッドライン１７をスクライブラインに利用して半導体基板３のスクライブを行うスクライブ工程等を含んでいる。
【００３４】
保護回路５の形成工程では，主面３ａ側からのイオン注入により，ｐ型の半導体基板３にｎ型の不純物を導入して，グリッドライン１７下方にＷＥＬＬ領域２１が形成される。次に，主面３ａ側からのイオン注入により，半導体基板３の表面領域３ｂにＷＥＬＬ領域２１と同じ種類のｎ型の不純物を導入して，所定の間隔を置いて第１領域１１ａと第２領域１１ｂとが形成される。尚。ここで，第１領域１１ａと第２領域１１ｂとは，ＷＥＬＬ領域２１より不純物濃度が大きくなるように形成される。結果，第１領域１１ａと第２領域１１ｂとの間に。両領域を離隔する第３領域１１ｃが形成されて，第１領域１１ａと第２領域１１ｂと第３領域１１ｃとから構成されるトランジスタ１１の接合構造が形成される。
【００３５】
ここで，本実施形態によれば，第２領域１１ｂは，半導体基板３のスクライブラインとして使用されるグリッドライン１７下方に形成される。したがって，本実施形態では，スクライブラインの設定予定位置に保護回路５のトランジスタ１１の一部が形成される。
【００３６】
次に，主面３ａ上に絶縁膜１５を被着する。該絶縁膜１５は，第３領域１１ｃ上方と第１領域１１ａ上方の内部回路７側の一部とで主面３ａが露出するように除去される。次に，第３領域１１ｃ上方の露出した主面３ａ上に制御端子１３が形成され，第１領域１１ａ上方の露出した主面３ａ上にアルミパッド９が形成される。結果として，半導体装置１の半導体基板３には，本実施形態に係る保護回路５が形成される。
【００３７】
本実施形態に係る半導体装置１の製造方法では，所定の工程で，以上のように形成された保護回路５により，内部回路７のＥＳＤ保護が行われる。保護回路５による内部回路７のＥＳＤ保護時には，電極１９への電圧印加によりグリッドライン１３の電位がＨレベルに設定される。これにより，第２領域１１ｂと第３領域１１ｃとの接合部が逆バイアスの状態に固定される。また，制御端子１３の電位がＬレベルに設定されて，トランジスタ１１はオフ状態とされる。
【００３８】
かかる状態では，アルミパッド９に正常値のプラス電圧が印加されても，保護回路５側には電流が流れず，該プラス電圧が内部回路７に供給される。しかし，アルミパッド９に過大なプラス電圧が印加されると，該過大な電圧で生じる電荷が第３領域１１ｃを介してグリッドライン１７下の第２領域１１ｂに逃がされ，更にグリッドライン１７を介して電極１９に逃がされる。即ち，アルミパッド９に印加された過大なプラス電圧から内部回路７が保護される。
【００３９】
以上，本発明の好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定し得るものであり，それら修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【００４０】
例えば，上記実施の形態においては，アルミパッドを適用した半導体装置を例に挙げたが，本発明はかかる構成に限定されない。本発明は，他の様々な接続端子，例えば，銅・金その他の金属製パッド等を適用した半導体装置に対しても適用することができる。
【００４１】
また，上記実施の形態においては，グリッドライン下に第２領域が形成された半導体装置および半導体装置の製造方法を例に挙げたが，本発明はかかる構成に限定されない。本発明は，例えば電源に落としたアルミライン下やＷＥＬＬ下等に第２領域を形成した半導体装置および半導体装置の製造方法に対しても適用することができる。
【００４２】
【発明の効果】
本発明によれば，保護回路の一部が主に切って捨てるだけのスクライブラインの設定予定領域に形成される。したがって，半導体基板の内部回路に使用される領域の大きさを確保しながら，内部回路のＥＳＤ保護が可能となる。さらに，本発明では，トランジスタの第２領域を複数の保護回路で共有することにより，一接続端子当たりの回路ボリュームを小さくすることができる。
【図面の簡単な説明】
【図１】本発明を適用可能な半導体装置の部分構成を説明するための平面図である。
【図２】図１に示す半導体装置の部分構成を説明するための断面図である。
【図３】本発明を適用可能な他の半導体装置を説明するための平面図である。
【図４】本発明を適用可能な更に他の半導体装置を説明するための平面図である。
【符号の説明】
１ 半導体装置
３ 半導体基板
３ａ 主面
３ｂ 表面領域
５ 保護回路
７ 内部回路
９ アルミパッド
１１ トランジスタ
１１ａ 第１領域
１１ｂ 第２領域
１１ｃ 第３領域
１３ 制御端子
１５ 絶縁膜
１７ グリッドライン
１９ 電極
２１ ＷＥＬＬ
【発明の属する技術分野】
本発明は，半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
静電気は，ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；集積回路）チップの組立工程や実装工程或いはウェハの処理工程や搬送工程等の様々な工程で発生する。近年，ＩＣの高集積化の進展に伴い，ＩＣ上に形成される素子が小型化しており，静電気に対するＩＣの耐性が低下している。
【０００３】
かかる状況において，従来のＩＣでは，内部回路に接続される各接続端子毎にＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）保護回路を設けることにより，接続端子を介して入力されるサージ電圧から内部回路を保護している。
【０００４】
【発明が解決しようとする課題】
しかしながら，従来のＩＣのように，一の接続端子毎にＥＳＤ保護回路を設ける構成では，一の接続端子当たりの回路ボリュームが増大する。したがって，かかる従来の構成は，ＥＳＤ保護回路に割り当てられる領域が大きくならざるを得ず，ＩＣの高集積化には不向きである。
【０００５】
本発明は、従来のＩＣその他の半導体装置および半導体装置の製造方法が有する上記その他の問題点に鑑みて成されたものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために，請求項１に記載の発明は，保護対象回路と，保護対象回路に接続される接続端子と，接続端子に印加されるサージ電圧から保護対象回路を保護する保護回路と，保護対象回路と接続端子と保護回路とが形成される半導体基板とを備える半導体装置において，保護回路は，接続端子に接続される第１導電型の第１領域と，半導体基板のスクライブラインが設定された第１導電型の第２領域と，第１領域と第２領域とを離隔する第３領域と，を含むトランジスタを備え，第３領域には，トランジスタの動作状態を制御する制御端子が接続され，スクライブラインから制御端子までの距離を，接続端子と制御端子との間の距離より大きく取る構成を採用する。
【０００７】
かかる構成では，サージ電圧によって発生した過剰電荷を，トランジスタを介して第２領域へ逃がしたり，半導体基板へ逃がしたりすることが可能である。さらに，本項記載の構成では，トランジスタ周辺に存在する電気容量により，サージ電圧のピークを鈍化させることができる。したがって，本項記載の発明によれば，接続端子に印加されるサージから内部回路を保護することができる。
【０００８】
そして，本項記載の構成では，トランジスタの第２領域にスクライブラインが設定される。スクライブラインは，半導体ウェハを切り分ける際の切断線であるため，通常，完成した半導体装置の主な機能を司る内部回路の形成領域から離れた位置に設定される。したがって，本項記載の発明によれば，半導体基板内における内部回路形成領域への使用体積・使用面積を狭小化させずに，保護対象回路をサージ電圧から保護することができる。
【０００９】
尚，本項記載の発明において，第１領域と第２領域と第３領域を含み保護回路に備えられるトランジスタには，ユニポーラ型トランジスタとバイポーラ型トランジスタとのいずれをも適用することができる。さらに，トランジスタには，例えば絶縁ゲート型や接合ゲート型やショットキーゲート型等のＦＥＴ（電界効果トランジスタ）或いはプレーナ型トランジスタやエピタキシャルプレーナ型トランジスタや三重拡散型メサトランジスタ等の各種のものが存在するが，本構成にはそのいずれをも適用することが可能である。
【００１０】
また，本項記載の発明において，保護回路のトランジスタには，例えば，半導体基板に所定の不純物元素を導入することにより半導体基板内に直接形成したものや，半導体基板に予め形成された第２導電型の不純物導入領域内にトランジスタの全部又は一部を形成したもの等を適用することができる。また，本項記載の発明では，トランジスタを形成可能であれば，半導体基板の導電型と第３領域の導電型とは特に限定されない。即ち，半導体基板は，第１導電型と第２導電型とのいずれにしても良いし，第３領域も，第１導電型と第２導電型とのいずれにしても良い。
さらに，トランジスタの動作状態を制御する制御端子を第３領域に接続する構成を採用すれば，制御端子を介して第１領域−第２領域間の導通／不導通を制御することができる。したがって，本項記載の発明によれば，制御端子による制御次第で，第１領域−第２領域間の絶縁破壊を利用した保護とトランジスタのオン／オフ制御による保護との双方を実現可能となる。
【００１１】
さらに，請求項２に記載の発明のように，複数の保護回路によって，単一の第２領域を共有する構成を採用すれば，保護回路に使用する半導体基板内の体積・面積を節約することができる。加えて，本項記載の発明では，サージ電流が第２領域を介して複数の保護回路に分配される。したがって，例えば電源やキャパシタを第２領域に接続したり，第２領域周辺の寄生容量を向上させる等の構成を採用しなくても，サージ電圧から被保護回路を十分に保護することができる。結果として，本項記載の発明によれば，保護回路の駆動に必要な装置数が減少する。
【００１４】
さらに，請求項３に記載の発明のように，半導体基板が第２導電型のものであり，第１領域及び第２領域が半導体基板への不純物導入により形成される構成を採用すれば，第１領域と半導体基板との間にダイオード接合が形成される。即ち，本構成によれば，トランジスタ保護に加えて，ダイオード保護によってもサージ電圧から保護対象回路を保護することが可能となる。
【００１５】
さらに，請求項４に記載の発明のように，スクライブラインに第１導電型のＷＥＬＬ領域が形成されている構成を採用すれば，スクライブ工程その他の半導体装置の製造工程における半導体基板の反りを防止することができる。
【００１６】
さらに，請求項５に記載の発明のように，トランジスタが第２領域のインピーダンスによりスクライブラインで発生するサージ電圧から保護される構成を採用することもできる。本項記載の構成によれば，スクライブ中にサージ電圧が発生しても，第２領域の抵抗値を適切に調整することにより，保護回路のトランジスタに流れるサージ電流の大きさ抑制することができる。尚，抵抗値の調整は，例えば，スクライブラインから第２領域と第３領域との境界部までの距離制御，第２領域の断面積制御，第２領域の不純物濃度調整，第２領域の組成制御，或いは第２領域の温度制御等により実現することができる。
【００１７】
また，上記課題を解決するために，請求項６に記載の発明は，保護対象回路と保護対象回路に接続される接続端子と保護対象回路及び接続端子が形成される半導体基板とを備える半導体装置の製造方法において，半導体基板に，接続端子に接続される第１領域と，第１領域と同一の導電型を有し半導体基板のスクライブラインが設定された第２領域と，第１領域と第２領域とを離隔する第３領域と，を含むトランジスタを形成する，第１の工程と，トランジスタにより接続端子を介して到来するサージ電圧から保護対象回路を保護する，第２の工程と，を含み，第１の工程において，第３領域には，トランジスタの動作状態を制御する制御端子が接続され，スクライブラインから制御端子までの距離を，接続端子と制御端子との間の距離より大きく取る構成を採用する。尚，本項記載の構成では，半導体基板の切断後に，第２領域の一部又は全部を残留させることも可能であるし，第２領域を完全に除去してしまうことも可能である。ここで，請求項７に記載のように，第１の工程において，第１領域及び第２領域は，半導体基板への不純物導入により形成される構成を採用することも可能である。
【００１８】
さらに，請求項８に記載の発明のように，不純物導入は，イオン注入により行われる構成を採用することも可能である。尚，本項記載の発明において，イオン注入で発生する格子欠陥は，例えば，アニール処理，該格子欠陥を相殺するための追加的なイオン注入その他の方法により，除去することができる。
【００１９】
さらに，請求項９に記載の発明のように，第２の段階において，第３領域は，トランジスタがオフ状態となる電位に制御される構成を採用することができる。さらに，第２の段階において，第２領域は，サージ電圧と同一極性の電荷が第３領域から流れ込む電位に制御されている構成を採用することも可能である。
【００２０】
【発明の実施の形態】
以下，本発明の好適な実施形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明及び添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２１】
まず，図１及び図２を参照しながら，本実施形態に係る半導体装置１の構成について説明する。尚，図１は，本実施形態に係る半導体装置１の部分構成についての説明図，より詳細には半導体装置１の保護回路５周辺部分の構成を説明するための概略的平面図である。また，図２は，保護回路５周辺部分の構成を説明するための概略的断面図である。
【００２２】
図１に示すように，本実施形態に係る半導体装置１において，半導体基板３には，保護対象回路に相当する内部回路７と，半導体基板３の主面３ａ上に設置されて内部回路７に接続されるアルミパッド９と，が形成されている。さらに，半導体基板３には，アルミパッド９に印加されるサージ電圧から内部回路７を保護する保護回路５が形成されている。
【００２３】
図２に示すように，本実施形態に係る半導体装置１において，保護回路５は，主面３ａ側の表面領域３ｂに形成されたトランジスタ１１と，トランジスタ１１上方の主面３ａ上に設置される制御端子１３と，を備えている。かかる保護回路５において，トランジスタ１１は，ソース／ドレイン又はコレクタ／エミッタとして機能するｎ型のアクティブ領域である第１領域１１ａ及び第２領域１１ｂと，第１領域１１ａと第２領域１１ｂとを離隔しゲート又はベースとして機能するｐ型の第３領域１１ｃと，を有する。
【００２４】
かかるトランジスタ１１は，第２領域１１ｂをゲートとするｎチャネル型トランジスタ（ＮＴｒ）であるとともに，ベースである第２領域１１ｂの長さを短くした寄生ＮＰＮトランジスタでもある。
【００２５】
かかる保護回路５では，第１領域１１ａ−制御端子１３間及び第２領域１１ｂ−制御端子１３間に絶縁膜１５が形成されており，第１領域１１ａと制御端子１３との直接接触および第２領域１１ｂと制御端子１３との直接接触が防止されている。また，保護回路５では，第３領域１１ｃが制御端子１３とコンタクトされるように制御端子１３直下に形成されており，制御端子１３への印加電圧の制御を介してトランジスタ１１のオン／オフ制御が可能な構成が実現されている。
【００２６】
さらに，保護回路５では，第２領域１１ｂは，グリッドライン１７周辺の表面領域３ｂに形成されている。尚，グリッドライン１７は，半導体基板３のスクライブラインとして使用されるものである。また，保護回路５では，第１領域１１ａの一部がアルミパッド９とコンタクトされるようにアルミパッド９周辺の表面領域３ｂに形成されている。
【００２７】
さらに，本実施形態に係る半導体装置１において，半導体基板３の第２領域１１ｂ下方には，半導体基板３の反りを抑制するためのｎ型のＷＥＬＬ領域２１が形成されている。
【００２８】
尚，かかるＷＥＬＬ領域２１は，半導体基板３の反りを抑制することができるが，半導体基板３の反りを別途抑制することができれば形成しなくても良い。ＷＥＬＬ領域２１を形成しない構成では，ＷＥＬＬ領域２１を形成する構成よりも空乏層の広がりが抑えられ，半導体基板３と第２領域１１ｂとの間の寄生容量が大きくなる。したがって，第２領域１１ｂに逃げたサージ電圧を鈍化させそのピーク電圧を低下させることが可能となり，ＥＳＤ保護効果を向上させることができる。
【００２９】
また，半導体装置１において，半導体基板３のスクライブ中には，グリッドライン１７付近にサージ電圧が発生する可能性が考えられる。したがって，グリッドライン１７とアルミパッド９との間の領域に該サージを緩衝させるためのインピーダンス成分を持たせることにより，スクライブ中のダメージからトランジスタ１１を保護することが好適である。
【００３０】
しかし，アルミパッド９と制御端子１３との間の距離Ｅを大きくすると，アルミパッド９付近の電荷を第２領域１１ｂに逃がすのに時間がかかり，内部回路７のＥＳＤ保護効果の維持に支障をきたすおそれがある。そこで，例えばグリッドライン１７から制御端子１３までの距離Ｄを調整して，第２領域１１ｂにある程度の抵抗成分を持たせておくことが好適である。一例として，距離Ｄを距離Ｅより大きく取るなどの構成が考えられる。また，第２領域１１ｂにキャパシタを接続する構成や第２領域１１ｂ周辺の寄生容量を利用する構成を採用することも可能である。
【００３１】
また，本実施形態では，図３に示すように，グリッドライン１７を複数の保護回路５で共有する構成を採用することができる。かかる構成では，一の保護回路５に流れ込んだサージをグリッドライン１７を介して，他の保護回路５に分流することができる。したがって，一の保護回路５にかかるサージ負担が軽減される。
【００３２】
図３に示すかかる構成では，さらに，グリッドライン１７を共有する保護回路５数をある程度以上とすれば，グリッドライン１７に電極１９を介して電源を接続しなくても十分なＥＳＤ保護が可能となる。即ち，本実施形態では，図４に示すフローティング構成を採用することもできる。
【００３３】
次に，図２を参照しながら本実施形態に係る半導体装置１の製造方法について説明する。本実施形態に係る半導体装置１の製造方法は，保護回路５の形成工程と内部回路７のＥＳＤ保護が行われる工程とを含んでいる。尚，本実施形態に係る半導体装置１の製造方法は，保護回路５の形成工程と内部回路７のＥＳＤ保護が行われる工程以外に，内部回路７の形成工程，グリッドライン１７をスクライブラインに利用して半導体基板３のスクライブを行うスクライブ工程等を含んでいる。
【００３４】
保護回路５の形成工程では，主面３ａ側からのイオン注入により，ｐ型の半導体基板３にｎ型の不純物を導入して，グリッドライン１７下方にＷＥＬＬ領域２１が形成される。次に，主面３ａ側からのイオン注入により，半導体基板３の表面領域３ｂにＷＥＬＬ領域２１と同じ種類のｎ型の不純物を導入して，所定の間隔を置いて第１領域１１ａと第２領域１１ｂとが形成される。尚。ここで，第１領域１１ａと第２領域１１ｂとは，ＷＥＬＬ領域２１より不純物濃度が大きくなるように形成される。結果，第１領域１１ａと第２領域１１ｂとの間に。両領域を離隔する第３領域１１ｃが形成されて，第１領域１１ａと第２領域１１ｂと第３領域１１ｃとから構成されるトランジスタ１１の接合構造が形成される。
【００３５】
ここで，本実施形態によれば，第２領域１１ｂは，半導体基板３のスクライブラインとして使用されるグリッドライン１７下方に形成される。したがって，本実施形態では，スクライブラインの設定予定位置に保護回路５のトランジスタ１１の一部が形成される。
【００３６】
次に，主面３ａ上に絶縁膜１５を被着する。該絶縁膜１５は，第３領域１１ｃ上方と第１領域１１ａ上方の内部回路７側の一部とで主面３ａが露出するように除去される。次に，第３領域１１ｃ上方の露出した主面３ａ上に制御端子１３が形成され，第１領域１１ａ上方の露出した主面３ａ上にアルミパッド９が形成される。結果として，半導体装置１の半導体基板３には，本実施形態に係る保護回路５が形成される。
【００３７】
本実施形態に係る半導体装置１の製造方法では，所定の工程で，以上のように形成された保護回路５により，内部回路７のＥＳＤ保護が行われる。保護回路５による内部回路７のＥＳＤ保護時には，電極１９への電圧印加によりグリッドライン１３の電位がＨレベルに設定される。これにより，第２領域１１ｂと第３領域１１ｃとの接合部が逆バイアスの状態に固定される。また，制御端子１３の電位がＬレベルに設定されて，トランジスタ１１はオフ状態とされる。
【００３８】
かかる状態では，アルミパッド９に正常値のプラス電圧が印加されても，保護回路５側には電流が流れず，該プラス電圧が内部回路７に供給される。しかし，アルミパッド９に過大なプラス電圧が印加されると，該過大な電圧で生じる電荷が第３領域１１ｃを介してグリッドライン１７下の第２領域１１ｂに逃がされ，更にグリッドライン１７を介して電極１９に逃がされる。即ち，アルミパッド９に印加された過大なプラス電圧から内部回路７が保護される。
【００３９】
以上，本発明の好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定し得るものであり，それら修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【００４０】
例えば，上記実施の形態においては，アルミパッドを適用した半導体装置を例に挙げたが，本発明はかかる構成に限定されない。本発明は，他の様々な接続端子，例えば，銅・金その他の金属製パッド等を適用した半導体装置に対しても適用することができる。
【００４１】
また，上記実施の形態においては，グリッドライン下に第２領域が形成された半導体装置および半導体装置の製造方法を例に挙げたが，本発明はかかる構成に限定されない。本発明は，例えば電源に落としたアルミライン下やＷＥＬＬ下等に第２領域を形成した半導体装置および半導体装置の製造方法に対しても適用することができる。
【００４２】
【発明の効果】
本発明によれば，保護回路の一部が主に切って捨てるだけのスクライブラインの設定予定領域に形成される。したがって，半導体基板の内部回路に使用される領域の大きさを確保しながら，内部回路のＥＳＤ保護が可能となる。さらに，本発明では，トランジスタの第２領域を複数の保護回路で共有することにより，一接続端子当たりの回路ボリュームを小さくすることができる。
【図面の簡単な説明】
【図１】本発明を適用可能な半導体装置の部分構成を説明するための平面図である。
【図２】図１に示す半導体装置の部分構成を説明するための断面図である。
【図３】本発明を適用可能な他の半導体装置を説明するための平面図である。
【図４】本発明を適用可能な更に他の半導体装置を説明するための平面図である。
【符号の説明】
１ 半導体装置
３ 半導体基板
３ａ 主面
３ｂ 表面領域
５ 保護回路
７ 内部回路
９ アルミパッド
１１ トランジスタ
１１ａ 第１領域
１１ｂ 第２領域
１１ｃ 第３領域
１３ 制御端子
１５ 絶縁膜
１７ グリッドライン
１９ 電極
２１ ＷＥＬＬ
Claims (9)
- 保護対象回路と，前記保護対象回路に接続される接続端子と，前記接続端子に印加されるサージ電圧から前記保護対象回路を保護する保護回路と，前記保護対象回路と前記接続端子と前記保護回路とが形成される半導体基板と，を備える半導体装置であって：
前記保護回路は，前記接続端子に接続される第１導電型の第１領域と，前記半導体基板のスクライブラインが設定される第１導電型の第２領域と，前記第１領域と前記第２領域とを離隔する第３領域と，を含むトランジスタを備え，
前記第３領域には，前記トランジスタの動作状態を制御する制御端子が接続され，
前記スクライブラインから前記制御端子までの距離を，前記接続端子と前記制御端子との間の距離より大きく取ることを特徴とする半導体装置。 - 前記半導体基板には，前記第２領域を相互に共有する２以上の前記保護回路が形成されていることを特徴とする，請求項１に記載の半導体装置。
- 前記半導体基板は，第２導電型のものであり，
前記第１領域及び前記第２領域は，前記半導体基板への不純物導入により形成されたものである，
ことを特徴とする，請求項１または２に記載の半導体装置。 - 前記スクライブラインには，第１導電型のＷＥＬＬ領域が形成されていることを特徴とする，請求項１，２または３のいずれかに記載の半導体装置。
- 前記トランジスタは，前記第２領域のインピーダンスにより，前記スクライブラインで発生するサージ電圧から保護されることを特徴とする，請求項１，２，３または４のいずれかに記載の半導体装置。
- 保護対象回路と前記保護対象回路に接続される接続端子と前記保護対象回路及び前記接続端子が形成される半導体基板とを備える半導体装置の製造方法であって：
前記半導体基板に，前記接続端子に接続される第１領域と，前記第１領域と同一の導電型を有し前記半導体基板のスクライブラインが設定された第２領域と，前記第１領域と前記第２領域とを離隔する第３領域と，を含むトランジスタを形成する，第１の工程と；
前記接続端子に印加されるサージ電圧から前記トランジスタにより前記保護対象回路を保護する，第２の工程と；
を含み，
前記第１の工程において，
前記第３領域には，前記トランジスタの動作状態を制御する制御端子が接続され，
前記スクライブラインから前記制御端子までの距離を，前記接続端子と前記制御端子との間の距離より大きく取ることを特徴とする半導体装置の製造方法。 - 前記第１の工程において，前記第１領域及び前記第２領域は，前記半導体基板への不純物導入により形成されることを特徴とする，請求項６に記載の半導体装置の製造方法。
- 前記不純物導入は，イオン注入により行われることを特徴とする，請求項７に記載の半導体装置の製造方法。
- 前記第２の工程において，前記第３領域は，前記トランジスタがオフ状態となる電位に制御されることを特徴とする，請求項６，７または８のいずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22864299A JP3583662B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置および半導体装置の製造方法 |
| US09/637,832 US6452252B1 (en) | 1999-08-12 | 2000-08-11 | Semiconductor device |
| US10/207,191 US6787432B2 (en) | 1999-08-12 | 2002-07-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22864299A JP3583662B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053237A JP2001053237A (ja) | 2001-02-23 |
| JP3583662B2 true JP3583662B2 (ja) | 2004-11-04 |
Family
ID=16879550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22864299A Expired - Fee Related JP3583662B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6452252B1 (ja) |
| JP (1) | JP3583662B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101030295B1 (ko) * | 2004-12-30 | 2011-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 검사용 필드 트랜지스터 |
| KR20060078251A (ko) * | 2004-12-31 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 특성 측정용 복합 패턴 |
| JP2007059790A (ja) * | 2005-08-26 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体集積回路および半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167458A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置 |
| JPH04134855A (ja) | 1990-09-27 | 1992-05-08 | Nec Corp | 半導体装置 |
| JP2972494B2 (ja) | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| JPH09312399A (ja) * | 1995-07-14 | 1997-12-02 | Seiko Instr Inc | 半導体装置とその製造方法 |
| CN103956361A (zh) * | 1995-10-03 | 2014-07-30 | 精工爱普生株式会社 | 有源矩阵基板的制造方法和薄膜元件的制造方法 |
| JP3003796B2 (ja) * | 1997-01-23 | 2000-01-31 | 日本電気株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US5998282A (en) * | 1997-10-21 | 1999-12-07 | Lukaszek; Wieslaw A. | Method of reducing charging damage to integrated circuits in ion implant and plasma-based integrated circuit process equipment |
| JP2001135597A (ja) * | 1999-08-26 | 2001-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2002033361A (ja) * | 2000-07-17 | 2002-01-31 | Mitsumi Electric Co Ltd | 半導体ウェハ |
| US6936908B2 (en) * | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
-
1999
- 1999-08-12 JP JP22864299A patent/JP3583662B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-11 US US09/637,832 patent/US6452252B1/en not_active Expired - Fee Related
-
2002
- 2002-07-30 US US10/207,191 patent/US6787432B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6452252B1 (en) | 2002-09-17 |
| JP2001053237A (ja) | 2001-02-23 |
| US20020180002A1 (en) | 2002-12-05 |
| US6787432B2 (en) | 2004-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8482058B2 (en) | Semiconductor device including a power MISFET | |
| JP3191747B2 (ja) | Ｍｏｓ型半導体素子 | |
| US8085518B2 (en) | Electronic circuit, electronic circuit arrangement and method for producing an electronic circuit | |
| JPH0151070B2 (ja) | ||
| JP2007235151A (ja) | 集積回路用の保護構造 | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| US4972247A (en) | High energy event protection for semiconductor devices | |
| JPH08274267A (ja) | 半導体装置 | |
| JP3583662B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7473974B2 (en) | Semiconductor circuit device including a protection circuit | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JP2006179632A (ja) | 半導体装置およびその製造方法 | |
| US6534834B1 (en) | Polysilicon bounded snapback device | |
| CN113950737A (zh) | 具有增加的有源面积的晶体管半导体芯片 | |
| JPH05218311A (ja) | 一体型オン・ステート電圧検出構造を有する高出力半導体デバイス | |
| JP2001168321A (ja) | 半導体保護装置とその保護方法 | |
| JP3271435B2 (ja) | 半導体集積回路装置 | |
| JP3114613B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0430194B2 (ja) | ||
| JPH09307103A (ja) | 複合型半導体装置とその製造方法 | |
| JPH09129856A (ja) | 半導体装置及びその製造方法 | |
| JPH10125907A (ja) | 保護回路付きｍｏｓ電界効果型トランジスタ | |
| JPS63291470A (ja) | 半導体集積回路装置の保護回路 | |
| JPH0752775B2 (ja) | 入力保護回路装置 | |
| JP2005311052A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040729 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |