JP3820326B2

JP3820326B2 - 半導体メモリ装置とその作製方法

Info

Publication number: JP3820326B2
Application number: JP17903699A
Authority: JP
Inventors: 彰浩李; 峻永全
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-07-03
Filing date: 1999-06-24
Publication date: 2006-09-13
Anticipated expiration: 2019-06-24
Also published as: US6303970B1; KR20000007537A; TW507361B; JP2000040388A; KR100268438B1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくは所定の動作モード時、欠陥メモリセルを代替するための複数のヒューズを有する半導体メモリ装置とその作製方法に関する。
【０００２】
【従来の技術】
近年、回路密度が高くなるにつれ、集積回路メモリ装置の生産効率の向上が難しくなってきている。メモリ装置の生産効率を向上させるためには２つの方法がある。一つは、欠陥メモリセルを減少させるため、製造工程の質を向上させることである。もう一つは、メモリセルアレイの構造を変更することであり、メモリセルアレイの片側に冗長メモリ部を設けることである。冗長メモリ部は、メモリセルアレイの欠陥部に対応するアドレス情報を取得したときにアクセスされる。オン−チップ論理回路は、各ヒューズを論理状態によって開放または閉塞することにより、欠陥メモリセルのアドレスを記憶するために使用される。
【０００３】
メモリ装置は、それぞれ別の動作モードで設計される。動作モードの選択方法は、ヒューズ（選択ヒューズ）を使用することである。一般にヒューズは、メモリ冗長技術で使用される。その中でも、ポリシリコンあるいはモリブデンシリサイド等からなるフィラメントヒューズは、ワイヤリング膜の一部としてフィールド酸化膜上に形成される。
【０００４】
図３〜５に、従来の半導体メモリ装置におけるヒューズの配置を示す。図３は従来技術による半導体メモリ装置のヒューズの配列を示した図、図４は図３をＡ−Ａ’で切断した断面図である。図５もまた、図３をＡ−Ａ’で切断した断面図である。図３に示すように、複数のヒューズ１０ａ−１０ｄが互いに等間隙で配置されており、ヒューズ窓２０が図４と図５に示す開口部領域１１（又は１１’）を画成するように、構造物上に設けられている。金属ラインＭはヒューズ領域に隣接する周辺回路領域に配置される。ヒューズ窓２０は、他の回路構成を制限し、ヒューズ切断時、絶縁膜１４（図４及び図５）をレーザービームが通過できるようにする。図４及び図５に示すように、ヒューズ１０ａ−１０ｄが形成された後、酸化膜１４及び窒化膜１６が所定の厚さで除去され、それによって開口部１１（又は１１’）が形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、図４に示すように、開口部領域１１のエッジ領域１１ａ及び１１ｂは湾曲している。このため、ヒューズ１０ａ−１０ｄは絶縁膜１４の上面に対して平行に配置されていない。例えば、絶縁膜１４上部表面からヒューズ１０ｂ及び１０ｃまでの距離は、エッジ領域１１ａ及びエッジ領域１１ｂ内に位置するヒューズ１０ａ及び１０ｄまでの距離よりも短くなる。よって、エッジ領域１１ａ及びエッジ領域１１ｂ内に位置するヒューズをレーザービームによって確実に切断することは困難である。
【０００６】
上記問題点を解決するためには開口部領域を大きくしなければならない。しかし、レイアウト面積を広くすることはあまりよい解決策とは言えない。また、チップ内のハード欠陥の透過率を高めるためには各ヒューズ領域の幅を小さくして冗長容量をより大きくすることが望ましい。したがって、所定の冗長領域に、より多くのヒューズを配置することが望ましい。よって、ヒューズの大きさを変えずに開口部領域を大きくし、レイアウト面積を広くすることは望ましくないのである。
【０００７】
本発明は上記事情に鑑みてなされたもので、信頼性があり、かつ確実にヒューズを切断できるヒューズ構造を有する半導体メモリ装置とその作製方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は上記目的を達成するために、半導体基板と半導体基板上に形成された導電性の挿入パッドと、挿入パッドの上部に位置するように形成された複数のヒューズと、複数のヒューズ上に形成された絶縁膜と、複数のヒューズの上部に位置するように絶縁膜上に形成された開口部とを具備し、挿入パッドが複数のヒューズの水平レベルを上昇させて絶縁膜の上面と複数のヒューズとの距離を短くする半導体メモリ装置として構成される。
【０００９】
また本発明の半導体メモリ装置は、半導体基板と半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された挿入パッドと、挿入パッドを覆う第２の絶縁膜と、挿入パッドの上部に位置するように第２の絶縁膜上に形成された複数のヒューズと、複数のヒューズ上に形成された第３の絶縁膜と、複数のヒューズの上部に位置するように第３の絶縁膜の上部表面に形成された開口部とを具備し、挿入パッドは複数のヒューズの水平レベルを上昇させて絶縁膜の上面と複数のヒューズとの距離を短くする。ここで、第３の絶縁膜の厚さは、２０００Å〜３０００Åまでの範囲で形成される。
【００１０】
いずれの半導体メモリ装置も、挿入パッドは電気的な導電物質で形成されている。
【００１１】
さらに本発明の半導体メモリ装置は、基板と基板上に形成された第１の絶縁膜と、トランジスタのゲート電極が形成されるときに第１の絶縁膜上に形成される導電膜パターンと、導電膜パターンを覆う第２の絶縁膜と、ビット線が形成されるときに導電膜パターンの上部に位置するように第２の絶縁膜上に形成される複数のヒューズと、複数のヒューズ上に形成される第３の絶縁膜と、複数のヒューズの上部に位置するように第３の絶縁膜の上部に形成された開口部とを具備する。
【００１２】
さらに本発明の半導体メモリ装置の作製方法は、半導体基板を提供し、半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に導電膜を形成し、導電膜をパターニングして挿入パッドを形成し、挿入パッドを覆うように第２の絶縁膜を形成し、挿入パッドの上部に位置するように第２の絶縁膜上に複数のヒューズを形成し、複数のヒューズ上に第３の絶縁膜を形成し、複数のヒューズの上部に位置するように第３の絶縁膜の上部表面に開口部を形成する各ステップから構成される。
【００１３】
【発明の実施の形態】
次に、図１〜２を参照して本発明による半導体メモリ装置とその作製方法を詳細に説明する。
【００１４】
図１に示すように、ポリシリコンで形成されるヒューズ１０ａ−１０ｄは、互いに等間隙で配置されている。ヒューズ１０ａ−１０ｄは、ビット線の形成と同時に形成される。ヒューズ窓２０は、ヒューズ１０ａ−１０ｄの上部に形成される露出領域を画成する。金属ラインＭはヒューズ窓２０の両側に配置される。斜線部分３０は、ヒューズ１０ａ−１０ｄの下部のポリシリコン導電膜パターンを示す。
【００１５】
図２は、図１をＢ−Ｂ’で切断した場合の切断図であり、フィ−ルド酸化膜４２が半導体基板４０上に形成される。次に、第１のポリシリコン膜がフィールド酸化膜４２上に挿入パッドとして形成される。第１のポリシリコン膜は、第１ポリシリコンパターン（挿入パッド）３０としてヒューズ１０ａ−１０ｄの下部に置かれる。第１ポリシリコンパターン（挿入パッド）３０は、チップ内に形成されるＭＯＳトランジスタのゲート電極であるポリシリコン膜の形成と同時に形成される。次に、絶縁膜４３が第１ポリシリコンパターン（挿入パッド）３０上に蒸着される。続いて、第２のポリシリコン膜が蒸着され、ヒューズ１０ａ−１０ｄが形成される。ポリシリコンで作られたヒューズ１０ａ−１０ｄは、ポリシリコンでビット線を形成する工程で形成する。ヒューズ１０ａ−１０ｄが形成された後、それら上部には酸化膜４４と窒化膜４６とが順に蒸着される。窒化膜４６を蒸着した後、エッチング工程によりヒューズ１０ａ−１０ｄを覆っている絶縁膜４４、４６を露出させて開口部領域４１を形成する。ヒューズ１０ａ−１０ｄ上に形成される絶縁膜４４の厚さは、エッチング工程後、２０００Å〜３０００Åになる。
【００１６】
なお、本発明は図１及び図２に示す実施の形態に限られたものではなく、パッシベーション及びポリマイド膜を窒化膜４６上に形成した場合にも適用できる。また、ポリシリコン膜は、他の電気的な導電物質で代替することも出来る。
【００１７】
上述のように、ヒューズ１０ａ−１０ｄの水平レベルを第１ポリシリコンパターン（挿入パッド）３０によって上昇させることにより、絶縁膜４４の上面とヒューズ１０ａ−１０ｄとの距離を短くすることができる。そのため、レーザービームによる信頼性のあるヒューズの切断を行うことができるようになる。
【００１８】
【発明の効果】
このように本発明によると、信頼性があり、かつ確実にヒューズを切断できるヒューズ構造を有する半導体メモリ装置とその作製方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置のヒューズとパターンの配列とを上部から見た図。
【図２】図１をＢ−Ｂ’で切断した断面図。
【図３】従来技術による半導体メモリ装置のヒューズの配列を示す図。
【図４】図３をＡ−Ａ’で切断した断面図。
【図５】図３をＡ−Ａ’で切断した断面図。
【符号の説明】
１０ａ、１０ｂ、１０ｃ、１０ｄ：ヒューズ
２０：ヒューズ窓
３０：挿入パッド
４０：半導体基板
４２、４３、４４：絶縁膜
４６：窒化膜

Claims

半導体基板と、
前記半導体基板上に形成された導電性の挿入パッドと、
前記挿入パッドの上部に位置するように形成された複数のヒューズと、
前記複数のヒューズ上に形成された絶縁膜と、
前記複数のヒューズの上部に位置するように前記絶縁膜上に形成された開口部と、
を具備し、
前記挿入パッドは前記複数のヒューズの水平レベルを上昇させて前記絶縁膜の上面と前記複数のヒューズとの距離を短くすることを特徴とする半導体メモリ装置。
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された挿入パッドと、
前記挿入パッドを覆う第２の絶縁膜と、
前記挿入パッドの上部に位置するように前記第２の絶縁膜上に形成された複数のヒューズと、
前記複数のヒューズ上に形成された第３の絶縁膜と、
前記複数のヒューズの上部に位置するように前記第３の絶縁膜の上部表面に形成された開口部と、
を具備し、
前記挿入パッドは前記複数のヒューズの水平レベルを上昇させて前記絶縁膜の上面と前記複数のヒューズとの距離を短くすることを特徴とする半導体メモリ装置。
前記挿入パッドは、電気的な導電物質で形成されることを特徴とする請求項２に記載の半導体メモリ装置。
前記第３の絶縁膜の厚さは、２０００Å〜３０００Åまでの範囲で形成されることを特徴とする請求項２に記載の半導体メモリ装置。
ビット線にポリシリコンを用いている複数のＭＯＳトランジスタを有する半導体メモリ装置において、
基板と、
前記基板上に形成された第１の絶縁膜と、
前記トランジスタのゲート電極が形成されるときに、前記第１の絶縁膜上に形成される導電膜パターンと、
前記導電膜パターンを覆う第２の絶縁膜と、
前記ビット線が形成されるときに、前記導電膜パターンの上部に位置するように前記第２の絶縁膜上に形成される複数のヒューズと、
前記複数のヒューズ上に形成される第３の絶縁膜と、
前記複数のヒューズの上部に位置するように前記第３の絶縁膜の上部に形成された開口部と、
を具備することを特徴とする半導体メモリ装置。
半導体基板を提供し、
前記半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に導電膜を形成し、
前記導電膜をパターニングして挿入パッドを形成し、
前記挿入パッドを覆うように第２の絶縁膜を形成し、
前記挿入パッドの上部に位置するように前記第２の絶縁膜上に複数のヒューズを形成し、
前記複数のヒューズ上に第３の絶縁膜を形成し、
前記複数のヒューズの上部に位置するように第３の絶縁膜の上部表面に開口部を形成することを特徴とする半導体メモリ装置の作製方法。