JP2001013518A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
- Publication number
- JP2001013518A JP2001013518A JP11188779A JP18877999A JP2001013518A JP 2001013518 A JP2001013518 A JP 2001013518A JP 11188779 A JP11188779 A JP 11188779A JP 18877999 A JP18877999 A JP 18877999A JP 2001013518 A JP2001013518 A JP 2001013518A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- layer
- tft
- liquid crystal
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 付加容量の容量値のバラツキが小さく、表示
品位の優れた液晶表示装置およびその製造方法を提供す
る。 【解決手段】 本発明の液晶表示装置の付加容量１０
は、絶縁性基板１１上に形成された第１導電層１２と、
第１導電層１２上に形成され、第１導電層１２の一部を
露出する開口部１４を有する第１絶縁層１３と、少なく
とも開口部１４内に位置する第１導電層１２上に形成さ
れた第２導電層１７ａと、第２導電層１７ａを覆う第２
絶縁層１８と、少なくとも開口部１４内に位置する第２
絶縁層１８を覆う、第３導電層１９ａとから形成されて
いる。
品位の優れた液晶表示装置およびその製造方法を提供す
る。 【解決手段】 本発明の液晶表示装置の付加容量１０
は、絶縁性基板１１上に形成された第１導電層１２と、
第１導電層１２上に形成され、第１導電層１２の一部を
露出する開口部１４を有する第１絶縁層１３と、少なく
とも開口部１４内に位置する第１導電層１２上に形成さ
れた第２導電層１７ａと、第２導電層１７ａを覆う第２
絶縁層１８と、少なくとも開口部１４内に位置する第２
絶縁層１８を覆う、第３導電層１９ａとから形成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその製造方法に関し、特に、薄膜トランジスタを有す
るアクティブマトリクス型液晶表示装置およびその製造
方法に関する。
びその製造方法に関し、特に、薄膜トランジスタを有す
るアクティブマトリクス型液晶表示装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置は、パーソナルコンピュータの表示装置、薄型テレ
ビ、ビデオ撮像装置やデジタルカメラの表示装置等とし
て広く利用されている。アクティブマトリクス型液晶表
示装置のうち、能動素子として薄膜トランジスタを有す
るもの（以下、「ＴＦＴ型液晶表示装置」という。）の
１つの絵素の等価回路を図６に示す。絵素（絵素領域）
がマトリクス状に配置された領域が表示領域を構成して
いる。
装置は、パーソナルコンピュータの表示装置、薄型テレ
ビ、ビデオ撮像装置やデジタルカメラの表示装置等とし
て広く利用されている。アクティブマトリクス型液晶表
示装置のうち、能動素子として薄膜トランジスタを有す
るもの（以下、「ＴＦＴ型液晶表示装置」という。）の
１つの絵素の等価回路を図６に示す。絵素（絵素領域）
がマトリクス状に配置された領域が表示領域を構成して
いる。
【０００３】ＴＦＴ型液晶表示装置は、絵素ごとに、薄
膜トランジスタ（以下、「ＴＦＴ」という。）と、ＴＦ
ＴのドレインＤに接続された液晶容量ＣLCおよび付加容
量Ｃ Sとを有している。液晶容量ＣLCと付加容量ＣSとを
合わせて絵素容量Ｃpixと呼ぶ。ＴＦＴのゲートＧには
ゲート配線（走査配線）が接続され、ソースＳにはソー
ス配線（信号配線）が接続されている。ゲートＧに走査
信号が印加されている期間（１走査期間）に、ソース配
線からＴＦＴのソースＳに印加されている信号電圧が、
液晶容量ＣLCのドレイン側電極および付加容量ＣSのド
レイン側電極（それぞれ、「絵素電極」および「付加容
量電極」と呼ぶ。）に印加される。一方、液晶容量ＣLC
の他方の電極および付加容量ＣSの他方の電極（それぞ
れ、「対向電極」および「付加容量対向電極」と呼
ぶ。）には、対向電極または付加容量対向電極線（共通
配線）ＣＯＭを介して所定の対向電圧（共通電圧）が印
加される。ＴＦＴ基板に形成される付加容量対向電極線
ＣＯＭは対向基板に形成されている対向電極に電気的に
接続されている。液晶容量ＣLCに印加される正味の電圧
は、信号電圧と対向電圧との差である。この電圧の大き
さに応じて液晶の配向状態が変化することによって、信
号電圧に対応する表示状態が得られる。
膜トランジスタ（以下、「ＴＦＴ」という。）と、ＴＦ
ＴのドレインＤに接続された液晶容量ＣLCおよび付加容
量Ｃ Sとを有している。液晶容量ＣLCと付加容量ＣSとを
合わせて絵素容量Ｃpixと呼ぶ。ＴＦＴのゲートＧには
ゲート配線（走査配線）が接続され、ソースＳにはソー
ス配線（信号配線）が接続されている。ゲートＧに走査
信号が印加されている期間（１走査期間）に、ソース配
線からＴＦＴのソースＳに印加されている信号電圧が、
液晶容量ＣLCのドレイン側電極および付加容量ＣSのド
レイン側電極（それぞれ、「絵素電極」および「付加容
量電極」と呼ぶ。）に印加される。一方、液晶容量ＣLC
の他方の電極および付加容量ＣSの他方の電極（それぞ
れ、「対向電極」および「付加容量対向電極」と呼
ぶ。）には、対向電極または付加容量対向電極線（共通
配線）ＣＯＭを介して所定の対向電圧（共通電圧）が印
加される。ＴＦＴ基板に形成される付加容量対向電極線
ＣＯＭは対向基板に形成されている対向電極に電気的に
接続されている。液晶容量ＣLCに印加される正味の電圧
は、信号電圧と対向電圧との差である。この電圧の大き
さに応じて液晶の配向状態が変化することによって、信
号電圧に対応する表示状態が得られる。
【０００４】ゲートＧに走査信号が印加されていない期
間（すなわち、他のゲート配線に接続されているＴＦＴ
が選択されている期間）には、液晶容量ＣLCおよび付加
容量ＣSはＴＦＴによってソース配線とは電気的に絶縁
されている。注目しているＴＦＴが次に選択される迄、
液晶容量ＣLCおよび付加容量ＣSは先に印加された電圧
を保持することによって所定の表示状態を維持する。こ
の間に、ＴＦＴおよび絵素容量Ｃpixの電圧保持特性が
低いと、表示品位の低下を招く。
間（すなわち、他のゲート配線に接続されているＴＦＴ
が選択されている期間）には、液晶容量ＣLCおよび付加
容量ＣSはＴＦＴによってソース配線とは電気的に絶縁
されている。注目しているＴＦＴが次に選択される迄、
液晶容量ＣLCおよび付加容量ＣSは先に印加された電圧
を保持することによって所定の表示状態を維持する。こ
の間に、ＴＦＴおよび絵素容量Ｃpixの電圧保持特性が
低いと、表示品位の低下を招く。
【０００５】所望の電圧保持特性を得るために、比較的
大きな容量値を有する付加容量ＣSが必要とされる場合
がある。付加容量ＣSの容量を大きくするために、付加
容量電極および付加容量対向電極の面積を大きくする
と、これらの電極は一般に不透明な材料を用いて形成さ
れるので、透過型液晶表示装置の開口率の低下を招く。
大きな容量値を有する付加容量ＣSが必要とされる場合
がある。付加容量ＣSの容量を大きくするために、付加
容量電極および付加容量対向電極の面積を大きくする
と、これらの電極は一般に不透明な材料を用いて形成さ
れるので、透過型液晶表示装置の開口率の低下を招く。
【０００６】特開平５−６１０７１号公報は、絵素部に
容量の大きな付加容量を有するＴＦＴ型液晶表示装置を
開示している。上記公報に開示されている液晶表示装置
のＴＦＴおよび付加容量を形成する工程を示す断面図を
図７に示す。
容量の大きな付加容量を有するＴＦＴ型液晶表示装置を
開示している。上記公報に開示されている液晶表示装置
のＴＦＴおよび付加容量を形成する工程を示す断面図を
図７に示す。
【０００７】上記公報によると、開口率の低下を抑制す
るために、ＴＦＴが形成される絶縁基板に１２１の表面
に溝部（トレンチ）１２２を形成し、この溝部１２２に
付加容量（容量成分）を形成している。さらに、ＴＦＴ
の半導体層と同一工程で形成された一体に形成された第
１電極１２３と、ＴＦＴのゲート電極と同一材料で形成
された第２電極１２６ａと、ＴＦＴのゲート絶縁層と同
一の材料で形成された絶縁膜１２４ａおよび１２５ａと
から付加容量を形成することによって、構造および製造
工程を簡略化している。
るために、ＴＦＴが形成される絶縁基板に１２１の表面
に溝部（トレンチ）１２２を形成し、この溝部１２２に
付加容量（容量成分）を形成している。さらに、ＴＦＴ
の半導体層と同一工程で形成された一体に形成された第
１電極１２３と、ＴＦＴのゲート電極と同一材料で形成
された第２電極１２６ａと、ＴＦＴのゲート絶縁層と同
一の材料で形成された絶縁膜１２４ａおよび１２５ａと
から付加容量を形成することによって、構造および製造
工程を簡略化している。
【０００８】図７（ａ）〜図７（ｃ）に示したＴＦＴお
よび付加容量部分を含むＴＦＴ基板は、以下の工程で作
製される。
よび付加容量部分を含むＴＦＴ基板は、以下の工程で作
製される。
【０００９】（１）石英基板１２１の表面に、ＨＦ：Ｎ
Ｈ4Ｆ＝１：６をエッチャントとするウェットエッチン
グにより溝１２２を形成する。
Ｈ4Ｆ＝１：６をエッチャントとするウェットエッチン
グにより溝１２２を形成する。
【００１０】（２）減圧ＣＶＤ法で膜厚８０ｎｍの第１
ポリシリコン層１２３を形成する。得られた第１ポリシ
リコン層１２３に、３０ｋｅＶ、１×１０15／ｃｍ2及
び５０ｋｅＶ、１×１０15／ｃｍ2の条件で、合計２回
のシリコン注入を行う。その後、６２０℃で固相アニー
ルを行った後、第１ポリシリコン層１２３の一部をエッ
チングで除去する。
ポリシリコン層１２３を形成する。得られた第１ポリシ
リコン層１２３に、３０ｋｅＶ、１×１０15／ｃｍ2及
び５０ｋｅＶ、１×１０15／ｃｍ2の条件で、合計２回
のシリコン注入を行う。その後、６２０℃で固相アニー
ルを行った後、第１ポリシリコン層１２３の一部をエッ
チングで除去する。
【００１１】（３）第１ポリシリコン層１２３を１００
０℃で熱酸化により、表面に厚さ５０ｎｍのＳｉＯ2膜
１２４を形成する。酸化されずに残った第１ポリシリコ
ン層１２３が最終的に付加容量の第１電極およびＴＦＴ
の半導体層（ソース、チャネル、ドレイン）となる。
０℃で熱酸化により、表面に厚さ５０ｎｍのＳｉＯ2膜
１２４を形成する。酸化されずに残った第１ポリシリコ
ン層１２３が最終的に付加容量の第１電極およびＴＦＴ
の半導体層（ソース、チャネル、ドレイン）となる。
【００１２】（４）ＳｉＯ2膜１２４のＴＦＴを形成す
る領域をレジスト層で保護した状態で、３０ｋｅＶ、５
×１０15／ｃｍ2の条件で、付加容量の第１電極となる
第１ポリシリコン層１２３に砒素イオン（Ａｓ+）を注
入する。
る領域をレジスト層で保護した状態で、３０ｋｅＶ、５
×１０15／ｃｍ2の条件で、付加容量の第１電極となる
第１ポリシリコン層１２３に砒素イオン（Ａｓ+）を注
入する。
【００１３】（５）レジスト層を除去した後、ＳｉＯ2
膜１２４を覆う厚さ３０ｎｍのＳｉＮ膜１２５を減圧Ｃ
ＶＤ法により形成する。
膜１２４を覆う厚さ３０ｎｍのＳｉＮ膜１２５を減圧Ｃ
ＶＤ法により形成する。
【００１４】（６）全面に減圧ＣＶＤ法により、厚さ３
５０ｎｍの第２ポリシリコン層１２６を形成し、ＰＳＧ
による低抵抗化を図る。
５０ｎｍの第２ポリシリコン層１２６を形成し、ＰＳＧ
による低抵抗化を図る。
【００１５】（７）ＣＦ4／Ｏ2＝９５／５のガスを用い
て、第２ポリシリコン層１２６及びＳｉＮ膜１２５をパ
ターニングすることによって、ＴＦＴのゲート電極１２
６ｂ、付加容量の第２電極１２６ａ、ＳｉＮゲート絶縁
層１２５ｂおよび付加容量用ＳｉＮ１２５ａが形成され
る。次に、ＴＦＴの第１ポリシリコン層１２３にＳｉＯ
2膜１２４を介して砒素を１６０ｋｅＶ、１×１０13／
ｃｍ2の条件でイオン注入し、ＬＤＤ（lightly doped d
rain）を形成する。
て、第２ポリシリコン層１２６及びＳｉＮ膜１２５をパ
ターニングすることによって、ＴＦＴのゲート電極１２
６ｂ、付加容量の第２電極１２６ａ、ＳｉＮゲート絶縁
層１２５ｂおよび付加容量用ＳｉＮ１２５ａが形成され
る。次に、ＴＦＴの第１ポリシリコン層１２３にＳｉＯ
2膜１２４を介して砒素を１６０ｋｅＶ、１×１０13／
ｃｍ2の条件でイオン注入し、ＬＤＤ（lightly doped d
rain）を形成する。
【００１６】（８）第２ポリシリコンゲート１２６ｂ覆
うレジストを形成し、砒素イオンを１４０ｋｅＶ、２×
１０15／ｃｍ2の条件でイオン注入し、ｎチャネルを形
成する。次に、レジスト層を除去した後、新たに全面に
レジスト層を形成し、ホウ素イオン（Ｂ+）を３０Ｋｅ
Ｖ、２×１０15／ｃｍ2の条件でイオン注入を行い、ｐ
チャネルを形成する。
うレジストを形成し、砒素イオンを１４０ｋｅＶ、２×
１０15／ｃｍ2の条件でイオン注入し、ｎチャネルを形
成する。次に、レジスト層を除去した後、新たに全面に
レジスト層を形成し、ホウ素イオン（Ｂ+）を３０Ｋｅ
Ｖ、２×１０15／ｃｍ2の条件でイオン注入を行い、ｐ
チャネルを形成する。
【００１７】（９）レジストを除去した後、減圧ＣＶＤ
法により、燐珪酸ガラス（ＰＳＧ）からなる層間絶縁膜
１３１を形成する。
法により、燐珪酸ガラス（ＰＳＧ）からなる層間絶縁膜
１３１を形成する。
【００１８】（１０）ＨＦ：ＮＨ4Ｆを用いたウェット
エッチングによって、層間絶縁膜１３１およびＳｉＯ2
膜１２４に第１コンタクトホール１３２を形成する。
エッチングによって、層間絶縁膜１３１およびＳｉＯ2
膜１２４に第１コンタクトホール１３２を形成する。
【００１９】（１１）次に、膜厚１４０ｎｍのＩＴＯ
（インジウム錫酸化物）層１２９を４００℃でスパッタ
法を用いて形成する。得られたＩＴＯ膜１２９をＨＣ
ｌ：Ｈ2Ｏ：ＨＮＯ3＝３００：３００：５０からなるエ
ッチャントを用いてウエットエッチすることによってＩ
ＴＯ膜１２９をパターニングする。その後、レジスト層
をマスクとして、ＨＦ／ＮＨ4Ｈを用いたウエットエッ
チングによってＩＴＯ膜１２９に第２コンタクトホール
１３４を形成する。
（インジウム錫酸化物）層１２９を４００℃でスパッタ
法を用いて形成する。得られたＩＴＯ膜１２９をＨＣ
ｌ：Ｈ2Ｏ：ＨＮＯ3＝３００：３００：５０からなるエ
ッチャントを用いてウエットエッチすることによってＩ
ＴＯ膜１２９をパターニングする。その後、レジスト層
をマスクとして、ＨＦ／ＮＨ4Ｈを用いたウエットエッ
チングによってＩＴＯ膜１２９に第２コンタクトホール
１３４を形成する。
【００２０】（１２）スパッタ法を用いて全面に厚さ６
００ｎｍのＡｌＳｉ層を堆積し、Ｈ 3ＰＯ4：Ｈ2Ｏ＝
２：１０を用いたウエットエッチによってＡｌＳｉ層を
パターニングし電極１３０を形成する。続いて、厚さ４
００ｎｍのＳｉＮからなるパッシベーション膜１３３を
常圧ＣＶＤで形成する。パッシベーション膜１３３は、
ＣＦ4：Ｏ2＝９５：５ガスを用いたプラズマエッチング
によってパターニングされる。
００ｎｍのＡｌＳｉ層を堆積し、Ｈ 3ＰＯ4：Ｈ2Ｏ＝
２：１０を用いたウエットエッチによってＡｌＳｉ層を
パターニングし電極１３０を形成する。続いて、厚さ４
００ｎｍのＳｉＮからなるパッシベーション膜１３３を
常圧ＣＶＤで形成する。パッシベーション膜１３３は、
ＣＦ4：Ｏ2＝９５：５ガスを用いたプラズマエッチング
によってパターニングされる。
【００２１】
【発明が解決しようとする課題】上記公報に開示されて
いる液晶表示装置の付加容量の容量値は、溝の開口径、
溝の深さ、誘電体層を形成する材料の種類（誘電率）、
誘電体層の厚さで決まる。上記従来技術の付加容量を設
計通りの容量値を有するように形成するために最も重要
な要因は、溝の深さの制御である。この溝は単一の材料
からなる基板の表面をエッチングすることによって形成
されるので、溝の深さの制御はエッチング時間を制御す
ることによってなされる。しかしながら、エッチング時
間を正確に制御しても、エッチレートにバラツキがある
と、溝の深さにバラツキが生じる。付加容量の容量値の
バラツキは、液晶表示装置の表示品位を低下させる。
いる液晶表示装置の付加容量の容量値は、溝の開口径、
溝の深さ、誘電体層を形成する材料の種類（誘電率）、
誘電体層の厚さで決まる。上記従来技術の付加容量を設
計通りの容量値を有するように形成するために最も重要
な要因は、溝の深さの制御である。この溝は単一の材料
からなる基板の表面をエッチングすることによって形成
されるので、溝の深さの制御はエッチング時間を制御す
ることによってなされる。しかしながら、エッチング時
間を正確に制御しても、エッチレートにバラツキがある
と、溝の深さにバラツキが生じる。付加容量の容量値の
バラツキは、液晶表示装置の表示品位を低下させる。
【００２２】容量値が小さいと付加容量が蓄積できる電
荷量が減少するので、ＴＦＴを流れるリーク電流の影響
を強く受け、所定の電圧を保持できなくなる。逆に、付
加容量の容量値が大きいと、十分に充電することができ
なくなり、付加容量および液晶容量の両端に所定の電圧
が印加されなくなる。
荷量が減少するので、ＴＦＴを流れるリーク電流の影響
を強く受け、所定の電圧を保持できなくなる。逆に、付
加容量の容量値が大きいと、十分に充電することができ
なくなり、付加容量および液晶容量の両端に所定の電圧
が印加されなくなる。
【００２３】本発明は、上記課題を解決するためになさ
れたものであり、その主な目的は、付加容量の容量値の
バラツキが小さく、表示品位の優れた液晶表示装置およ
びその製造方法を提供することにある。
れたものであり、その主な目的は、付加容量の容量値の
バラツキが小さく、表示品位の優れた液晶表示装置およ
びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】本発明の液晶表示装置
は、絶縁性基板と、前記絶縁性基板上に形成された薄膜
トランジスタと、前記薄膜トランジスタに電気的に接続
された絵素電極および付加容量とを有する液晶表示装置
であって、前記絶縁性基板上に形成された第１導電層
と、前記第１導電層上に形成され、前記第１導電層の一
部を露出する開口部を有する第１絶縁層と、少なくとも
前記開口部内に位置する前記第１導電層上に形成された
第２導電層と、前記第２導電層を覆う第２絶縁層と、少
なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層とを有し、前記第２導電層と、前記第２
絶縁層と、前記第３導電層とを含む積層構造から前記付
加容量が形成されており、そのことによって上記目的が
達成される。
は、絶縁性基板と、前記絶縁性基板上に形成された薄膜
トランジスタと、前記薄膜トランジスタに電気的に接続
された絵素電極および付加容量とを有する液晶表示装置
であって、前記絶縁性基板上に形成された第１導電層
と、前記第１導電層上に形成され、前記第１導電層の一
部を露出する開口部を有する第１絶縁層と、少なくとも
前記開口部内に位置する前記第１導電層上に形成された
第２導電層と、前記第２導電層を覆う第２絶縁層と、少
なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層とを有し、前記第２導電層と、前記第２
絶縁層と、前記第３導電層とを含む積層構造から前記付
加容量が形成されており、そのことによって上記目的が
達成される。
【００２５】前記第２導電層は前記開口部内において前
記第１導電層と接触するように形成されてもよい。
記第１導電層と接触するように形成されてもよい。
【００２６】前記第１導電層と前記第２導電層との間に
形成された第３絶縁層を更に有し、前記第１導電層と前
記第２導電層とが互いに電気的に絶縁されてもよい。
形成された第３絶縁層を更に有し、前記第１導電層と前
記第２導電層とが互いに電気的に絶縁されてもよい。
【００２７】前記第１導電層と前記第３導電層とは互い
に電気的に接続さており、前記第１導電層と、前記第３
絶縁層と、前記第２導電層とを含む積層構造および前記
第２導電層と、前記第２絶縁層と、前記第３導電層とを
含む積層構造から前記付加容量が形成される構成として
もよい。
に電気的に接続さており、前記第１導電層と、前記第３
絶縁層と、前記第２導電層とを含む積層構造および前記
第２導電層と、前記第２絶縁層と、前記第３導電層とを
含む積層構造から前記付加容量が形成される構成として
もよい。
【００２８】前記第１導電層と前記第３導電層とは、表
示領域外に位置する前記第１絶縁層に形成されたコンタ
クトホールにおいて互いに接続されていることが好まし
い。
示領域外に位置する前記第１絶縁層に形成されたコンタ
クトホールにおいて互いに接続されていることが好まし
い。
【００２９】少なくとも前記薄膜トランジスタのチャネ
ルと重なるように形成されている遮光層を有し、前記遮
光層は、前記第１導電層と同一の膜から形成されてお
り、且つ、前記遮光層と前記第１導電層とは互いに電気
的に絶縁されている構成してもよい。
ルと重なるように形成されている遮光層を有し、前記遮
光層は、前記第１導電層と同一の膜から形成されてお
り、且つ、前記遮光層と前記第１導電層とは互いに電気
的に絶縁されている構成してもよい。
【００３０】前記薄膜トランジスタのゲート絶縁層は、
前記第２絶縁層と同一の膜から形成されていることが好
ましい。
前記第２絶縁層と同一の膜から形成されていることが好
ましい。
【００３１】前記薄膜トランジスタのチャネル、ソース
およびドレインは、前記第２導電層と同一の膜に形成さ
れていることが好ましい。
およびドレインは、前記第２導電層と同一の膜に形成さ
れていることが好ましい。
【００３２】前記薄膜トランジスタのゲート電極は、前
記第３導電層と同一の膜から形成されていることが好ま
しい。
記第３導電層と同一の膜から形成されていることが好ま
しい。
【００３３】本発明の液晶表示装置の製造方法は、絶縁
性基板と、前記絶縁性基板上に形成された薄膜トランジ
スタと、前記薄膜トランジスタに電気的に接続された絵
素電極および付加容量とを有する液晶表示装置の製造方
法であって、前記絶縁性基板上に第１導電層を形成する
工程と、前記第１導電層上に第１絶縁層を形成する工程
と、前記第１導電層をエッチストップ層として用いて前
記第１絶縁層をエッチングすることによって、前記第１
導電層の一部を露出する開口部を前記第１絶縁層に形成
する工程と、少なくとも前記開口部内の前記第１導電層
上に第２導電層を形成する工程と、前記第２導電層を覆
う第２絶縁層を形成する工程と、少なくとも前記開口部
内に位置する前記第２絶縁層を覆う、第３導電層を形成
する工程とを包含し、前記第２導電層と、前記第２絶縁
層と、前記第３導電層とを含む積層構造から前記付加容
量を形成し、そのことによって上記目的が達成される。
性基板と、前記絶縁性基板上に形成された薄膜トランジ
スタと、前記薄膜トランジスタに電気的に接続された絵
素電極および付加容量とを有する液晶表示装置の製造方
法であって、前記絶縁性基板上に第１導電層を形成する
工程と、前記第１導電層上に第１絶縁層を形成する工程
と、前記第１導電層をエッチストップ層として用いて前
記第１絶縁層をエッチングすることによって、前記第１
導電層の一部を露出する開口部を前記第１絶縁層に形成
する工程と、少なくとも前記開口部内の前記第１導電層
上に第２導電層を形成する工程と、前記第２導電層を覆
う第２絶縁層を形成する工程と、少なくとも前記開口部
内に位置する前記第２絶縁層を覆う、第３導電層を形成
する工程とを包含し、前記第２導電層と、前記第２絶縁
層と、前記第３導電層とを含む積層構造から前記付加容
量を形成し、そのことによって上記目的が達成される。
【００３４】前記第１導電層と前記第２導電層との間
に、前記第１導電層と前記第２導電層とを互いに電気的
に絶縁する第３絶縁層を形成する工程と、前記第１導電
層と前記第３導電層とを互いに電気的に接続する工程と
をさらに包含し、前記第１導電層と、前記第３絶縁層
と、前記第２導電層とを含む積層構造および前記第２導
電層と、前記第２絶縁層と、前記第３導電層とを含む積
層構造から前記付加容量を形成してもよい。
に、前記第１導電層と前記第２導電層とを互いに電気的
に絶縁する第３絶縁層を形成する工程と、前記第１導電
層と前記第３導電層とを互いに電気的に接続する工程と
をさらに包含し、前記第１導電層と、前記第３絶縁層
と、前記第２導電層とを含む積層構造および前記第２導
電層と、前記第２絶縁層と、前記第３導電層とを含む積
層構造から前記付加容量を形成してもよい。
【００３５】以下に、本発明の作用を説明する。
【００３６】本発明の液晶表示装置の付加容量は、少な
くとも開口部（溝またはトレンチ）に形成された、第２
導電層（付加容量電極）／第２絶縁層（付加容量誘電体
層）／第３導電層（付加容量対向電極）とを含む積層構
造から形成されている。付加容量は開口部に形成されて
いるので、狭い占有面積で大きな容量値を確保すること
ができる。さらに、この開口部は、第１導電層上に形成
された第１絶縁層上に形成されている。第１導電層と第
１絶縁層は異なる材料から形成されているので、第１絶
縁層にエッチングによって開口部を形成する工程におい
て、下地の第１導電層をエッチストップ層として機能さ
せることができる。従って、付加容量が形成される開口
部の深さは、正確に制御されるので、容量値のバラツキ
が著しく低減された付加容量を実現することができる。
くとも開口部（溝またはトレンチ）に形成された、第２
導電層（付加容量電極）／第２絶縁層（付加容量誘電体
層）／第３導電層（付加容量対向電極）とを含む積層構
造から形成されている。付加容量は開口部に形成されて
いるので、狭い占有面積で大きな容量値を確保すること
ができる。さらに、この開口部は、第１導電層上に形成
された第１絶縁層上に形成されている。第１導電層と第
１絶縁層は異なる材料から形成されているので、第１絶
縁層にエッチングによって開口部を形成する工程におい
て、下地の第１導電層をエッチストップ層として機能さ
せることができる。従って、付加容量が形成される開口
部の深さは、正確に制御されるので、容量値のバラツキ
が著しく低減された付加容量を実現することができる。
【００３７】第２導電層は開口部内の第１導電層に接触
するように形成しても良いし、開口部内の第１導電層上
にさらなる絶縁層を設けて第１導電層と第２導電層とを
互いに絶縁してもよい。開口部内の第１導電層と第２導
電層とをさらなる絶縁層で互いに絶縁した構成におい
て、第１導電層と第３導電層とを電気的に接続すること
によって、第２導電層（付加容量電極）／第２絶縁層
（付加容量誘電体層）／第３導電層（付加容量対向電
極）から形成される容量に加えて、第１導電層（付加容
量対向電極）／さらなる絶縁層（付加容量誘電体層）／
第２導電層（付加容量電極）から形成される容量が並列
に接続されている。従って、単位占有面積当たりの容量
値を増加させることができる。すなわち、液晶表示装置
の開口率を一層高めることが可能となる。第１導電層と
第３導電層との電気的な接続を、絵素電極と重ならない
位置で実現することによって、開口率の低下を防止する
ことができる。
するように形成しても良いし、開口部内の第１導電層上
にさらなる絶縁層を設けて第１導電層と第２導電層とを
互いに絶縁してもよい。開口部内の第１導電層と第２導
電層とをさらなる絶縁層で互いに絶縁した構成におい
て、第１導電層と第３導電層とを電気的に接続すること
によって、第２導電層（付加容量電極）／第２絶縁層
（付加容量誘電体層）／第３導電層（付加容量対向電
極）から形成される容量に加えて、第１導電層（付加容
量対向電極）／さらなる絶縁層（付加容量誘電体層）／
第２導電層（付加容量電極）から形成される容量が並列
に接続されている。従って、単位占有面積当たりの容量
値を増加させることができる。すなわち、液晶表示装置
の開口率を一層高めることが可能となる。第１導電層と
第３導電層との電気的な接続を、絵素電極と重ならない
位置で実現することによって、開口率の低下を防止する
ことができる。
【００３８】第１導電層を遮光性を有する材料を用いて
形成することによって、第１導電層を、ＴＦＴのチャネ
ルに入射する光を防ぐ遮光層として用いることができ
る。特に、ＴＦＴのチャネルやＬＤＤトランジスタのＬ
ＤＤ領域を少なくとも覆う遮光層を形成することによっ
て、ＴＦＴの光リークを抑制することができる。液晶表
示装置の用途に応じて、裏面からの光学系等からの反射
光を遮光する構成としてもよいし、上方からの直接入射
光を遮光する構成としてもよい。
形成することによって、第１導電層を、ＴＦＴのチャネ
ルに入射する光を防ぐ遮光層として用いることができ
る。特に、ＴＦＴのチャネルやＬＤＤトランジスタのＬ
ＤＤ領域を少なくとも覆う遮光層を形成することによっ
て、ＴＦＴの光リークを抑制することができる。液晶表
示装置の用途に応じて、裏面からの光学系等からの反射
光を遮光する構成としてもよいし、上方からの直接入射
光を遮光する構成としてもよい。
【００３９】第１導電層を付加容量対向電極として利用
する構成においては、付加容量対向電極として機能する
部分と遮光層として機能する部分を電気的に分離して形
成することが好ましい。少なくともＴＦＴのチャネル領
域覆う部分と付加容量対向電極とを分離することによっ
て、付加容量対向電極の電位がＴＦＴのチャネル領域に
影響することを防止できるので、ＴＦＴの動作特性を安
定にすることができる。
する構成においては、付加容量対向電極として機能する
部分と遮光層として機能する部分を電気的に分離して形
成することが好ましい。少なくともＴＦＴのチャネル領
域覆う部分と付加容量対向電極とを分離することによっ
て、付加容量対向電極の電位がＴＦＴのチャネル領域に
影響することを防止できるので、ＴＦＴの動作特性を安
定にすることができる。
【００４０】また、付加容量電極として機能する層とＴ
ＦＴの半導体層（チャネル、ソース、ドレインとが形成
される層）とを同一の膜を用いて形成する構成にするこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。例えば、ポリシリコン膜に不純物濃度の異な
る領域を形成することによって、付加容量電極、ＴＦＴ
のチャネル、ソースおよびドレインを形成することがで
きる。
ＦＴの半導体層（チャネル、ソース、ドレインとが形成
される層）とを同一の膜を用いて形成する構成にするこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。例えば、ポリシリコン膜に不純物濃度の異な
る領域を形成することによって、付加容量電極、ＴＦＴ
のチャネル、ソースおよびドレインを形成することがで
きる。
【００４１】さらに、付加容量誘電体層として機能する
層とＴＦＴのゲート絶縁層とを同一の膜から形成するこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。また、付加容量対向電極として機能する層と
ゲート電極とを同一の膜から形成することによって、液
晶表示装置の製造方法を簡略化することもできる。
層とＴＦＴのゲート絶縁層とを同一の膜から形成するこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。また、付加容量対向電極として機能する層と
ゲート電極とを同一の膜から形成することによって、液
晶表示装置の製造方法を簡略化することもできる。
【００４２】
【発明の実施の形態】（実施形態１）本実施形態のＴＦ
Ｔ液晶表示装置（以下、ＴＦＴ−ＬＣＤという。）１０
０を図１および図２Ａに模式的に示す。図１はＴＦＴ−
ＬＣＤ１００の１絵素に対応する部分の模式的な断面図
であり、図２Ａはその上面図である。図１は図２Ａ中の
破線Ｘ１−Ｘ２−Ｘ３−Ｘ４，Ｘ４’線に沿った断面図
に相当する。本発明によるＴＦＴ−ＬＣＤの等価回路は
図６に示した等価回路と同じであり、上記の説明におい
て用いた構成要素の名称を本発明の説明においても用い
る。
Ｔ液晶表示装置（以下、ＴＦＴ−ＬＣＤという。）１０
０を図１および図２Ａに模式的に示す。図１はＴＦＴ−
ＬＣＤ１００の１絵素に対応する部分の模式的な断面図
であり、図２Ａはその上面図である。図１は図２Ａ中の
破線Ｘ１−Ｘ２−Ｘ３−Ｘ４，Ｘ４’線に沿った断面図
に相当する。本発明によるＴＦＴ−ＬＣＤの等価回路は
図６に示した等価回路と同じであり、上記の説明におい
て用いた構成要素の名称を本発明の説明においても用い
る。
【００４３】ＴＦＴ−ＬＣＤ１００は、ＴＦＴ基板１０
０ａと、対向基板１００ｂと、ＴＦＴ基板１００ａと対
向基板１００ｂとの間に挟持された液晶層４０とを有し
ている。一般的なＴＮモードの液晶表示装置の場合、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂの液晶層４０
側の表面に配向膜（不図示）が設けられ、ＴＦＴ基板１
００ａおよび対向基板１００ｂのそれぞれの外側に偏光
板（不図示）が設けられる。表示モードによっては、配
向膜や偏光板を省略することができる。
０ａと、対向基板１００ｂと、ＴＦＴ基板１００ａと対
向基板１００ｂとの間に挟持された液晶層４０とを有し
ている。一般的なＴＮモードの液晶表示装置の場合、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂの液晶層４０
側の表面に配向膜（不図示）が設けられ、ＴＦＴ基板１
００ａおよび対向基板１００ｂのそれぞれの外側に偏光
板（不図示）が設けられる。表示モードによっては、配
向膜や偏光板を省略することができる。
【００４４】ＴＦＴ基板１００ａは、絶縁性基板１１
と、絶縁性基板１１上に形成されたＴＦＴ２０と、ＴＦ
Ｔ２０に電気的に接続された絵素電極１５および付加容
量１０とを有している。
と、絶縁性基板１１上に形成されたＴＦＴ２０と、ＴＦ
Ｔ２０に電気的に接続された絵素電極１５および付加容
量１０とを有している。
【００４５】付加容量１０は、絶縁性基板１１上に形成
された第１導電層１２と、第１導電層１２の一部を露出
する開口部（溝またはトレンチとも呼ばれる）１４を有
する第１絶縁層１３と、開口部１４内において第１導電
層１２に接触する第２導電層１７ａと、第２導電層１７
ａを覆う第２絶縁層１８と、少なくとも開口部１４内に
位置する第２絶縁層１８を覆う第３導電層１９ａとをこ
の順で有する積層構造から形成されている。すなわち、
付加容量１０は、第２導電層１７ａからなる付加容量電
極と、第３導電層１９ａからなる付加容量対向電極（付
加容量対向電極線）と、これらの電極間に位置する第２
絶縁層１８からなる付加容量誘電体層とを有する。付加
容量１０は、図２Ａ中にハッチングで示した第２導電層
１７と第３導電層１９ａとが重なる領域に形成される。
された第１導電層１２と、第１導電層１２の一部を露出
する開口部（溝またはトレンチとも呼ばれる）１４を有
する第１絶縁層１３と、開口部１４内において第１導電
層１２に接触する第２導電層１７ａと、第２導電層１７
ａを覆う第２絶縁層１８と、少なくとも開口部１４内に
位置する第２絶縁層１８を覆う第３導電層１９ａとをこ
の順で有する積層構造から形成されている。すなわち、
付加容量１０は、第２導電層１７ａからなる付加容量電
極と、第３導電層１９ａからなる付加容量対向電極（付
加容量対向電極線）と、これらの電極間に位置する第２
絶縁層１８からなる付加容量誘電体層とを有する。付加
容量１０は、図２Ａ中にハッチングで示した第２導電層
１７と第３導電層１９ａとが重なる領域に形成される。
【００４６】ＴＦＴ２０は、ソース１７ｂ、ドレイン１
７ｂ’およびチャネル１７ｃを有する半導体層１７と、
半導体層上に形成された第２絶縁層（ゲート絶縁層）１
８と、チャネル１７ｃの真上に位置する第２絶縁層１８
上に形成されたゲート電極１９ｂとを有している。ゲー
ト電極１９ｂはゲート配線の一部として形成されてい
る。
７ｂ’およびチャネル１７ｃを有する半導体層１７と、
半導体層上に形成された第２絶縁層（ゲート絶縁層）１
８と、チャネル１７ｃの真上に位置する第２絶縁層１８
上に形成されたゲート電極１９ｂとを有している。ゲー
ト電極１９ｂはゲート配線の一部として形成されてい
る。
【００４７】ＴＦＴ２０および付加容量１０は絶縁層２
２に覆われている。絶縁層２２にはコンタクトホール２
３ａおよび２３ｂが形成されており、それぞれ、ソース
１７ｂおよびドレイン１７ｂ’の少なくとも一部を露出
している。ソース１７ｂおよびドレイン１７ｂ’は、コ
ンタクトホール２３ａおよび２３ｂ内でそれぞれソース
電極２４ａおよびドレイン電極２４ｂに接続されてい
る。これら全てを覆うパッシベーション層２６には、ド
レイン電極２４ｂの一部を露出するコンタクトホール２
７が形成されている。パッシベーション２６上に形成さ
れている絵素電極１５は、コンタクトホール２７内でド
レイン電極２４ｂと電気的に接続されている。
２に覆われている。絶縁層２２にはコンタクトホール２
３ａおよび２３ｂが形成されており、それぞれ、ソース
１７ｂおよびドレイン１７ｂ’の少なくとも一部を露出
している。ソース１７ｂおよびドレイン１７ｂ’は、コ
ンタクトホール２３ａおよび２３ｂ内でそれぞれソース
電極２４ａおよびドレイン電極２４ｂに接続されてい
る。これら全てを覆うパッシベーション層２６には、ド
レイン電極２４ｂの一部を露出するコンタクトホール２
７が形成されている。パッシベーション２６上に形成さ
れている絵素電極１５は、コンタクトホール２７内でド
レイン電極２４ｂと電気的に接続されている。
【００４８】対向基板１００ｂは、絶縁基板３１と、絶
縁基板３１上に形成された対向電極（共通電極）３５と
を有している。必要に応じて、配向層やカラーフィルタ
層（いずれも不図示）を設けても良い。
縁基板３１上に形成された対向電極（共通電極）３５と
を有している。必要に応じて、配向層やカラーフィルタ
層（いずれも不図示）を設けても良い。
【００４９】図６の等価回路中の液晶容量ＣLCは、絵素
電極１５と、対向電極３５と、これらの電極間に挟持さ
れた液晶層４０とによって形成される。絵素電極１５お
よび付加容量電極（第２導電層）１７ａにはＴＦＴ２０
のドレイン１７ｂ’を介して信号電圧が印加され、対向
電極３５および付加容量対向電極１９ａには、共通配線
（図２Ａ中の１９ａ）を介して共通電圧が印加される。
なお、共通配線は接地されても良い。
電極１５と、対向電極３５と、これらの電極間に挟持さ
れた液晶層４０とによって形成される。絵素電極１５お
よび付加容量電極（第２導電層）１７ａにはＴＦＴ２０
のドレイン１７ｂ’を介して信号電圧が印加され、対向
電極３５および付加容量対向電極１９ａには、共通配線
（図２Ａ中の１９ａ）を介して共通電圧が印加される。
なお、共通配線は接地されても良い。
【００５０】ＴＦＴ−ＬＣＤ１００の付加容量１０は、
絵素毎にＴＦＴ２０の近傍に形成される。付加容量１０
は、絶縁層１３に形成された開口部１４に積層された第
２導電層（付加容量電極）１７ａ／第２絶縁層（付加容
量誘電体層）１８ａ／第３導電層（付加容量対向電極）
１９ａを含む積層構造から形成されいるので、狭い占有
面積（基板面に射影した面積）で大きな容量値を確保す
ることができるので、高い開口率を確保することができ
る。
絵素毎にＴＦＴ２０の近傍に形成される。付加容量１０
は、絶縁層１３に形成された開口部１４に積層された第
２導電層（付加容量電極）１７ａ／第２絶縁層（付加容
量誘電体層）１８ａ／第３導電層（付加容量対向電極）
１９ａを含む積層構造から形成されいるので、狭い占有
面積（基板面に射影した面積）で大きな容量値を確保す
ることができるので、高い開口率を確保することができ
る。
【００５１】開口率の向上効果について、図２Ｂに示し
た開口部が形成されていない付加容量を有するＴＦＴ−
ＬＣＤと比較して、定量的に説明する。図２ＢのＴＦＴ
−ＬＣＤは第１絶縁層１３に開口部を有していないこと
以外は実質的に図２Ａに示したＴＦＴ−ＬＣＤ１００と
同じなので、その構成要素は図２Ａと共通の参照符号を
用いて示し、詳細な説明を省略する。
た開口部が形成されていない付加容量を有するＴＦＴ−
ＬＣＤと比較して、定量的に説明する。図２ＢのＴＦＴ
−ＬＣＤは第１絶縁層１３に開口部を有していないこと
以外は実質的に図２Ａに示したＴＦＴ−ＬＣＤ１００と
同じなので、その構成要素は図２Ａと共通の参照符号を
用いて示し、詳細な説明を省略する。
【００５２】ＴＦＴ−ＬＣＤにおいて、ｉoff（トラン
ジスタのoff電流）＝０．０４ｐＡ、ｔoff（トランジス
タのoff期間）＝１６．７ｍｓｅｃ（６０Ｈｚ駆動）、
初期電圧Ｖapp＝９Ｖとして、例えば、９９．５％以上
の電圧保持率（１フレーム期間の電圧降下ΔＶが０．５
％以下）を得るためには、ΔＶ〜｛（１／２）×ｉoff
×ｔoff｝／Ｃｓ≦Ｖapp×（０．５／１００）の関係か
ら、約３０ｆＦ以上の付加容量値Ｃｓが必要であると見
積もることができる。もちろん、この条件は、ＴＦＴ−
ＬＣＤの駆動方法や、液晶容量および／またはＴＦＴの
ソース・ドレイン容量等によって変わる。
ジスタのoff電流）＝０．０４ｐＡ、ｔoff（トランジス
タのoff期間）＝１６．７ｍｓｅｃ（６０Ｈｚ駆動）、
初期電圧Ｖapp＝９Ｖとして、例えば、９９．５％以上
の電圧保持率（１フレーム期間の電圧降下ΔＶが０．５
％以下）を得るためには、ΔＶ〜｛（１／２）×ｉoff
×ｔoff｝／Ｃｓ≦Ｖapp×（０．５／１００）の関係か
ら、約３０ｆＦ以上の付加容量値Ｃｓが必要であると見
積もることができる。もちろん、この条件は、ＴＦＴ−
ＬＣＤの駆動方法や、液晶容量および／またはＴＦＴの
ソース・ドレイン容量等によって変わる。
【００５３】絵素の大きさを１８μｍ×１８μｍ、付加
容量誘電体層（酸化シリコン）の厚さを８０ｎｍとし
て、３０ｆＦの付加容量値Ｃｓを得るために必要な付加
容量１０の基板表面に射影した面積（図２Ａおよび図２
Ｂ中のハッチング部の面積）を比較する。図２Ｂに示し
た開口部構造（トレンチ構造）を有さない付加容量は、
約７０μｍ2の射影面積が必要なのに対し、実施形態１
の図２Ａに示した幅２μｍ×長さ１７μｍの開口部１４
を有する構造では、約５３μｍ2の射影面積で３０ｆＦ
の付加容量値を得ることができる。開口率（図２Ａおよ
び図２Ｂ中の開口部１５ａ（ハッチング部）の絵素全体
の面積に対する割合）で比較すると、図２Ｂの構造の開
口率が約４２％であるのに対し、図２Ａの構造の開口率
は約４６％であり、高開口率化が達成されている。
容量誘電体層（酸化シリコン）の厚さを８０ｎｍとし
て、３０ｆＦの付加容量値Ｃｓを得るために必要な付加
容量１０の基板表面に射影した面積（図２Ａおよび図２
Ｂ中のハッチング部の面積）を比較する。図２Ｂに示し
た開口部構造（トレンチ構造）を有さない付加容量は、
約７０μｍ2の射影面積が必要なのに対し、実施形態１
の図２Ａに示した幅２μｍ×長さ１７μｍの開口部１４
を有する構造では、約５３μｍ2の射影面積で３０ｆＦ
の付加容量値を得ることができる。開口率（図２Ａおよ
び図２Ｂ中の開口部１５ａ（ハッチング部）の絵素全体
の面積に対する割合）で比較すると、図２Ｂの構造の開
口率が約４２％であるのに対し、図２Ａの構造の開口率
は約４６％であり、高開口率化が達成されている。
【００５４】さらに、開口部１４は絶縁層１３を貫通す
る穴であり、且つ、絶縁層１３の下（開口部１４の底）
には導電層１２が形成されている。従って、絶縁層１３
にエッチングによって開口部１４を形成する工程におい
て、導電層１２をエッチストップ層として用いることが
できる。その結果、上述した従来のトレンチ型付加容量
において溝の深さの制御が困難なために容量値がばらつ
くという問題が、生じない。
る穴であり、且つ、絶縁層１３の下（開口部１４の底）
には導電層１２が形成されている。従って、絶縁層１３
にエッチングによって開口部１４を形成する工程におい
て、導電層１２をエッチストップ層として用いることが
できる。その結果、上述した従来のトレンチ型付加容量
において溝の深さの制御が困難なために容量値がばらつ
くという問題が、生じない。
【００５５】また、導電層１２に遮光性を有する材料を
用いて、図１に示した様にＴＦＴ２０の下部まで拡がる
ように形成することによって、ＴＦＴ２０（特にチャネ
ル１７ｃ）に光が入射することを防止することができ
る。すなわち、導電層１２は、製造工程においてエッチ
ストップ層として機能するとともに、最終製品において
は遮光層として機能する。
用いて、図１に示した様にＴＦＴ２０の下部まで拡がる
ように形成することによって、ＴＦＴ２０（特にチャネ
ル１７ｃ）に光が入射することを防止することができ
る。すなわち、導電層１２は、製造工程においてエッチ
ストップ層として機能するとともに、最終製品において
は遮光層として機能する。
【００５６】図１に示した構造においては、第２導電層
１８が開口部１４内で第１導電層１２に接触しいてる
が、第１導電層１２と第２導電層１８との間に絶縁層を
設けて、第１導電層１２を第２導電層１８から電気的に
絶縁してもよい。例えば、上述のように、第１導電層１
２をＴＦＴ２０を遮光する膜として用いる場合には、第
１導電層１２の電位がＴＦＴ２０の動作に影響しないよ
うに、第１導電層１２を絶縁することが好ましい。第１
導電層１２と第２導電層１８との間に絶縁層を設ける代
わりに、実施形態２において説明するように、第１導電
層１２を分離してもよい。なお、第２導電層１８が開口
部１４内で第１導電層１２と接触する構造を採用する方
が、開口部１４の深さを正確に制御できる利点がある。
すなわち、開口部１４内に絶縁層を形成すると、僅かで
はあるが、絶縁層の厚さのバラツキが開口部１４の深さ
のバラツキとなる。
１８が開口部１４内で第１導電層１２に接触しいてる
が、第１導電層１２と第２導電層１８との間に絶縁層を
設けて、第１導電層１２を第２導電層１８から電気的に
絶縁してもよい。例えば、上述のように、第１導電層１
２をＴＦＴ２０を遮光する膜として用いる場合には、第
１導電層１２の電位がＴＦＴ２０の動作に影響しないよ
うに、第１導電層１２を絶縁することが好ましい。第１
導電層１２と第２導電層１８との間に絶縁層を設ける代
わりに、実施形態２において説明するように、第１導電
層１２を分離してもよい。なお、第２導電層１８が開口
部１４内で第１導電層１２と接触する構造を採用する方
が、開口部１４の深さを正確に制御できる利点がある。
すなわち、開口部１４内に絶縁層を形成すると、僅かで
はあるが、絶縁層の厚さのバラツキが開口部１４の深さ
のバラツキとなる。
【００５７】さらに、図１に示した構造を採用すると、
付加容量１０の付加容量電極１７ａとＴＦＴ２０の半導
体層（１７ｂ、１７ｂ’、１７ｃ）とを同一の膜から形
成できる。すなわち、１枚の連続した半導体膜の一部の
領域を付加容量電極１７ａとして利用し、他の領域をＴ
ＦＴ２０の半導体層として利用することができる。ま
た、付加容量１０の誘電体層１８ａとＴＦＴ２０のゲー
ト絶縁層１８ｂとを同一の膜で形成できる。更に、付加
容量対向電極１９ａとゲート電極１９ｂを同一の膜から
形成することができる。
付加容量１０の付加容量電極１７ａとＴＦＴ２０の半導
体層（１７ｂ、１７ｂ’、１７ｃ）とを同一の膜から形
成できる。すなわち、１枚の連続した半導体膜の一部の
領域を付加容量電極１７ａとして利用し、他の領域をＴ
ＦＴ２０の半導体層として利用することができる。ま
た、付加容量１０の誘電体層１８ａとＴＦＴ２０のゲー
ト絶縁層１８ｂとを同一の膜で形成できる。更に、付加
容量対向電極１９ａとゲート電極１９ｂを同一の膜から
形成することができる。
【００５８】以下に、ＴＦＴ−ＬＣＤ１００を製造する
方法の例を図３Ａ〜図３Ｇを参照ながら説明する。
方法の例を図３Ａ〜図３Ｇを参照ながら説明する。
【００５９】図３Ａに示したように、石英基板（絶縁性
基板）１１上に厚さ約１００ｎｍの燐ドープのポリシリ
コン層（第１導電層）１２を減圧ＣＶＤ法で堆積する。
得られたポリシリコン層１２を所定のパターンにエッチ
ングする。
基板）１１上に厚さ約１００ｎｍの燐ドープのポリシリ
コン層（第１導電層）１２を減圧ＣＶＤ法で堆積する。
得られたポリシリコン層１２を所定のパターンにエッチ
ングする。
【００６０】第１導電層１２を形成する材料はポリシリ
コンに限られない。第１導電層１２をＴＦＴ用の遮光膜
として用いる場合には、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ、
Ｃｏ、Ｐｔ、Ｒｕ、Ｐｄ、Ｃｕ等の金属や、Ｗポリサイ
ド（ＷＳｉｘ／ポリシリコン）をはじめとするＭｏ、Ｔ
ｉ、Ｔａ、Ｃｒ、Ｃｏ、Ｐｔ、Ｐｄポリサイドを用いる
ことができる。さらに、ＴｉＷ等の合金あるいはＴｉＮ
等の導電性金属窒化物を用いてもよい。第１導電層１２
の材料は、後工程の熱処理条件に耐熱性や液晶表示装置
の用途等を考慮して適宜選択される。特に、ＴＦＴ−Ｌ
ＣＤ１００を投射型表示装置に用いる場合には、ＴＦＴ
２０に強い光が照射されるので、第１導電層１２の光透
過率は５％以下であることが好ましい。少なくともＴＦ
Ｔ２０のチャネル１７ｃを遮光すれば光照射によるＴＦ
Ｔ２０のリーク電流を低減することができる。リーク電
流を十分に低減するために、ＴＦＴ２０全体を遮光する
ように第１導電層１２を形成しても良い。第１導電層１
２の大きさや形状は、ＴＦＴ−ＬＣＤ１００の用途に応
じて適宜設定される。
コンに限られない。第１導電層１２をＴＦＴ用の遮光膜
として用いる場合には、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ、
Ｃｏ、Ｐｔ、Ｒｕ、Ｐｄ、Ｃｕ等の金属や、Ｗポリサイ
ド（ＷＳｉｘ／ポリシリコン）をはじめとするＭｏ、Ｔ
ｉ、Ｔａ、Ｃｒ、Ｃｏ、Ｐｔ、Ｐｄポリサイドを用いる
ことができる。さらに、ＴｉＷ等の合金あるいはＴｉＮ
等の導電性金属窒化物を用いてもよい。第１導電層１２
の材料は、後工程の熱処理条件に耐熱性や液晶表示装置
の用途等を考慮して適宜選択される。特に、ＴＦＴ−Ｌ
ＣＤ１００を投射型表示装置に用いる場合には、ＴＦＴ
２０に強い光が照射されるので、第１導電層１２の光透
過率は５％以下であることが好ましい。少なくともＴＦ
Ｔ２０のチャネル１７ｃを遮光すれば光照射によるＴＦ
Ｔ２０のリーク電流を低減することができる。リーク電
流を十分に低減するために、ＴＦＴ２０全体を遮光する
ように第１導電層１２を形成しても良い。第１導電層１
２の大きさや形状は、ＴＦＴ−ＬＣＤ１００の用途に応
じて適宜設定される。
【００６１】次に、図３Ｂに示したように、減圧ＣＶＤ
法で厚さ約４００ｎｍのＳｉＯ2層１３を堆積する。得
られたＳｉＯ2層１３をエッチングすることによって、
幅２μｍ×１７μｍの開口部１４を第１ポリシリコン層
１２上に形成する。ＳｉＯ2層１３の厚さや開口部１４
の大きさは、容量値や開口率を考慮して適宜設定され
る。なお、開口部１４の幅（図３Ｄ中のＷ）および長さ
は、第１導電層１２上の大きさで規定する。開口部１４
の形成方法を具体的に説明する。
法で厚さ約４００ｎｍのＳｉＯ2層１３を堆積する。得
られたＳｉＯ2層１３をエッチングすることによって、
幅２μｍ×１７μｍの開口部１４を第１ポリシリコン層
１２上に形成する。ＳｉＯ2層１３の厚さや開口部１４
の大きさは、容量値や開口率を考慮して適宜設定され
る。なお、開口部１４の幅（図３Ｄ中のＷ）および長さ
は、第１導電層１２上の大きさで規定する。開口部１４
の形成方法を具体的に説明する。
【００６２】所定のパターンを有するレジスト層（不図
示）をＳｉＯ2層１３上に形成する。このレジスト層を
マスクとして、エッチングガスとしてＣＨＦ3／ＣＦ4／
Ａｒ＝８：１：１２を用いてドライエッチング法によっ
てＳｉＯ2層１３をエッチングする。ＳｉＯ2とポリシリ
コンとのエッチレート比（選択比）は約２０：１である
ので、ポリシリコンからなる第１導電層１２はＳｉＯ2
層１３のエッチングに対して、良好なエッチストップ層
となる。厚さ４００ｎｍのＳｉＯ2層に対して２０％の
オーバーエッチを行っても、ポリシリコン層１２のオー
バエッチ量は、高々２ｎｍである。エッチングレートの
バラツキは１０％程度なので、オーバエッチ量のバラツ
キは０．４ｎｍ程度である。エッチング工程において生
じる開口部１４の深さのバラツキは、ＳｉＯ2層１３を
堆積する工程で生じる膜厚のバラツキ（約１０％、この
場合約４０ｎｍ）に比べ無視できる。すなわち、エッチ
ング工程のバラツキが開口部１４の深さのバラツキの要
因とはならない。
示）をＳｉＯ2層１３上に形成する。このレジスト層を
マスクとして、エッチングガスとしてＣＨＦ3／ＣＦ4／
Ａｒ＝８：１：１２を用いてドライエッチング法によっ
てＳｉＯ2層１３をエッチングする。ＳｉＯ2とポリシリ
コンとのエッチレート比（選択比）は約２０：１である
ので、ポリシリコンからなる第１導電層１２はＳｉＯ2
層１３のエッチングに対して、良好なエッチストップ層
となる。厚さ４００ｎｍのＳｉＯ2層に対して２０％の
オーバーエッチを行っても、ポリシリコン層１２のオー
バエッチ量は、高々２ｎｍである。エッチングレートの
バラツキは１０％程度なので、オーバエッチ量のバラツ
キは０．４ｎｍ程度である。エッチング工程において生
じる開口部１４の深さのバラツキは、ＳｉＯ2層１３を
堆積する工程で生じる膜厚のバラツキ（約１０％、この
場合約４０ｎｍ）に比べ無視できる。すなわち、エッチ
ング工程のバラツキが開口部１４の深さのバラツキの要
因とはならない。
【００６３】ＨＦ：ＮＨ4Ｆ等をエッチング液として用
いるウェットエッチ法によると、ＳｉＯ2とポリシリコ
ンと選択比は無限大と考えられる。従って、エッチング
工程に発生する深さのバラツキは更に小さいが、２次元
方向のエッチング精度を考慮すると、上述したドライエ
ッチ法を用いることが好ましい。また、遮光性を有する
第１導電層１２を形成するための材料としては、ＷＳｉ
／ポリシリコン（１５０ｎｍ／１００ｎｍ）等のシリサ
イド／ポリシリコンの２層構造を用いることができる。
この場合の第１絶縁層としては透明性の観点ＳｉＯ2層
が好ましいが、ＳｉＮを用いても良い。
いるウェットエッチ法によると、ＳｉＯ2とポリシリコ
ンと選択比は無限大と考えられる。従って、エッチング
工程に発生する深さのバラツキは更に小さいが、２次元
方向のエッチング精度を考慮すると、上述したドライエ
ッチ法を用いることが好ましい。また、遮光性を有する
第１導電層１２を形成するための材料としては、ＷＳｉ
／ポリシリコン（１５０ｎｍ／１００ｎｍ）等のシリサ
イド／ポリシリコンの２層構造を用いることができる。
この場合の第１絶縁層としては透明性の観点ＳｉＯ2層
が好ましいが、ＳｉＮを用いても良い。
【００６４】図３Ｃに示したように、基板の全面に厚さ
約５０ｎｍのポリシリコンを、例えば減圧ＣＶＤ法を用
いて堆積し、パターニングすることによって、ポリシリ
コン層（第２導電層）１７を形成する。ポリシリコン層
１７は、開口部１４内で第１導電層１２に接触してお
り、電気的に接続されている。このポリシリコン層１７
は、最終的にＴＦＴの半導体層（ソース１７ｂ、ドレイ
ン１７ｂ’、チャネル１７ｃ）および付加容量の付加容
量電極１７ａとなる。
約５０ｎｍのポリシリコンを、例えば減圧ＣＶＤ法を用
いて堆積し、パターニングすることによって、ポリシリ
コン層（第２導電層）１７を形成する。ポリシリコン層
１７は、開口部１４内で第１導電層１２に接触してお
り、電気的に接続されている。このポリシリコン層１７
は、最終的にＴＦＴの半導体層（ソース１７ｂ、ドレイ
ン１７ｂ’、チャネル１７ｃ）および付加容量の付加容
量電極１７ａとなる。
【００６５】図３Ｄに示したように、ＴＦＴ部が形成さ
れる部分を覆うレジスト層１６をマスクとして、ポリシ
リコン層１７に燐（Ｐ）を注入する。イオン注入条件
は、例えば１５ｋｅＶ、２×１０15／ｃｍ2である。開
口部１４の側壁に形成されたポリシリコン層１７に十分
な量のイオンを注入するためには、開口部１４はテーパ
ー形状を有していることが望ましい。テーパ角θ（第１
導電層１２の上面と開口部１４の側面とがなす角）は、
４５゜≦θ≦８４゜の範囲にあることが好ましい。開口
部１４の側面に形成されたポリシリコン層１７に注入さ
れる燐の量は、底面に形成されたポリシリコン層１７に
注入される燐の量のｃｏｓθ倍になる。側面に形成され
たポリシリコン層１７を十分に低抵抗化するためには、
側面への注入量が底面への注入量の約１０分の１以上あ
ることが好ましく、θは８４゜以下であることが好まし
い。なお、後の高温熱処理（約８００℃以上）工程にお
いて、底面に形成されたポリシリコン層１７中の不純物
が拡散し、側面に形成されたポリシリコン層１７が低抵
抗化するので、θが８４゜を超えても使用できる場合が
ある。一方、テーパ角θが小さ過ぎると、開口部１４上
の広がり（図３Ｄ中のΔ）が大きくなり過ぎる。すなわ
ち、ポリシリコン層（第２導電層）１７の幅が広がり過
ぎるので、開口率が低下する。開口率の観点から、広が
りΔはＳｉＯ2（第１絶縁層）１３の厚さｈ以下、すな
わちθ≧４５゜であることが好ましい。
れる部分を覆うレジスト層１６をマスクとして、ポリシ
リコン層１７に燐（Ｐ）を注入する。イオン注入条件
は、例えば１５ｋｅＶ、２×１０15／ｃｍ2である。開
口部１４の側壁に形成されたポリシリコン層１７に十分
な量のイオンを注入するためには、開口部１４はテーパ
ー形状を有していることが望ましい。テーパ角θ（第１
導電層１２の上面と開口部１４の側面とがなす角）は、
４５゜≦θ≦８４゜の範囲にあることが好ましい。開口
部１４の側面に形成されたポリシリコン層１７に注入さ
れる燐の量は、底面に形成されたポリシリコン層１７に
注入される燐の量のｃｏｓθ倍になる。側面に形成され
たポリシリコン層１７を十分に低抵抗化するためには、
側面への注入量が底面への注入量の約１０分の１以上あ
ることが好ましく、θは８４゜以下であることが好まし
い。なお、後の高温熱処理（約８００℃以上）工程にお
いて、底面に形成されたポリシリコン層１７中の不純物
が拡散し、側面に形成されたポリシリコン層１７が低抵
抗化するので、θが８４゜を超えても使用できる場合が
ある。一方、テーパ角θが小さ過ぎると、開口部１４上
の広がり（図３Ｄ中のΔ）が大きくなり過ぎる。すなわ
ち、ポリシリコン層（第２導電層）１７の幅が広がり過
ぎるので、開口率が低下する。開口率の観点から、広が
りΔはＳｉＯ2（第１絶縁層）１３の厚さｈ以下、すな
わちθ≧４５゜であることが好ましい。
【００６６】図３Ｅに示したように、第２導電層１７を
覆うように、例えばＣＶＤ法を用いて、厚さ約８０ｎｍ
のＳｉＯ2膜（第２絶縁層）１８を形成する。あるい
は、予め厚く形成した第２導電層１７を酸化することに
よって、第２絶縁層１８を形成しても良い。第２導電層
１７をポリシリコンで形成し、熱酸化して酸化シリコン
からなる第２絶縁層１８を形成しても良いし、第２導電
層１７をＴａで形成し、陽極酸化することによってＴａ
2Ｏ5からなる第２絶縁層１８を形成してもよい。また、
第２絶縁層１８にＳｉＮ／ＳｉＯ2等からなる積層膜、
またはＴａ2Ｏ5等の高誘電率膜を使用してもよい。第２
絶縁層１８は、付加容量誘電体層１８ａおよびゲート絶
縁層１８ｂとして機能する。
覆うように、例えばＣＶＤ法を用いて、厚さ約８０ｎｍ
のＳｉＯ2膜（第２絶縁層）１８を形成する。あるい
は、予め厚く形成した第２導電層１７を酸化することに
よって、第２絶縁層１８を形成しても良い。第２導電層
１７をポリシリコンで形成し、熱酸化して酸化シリコン
からなる第２絶縁層１８を形成しても良いし、第２導電
層１７をＴａで形成し、陽極酸化することによってＴａ
2Ｏ5からなる第２絶縁層１８を形成してもよい。また、
第２絶縁層１８にＳｉＮ／ＳｉＯ2等からなる積層膜、
またはＴａ2Ｏ5等の高誘電率膜を使用してもよい。第２
絶縁層１８は、付加容量誘電体層１８ａおよびゲート絶
縁層１８ｂとして機能する。
【００６７】次に、厚さ約３００ｎｍの燐をドープした
ポリシリコン層（第３導電層）１９を形成し、パターニ
ングすることによって、付加容量対向電極１９ａおよび
ゲート電極１９ｂが得られる。
ポリシリコン層（第３導電層）１９を形成し、パターニ
ングすることによって、付加容量対向電極１９ａおよび
ゲート電極１９ｂが得られる。
【００６８】図３Ｆに示したように、ポリシリコン層
（第３導電層）１９をマスクとして、第２導電層（ポリ
シリコン層）１７にイオン注入することによって、ソー
ス１７ｂおよびドレイン１７ｂ’を形成する。このイオ
ン注入は、例えば、燐を１００ｋｅＶ、２×１０15／ｃ
ｍ2の条件で注入することによって実施できる。あるい
は、上述の従来例のように、ＬＤＤ構造を形成してもよ
い。
（第３導電層）１９をマスクとして、第２導電層（ポリ
シリコン層）１７にイオン注入することによって、ソー
ス１７ｂおよびドレイン１７ｂ’を形成する。このイオ
ン注入は、例えば、燐を１００ｋｅＶ、２×１０15／ｃ
ｍ2の条件で注入することによって実施できる。あるい
は、上述の従来例のように、ＬＤＤ構造を形成してもよ
い。
【００６９】図３Ｇに示したように、ＣＶＤ法を用いて
厚さ約６００ｎｍのＳｉＯ2層（層間絶縁層）を堆積し
た後、不純物活性化のために、約８５０℃で１時間の熱
処理を施す。その後、第２導電層１７のソース１７ｂお
よびドレイン１７ｂ’に至るコンタクトホール２３ａお
よび２３ｂをそれぞれ形成する。次に、例えば、厚さ４
００ｎｍのＡｌＳｉ層２４を堆積し、パターニングする
ことによって、ソース電極２４ａおよびドレイン電極２
４ｂを形成する。この工程で、ソース配線（不図示）を
ソース電極２４ａと一体に形成しても良い。
厚さ約６００ｎｍのＳｉＯ2層（層間絶縁層）を堆積し
た後、不純物活性化のために、約８５０℃で１時間の熱
処理を施す。その後、第２導電層１７のソース１７ｂお
よびドレイン１７ｂ’に至るコンタクトホール２３ａお
よび２３ｂをそれぞれ形成する。次に、例えば、厚さ４
００ｎｍのＡｌＳｉ層２４を堆積し、パターニングする
ことによって、ソース電極２４ａおよびドレイン電極２
４ｂを形成する。この工程で、ソース配線（不図示）を
ソース電極２４ａと一体に形成しても良い。
【００７０】プラズマＣＶＤ法を用いて、基板の全面を
実質的に覆うように、ＳｉＮからなるパッシベーション
膜２６を形成する。得られたパッシベーション膜２６に
ドレイン電極２４ｂに至るコンタクトホール２７を形成
した後、ＩＴＯを堆積しパターニングすることによって
絵素電極１５を形成する。
実質的に覆うように、ＳｉＮからなるパッシベーション
膜２６を形成する。得られたパッシベーション膜２６に
ドレイン電極２４ｂに至るコンタクトホール２７を形成
した後、ＩＴＯを堆積しパターニングすることによって
絵素電極１５を形成する。
【００７１】上記の製造方法における個別の工程（膜の
堆積工程、イオン注入工程やエッチング工程等）は、公
知の方法で実施できる。
堆積工程、イオン注入工程やエッチング工程等）は、公
知の方法で実施できる。
【００７２】上述したように、本実施形態の製造方法に
よると、第１絶縁層１３の下部に形成した第１導電層１
２（当然に第１絶縁層とは異なる材料から形成されるの
で）を、第１絶縁層に開口部１４を形成するためのエッ
チング工程におけるエッチストップ層として用いるの
で、エッチングの深さの制御性が上述した従来例に比べ
て極めて高い。従って、付加容量を形成する開口部１４
の深さは、実質的に第１絶縁層１３の厚さで決まる。従
来の基板をエッチングする際のバラツキが？に対して、
絶縁層を堆積する工程における厚さのバラツキは、約１
０％程度と非常に低い。従って、本実施例の製造方法を
用いてＴＦＴ−ＬＣＤを製造することによって、付加容
量の容量値のバラツキの小さい、表示品位の優れたＬＣ
Ｄを得ることができる。
よると、第１絶縁層１３の下部に形成した第１導電層１
２（当然に第１絶縁層とは異なる材料から形成されるの
で）を、第１絶縁層に開口部１４を形成するためのエッ
チング工程におけるエッチストップ層として用いるの
で、エッチングの深さの制御性が上述した従来例に比べ
て極めて高い。従って、付加容量を形成する開口部１４
の深さは、実質的に第１絶縁層１３の厚さで決まる。従
来の基板をエッチングする際のバラツキが？に対して、
絶縁層を堆積する工程における厚さのバラツキは、約１
０％程度と非常に低い。従って、本実施例の製造方法を
用いてＴＦＴ−ＬＣＤを製造することによって、付加容
量の容量値のバラツキの小さい、表示品位の優れたＬＣ
Ｄを得ることができる。
【００７３】さらに、付加容量１０の付加容量電極１７
ａとＴＦＴ２０の半導体層（１７ｂ、１７ｂ’、１７
ｃ）とを同一の層で形成できる。また、付加容量１０の
誘電体層１８ａとＴＦＴ２０のゲート絶縁層１８ｂとを
同一の層で形成できる。更に、付加容量対向電極１９ａ
とゲート電極１９ｂを同一の層から形成することができ
る。従って、製造プロセスを簡略化することができるの
で、液晶表示装置の製造コストを低減することができ
る。
ａとＴＦＴ２０の半導体層（１７ｂ、１７ｂ’、１７
ｃ）とを同一の層で形成できる。また、付加容量１０の
誘電体層１８ａとＴＦＴ２０のゲート絶縁層１８ｂとを
同一の層で形成できる。更に、付加容量対向電極１９ａ
とゲート電極１９ｂを同一の層から形成することができ
る。従って、製造プロセスを簡略化することができるの
で、液晶表示装置の製造コストを低減することができ
る。
【００７４】（実施形態２）図４Ａ、図４Ｂおよび図５
を参照しながら本実施形態の液晶表示装置２００の構造
および製造方法を説明する。本実施形態の液晶表示装置
２００は、実施形態１のＴＦＴ−ＬＣＤ１００と付加容
量の構造が異なる。以下の説明において、実施形態１の
ＴＦＴ−ＬＣＤ１００と実質的に同様の機能を有する構
成要素を同じ参照符号で示し、ここでは説明を省略す
る。
を参照しながら本実施形態の液晶表示装置２００の構造
および製造方法を説明する。本実施形態の液晶表示装置
２００は、実施形態１のＴＦＴ−ＬＣＤ１００と付加容
量の構造が異なる。以下の説明において、実施形態１の
ＴＦＴ−ＬＣＤ１００と実質的に同様の機能を有する構
成要素を同じ参照符号で示し、ここでは説明を省略す
る。
【００７５】図４Ａは、ＴＦＴ−ＬＣＤ２００の付加容
量１０ａおよびＴＦＴ２０を含む部分の模式的な断面図
であり、図５の破線Ｘ１−Ｘ２−Ｘ３−Ｘ４、Ｘ４’に
沿った模式的な断面図に相当する。図４Ｂは、第１導電
層と第３導電層との接続部の断面図であり、図５の４Ｂ
−４Ｂ’線に沿った断面図に相当する。図５はＴＦＴ−
ＬＣＤ２００の１絵素の対応する部分の上面図である。
量１０ａおよびＴＦＴ２０を含む部分の模式的な断面図
であり、図５の破線Ｘ１−Ｘ２−Ｘ３−Ｘ４、Ｘ４’に
沿った模式的な断面図に相当する。図４Ｂは、第１導電
層と第３導電層との接続部の断面図であり、図５の４Ｂ
−４Ｂ’線に沿った断面図に相当する。図５はＴＦＴ−
ＬＣＤ２００の１絵素の対応する部分の上面図である。
【００７６】ＴＦＴ−ＬＣＤ２００は、ＴＦＴ−ＬＣＤ
１００における第１導電層１２と第２導電層１７との間
に、さらなる絶縁層５２を有している。また、ＴＦＴ−
ＬＣＤ２００においては、第１導電層１２を２つの層
（領域）１２ａおよび１２ｂに分離している。第１導電
層１２ａは付加容量１０ａ付加容量電極として機能し、
第１導電層１２ｂはＴＦＴ２０の遮光層として機能す
る。これらは、実施形態１と同様にして単一の第１導電
層１２を形成した後、パターニングすることによって互
いに分離した層（導電層１２ａおよび遮光層１２ｂ）と
して形成される。
１００における第１導電層１２と第２導電層１７との間
に、さらなる絶縁層５２を有している。また、ＴＦＴ−
ＬＣＤ２００においては、第１導電層１２を２つの層
（領域）１２ａおよび１２ｂに分離している。第１導電
層１２ａは付加容量１０ａ付加容量電極として機能し、
第１導電層１２ｂはＴＦＴ２０の遮光層として機能す
る。これらは、実施形態１と同様にして単一の第１導電
層１２を形成した後、パターニングすることによって互
いに分離した層（導電層１２ａおよび遮光層１２ｂ）と
して形成される。
【００７７】少なくともＴＦＴのチャネル領域覆う遮光
層１２ｂと付加容量対向電極として機能する導電層１２
ａとを分離することによって、付加容量対向電極の電位
がＴＦＴのチャネル領域に影響することを防止できるの
で、ＴＦＴの動作特性を安定にすることができる。しか
しながら、第１導電層１２に強力な光が入射しない場合
には、実施形態１のＴＦＴ−ＬＣＤ１００と同様に一体
に形成してもよい。
層１２ｂと付加容量対向電極として機能する導電層１２
ａとを分離することによって、付加容量対向電極の電位
がＴＦＴのチャネル領域に影響することを防止できるの
で、ＴＦＴの動作特性を安定にすることができる。しか
しながら、第１導電層１２に強力な光が入射しない場合
には、実施形態１のＴＦＴ−ＬＣＤ１００と同様に一体
に形成してもよい。
【００７８】絶縁層５２は、開口部１４内に露出された
第１導電層１２ａを覆い、第１導電層１２ａと第２導電
層１７とを互いに絶縁する。第１導電層１２ａは第３導
電層と電気的に接続されており（図４Ｂ参照）、第１導
電層１２ａには対向電圧（共通電圧）が印加される。従
って、絶縁層５２は付加容量１０ａの誘電体層として機
能する。
第１導電層１２ａを覆い、第１導電層１２ａと第２導電
層１７とを互いに絶縁する。第１導電層１２ａは第３導
電層と電気的に接続されており（図４Ｂ参照）、第１導
電層１２ａには対向電圧（共通電圧）が印加される。従
って、絶縁層５２は付加容量１０ａの誘電体層として機
能する。
【００７９】絶縁層５２は、実施形態１のＴＦＴ−ＬＣ
Ｄ１００の製造方法における図３Ｂに示した工程と図３
Ｃに示した工程の間に、たとえば、減圧ＣＶＤ法で基板
のほぼ全面に約８０ｎｍのＳｉＯ2を堆積することによ
って形成することができる。あるいは、開口部１４に露
出した第１ポリシリコン層１７の表面を酸化することに
よっても形成することができる。また、絶縁層５２にＳ
ｉＮ／ＳｉＯ2等からなる積層膜、またはＴａ2０5等の
高誘電率膜を使用してもよい。絶縁層５２は、付加容量
１０ａの誘電体層として機能すればよいので、第１導電
層１２ａと第２導電層１７ａとの間、すなわち開口部１
４内に露出された第１導電層１２ａ上にのみ形成しても
良い。
Ｄ１００の製造方法における図３Ｂに示した工程と図３
Ｃに示した工程の間に、たとえば、減圧ＣＶＤ法で基板
のほぼ全面に約８０ｎｍのＳｉＯ2を堆積することによ
って形成することができる。あるいは、開口部１４に露
出した第１ポリシリコン層１７の表面を酸化することに
よっても形成することができる。また、絶縁層５２にＳ
ｉＮ／ＳｉＯ2等からなる積層膜、またはＴａ2０5等の
高誘電率膜を使用してもよい。絶縁層５２は、付加容量
１０ａの誘電体層として機能すればよいので、第１導電
層１２ａと第２導電層１７ａとの間、すなわち開口部１
４内に露出された第１導電層１２ａ上にのみ形成しても
良い。
【００８０】第１導電層１２ａと第３導電層１９ａは、
図５に示したように、表示領域外で互いに接続されてい
ることが開口率の観点から好ましい。第１導電層１２ａ
と第３導電層１９ａとの電気的な接続は、例えば、図４
Ｂに示した構成で実現される。絶縁層２２に、第３導電
層１９ａを露出するコンタクトホール５４および第１導
電層１２ａを露出するコンタクトホール５６を形成す
る。それぞれのコンタクトホール５４および５６におい
て、第１および第３導電層１２ａおよび１９ａのそれぞ
れと接触する電極層２４ｃを形成することによって、第
１導電層１２ａと第３導電層１９ａとが電気的に互いに
接続される。コンタクトホール５４および５６の形成
は、例えば、実施形態１について図３Ｇを参照しながら
説明した、コンタクトホール２３ａおよび２３ｂを形成
する工程において実施することができる。また、電極層
２４ｃは、同じく図３Ｇを参照しながら説明したソース
電極２４ａおよびドレイン電極２４ｂを形成する工程に
おいて実施することができる。なお、電極層２４ｃはソ
ース電極２４ａおよびドレイン電極２４ｂから分離され
ており、電極層２４ｃには対向電圧が印加される。
図５に示したように、表示領域外で互いに接続されてい
ることが開口率の観点から好ましい。第１導電層１２ａ
と第３導電層１９ａとの電気的な接続は、例えば、図４
Ｂに示した構成で実現される。絶縁層２２に、第３導電
層１９ａを露出するコンタクトホール５４および第１導
電層１２ａを露出するコンタクトホール５６を形成す
る。それぞれのコンタクトホール５４および５６におい
て、第１および第３導電層１２ａおよび１９ａのそれぞ
れと接触する電極層２４ｃを形成することによって、第
１導電層１２ａと第３導電層１９ａとが電気的に互いに
接続される。コンタクトホール５４および５６の形成
は、例えば、実施形態１について図３Ｇを参照しながら
説明した、コンタクトホール２３ａおよび２３ｂを形成
する工程において実施することができる。また、電極層
２４ｃは、同じく図３Ｇを参照しながら説明したソース
電極２４ａおよびドレイン電極２４ｂを形成する工程に
おいて実施することができる。なお、電極層２４ｃはソ
ース電極２４ａおよびドレイン電極２４ｂから分離され
ており、電極層２４ｃには対向電圧が印加される。
【００８１】ＴＦＴ−ＬＣＤ２００の付加容量１０ａ
は、第１導電層（第１付加容量対向電極）１２ａ／絶縁
層（第１付加容量誘電体層）５２／第２導電層（付加容
量電極）１７ａ／第２絶縁層（第２付加容量誘電体層）
１８ａ／第３導電層（第２付加容量対向電極）１９ａを
含む積層構造から形成されいる。すなわち、付加容量１
０ａは、第１導電層（第１付加容量対向電極）１２ａ／
絶縁層（第１付加容量誘電体層）５２／第２導電層（付
加容量電極）１７ａから形成される容量と、第２導電層
（付加容量電極）１７ａ／第２絶縁層（第２付加容量誘
電体層）１８ａ／第３導電層（第２付加容量対向電極）
１９ａから形成される容量とが並列に接続された容量で
ある。従って、実施形態１のＴＦＴ−ＬＣＤ１００が有
する付加容量１０の構造に比較して、より狭い占有面積
に、同じ容量値の付加容量を形成することができる。
は、第１導電層（第１付加容量対向電極）１２ａ／絶縁
層（第１付加容量誘電体層）５２／第２導電層（付加容
量電極）１７ａ／第２絶縁層（第２付加容量誘電体層）
１８ａ／第３導電層（第２付加容量対向電極）１９ａを
含む積層構造から形成されいる。すなわち、付加容量１
０ａは、第１導電層（第１付加容量対向電極）１２ａ／
絶縁層（第１付加容量誘電体層）５２／第２導電層（付
加容量電極）１７ａから形成される容量と、第２導電層
（付加容量電極）１７ａ／第２絶縁層（第２付加容量誘
電体層）１８ａ／第３導電層（第２付加容量対向電極）
１９ａから形成される容量とが並列に接続された容量で
ある。従って、実施形態１のＴＦＴ−ＬＣＤ１００が有
する付加容量１０の構造に比較して、より狭い占有面積
に、同じ容量値の付加容量を形成することができる。
【００８２】絵素の大きさを１８μｍ×１８μｍ、第１
および第２付加容量誘電体層（酸化シリコン）の厚さを
それぞれ８０ｎｍとして、３０ｆＦの付加容量値Ｃｓを
得るために必要な付加容量１０の基板表面に射影した面
積（図５および図２Ｂ中のハッチング部の面積）を比較
する。図２Ｂに示した開口部構造（トレンチ構造）を有
さない付加容量は、約７０μｍ2の射影面積が必要なの
に対し、実施形態２の図５に示した幅１μｍ×長さ１７
μｍの開口部１４を有し、且つ２つの容量を並列に接続
した構造では、約３６μｍ2の射影面積で３０ｆＦの付
加容量値を得ることができる。開口率（図５および図２
Ｂ中の開口部１５ａ（ハッチング部）の絵素全体の面積
に対する割合）で比較すると、図２Ｂの構造の開口率が
約４２％であるのに対し、図５の構造の開口率は約５１
％である。この様に、実施形態２によると、実施形態１
の効果に加えて更なる高開口率化が達成される。
および第２付加容量誘電体層（酸化シリコン）の厚さを
それぞれ８０ｎｍとして、３０ｆＦの付加容量値Ｃｓを
得るために必要な付加容量１０の基板表面に射影した面
積（図５および図２Ｂ中のハッチング部の面積）を比較
する。図２Ｂに示した開口部構造（トレンチ構造）を有
さない付加容量は、約７０μｍ2の射影面積が必要なの
に対し、実施形態２の図５に示した幅１μｍ×長さ１７
μｍの開口部１４を有し、且つ２つの容量を並列に接続
した構造では、約３６μｍ2の射影面積で３０ｆＦの付
加容量値を得ることができる。開口率（図５および図２
Ｂ中の開口部１５ａ（ハッチング部）の絵素全体の面積
に対する割合）で比較すると、図２Ｂの構造の開口率が
約４２％であるのに対し、図５の構造の開口率は約５１
％である。この様に、実施形態２によると、実施形態１
の効果に加えて更なる高開口率化が達成される。
【００８３】上記の実施形態１および２で説明したよう
に、本発明によると液晶表示装置の開口率を向上すると
ともに、付加容量の容量値のバラツキを低減することが
できる。特に、ポリシリコンを半導体層に用いた小型・
高密度・高精細のＴＦＴ液晶表示装置において本発明の
効果は顕著である。特に、第１導電層を遮光層として用
いる構成は、強力な光が照射される投写型液晶表示装置
に好適に用いられる。
に、本発明によると液晶表示装置の開口率を向上すると
ともに、付加容量の容量値のバラツキを低減することが
できる。特に、ポリシリコンを半導体層に用いた小型・
高密度・高精細のＴＦＴ液晶表示装置において本発明の
効果は顕著である。特に、第１導電層を遮光層として用
いる構成は、強力な光が照射される投写型液晶表示装置
に好適に用いられる。
【００８４】
【発明の効果】本発明によると、小さな占有面積でも大
きな容量値を確保でき、しかも、容量値のバラツキが著
しく低減された付加容量を実現できる。これによって、
高開口率（明るい）、高画質の液晶表示装置を提供でき
る。
きな容量値を確保でき、しかも、容量値のバラツキが著
しく低減された付加容量を実現できる。これによって、
高開口率（明るい）、高画質の液晶表示装置を提供でき
る。
【００８５】また、本発明の液晶表示装置は簡単かつ簡
素な構成を有しているため、製造工程を簡略化できるの
で、高画質の液晶表示装置を低コストで歩留まりよく製
造することができる。本発明による液晶表示装置は、Ｔ
ＦＴの半導体層にポリシリコンを用いた比較的小型で高
精細の液晶表示装置に好適に適用される。
素な構成を有しているため、製造工程を簡略化できるの
で、高画質の液晶表示装置を低コストで歩留まりよく製
造することができる。本発明による液晶表示装置は、Ｔ
ＦＴの半導体層にポリシリコンを用いた比較的小型で高
精細の液晶表示装置に好適に適用される。
【図１】本発明の実施形態１によるＴＦＴ−ＬＣＤ１０
０の模式的な断面図である。
０の模式的な断面図である。
【図２Ａ】ＴＦＴ−ＬＣＤ１００の１絵素部分の模式的
な上面図である。
な上面図である。
【図２Ｂ】比較例のＴＦＴ−ＬＣＤの絵素部分の模式的
な上面図である。
な上面図である。
【図３Ａ】ＴＦＴ−ＬＣＤ１００の製造工程を示す断面
図である。
図である。
【図３Ｂ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｃ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｄ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｅ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｆ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｇ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図４Ａ】本発明の実施形態２によるＴＦＴ−ＬＣＤ２
００の付加容量およびＴＦＴを含む部分の模式的な断面
図である。
００の付加容量およびＴＦＴを含む部分の模式的な断面
図である。
【図４Ｂ】実施形態２によるＴＦＴ−ＬＣＤ２００の第
１導電層１２ａと第３導電層１９ａとの接続部の模式的
な断面図である。
１導電層１２ａと第３導電層１９ａとの接続部の模式的
な断面図である。
【図５】本発明の実施形態２によるＴＦＴ−ＬＣＤ２０
０の１絵素部分および図４Ｂに示した接続部の模式的な
上面図である。
０の１絵素部分および図４Ｂに示した接続部の模式的な
上面図である。
【図６】ＴＦＴ型液晶表示装置の１つの絵素の等価回路
を示す図である。
を示す図である。
【図７】従来のＴＦＴ液晶表示装置のＴＦＴおよび付加
容量を形成する工程を示す断面図である。
容量を形成する工程を示す断面図である。
１０ 付加容量 １１、３１ 絶縁性基板 １２ 第１導電層 １３ 第１絶縁層 １４ 開口部（溝またはトレンチ） １５ 絵素電極 １７ａ 第２導電層 １７ｂ ソース １７ｂ’ ドレイン １７ｃ チャネル １８ａ 第２絶縁層 １８ｂ ゲート絶縁層 １９ａ 第３導電層 １９ｂ ゲート電極 ２０ ＴＦＴ ２２ 絶縁層 ２３ａ、２３ｂ、２７ コンタクトホール ２４ａ ソース電極 ２４ｂ ドレイン電極 ２６ パッシベーション層 ３５ 対向電極（共通電極） ５０ 対向基板 ６０ 液晶層 １００、２００ ＴＦＴ−ＬＣＤ １００ａ ＴＦＴ基板 １００ｂ 対向基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年６月２３日（２０００．６．２
３）
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 液晶表示装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその製造方法に関し、特に、薄膜トランジスタを有す
るアクティブマトリクス型液晶表示装置およびその製造
方法に関する。
びその製造方法に関し、特に、薄膜トランジスタを有す
るアクティブマトリクス型液晶表示装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置は、パーソナルコンピュータの表示装置、薄型テレ
ビ、ビデオ撮像装置やデジタルカメラの表示装置等とし
て広く利用されている。アクティブマトリクス型液晶表
示装置のうち、能動素子として薄膜トランジスタを有す
るもの（以下、「ＴＦＴ型液晶表示装置」という。）の
１つの絵素の等価回路を図６に示す。絵素（絵素領域）
がマトリクス状に配置された領域が表示領域を構成して
いる。
装置は、パーソナルコンピュータの表示装置、薄型テレ
ビ、ビデオ撮像装置やデジタルカメラの表示装置等とし
て広く利用されている。アクティブマトリクス型液晶表
示装置のうち、能動素子として薄膜トランジスタを有す
るもの（以下、「ＴＦＴ型液晶表示装置」という。）の
１つの絵素の等価回路を図６に示す。絵素（絵素領域）
がマトリクス状に配置された領域が表示領域を構成して
いる。
【０００３】ＴＦＴ型液晶表示装置は、絵素ごとに、薄
膜トランジスタ（以下、「ＴＦＴ」という。）と、ＴＦ
ＴのドレインＤに接続された液晶容量ＣＬＣおよび付加
容量ＣＳとを有している。液晶容量ＣＬＣと付加容量Ｃ
Ｓとを合わせて絵素容量Ｃｐ ｉｘと呼ぶ。ＴＦＴのゲー
トＧにはゲート配線（走査配線）が接続され、ソースＳ
にはソース配線（信号配線）が接続されている。ゲート
Ｇに走査信号が印加されている期間（１走査期間）に、
ソース配線からＴＦＴのソースＳに印加されている信号
電圧が、液晶容量ＣＬＣのドレイン側電極および付加容
量ＣＳのドレイン側電極（それぞれ、「絵素電極」およ
び「付加容量電極」と呼ぶ。）に印加される。一方、液
晶容量ＣＬＣの他方の電極および付加容量ＣＳの他方の
電極（それぞれ、「対向電極」および「付加容量対向電
極」と呼ぶ。）には、対向電極または付加容量対向電極
線（共通配線）ＣＯＭを介して所定の対向電圧（共通電
圧）が印加される。ＴＦＴ基板に形成される付加容量対
向電極線ＣＯＭは対向基板に形成されている対向電極に
電気的に接続されている。液晶容量ＣＬＣに印加される
正味の電圧は、信号電圧と対向電圧との差である。この
電圧の大きさに応じて液晶の配向状態が変化することに
よって、信号電圧に対応する表示状態が得られる。
膜トランジスタ（以下、「ＴＦＴ」という。）と、ＴＦ
ＴのドレインＤに接続された液晶容量ＣＬＣおよび付加
容量ＣＳとを有している。液晶容量ＣＬＣと付加容量Ｃ
Ｓとを合わせて絵素容量Ｃｐ ｉｘと呼ぶ。ＴＦＴのゲー
トＧにはゲート配線（走査配線）が接続され、ソースＳ
にはソース配線（信号配線）が接続されている。ゲート
Ｇに走査信号が印加されている期間（１走査期間）に、
ソース配線からＴＦＴのソースＳに印加されている信号
電圧が、液晶容量ＣＬＣのドレイン側電極および付加容
量ＣＳのドレイン側電極（それぞれ、「絵素電極」およ
び「付加容量電極」と呼ぶ。）に印加される。一方、液
晶容量ＣＬＣの他方の電極および付加容量ＣＳの他方の
電極（それぞれ、「対向電極」および「付加容量対向電
極」と呼ぶ。）には、対向電極または付加容量対向電極
線（共通配線）ＣＯＭを介して所定の対向電圧（共通電
圧）が印加される。ＴＦＴ基板に形成される付加容量対
向電極線ＣＯＭは対向基板に形成されている対向電極に
電気的に接続されている。液晶容量ＣＬＣに印加される
正味の電圧は、信号電圧と対向電圧との差である。この
電圧の大きさに応じて液晶の配向状態が変化することに
よって、信号電圧に対応する表示状態が得られる。
【０００４】ゲートＧに走査信号が印加されていない期
間（すなわち、他のゲート配線に接続されているＴＦＴ
が選択されている期間）には、液晶容量ＣＬＣおよび付
加容量ＣＳはＴＦＴによってソース配線とは電気的に絶
縁されている。注目しているＴＦＴが次に選択される
迄、液晶容量ＣＬＣおよび付加容量ＣＳは先に印加され
た電圧を保持することによって所定の表示状態を維持す
る。この間に、ＴＦＴおよび絵素容量Ｃｐｉｘの電圧保
持特性が低いと、表示品位の低下を招く。
間（すなわち、他のゲート配線に接続されているＴＦＴ
が選択されている期間）には、液晶容量ＣＬＣおよび付
加容量ＣＳはＴＦＴによってソース配線とは電気的に絶
縁されている。注目しているＴＦＴが次に選択される
迄、液晶容量ＣＬＣおよび付加容量ＣＳは先に印加され
た電圧を保持することによって所定の表示状態を維持す
る。この間に、ＴＦＴおよび絵素容量Ｃｐｉｘの電圧保
持特性が低いと、表示品位の低下を招く。
【０００５】所望の電圧保持特性を得るために、比較的
大きな容量値を有する付加容量ＣＳが必要とされる場合
がある。付加容量ＣＳの容量を大きくするために、付加
容量電極および付加容量対向電極の面積を大きくする
と、これらの電極は一般に不透明な材料を用いて形成さ
れるので、透過型液晶表示装置の開口率の低下を招く。
大きな容量値を有する付加容量ＣＳが必要とされる場合
がある。付加容量ＣＳの容量を大きくするために、付加
容量電極および付加容量対向電極の面積を大きくする
と、これらの電極は一般に不透明な材料を用いて形成さ
れるので、透過型液晶表示装置の開口率の低下を招く。
【０００６】特開平５−６１０７１号公報は、絵素部に
容量の大きな付加容量を有するＴＦＴ型液晶表示装置を
開示している。上記公報に開示されている液晶表示装置
のＴＦＴおよび付加容量を形成する工程を示す断面図を
図７に示す。
容量の大きな付加容量を有するＴＦＴ型液晶表示装置を
開示している。上記公報に開示されている液晶表示装置
のＴＦＴおよび付加容量を形成する工程を示す断面図を
図７に示す。
【０００７】上記公報によると、開口率の低下を抑制す
るために、ＴＦＴが形成される絶縁基板１２１の表面に
溝部（トレンチ）１２２を形成し、この溝部１２２に付
加容量（容量成分）を形成している。さらに、ＴＦＴの
半導体層と同一工程で一体に形成された第１電極１２３
と、ＴＦＴのゲート電極と同一材料で形成された第２電
極１２６ａと、ＴＦＴのゲート絶縁層と同一の材料で形
成された絶縁膜１２４ａおよび１２５ａとから付加容量
を形成することによって、構造および製造工程を簡略化
している。
るために、ＴＦＴが形成される絶縁基板１２１の表面に
溝部（トレンチ）１２２を形成し、この溝部１２２に付
加容量（容量成分）を形成している。さらに、ＴＦＴの
半導体層と同一工程で一体に形成された第１電極１２３
と、ＴＦＴのゲート電極と同一材料で形成された第２電
極１２６ａと、ＴＦＴのゲート絶縁層と同一の材料で形
成された絶縁膜１２４ａおよび１２５ａとから付加容量
を形成することによって、構造および製造工程を簡略化
している。
【０００８】図７（ａ）〜図７（ｃ）に示したＴＦＴお
よび付加容量部分を含むＴＦＴ基板は、以下の工程で作
製される。
よび付加容量部分を含むＴＦＴ基板は、以下の工程で作
製される。
【０００９】（１）石英基板１２１の表面に、ＨＦ：Ｎ
Ｈ４Ｆ＝１：６をエッチャントとするウェットエッチン
グにより溝１２２を形成する。
Ｈ４Ｆ＝１：６をエッチャントとするウェットエッチン
グにより溝１２２を形成する。
【００１０】（２）減圧ＣＶＤ法で膜厚８０ｎｍの第１
ポリシリコン層１２３を形成する。得られた第１ポリシ
リコン層１２３に、３０ｋｅＶ、１×１０15／ｃｍ2及
び５０ｋｅＶ、１×１０15／ｃｍ2の条件で、合計２回
のシリコン注入を行う。その後、６２０℃で固相アニー
ルを行った後、第１ポリシリコン層１２３の一部をエッ
チングで除去する。
ポリシリコン層１２３を形成する。得られた第１ポリシ
リコン層１２３に、３０ｋｅＶ、１×１０15／ｃｍ2及
び５０ｋｅＶ、１×１０15／ｃｍ2の条件で、合計２回
のシリコン注入を行う。その後、６２０℃で固相アニー
ルを行った後、第１ポリシリコン層１２３の一部をエッ
チングで除去する。
【００１１】（３）第１ポリシリコン層１２３を１００
０℃で熱酸化により、表面に厚さ５０ｎｍのＳｉＯ２膜
１２４を形成する。酸化されずに残った第１ポリシリコ
ン層１２３が最終的に付加容量の第１電極およびＴＦＴ
の半導体層（ソース、チャネル、ドレイン）となる。
０℃で熱酸化により、表面に厚さ５０ｎｍのＳｉＯ２膜
１２４を形成する。酸化されずに残った第１ポリシリコ
ン層１２３が最終的に付加容量の第１電極およびＴＦＴ
の半導体層（ソース、チャネル、ドレイン）となる。
【００１２】（４）ＳｉＯ２膜１２４のＴＦＴを形成す
る領域をレジスト層で保護した状態で、３０ｋｅＶ、５
×１０15／ｃｍ2の条件で、付加容量の第１電極となる
第１ポリシリコン層１２３に砒素イオン（Ａｓ+）を注
入する。
る領域をレジスト層で保護した状態で、３０ｋｅＶ、５
×１０15／ｃｍ2の条件で、付加容量の第１電極となる
第１ポリシリコン層１２３に砒素イオン（Ａｓ+）を注
入する。
【００１３】（５）レジスト層を除去した後、ＳｉＯ２
膜１２４を覆う厚さ３０ｎｍのＳｉＮ膜１２５を減圧Ｃ
ＶＤ法により形成する。
膜１２４を覆う厚さ３０ｎｍのＳｉＮ膜１２５を減圧Ｃ
ＶＤ法により形成する。
【００１４】（６）全面に減圧ＣＶＤ法により、厚さ３
５０ｎｍの第２ポリシリコン層１２６を形成し、ＰＳＧ
による低抵抗化を図る。
５０ｎｍの第２ポリシリコン層１２６を形成し、ＰＳＧ
による低抵抗化を図る。
【００１５】（７）ＣＦ４／Ｏ２＝９５／５のガスを用
いて、第２ポリシリコン層１２６及びＳｉＮ膜１２５を
パターニングすることによって、ＴＦＴのゲート電極１
２６ｂ、付加容量の第２電極１２６ａ、ＳｉＮゲート絶
縁層１２５ｂおよび付加容量用ＳｉＮ１２５ａが形成さ
れる。次に、ＴＦＴの第１ポリシリコン層１２３にＳｉ
Ｏ２膜１２４を介して砒素を１６０ｋｅＶ、１×１０13
／ｃｍ2の条件でイオン注入し、ＬＤＤ（lightly doped
drain）を形成する。
いて、第２ポリシリコン層１２６及びＳｉＮ膜１２５を
パターニングすることによって、ＴＦＴのゲート電極１
２６ｂ、付加容量の第２電極１２６ａ、ＳｉＮゲート絶
縁層１２５ｂおよび付加容量用ＳｉＮ１２５ａが形成さ
れる。次に、ＴＦＴの第１ポリシリコン層１２３にＳｉ
Ｏ２膜１２４を介して砒素を１６０ｋｅＶ、１×１０13
／ｃｍ2の条件でイオン注入し、ＬＤＤ（lightly doped
drain）を形成する。
【００１６】（８）第２ポリシリコンから形成されたゲ
ート電極１２６ｂ覆うレジストを形成し、砒素イオンを
１４０ｋｅＶ、２×１０15／ｃｍ2の条件でイオン注入
し、ｎチャネルを形成する。次に、レジスト層を除去し
た後、新たに全面にレジスト層を形成し、ホウ素イオン
（Ｂ+）を３０ＫｅＶ、２×１０15／ｃｍ2の条件でイオ
ン注入を行い、ｐチャネルを形成する。
ート電極１２６ｂ覆うレジストを形成し、砒素イオンを
１４０ｋｅＶ、２×１０15／ｃｍ2の条件でイオン注入
し、ｎチャネルを形成する。次に、レジスト層を除去し
た後、新たに全面にレジスト層を形成し、ホウ素イオン
（Ｂ+）を３０ＫｅＶ、２×１０15／ｃｍ2の条件でイオ
ン注入を行い、ｐチャネルを形成する。
【００１７】（９）レジストを除去した後、減圧ＣＶＤ
法により、燐珪酸ガラス（ＰＳＧ）からなる層間絶縁膜
１３１を形成する。
法により、燐珪酸ガラス（ＰＳＧ）からなる層間絶縁膜
１３１を形成する。
【００１８】（１０）ＨＦ：ＮＨ４Ｆを用いたウェット
エッチングによって、層間絶縁膜１３１およびＳｉＯ２
膜１２４に第１コンタクトホール１３２を形成する。
エッチングによって、層間絶縁膜１３１およびＳｉＯ２
膜１２４に第１コンタクトホール１３２を形成する。
【００１９】（１１）次に、膜厚１４０ｎｍのＩＴＯ
（インジウム錫酸化物）層１２９を４００℃でスパッタ
法を用いて形成する。得られたＩＴＯ膜１２９をＨＣ
ｌ：Ｈ２Ｏ：ＨＮＯ３＝３００：３００：５０からなる
エッチャントを用いてウエットエッチすることによって
ＩＴＯ膜１２９をパターニングする。その後、レジスト
層をマスクとして、ＨＦ／ＮＨ４ Ｆを用いたウエットエ
ッチングによってＩＴＯ膜１２９に第２コンタクトホー
ル１３４を形成する。
（インジウム錫酸化物）層１２９を４００℃でスパッタ
法を用いて形成する。得られたＩＴＯ膜１２９をＨＣ
ｌ：Ｈ２Ｏ：ＨＮＯ３＝３００：３００：５０からなる
エッチャントを用いてウエットエッチすることによって
ＩＴＯ膜１２９をパターニングする。その後、レジスト
層をマスクとして、ＨＦ／ＮＨ４ Ｆを用いたウエットエ
ッチングによってＩＴＯ膜１２９に第２コンタクトホー
ル１３４を形成する。
【００２０】（１２）スパッタ法を用いて全面に厚さ６
００ｎｍのＡｌＳｉ層を堆積し、Ｈ ３ＰＯ４：Ｈ２Ｏ＝
２：１０を用いたウエットエッチによってＡｌＳｉ層を
パターニングし電極１３０を形成する。続いて、厚さ４
００ｎｍのＳｉＮからなるパッシベーション膜１３３を
常圧ＣＶＤ法で形成する。パッシベーション膜１３３
は、ＣＦ４：Ｏ２＝９５：５ガスを用いたプラズマエッ
チングによってパターニングされる。
００ｎｍのＡｌＳｉ層を堆積し、Ｈ ３ＰＯ４：Ｈ２Ｏ＝
２：１０を用いたウエットエッチによってＡｌＳｉ層を
パターニングし電極１３０を形成する。続いて、厚さ４
００ｎｍのＳｉＮからなるパッシベーション膜１３３を
常圧ＣＶＤ法で形成する。パッシベーション膜１３３
は、ＣＦ４：Ｏ２＝９５：５ガスを用いたプラズマエッ
チングによってパターニングされる。
【００２１】
【発明が解決しようとする課題】上記公報に開示されて
いる液晶表示装置の付加容量の容量値は、溝の開口径、
溝の深さ、誘電体層を形成する材料の種類（誘電率）、
誘電体層の厚さで決まる。上記従来技術の付加容量を設
計通りの容量値を有するように形成するために最も重要
な要因は、溝の深さの制御である。この溝は単一の材料
からなる基板の表面をエッチングすることによって形成
されるので、溝の深さの制御はエッチング時間を制御す
ることによってなされる。しかしながら、エッチング時
間を正確に制御しても、エッチレートにバラツキがある
と、溝の深さにバラツキが生じる。付加容量の容量値の
バラツキは、液晶表示装置の表示品位を低下させる。
いる液晶表示装置の付加容量の容量値は、溝の開口径、
溝の深さ、誘電体層を形成する材料の種類（誘電率）、
誘電体層の厚さで決まる。上記従来技術の付加容量を設
計通りの容量値を有するように形成するために最も重要
な要因は、溝の深さの制御である。この溝は単一の材料
からなる基板の表面をエッチングすることによって形成
されるので、溝の深さの制御はエッチング時間を制御す
ることによってなされる。しかしながら、エッチング時
間を正確に制御しても、エッチレートにバラツキがある
と、溝の深さにバラツキが生じる。付加容量の容量値の
バラツキは、液晶表示装置の表示品位を低下させる。
【００２２】容量値が小さいと付加容量が蓄積できる電
荷量が減少するので、ＴＦＴを流れるリーク電流の影響
を強く受け、所定の電圧を保持できなくなる。逆に、付
加容量の容量値が大きいと、十分に充電することができ
なくなり、付加容量および液晶容量の両端に所定の電圧
が印加されなくなる。
荷量が減少するので、ＴＦＴを流れるリーク電流の影響
を強く受け、所定の電圧を保持できなくなる。逆に、付
加容量の容量値が大きいと、十分に充電することができ
なくなり、付加容量および液晶容量の両端に所定の電圧
が印加されなくなる。
【００２３】本発明は、上記課題を解決するためになさ
れたものであり、その主な目的は、付加容量の容量値の
バラツキが小さく、表示品位の優れた液晶表示装置およ
びその製造方法を提供することにある。
れたものであり、その主な目的は、付加容量の容量値の
バラツキが小さく、表示品位の優れた液晶表示装置およ
びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】本発明の液晶表示装置
は、絶縁性基板と、前記絶縁性基板上に形成された薄膜
トランジスタと、前記薄膜トランジスタに電気的に接続
された絵素電極および付加容量とを有する液晶表示装置
であって、前記絶縁性基板上に形成された第１導電層
と、前記第１導電層上に形成され、前記第１導電層の一
部を露出する開口部を有する第１絶縁層と、少なくとも
前記開口部内に位置する前記第１導電層上に形成された
第２導電層と、前記第２導電層を覆う第２絶縁層と、少
なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層とを有し、前記第２導電層と、前記第２
絶縁層と、前記第３導電層とを含む積層構造から前記付
加容量が形成されており、そのことによって上記目的が
達成される。
は、絶縁性基板と、前記絶縁性基板上に形成された薄膜
トランジスタと、前記薄膜トランジスタに電気的に接続
された絵素電極および付加容量とを有する液晶表示装置
であって、前記絶縁性基板上に形成された第１導電層
と、前記第１導電層上に形成され、前記第１導電層の一
部を露出する開口部を有する第１絶縁層と、少なくとも
前記開口部内に位置する前記第１導電層上に形成された
第２導電層と、前記第２導電層を覆う第２絶縁層と、少
なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層とを有し、前記第２導電層と、前記第２
絶縁層と、前記第３導電層とを含む積層構造から前記付
加容量が形成されており、そのことによって上記目的が
達成される。
【００２５】前記第２導電層は前記開口部内において前
記第１導電層と接触するように形成されてもよい。
記第１導電層と接触するように形成されてもよい。
【００２６】前記第１導電層と前記第２導電層との間に
形成された第３絶縁層を更に有し、前記第１導電層と前
記第２導電層とが互いに電気的に絶縁されてもよい。
形成された第３絶縁層を更に有し、前記第１導電層と前
記第２導電層とが互いに電気的に絶縁されてもよい。
【００２７】前記第１導電層と前記第３導電層とは互い
に電気的に接続さており、前記第１導電層と、前記第３
絶縁層と、前記第２導電層とを含む積層構造および前記
第２導電層と、前記第２絶縁層と、前記第３導電層とを
含む積層構造から前記付加容量が形成される構成として
もよい。
に電気的に接続さており、前記第１導電層と、前記第３
絶縁層と、前記第２導電層とを含む積層構造および前記
第２導電層と、前記第２絶縁層と、前記第３導電層とを
含む積層構造から前記付加容量が形成される構成として
もよい。
【００２８】前記第１導電層と前記第３導電層とは、表
示領域外に位置する前記第１絶縁層に形成されたコンタ
クトホールにおいて互いに接続されていることが好まし
い。
示領域外に位置する前記第１絶縁層に形成されたコンタ
クトホールにおいて互いに接続されていることが好まし
い。
【００２９】少なくとも前記薄膜トランジスタのチャネ
ルと重なるように形成されている遮光層を有し、前記遮
光層は、前記第１導電層と同一の膜から形成されてお
り、且つ、前記遮光層と前記第１導電層とは互いに電気
的に絶縁されている構成してもよい。
ルと重なるように形成されている遮光層を有し、前記遮
光層は、前記第１導電層と同一の膜から形成されてお
り、且つ、前記遮光層と前記第１導電層とは互いに電気
的に絶縁されている構成してもよい。
【００３０】前記薄膜トランジスタのゲート絶縁層は、
前記第２絶縁層と同一の膜から形成されていることが好
ましい。
前記第２絶縁層と同一の膜から形成されていることが好
ましい。
【００３１】前記薄膜トランジスタのチャネル、ソース
およびドレインは、前記第２導電層と同一の膜に形成さ
れていることが好ましい。
およびドレインは、前記第２導電層と同一の膜に形成さ
れていることが好ましい。
【００３２】前記薄膜トランジスタのゲート電極は、前
記第３導電層と同一の膜から形成されていることが好ま
しい。
記第３導電層と同一の膜から形成されていることが好ま
しい。
【００３３】本発明の液晶表示装置の製造方法は、絶縁
性基板と、前記絶縁性基板上に形成された薄膜トランジ
スタと、前記薄膜トランジスタに電気的に接続された絵
素電極および付加容量とを有する液晶表示装置の製造方
法であって、前記絶縁性基板上に第１導電層を形成する
工程と、前記第１導電層上に第１絶縁層を形成する工程
と、前記第１導電層をエッチストップ層として用いて前
記第１絶縁層をエッチングすることによって、前記第１
導電層の一部を露出する開口部を前記第１絶縁層に形成
する工程と、少なくとも前記開口部内の前記第１導電層
上に第２導電層を形成する工程と、前記第２導電層を覆
う第２絶縁層を形成する工程と、少なくとも前記開口部
内に位置する前記第２絶縁層を覆う、第３導電層を形成
する工程とを包含し、前記第２導電層と、前記第２絶縁
層と、前記第３導電層とを含む積層構造から前記付加容
量を形成し、そのことによって上記目的が達成される。
性基板と、前記絶縁性基板上に形成された薄膜トランジ
スタと、前記薄膜トランジスタに電気的に接続された絵
素電極および付加容量とを有する液晶表示装置の製造方
法であって、前記絶縁性基板上に第１導電層を形成する
工程と、前記第１導電層上に第１絶縁層を形成する工程
と、前記第１導電層をエッチストップ層として用いて前
記第１絶縁層をエッチングすることによって、前記第１
導電層の一部を露出する開口部を前記第１絶縁層に形成
する工程と、少なくとも前記開口部内の前記第１導電層
上に第２導電層を形成する工程と、前記第２導電層を覆
う第２絶縁層を形成する工程と、少なくとも前記開口部
内に位置する前記第２絶縁層を覆う、第３導電層を形成
する工程とを包含し、前記第２導電層と、前記第２絶縁
層と、前記第３導電層とを含む積層構造から前記付加容
量を形成し、そのことによって上記目的が達成される。
【００３４】前記第１導電層と前記第２導電層との間
に、前記第１導電層と前記第２導電層とを互いに電気的
に絶縁する第３絶縁層を形成する工程と、前記第１導電
層と前記第３導電層とを互いに電気的に接続する工程と
をさらに包含し、前記第１導電層と、前記第３絶縁層
と、前記第２導電層とを含む積層構造および前記第２導
電層と、前記第２絶縁層と、前記第３導電層とを含む積
層構造から前記付加容量を形成してもよい。
に、前記第１導電層と前記第２導電層とを互いに電気的
に絶縁する第３絶縁層を形成する工程と、前記第１導電
層と前記第３導電層とを互いに電気的に接続する工程と
をさらに包含し、前記第１導電層と、前記第３絶縁層
と、前記第２導電層とを含む積層構造および前記第２導
電層と、前記第２絶縁層と、前記第３導電層とを含む積
層構造から前記付加容量を形成してもよい。
【００３５】以下に、本発明の作用を説明する。
【００３６】本発明の液晶表示装置の付加容量は、少な
くとも開口部（溝またはトレンチ）に形成された、第２
導電層（付加容量電極）／第２絶縁層（付加容量誘電体
層）／第３導電層（付加容量対向電極）とを含む積層構
造から形成されている。付加容量は開口部に形成されて
いるので、狭い占有面積で大きな容量値を確保すること
ができる。さらに、この開口部は、第１導電層上に形成
された第１絶縁層上に形成されている。第１導電層と第
１絶縁層は異なる材料から形成されているので、第１絶
縁層にエッチングによって開口部を形成する工程におい
て、下地の第１導電層をエッチストップ層として機能さ
せることができる。従って、付加容量が形成される開口
部の深さは、正確に制御されるので、容量値のバラツキ
が著しく低減された付加容量を実現することができる。
くとも開口部（溝またはトレンチ）に形成された、第２
導電層（付加容量電極）／第２絶縁層（付加容量誘電体
層）／第３導電層（付加容量対向電極）とを含む積層構
造から形成されている。付加容量は開口部に形成されて
いるので、狭い占有面積で大きな容量値を確保すること
ができる。さらに、この開口部は、第１導電層上に形成
された第１絶縁層上に形成されている。第１導電層と第
１絶縁層は異なる材料から形成されているので、第１絶
縁層にエッチングによって開口部を形成する工程におい
て、下地の第１導電層をエッチストップ層として機能さ
せることができる。従って、付加容量が形成される開口
部の深さは、正確に制御されるので、容量値のバラツキ
が著しく低減された付加容量を実現することができる。
【００３７】第２導電層は開口部内の第１導電層に接触
するように形成しても良いし、開口部内の第１導電層上
にさらなる絶縁層を設けて第１導電層と第２導電層とを
互いに絶縁してもよい。開口部内の第１導電層と第２導
電層とをさらなる絶縁層で互いに絶縁した構成におい
て、第１導電層と第３導電層とを電気的に接続すること
によって、第２導電層（付加容量電極）／第２絶縁層
（付加容量誘電体層）／第３導電層（付加容量対向電
極）から形成される容量に加えて、第１導電層（付加容
量対向電極）／さらなる絶縁層（付加容量誘電体層）／
第２導電層（付加容量電極）から形成される容量が並列
に接続されている。従って、単位占有面積当たりの容量
値を増加させることができる。すなわち、液晶表示装置
の開口率を一層高めることが可能となる。第１導電層と
第３導電層との電気的な接続を、絵素電極と重ならない
位置で実現することによって、開口率の低下を防止する
ことができる。
するように形成しても良いし、開口部内の第１導電層上
にさらなる絶縁層を設けて第１導電層と第２導電層とを
互いに絶縁してもよい。開口部内の第１導電層と第２導
電層とをさらなる絶縁層で互いに絶縁した構成におい
て、第１導電層と第３導電層とを電気的に接続すること
によって、第２導電層（付加容量電極）／第２絶縁層
（付加容量誘電体層）／第３導電層（付加容量対向電
極）から形成される容量に加えて、第１導電層（付加容
量対向電極）／さらなる絶縁層（付加容量誘電体層）／
第２導電層（付加容量電極）から形成される容量が並列
に接続されている。従って、単位占有面積当たりの容量
値を増加させることができる。すなわち、液晶表示装置
の開口率を一層高めることが可能となる。第１導電層と
第３導電層との電気的な接続を、絵素電極と重ならない
位置で実現することによって、開口率の低下を防止する
ことができる。
【００３８】第１導電層を遮光性を有する材料を用いて
形成することによって、第１導電層を、ＴＦＴのチャネ
ルに入射する光を防ぐ遮光層として用いることができ
る。特に、ＴＦＴのチャネルやＬＤＤトランジスタのＬ
ＤＤ領域を少なくとも覆う遮光層を形成することによっ
て、ＴＦＴの光リークを抑制することができる。液晶表
示装置の用途に応じて、裏面からの光学系等からの反射
光を遮光する構成としてもよいし、上方からの直接入射
光を遮光する構成としてもよい。
形成することによって、第１導電層を、ＴＦＴのチャネ
ルに入射する光を防ぐ遮光層として用いることができ
る。特に、ＴＦＴのチャネルやＬＤＤトランジスタのＬ
ＤＤ領域を少なくとも覆う遮光層を形成することによっ
て、ＴＦＴの光リークを抑制することができる。液晶表
示装置の用途に応じて、裏面からの光学系等からの反射
光を遮光する構成としてもよいし、上方からの直接入射
光を遮光する構成としてもよい。
【００３９】第１導電層を付加容量対向電極として利用
する構成においては、付加容量対向電極として機能する
部分と遮光層として機能する部分を電気的に分離して形
成することが好ましい。少なくともＴＦＴのチャネル領
域覆う部分と付加容量対向電極とを分離することによっ
て、付加容量対向電極の電位がＴＦＴのチャネル領域に
影響することを防止できるので、ＴＦＴの動作特性を安
定にすることができる。
する構成においては、付加容量対向電極として機能する
部分と遮光層として機能する部分を電気的に分離して形
成することが好ましい。少なくともＴＦＴのチャネル領
域覆う部分と付加容量対向電極とを分離することによっ
て、付加容量対向電極の電位がＴＦＴのチャネル領域に
影響することを防止できるので、ＴＦＴの動作特性を安
定にすることができる。
【００４０】また、付加容量電極として機能する層とＴ
ＦＴの半導体層（チャネル、ソース、ドレインとが形成
される層）とを同一の膜を用いて形成する構成にするこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。例えば、ポリシリコン膜に不純物濃度の異な
る領域を形成することによって、付加容量電極、ＴＦＴ
のチャネル、ソースおよびドレインを形成することがで
きる。
ＦＴの半導体層（チャネル、ソース、ドレインとが形成
される層）とを同一の膜を用いて形成する構成にするこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。例えば、ポリシリコン膜に不純物濃度の異な
る領域を形成することによって、付加容量電極、ＴＦＴ
のチャネル、ソースおよびドレインを形成することがで
きる。
【００４１】さらに、付加容量誘電体層として機能する
層とＴＦＴのゲート絶縁層とを同一の膜から形成するこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。また、付加容量対向電極として機能する層と
ゲート電極とを同一の膜から形成することによって、液
晶表示装置の製造方法を簡略化することもできる。
層とＴＦＴのゲート絶縁層とを同一の膜から形成するこ
とによって、液晶表示装置の製造方法を簡略化すること
ができる。また、付加容量対向電極として機能する層と
ゲート電極とを同一の膜から形成することによって、液
晶表示装置の製造方法を簡略化することもできる。
【００４２】
【発明の実施の形態】（実施形態１）本実施形態のＴＦ
Ｔ液晶表示装置（以下、ＴＦＴ−ＬＣＤという。）１０
０を図１および図２Ａに模式的に示す。図１はＴＦＴ−
ＬＣＤ１００の１絵素に対応する部分の模式的な断面図
であり、図２Ａはその上面図である。図１は図２Ａ中の
破線Ｘ１−Ｘ２−Ｘ４−Ｘ４’線に沿った断面図に相当
する。本発明によるＴＦＴ−ＬＣＤの等価回路は図６に
示した等価回路と同じであり、上記の説明において用い
た構成要素の名称を本発明の説明においても用いる。
Ｔ液晶表示装置（以下、ＴＦＴ−ＬＣＤという。）１０
０を図１および図２Ａに模式的に示す。図１はＴＦＴ−
ＬＣＤ１００の１絵素に対応する部分の模式的な断面図
であり、図２Ａはその上面図である。図１は図２Ａ中の
破線Ｘ１−Ｘ２−Ｘ４−Ｘ４’線に沿った断面図に相当
する。本発明によるＴＦＴ−ＬＣＤの等価回路は図６に
示した等価回路と同じであり、上記の説明において用い
た構成要素の名称を本発明の説明においても用いる。
【００４３】ＴＦＴ−ＬＣＤ１００は、ＴＦＴ基板１０
０ａと、対向基板１００ｂと、ＴＦＴ基板１００ａと対
向基板１００ｂとの間に挟持された液晶層４０とを有し
ている。一般的なＴＮモードの液晶表示装置の場合、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂの液晶層４０
側の表面に配向膜（不図示）が設けられ、ＴＦＴ基板１
００ａおよび対向基板１００ｂのそれぞれの外側に偏光
板（不図示）が設けられる。表示モードによっては、配
向膜や偏光板を省略することができる。
０ａと、対向基板１００ｂと、ＴＦＴ基板１００ａと対
向基板１００ｂとの間に挟持された液晶層４０とを有し
ている。一般的なＴＮモードの液晶表示装置の場合、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂの液晶層４０
側の表面に配向膜（不図示）が設けられ、ＴＦＴ基板１
００ａおよび対向基板１００ｂのそれぞれの外側に偏光
板（不図示）が設けられる。表示モードによっては、配
向膜や偏光板を省略することができる。
【００４４】ＴＦＴ基板１００ａは、絶縁性基板１１
と、絶縁性基板１１上に形成されたＴＦＴ２０と、ＴＦ
Ｔ２０に電気的に接続された絵素電極１５および付加容
量１０とを有している。
と、絶縁性基板１１上に形成されたＴＦＴ２０と、ＴＦ
Ｔ２０に電気的に接続された絵素電極１５および付加容
量１０とを有している。
【００４５】付加容量１０は、絶縁性基板１１上に形成
された第１導電層１２と、第１導電層１２の一部を露出
する開口部（溝またはトレンチとも呼ばれる）１４を有
する第１絶縁層１３と、開口部１４内において第１導電
層１２に接触する第２導電層１７ａと、第２導電層１７
ａを覆う第２絶縁層１８と、少なくとも開口部１４内に
位置する第２絶縁層１８を覆う第３導電層１９ａとをこ
の順で有する積層構造から形成されている。すなわち、
付加容量１０は、第２導電層１７ａからなる付加容量電
極と、第３導電層１９ａからなる付加容量対向電極（付
加容量対向電極線）と、これらの電極間に位置する第２
絶縁層１８からなる付加容量誘電体層とを有する。付加
容量１０は、図２Ａ中にハッチングで示した第２導電層
１７と第３導電層１９ａとが重なる領域に形成される。
された第１導電層１２と、第１導電層１２の一部を露出
する開口部（溝またはトレンチとも呼ばれる）１４を有
する第１絶縁層１３と、開口部１４内において第１導電
層１２に接触する第２導電層１７ａと、第２導電層１７
ａを覆う第２絶縁層１８と、少なくとも開口部１４内に
位置する第２絶縁層１８を覆う第３導電層１９ａとをこ
の順で有する積層構造から形成されている。すなわち、
付加容量１０は、第２導電層１７ａからなる付加容量電
極と、第３導電層１９ａからなる付加容量対向電極（付
加容量対向電極線）と、これらの電極間に位置する第２
絶縁層１８からなる付加容量誘電体層とを有する。付加
容量１０は、図２Ａ中にハッチングで示した第２導電層
１７と第３導電層１９ａとが重なる領域に形成される。
【００４６】ＴＦＴ２０は、ソース１７ｂ、ドレイン１
７ｂ’およびチャネル１７ｃを有する半導体層１７と、
半導体層上に形成された第２絶縁層（ゲート絶縁層）１
８と、チャネル１７ｃの真上に位置する第２絶縁層１８
上に形成されたゲート電極１９ｂとを有している。ゲー
ト電極１９ｂはゲート配線の一部として形成されてい
る。
７ｂ’およびチャネル１７ｃを有する半導体層１７と、
半導体層上に形成された第２絶縁層（ゲート絶縁層）１
８と、チャネル１７ｃの真上に位置する第２絶縁層１８
上に形成されたゲート電極１９ｂとを有している。ゲー
ト電極１９ｂはゲート配線の一部として形成されてい
る。
【００４７】ＴＦＴ２０および付加容量１０は絶縁層２
２に覆われている。絶縁層２２にはコンタクトホール２
３ａおよび２３ｂが形成されており、それぞれ、ソース
１７ｂおよびドレイン１７ｂ’の少なくとも一部を露出
している。ソース１７ｂおよびドレイン１７ｂ’は、コ
ンタクトホール２３ａおよび２３ｂ内でそれぞれソース
電極２４ａおよびドレイン電極２４ｂに接続されてい
る。これら全てを覆うパッシベーション層２６には、ド
レイン電極２４ｂの一部を露出するコンタクトホール２
７が形成されている。パッシベーション２６上に形成さ
れている絵素電極１５は、コンタクトホール２７内でド
レイン電極２４ｂと電気的に接続されている。
２に覆われている。絶縁層２２にはコンタクトホール２
３ａおよび２３ｂが形成されており、それぞれ、ソース
１７ｂおよびドレイン１７ｂ’の少なくとも一部を露出
している。ソース１７ｂおよびドレイン１７ｂ’は、コ
ンタクトホール２３ａおよび２３ｂ内でそれぞれソース
電極２４ａおよびドレイン電極２４ｂに接続されてい
る。これら全てを覆うパッシベーション層２６には、ド
レイン電極２４ｂの一部を露出するコンタクトホール２
７が形成されている。パッシベーション２６上に形成さ
れている絵素電極１５は、コンタクトホール２７内でド
レイン電極２４ｂと電気的に接続されている。
【００４８】対向基板１００ｂは、絶縁基板３１と、絶
縁基板３１上に形成された対向電極（共通電極）３５と
を有している。必要に応じて、配向層やカラーフィルタ
層（いずれも不図示）を設けても良い。
縁基板３１上に形成された対向電極（共通電極）３５と
を有している。必要に応じて、配向層やカラーフィルタ
層（いずれも不図示）を設けても良い。
【００４９】図６の等価回路中の液晶容量ＣＬＣは、絵
素電極１５と、対向電極３５と、これらの電極間に挟持
された液晶層４０とによって形成される。絵素電極１５
および付加容量電極（第２導電層）１７ａにはＴＦＴ２
０のドレイン１７ｂ’を介して信号電圧が印加され、対
向電極３５および付加容量対向電極１９ａには、共通配
線（図２Ａ中の１９ａ）を介して共通電圧が印加され
る。なお、共通配線は接地されても良い。
素電極１５と、対向電極３５と、これらの電極間に挟持
された液晶層４０とによって形成される。絵素電極１５
および付加容量電極（第２導電層）１７ａにはＴＦＴ２
０のドレイン１７ｂ’を介して信号電圧が印加され、対
向電極３５および付加容量対向電極１９ａには、共通配
線（図２Ａ中の１９ａ）を介して共通電圧が印加され
る。なお、共通配線は接地されても良い。
【００５０】ＴＦＴ−ＬＣＤ１００の付加容量１０は、
絵素毎にＴＦＴ２０の近傍に形成される。付加容量１０
は、絶縁層１３に形成された開口部１４に積層された第
２導電層（付加容量電極）１７ａ／第２絶縁層（付加容
量誘電体層）１８ａ／第３導電層（付加容量対向電極）
１９ａを含む積層構造から形成されいるので、狭い占有
面積（基板面に射影した面積）で大きな容量値を確保す
ることができるので、高い開口率を確保することができ
る。
絵素毎にＴＦＴ２０の近傍に形成される。付加容量１０
は、絶縁層１３に形成された開口部１４に積層された第
２導電層（付加容量電極）１７ａ／第２絶縁層（付加容
量誘電体層）１８ａ／第３導電層（付加容量対向電極）
１９ａを含む積層構造から形成されいるので、狭い占有
面積（基板面に射影した面積）で大きな容量値を確保す
ることができるので、高い開口率を確保することができ
る。
【００５１】開口率の向上効果について、図２Ｂに示し
た開口部が形成されていない付加容量を有するＴＦＴ−
ＬＣＤと比較して、定量的に説明する。図２ＢのＴＦＴ
−ＬＣＤは第１絶縁層１３に開口部を有していないこと
以外は実質的に図２Ａに示したＴＦＴ−ＬＣＤ１００と
同じなので、その構成要素は図２Ａと共通の参照符号を
用いて示し、詳細な説明を省略する。
た開口部が形成されていない付加容量を有するＴＦＴ−
ＬＣＤと比較して、定量的に説明する。図２ＢのＴＦＴ
−ＬＣＤは第１絶縁層１３に開口部を有していないこと
以外は実質的に図２Ａに示したＴＦＴ−ＬＣＤ１００と
同じなので、その構成要素は図２Ａと共通の参照符号を
用いて示し、詳細な説明を省略する。
【００５２】ＴＦＴ−ＬＣＤにおいて、ｉoff（トラン
ジスタのoff電流）＝０．０４ｐＡ、ｔoff（トランジス
タのoff期間）＝１６．７ｍｓｅｃ（６０Ｈｚ駆動）、
初期電圧Ｖapp＝９Ｖとして、例えば、９９．５％以上
の電圧保持率（１フレーム期間の電圧降下ΔＶが０．５
％以下）を得るためには、ΔＶ〜｛（１／２）×ｉoff
×ｔoff｝／ＣＳ≦Ｖapp×（０．５／１００）の関係か
ら、約３０ｆＦ以上の付加容量値ＣＳが必要であると見
積もることができる。もちろん、この条件は、ＴＦＴ−
ＬＣＤの駆動方法や、液晶容量および／またはＴＦＴの
ソース・ドレイン容量等によって変わる。
ジスタのoff電流）＝０．０４ｐＡ、ｔoff（トランジス
タのoff期間）＝１６．７ｍｓｅｃ（６０Ｈｚ駆動）、
初期電圧Ｖapp＝９Ｖとして、例えば、９９．５％以上
の電圧保持率（１フレーム期間の電圧降下ΔＶが０．５
％以下）を得るためには、ΔＶ〜｛（１／２）×ｉoff
×ｔoff｝／ＣＳ≦Ｖapp×（０．５／１００）の関係か
ら、約３０ｆＦ以上の付加容量値ＣＳが必要であると見
積もることができる。もちろん、この条件は、ＴＦＴ−
ＬＣＤの駆動方法や、液晶容量および／またはＴＦＴの
ソース・ドレイン容量等によって変わる。
【００５３】絵素の大きさを１８μｍ×１８μｍ、付加
容量誘電体層（酸化シリコン）の厚さを８０ｎｍとし
て、３０ｆＦの付加容量値ＣＳを得るために必要な付加
容量１０の基板表面に射影した面積（図２Ａおよび図２
Ｂ中のハッチング部の面積）を比較する。図２Ｂに示し
た開口部構造（トレンチ構造）を有さない付加容量は、
約７０μｍ2の射影面積が必要なのに対し、実施形態１
の図２Ａに示した幅２μｍ×長さ１７μｍの開口部１４
を有する構造では、約５３μｍ2の射影面積で３０ｆＦ
の付加容量値を得ることができる。開口率（図２Ａおよ
び図２Ｂ中の開口部１５ａ（ハッチング部）の絵素全体
の面積に対する割合）で比較すると、図２Ｂの構造の開
口率が約４２％であるのに対し、図２Ａの構造の開口率
は約４６％であり、高開口率化が達成されている。
容量誘電体層（酸化シリコン）の厚さを８０ｎｍとし
て、３０ｆＦの付加容量値ＣＳを得るために必要な付加
容量１０の基板表面に射影した面積（図２Ａおよび図２
Ｂ中のハッチング部の面積）を比較する。図２Ｂに示し
た開口部構造（トレンチ構造）を有さない付加容量は、
約７０μｍ2の射影面積が必要なのに対し、実施形態１
の図２Ａに示した幅２μｍ×長さ１７μｍの開口部１４
を有する構造では、約５３μｍ2の射影面積で３０ｆＦ
の付加容量値を得ることができる。開口率（図２Ａおよ
び図２Ｂ中の開口部１５ａ（ハッチング部）の絵素全体
の面積に対する割合）で比較すると、図２Ｂの構造の開
口率が約４２％であるのに対し、図２Ａの構造の開口率
は約４６％であり、高開口率化が達成されている。
【００５４】さらに、開口部１４は絶縁層１３を貫通す
る穴であり、且つ、絶縁層１３の下（開口部１４の底）
には導電層１２が形成されている。従って、絶縁層１３
にエッチングによって開口部１４を形成する工程におい
て、導電層１２をエッチストップ層として用いることが
できる。その結果、上述した従来のトレンチ型付加容量
において溝の深さの制御が困難なために容量値がばらつ
くという問題が、生じない。
る穴であり、且つ、絶縁層１３の下（開口部１４の底）
には導電層１２が形成されている。従って、絶縁層１３
にエッチングによって開口部１４を形成する工程におい
て、導電層１２をエッチストップ層として用いることが
できる。その結果、上述した従来のトレンチ型付加容量
において溝の深さの制御が困難なために容量値がばらつ
くという問題が、生じない。
【００５５】また、導電層１２に遮光性を有する材料を
用いて、図１に示した様にＴＦＴ２０の下部まで拡がる
ように形成することによって、ＴＦＴ２０（特にチャネ
ル１７ｃ）に光が入射することを防止することができ
る。すなわち、導電層１２は、製造工程においてエッチ
ストップ層として機能するとともに、最終製品において
は遮光層として機能する。
用いて、図１に示した様にＴＦＴ２０の下部まで拡がる
ように形成することによって、ＴＦＴ２０（特にチャネ
ル１７ｃ）に光が入射することを防止することができ
る。すなわち、導電層１２は、製造工程においてエッチ
ストップ層として機能するとともに、最終製品において
は遮光層として機能する。
【００５６】図１に示した構造においては、第２導電層
１８が開口部１４内で第１導電層１２に接触しいてる
が、第１導電層１２と第２導電層１８との間に絶縁層を
設けて、第１導電層１２を第２導電層１８から電気的に
絶縁してもよい。例えば、上述のように、第１導電層１
２をＴＦＴ２０を遮光する膜として用いる場合には、第
１導電層１２の電位がＴＦＴ２０の動作に影響しないよ
うに、第１導電層１２を絶縁することが好ましい。第１
導電層１２と第２導電層１８との間に絶縁層を設ける代
わりに、実施形態２において説明するように、第１導電
層１２を分離してもよい。なお、第２導電層１８が開口
部１４内で第１導電層１２と接触する構造を採用する方
が、開口部１４の深さを正確に制御できる利点がある。
すなわち、開口部１４内に絶縁層を形成すると、僅かで
はあるが、絶縁層の厚さのバラツキが開口部１４の深さ
のバラツキとなる。
１８が開口部１４内で第１導電層１２に接触しいてる
が、第１導電層１２と第２導電層１８との間に絶縁層を
設けて、第１導電層１２を第２導電層１８から電気的に
絶縁してもよい。例えば、上述のように、第１導電層１
２をＴＦＴ２０を遮光する膜として用いる場合には、第
１導電層１２の電位がＴＦＴ２０の動作に影響しないよ
うに、第１導電層１２を絶縁することが好ましい。第１
導電層１２と第２導電層１８との間に絶縁層を設ける代
わりに、実施形態２において説明するように、第１導電
層１２を分離してもよい。なお、第２導電層１８が開口
部１４内で第１導電層１２と接触する構造を採用する方
が、開口部１４の深さを正確に制御できる利点がある。
すなわち、開口部１４内に絶縁層を形成すると、僅かで
はあるが、絶縁層の厚さのバラツキが開口部１４の深さ
のバラツキとなる。
【００５７】さらに、図１に示した構造を採用すると、
付加容量１０の付加容量電極１７ａとＴＦＴ２０の半導
体層（１７ｂ、１７ｂ’、１７ｃ）とを同一の膜から形
成できる。すなわち、１枚の連続した半導体膜の一部の
領域を付加容量電極１７ａとして利用し、他の領域をＴ
ＦＴ２０の半導体層として利用することができる。ま
た、付加容量１０の誘電体層１８ａとＴＦＴ２０のゲー
ト絶縁層１８ｂとを同一の膜で形成できる。更に、付加
容量対向電極１９ａとゲート電極１９ｂを同一の膜から
形成することができる。
付加容量１０の付加容量電極１７ａとＴＦＴ２０の半導
体層（１７ｂ、１７ｂ’、１７ｃ）とを同一の膜から形
成できる。すなわち、１枚の連続した半導体膜の一部の
領域を付加容量電極１７ａとして利用し、他の領域をＴ
ＦＴ２０の半導体層として利用することができる。ま
た、付加容量１０の誘電体層１８ａとＴＦＴ２０のゲー
ト絶縁層１８ｂとを同一の膜で形成できる。更に、付加
容量対向電極１９ａとゲート電極１９ｂを同一の膜から
形成することができる。
【００５８】以下に、ＴＦＴ−ＬＣＤ１００を製造する
方法の例を図３Ａ〜図３Ｇを参照ながら説明する。
方法の例を図３Ａ〜図３Ｇを参照ながら説明する。
【００５９】図３Ａに示したように、石英基板（絶縁性
基板）１１上に厚さ約１００ｎｍの燐ドープのポリシリ
コン層（第１導電層）１２を減圧ＣＶＤ法で堆積する。
得られたポリシリコン層１２を所定のパターンにエッチ
ングする。
基板）１１上に厚さ約１００ｎｍの燐ドープのポリシリ
コン層（第１導電層）１２を減圧ＣＶＤ法で堆積する。
得られたポリシリコン層１２を所定のパターンにエッチ
ングする。
【００６０】第１導電層１２を形成する材料はポリシリ
コンに限られない。第１導電層１２をＴＦＴ用の遮光膜
として用いる場合には、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ、
Ｃｏ、Ｐｔ、Ｒｕ、Ｐｄ、Ｃｕ等の金属や、Ｗポリサイ
ド（ＷＳｉｘ／ポリシリコン）をはじめとするＭｏ、Ｔ
ｉ、Ｔａ、Ｃｒ、Ｃｏ、Ｐｔ、Ｐｄポリサイドを用いる
ことができる。さらに、ＴｉＷ等の合金あるいはＴｉＮ
等の導電性金属窒化物を用いてもよい。第１導電層１２
の材料は、後工程の熱処理条件に耐熱性や液晶表示装置
の用途等を考慮して適宜選択される。特に、ＴＦＴ−Ｌ
ＣＤ１００を投射型表示装置に用いる場合には、ＴＦＴ
２０に強い光が照射されるので、第１導電層１２の光透
過率は５％以下であることが好ましい。少なくともＴＦ
Ｔ２０のチャネル１７ｃを遮光すれば光照射によるＴＦ
Ｔ２０のリーク電流を低減することができる。リーク電
流を十分に低減するために、ＴＦＴ２０全体を遮光する
ように第１導電層１２を形成しても良い。第１導電層１
２の大きさや形状は、ＴＦＴ−ＬＣＤ１００の用途に応
じて適宜設定される。
コンに限られない。第１導電層１２をＴＦＴ用の遮光膜
として用いる場合には、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ、
Ｃｏ、Ｐｔ、Ｒｕ、Ｐｄ、Ｃｕ等の金属や、Ｗポリサイ
ド（ＷＳｉｘ／ポリシリコン）をはじめとするＭｏ、Ｔ
ｉ、Ｔａ、Ｃｒ、Ｃｏ、Ｐｔ、Ｐｄポリサイドを用いる
ことができる。さらに、ＴｉＷ等の合金あるいはＴｉＮ
等の導電性金属窒化物を用いてもよい。第１導電層１２
の材料は、後工程の熱処理条件に耐熱性や液晶表示装置
の用途等を考慮して適宜選択される。特に、ＴＦＴ−Ｌ
ＣＤ１００を投射型表示装置に用いる場合には、ＴＦＴ
２０に強い光が照射されるので、第１導電層１２の光透
過率は５％以下であることが好ましい。少なくともＴＦ
Ｔ２０のチャネル１７ｃを遮光すれば光照射によるＴＦ
Ｔ２０のリーク電流を低減することができる。リーク電
流を十分に低減するために、ＴＦＴ２０全体を遮光する
ように第１導電層１２を形成しても良い。第１導電層１
２の大きさや形状は、ＴＦＴ−ＬＣＤ１００の用途に応
じて適宜設定される。
【００６１】次に、図３Ｂに示したように、減圧ＣＶＤ
法で厚さ約４００ｎｍのＳｉＯ２層１３を堆積する。得
られたＳｉＯ２層１３をエッチングすることによって、
幅２μｍ×１７μｍの開口部１４を第１ポリシリコン層
１２上に形成する。ＳｉＯ２層１３の厚さや開口部１４
の大きさは、容量値や開口率を考慮して適宜設定され
る。なお、開口部１４の幅（図３Ｄ中のＷ）および長さ
は、第１導電層１２上の大きさで規定する。開口部１４
の形成方法を具体的に説明する。
法で厚さ約４００ｎｍのＳｉＯ２層１３を堆積する。得
られたＳｉＯ２層１３をエッチングすることによって、
幅２μｍ×１７μｍの開口部１４を第１ポリシリコン層
１２上に形成する。ＳｉＯ２層１３の厚さや開口部１４
の大きさは、容量値や開口率を考慮して適宜設定され
る。なお、開口部１４の幅（図３Ｄ中のＷ）および長さ
は、第１導電層１２上の大きさで規定する。開口部１４
の形成方法を具体的に説明する。
【００６２】所定のパターンを有するレジスト層（不図
示）をＳｉＯ２層１３上に形成する。このレジスト層を
マスクとして、エッチングガスとしてＣＨＦ３／ＣＦ４
／Ａｒ＝８：１：１２を用いてドライエッチング法によ
ってＳｉＯ２層１３をエッチングする。ＳｉＯ２とポリ
シリコンとのエッチレート比（選択比）は約２０：１で
あるので、ポリシリコンからなる第１導電層１２はＳｉ
Ｏ２層１３のエッチングに対して、良好なエッチストッ
プ層となる。厚さ４００ｎｍのＳｉＯ２層に対して２０
％のオーバーエッチを行っても、ポリシリコン層１２の
オーバエッチ量は、高々２ｎｍである。エッチングレー
トのバラツキは１０％程度なので、オーバエッチ量のバ
ラツキは０．４ｎｍ程度である。エッチング工程におい
て生じる開口部１４の深さのバラツキは、ＳｉＯ２層１
３を堆積する工程で生じる膜厚のバラツキ（約１０％、
この場合約４０ｎｍ）に比べ無視できる。すなわち、エ
ッチング工程のバラツキが開口部１４の深さのバラツキ
の要因とはならない。
示）をＳｉＯ２層１３上に形成する。このレジスト層を
マスクとして、エッチングガスとしてＣＨＦ３／ＣＦ４
／Ａｒ＝８：１：１２を用いてドライエッチング法によ
ってＳｉＯ２層１３をエッチングする。ＳｉＯ２とポリ
シリコンとのエッチレート比（選択比）は約２０：１で
あるので、ポリシリコンからなる第１導電層１２はＳｉ
Ｏ２層１３のエッチングに対して、良好なエッチストッ
プ層となる。厚さ４００ｎｍのＳｉＯ２層に対して２０
％のオーバーエッチを行っても、ポリシリコン層１２の
オーバエッチ量は、高々２ｎｍである。エッチングレー
トのバラツキは１０％程度なので、オーバエッチ量のバ
ラツキは０．４ｎｍ程度である。エッチング工程におい
て生じる開口部１４の深さのバラツキは、ＳｉＯ２層１
３を堆積する工程で生じる膜厚のバラツキ（約１０％、
この場合約４０ｎｍ）に比べ無視できる。すなわち、エ
ッチング工程のバラツキが開口部１４の深さのバラツキ
の要因とはならない。
【００６３】ＨＦ：ＮＨ４Ｆ等をエッチング液として用
いるウェットエッチ法によると、ＳｉＯ２とポリシリコ
ンと選択比は無限大と考えられる。従って、エッチング
工程に発生する深さのバラツキは更に小さいが、２次元
方向のエッチング精度を考慮すると、上述したドライエ
ッチ法を用いることが好ましい。また、遮光性を有する
第１導電層１２を形成するための材料としては、ＷＳｉ
／ポリシリコン（１５０ｎｍ／１００ｎｍ）等のシリサ
イド／ポリシリコンの２層構造を用いることができる。
この場合の第１絶縁層としては透明性の観点ＳｉＯ２層
が好ましいが、ＳｉＮを用いても良い。
いるウェットエッチ法によると、ＳｉＯ２とポリシリコ
ンと選択比は無限大と考えられる。従って、エッチング
工程に発生する深さのバラツキは更に小さいが、２次元
方向のエッチング精度を考慮すると、上述したドライエ
ッチ法を用いることが好ましい。また、遮光性を有する
第１導電層１２を形成するための材料としては、ＷＳｉ
／ポリシリコン（１５０ｎｍ／１００ｎｍ）等のシリサ
イド／ポリシリコンの２層構造を用いることができる。
この場合の第１絶縁層としては透明性の観点ＳｉＯ２層
が好ましいが、ＳｉＮを用いても良い。
【００６４】図３Ｃに示したように、基板の全面に厚さ
約５０ｎｍのポリシリコンを、例えば減圧ＣＶＤ法を用
いて堆積し、パターニングすることによって、ポリシリ
コン層（第２導電層）１７を形成する。ポリシリコン層
１７は、開口部１４内で第１導電層１２に接触してお
り、電気的に接続されている。このポリシリコン層１７
は、最終的にＴＦＴの半導体層（ソース１７ｂ、ドレイ
ン１７ｂ’、チャネル１７ｃ）および付加容量の付加容
量電極１７ａとなる。
約５０ｎｍのポリシリコンを、例えば減圧ＣＶＤ法を用
いて堆積し、パターニングすることによって、ポリシリ
コン層（第２導電層）１７を形成する。ポリシリコン層
１７は、開口部１４内で第１導電層１２に接触してお
り、電気的に接続されている。このポリシリコン層１７
は、最終的にＴＦＴの半導体層（ソース１７ｂ、ドレイ
ン１７ｂ’、チャネル１７ｃ）および付加容量の付加容
量電極１７ａとなる。
【００６５】図３Ｄに示したように、ＴＦＴ部が形成さ
れる部分を覆うレジスト層１６をマスクとして、ポリシ
リコン層１７に燐（Ｐ）を注入する。イオン注入条件
は、例えば１５ｋｅＶ、２×１０15／ｃｍ2である。開
口部１４の側壁に形成されたポリシリコン層１７に十分
な量のイオンを注入するためには、開口部１４はテーパ
ー形状を有していることが望ましい。テーパ角θ（第１
導電層１２の上面と開口部１４の側面とがなす角）は、
４５゜≦θ≦８４゜の範囲にあることが好ましい。開口
部１４の側面に形成されたポリシリコン層１７に注入さ
れる燐の量は、底面に形成されたポリシリコン層１７に
注入される燐の量のｃｏｓθ倍になる。側面に形成され
たポリシリコン層１７を十分に低抵抗化するためには、
側面への注入量が底面への注入量の約１０分の１以上あ
ることが好ましく、θは８４゜以下であることが好まし
い。なお、後の高温熱処理（約８００℃以上）工程にお
いて、底面に形成されたポリシリコン層１７中の不純物
が拡散し、側面に形成されたポリシリコン層１７が低抵
抗化するので、θが８４゜を超えても使用できる場合が
ある。一方、テーパ角θが小さ過ぎると、開口部１４上
の広がり（図３Ｄ中のΔ）が大きくなり過ぎる。すなわ
ち、ポリシリコン層（第２導電層）１７の幅が広がり過
ぎるので、開口率が低下する。開口率の観点から、広が
りΔはＳｉＯ２（第１絶縁層）１３の厚さｈ以下、すな
わちθ≧４５゜であることが好ましい。
れる部分を覆うレジスト層１６をマスクとして、ポリシ
リコン層１７に燐（Ｐ）を注入する。イオン注入条件
は、例えば１５ｋｅＶ、２×１０15／ｃｍ2である。開
口部１４の側壁に形成されたポリシリコン層１７に十分
な量のイオンを注入するためには、開口部１４はテーパ
ー形状を有していることが望ましい。テーパ角θ（第１
導電層１２の上面と開口部１４の側面とがなす角）は、
４５゜≦θ≦８４゜の範囲にあることが好ましい。開口
部１４の側面に形成されたポリシリコン層１７に注入さ
れる燐の量は、底面に形成されたポリシリコン層１７に
注入される燐の量のｃｏｓθ倍になる。側面に形成され
たポリシリコン層１７を十分に低抵抗化するためには、
側面への注入量が底面への注入量の約１０分の１以上あ
ることが好ましく、θは８４゜以下であることが好まし
い。なお、後の高温熱処理（約８００℃以上）工程にお
いて、底面に形成されたポリシリコン層１７中の不純物
が拡散し、側面に形成されたポリシリコン層１７が低抵
抗化するので、θが８４゜を超えても使用できる場合が
ある。一方、テーパ角θが小さ過ぎると、開口部１４上
の広がり（図３Ｄ中のΔ）が大きくなり過ぎる。すなわ
ち、ポリシリコン層（第２導電層）１７の幅が広がり過
ぎるので、開口率が低下する。開口率の観点から、広が
りΔはＳｉＯ２（第１絶縁層）１３の厚さｈ以下、すな
わちθ≧４５゜であることが好ましい。
【００６６】図３Ｅに示したように、第２導電層１７を
覆うように、例えばＣＶＤ法を用いて、厚さ約８０ｎｍ
のＳｉＯ２膜（第２絶縁層）１８を形成する。あるい
は、予め厚く形成した第２導電層１７を酸化することに
よって、第２絶縁層１８を形成しても良い。第２導電層
１７をポリシリコンで形成し、熱酸化して酸化シリコン
からなる第２絶縁層１８を形成しても良いし、第２導電
層１７をＴａで形成し、陽極酸化することによってＴａ
２Ｏ５からなる第２絶縁層１８を形成してもよい。ま
た、第２絶縁層１８にＳｉＮ／ＳｉＯ２等からなる積層
膜、またはＴａ２Ｏ ５等の高誘電率膜を使用してもよ
い。第２絶縁層１８は、付加容量誘電体層１８ａおよび
ゲート絶縁層１８ｂとして機能する。
覆うように、例えばＣＶＤ法を用いて、厚さ約８０ｎｍ
のＳｉＯ２膜（第２絶縁層）１８を形成する。あるい
は、予め厚く形成した第２導電層１７を酸化することに
よって、第２絶縁層１８を形成しても良い。第２導電層
１７をポリシリコンで形成し、熱酸化して酸化シリコン
からなる第２絶縁層１８を形成しても良いし、第２導電
層１７をＴａで形成し、陽極酸化することによってＴａ
２Ｏ５からなる第２絶縁層１８を形成してもよい。ま
た、第２絶縁層１８にＳｉＮ／ＳｉＯ２等からなる積層
膜、またはＴａ２Ｏ ５等の高誘電率膜を使用してもよ
い。第２絶縁層１８は、付加容量誘電体層１８ａおよび
ゲート絶縁層１８ｂとして機能する。
【００６７】次に、厚さ約３００ｎｍの燐をドープした
ポリシリコン層（第３導電層）１９を形成し、パターニ
ングすることによって、付加容量対向電極１９ａおよび
ゲート電極１９ｂが得られる。
ポリシリコン層（第３導電層）１９を形成し、パターニ
ングすることによって、付加容量対向電極１９ａおよび
ゲート電極１９ｂが得られる。
【００６８】図３Ｆに示したように、ポリシリコン層
（第３導電層）１９をマスクとして、第２導電層（ポリ
シリコン層）１７にイオン注入することによって、ソー
ス１７ｂおよびドレイン１７ｂ’を形成する。このイオ
ン注入は、例えば、燐を１００ｋｅＶ、２×１０15／ｃ
ｍ2の条件で注入することによって実施できる。あるい
は、上述の従来例のように、ＬＤＤ構造を形成してもよ
い。
（第３導電層）１９をマスクとして、第２導電層（ポリ
シリコン層）１７にイオン注入することによって、ソー
ス１７ｂおよびドレイン１７ｂ’を形成する。このイオ
ン注入は、例えば、燐を１００ｋｅＶ、２×１０15／ｃ
ｍ2の条件で注入することによって実施できる。あるい
は、上述の従来例のように、ＬＤＤ構造を形成してもよ
い。
【００６９】図３Ｇに示したように、ＣＶＤ法を用いて
厚さ約６００ｎｍのＳｉＯ２層（層間絶縁層）を堆積し
た後、不純物活性化のために、約８５０℃で１時間の熱
処理を施す。その後、第２導電層１７のソース１７ｂお
よびドレイン１７ｂ’に至るコンタクトホール２３ａお
よび２３ｂをそれぞれ形成する。次に、例えば、厚さ４
００ｎｍのＡｌＳｉ層２４を堆積し、パターニングする
ことによって、ソース電極２４ａおよびドレイン電極２
４ｂを形成する。この工程で、ソース配線（不図示）を
ソース電極２４ａと一体に形成しても良い。
厚さ約６００ｎｍのＳｉＯ２層（層間絶縁層）を堆積し
た後、不純物活性化のために、約８５０℃で１時間の熱
処理を施す。その後、第２導電層１７のソース１７ｂお
よびドレイン１７ｂ’に至るコンタクトホール２３ａお
よび２３ｂをそれぞれ形成する。次に、例えば、厚さ４
００ｎｍのＡｌＳｉ層２４を堆積し、パターニングする
ことによって、ソース電極２４ａおよびドレイン電極２
４ｂを形成する。この工程で、ソース配線（不図示）を
ソース電極２４ａと一体に形成しても良い。
【００７０】プラズマＣＶＤ法を用いて、基板の全面を
実質的に覆うように、ＳｉＮからなるパッシベーション
膜２６を形成する。得られたパッシベーション膜２６に
ドレイン電極２４ｂに至るコンタクトホール２７を形成
した後、ＩＴＯを堆積しパターニングすることによって
絵素電極１５を形成する。
実質的に覆うように、ＳｉＮからなるパッシベーション
膜２６を形成する。得られたパッシベーション膜２６に
ドレイン電極２４ｂに至るコンタクトホール２７を形成
した後、ＩＴＯを堆積しパターニングすることによって
絵素電極１５を形成する。
【００７１】上記の製造方法における個別の工程（膜の
堆積工程、イオン注入工程やエッチング工程等）は、公
知の方法で実施できる。
堆積工程、イオン注入工程やエッチング工程等）は、公
知の方法で実施できる。
【００７２】上述したように、本実施形態の製造方法に
よると、第１絶縁層１３の下部に形成した第１導電層１
２（当然に第１絶縁層とは異なる材料から形成されるの
で）を、第１絶縁層に開口部１４を形成するためのエッ
チング工程におけるエッチストップ層として用いるの
で、エッチングの深さの制御性が上述した従来例に比べ
て極めて高い。従って、付加容量を形成する開口部１４
の深さは、実質的に第１絶縁層１３の厚さで決まる。従
来の基板をエッチングする際のバラツキに対して、絶縁
層を堆積する工程における厚さのバラツキは、約１０％
程度と非常に低い。従って、本実施例の製造方法を用い
てＴＦＴ−ＬＣＤを製造することによって、付加容量の
容量値のバラツキの小さい、表示品位の優れたＬＣＤを
得ることができる。
よると、第１絶縁層１３の下部に形成した第１導電層１
２（当然に第１絶縁層とは異なる材料から形成されるの
で）を、第１絶縁層に開口部１４を形成するためのエッ
チング工程におけるエッチストップ層として用いるの
で、エッチングの深さの制御性が上述した従来例に比べ
て極めて高い。従って、付加容量を形成する開口部１４
の深さは、実質的に第１絶縁層１３の厚さで決まる。従
来の基板をエッチングする際のバラツキに対して、絶縁
層を堆積する工程における厚さのバラツキは、約１０％
程度と非常に低い。従って、本実施例の製造方法を用い
てＴＦＴ−ＬＣＤを製造することによって、付加容量の
容量値のバラツキの小さい、表示品位の優れたＬＣＤを
得ることができる。
【００７３】さらに、付加容量１０の付加容量電極１７
ａとＴＦＴ２０の半導体層（１７ｂ、１７ｂ’、１７
ｃ）とを同一の層で形成できる。また、付加容量１０の
誘電体層１８ａとＴＦＴ２０のゲート絶縁層１８ｂとを
同一の層で形成できる。更に、付加容量対向電極１９ａ
とゲート電極１９ｂを同一の層から形成することができ
る。従って、製造プロセスを簡略化することができるの
で、液晶表示装置の製造コストを低減することができ
る。
ａとＴＦＴ２０の半導体層（１７ｂ、１７ｂ’、１７
ｃ）とを同一の層で形成できる。また、付加容量１０の
誘電体層１８ａとＴＦＴ２０のゲート絶縁層１８ｂとを
同一の層で形成できる。更に、付加容量対向電極１９ａ
とゲート電極１９ｂを同一の層から形成することができ
る。従って、製造プロセスを簡略化することができるの
で、液晶表示装置の製造コストを低減することができ
る。
【００７４】（実施形態２）図４Ａ、図４Ｂおよび図５
を参照しながら本実施形態の液晶表示装置２００の構造
および製造方法を説明する。本実施形態の液晶表示装置
２００は、実施形態１のＴＦＴ−ＬＣＤ１００と付加容
量の構造が異なる。以下の説明において、実施形態１の
ＴＦＴ−ＬＣＤ１００と実質的に同様の機能を有する構
成要素を同じ参照符号で示し、ここでは説明を省略す
る。
を参照しながら本実施形態の液晶表示装置２００の構造
および製造方法を説明する。本実施形態の液晶表示装置
２００は、実施形態１のＴＦＴ−ＬＣＤ１００と付加容
量の構造が異なる。以下の説明において、実施形態１の
ＴＦＴ−ＬＣＤ１００と実質的に同様の機能を有する構
成要素を同じ参照符号で示し、ここでは説明を省略す
る。
【００７５】図４Ａは、ＴＦＴ−ＬＣＤ２００の付加容
量１０ａおよびＴＦＴ２０を含む部分の模式的な断面図
であり、図５の破線Ｘ１−Ｘ２−Ｘ４−Ｘ４’に沿った
模式的な断面図に相当する。図４Ｂは、第１導電層と第
３導電層との接続部の断面図であり、図５の４Ｂ−４
Ｂ’線に沿った断面図に相当する。図５はＴＦＴ−ＬＣ
Ｄ２００の１絵素の対応する部分の上面図である。
量１０ａおよびＴＦＴ２０を含む部分の模式的な断面図
であり、図５の破線Ｘ１−Ｘ２−Ｘ４−Ｘ４’に沿った
模式的な断面図に相当する。図４Ｂは、第１導電層と第
３導電層との接続部の断面図であり、図５の４Ｂ−４
Ｂ’線に沿った断面図に相当する。図５はＴＦＴ−ＬＣ
Ｄ２００の１絵素の対応する部分の上面図である。
【００７６】ＴＦＴ−ＬＣＤ２００は、ＴＦＴ−ＬＣＤ
１００における第１導電層１２と第２導電層１７との間
に、さらなる絶縁層５２を有している。また、ＴＦＴ−
ＬＣＤ２００においては、第１導電層１２を２つの層
（領域）１２ａおよび１２ｂに分離している。第１導電
層１２ａは付加容量１０ａの付加容量対向電極として機
能し、第１導電層１２ｂはＴＦＴ２０の遮光層として機
能する。これらは、実施形態１と同様にして単一の第１
導電層１２を形成した後、パターニングすることによっ
て互いに分離した層（導電層１２ａおよび遮光層１２
ｂ）として形成される。
１００における第１導電層１２と第２導電層１７との間
に、さらなる絶縁層５２を有している。また、ＴＦＴ−
ＬＣＤ２００においては、第１導電層１２を２つの層
（領域）１２ａおよび１２ｂに分離している。第１導電
層１２ａは付加容量１０ａの付加容量対向電極として機
能し、第１導電層１２ｂはＴＦＴ２０の遮光層として機
能する。これらは、実施形態１と同様にして単一の第１
導電層１２を形成した後、パターニングすることによっ
て互いに分離した層（導電層１２ａおよび遮光層１２
ｂ）として形成される。
【００７７】少なくともＴＦＴのチャネル領域を覆う遮
光層１２ｂと付加容量対向電極として機能する導電層１
２ａとを分離することによって、付加容量対向電極の電
位がＴＦＴのチャネル領域に影響することを防止できる
ので、ＴＦＴの動作特性を安定にすることができる。し
かしながら、第１導電層１２に強力な光が入射しない場
合には、実施形態１のＴＦＴ−ＬＣＤ１００と同様に一
体に形成してもよい。
光層１２ｂと付加容量対向電極として機能する導電層１
２ａとを分離することによって、付加容量対向電極の電
位がＴＦＴのチャネル領域に影響することを防止できる
ので、ＴＦＴの動作特性を安定にすることができる。し
かしながら、第１導電層１２に強力な光が入射しない場
合には、実施形態１のＴＦＴ−ＬＣＤ１００と同様に一
体に形成してもよい。
【００７８】絶縁層５２は、開口部１４内に露出された
第１導電層１２ａを覆い、第１導電層１２ａと第２導電
層１７とを互いに絶縁する。第１導電層１２ａは第３導
電層と電気的に接続されており（図４Ｂ参照）、第１導
電層１２ａには対向電圧（共通電圧）が印加される。従
って、絶縁層５２は付加容量１０ａの誘電体層として機
能する。
第１導電層１２ａを覆い、第１導電層１２ａと第２導電
層１７とを互いに絶縁する。第１導電層１２ａは第３導
電層と電気的に接続されており（図４Ｂ参照）、第１導
電層１２ａには対向電圧（共通電圧）が印加される。従
って、絶縁層５２は付加容量１０ａの誘電体層として機
能する。
【００７９】絶縁層５２は、実施形態１のＴＦＴ−ＬＣ
Ｄ１００の製造方法における図３Ｂに示した工程と図３
Ｃに示した工程の間に、たとえば、減圧ＣＶＤ法で基板
のほぼ全面に約８０ｎｍのＳｉＯ２を堆積することによ
って形成することができる。あるいは、開口部１４に露
出した第１ポリシリコン層１７の表面を酸化することに
よっても形成することができる。また、絶縁層５２にＳ
ｉＮ／ＳｉＯ２等からなる積層膜、またはＴａ２Ｏ５等
の高誘電率膜を使用してもよい。絶縁層５２は、付加容
量１０ａの誘電体層として機能すればよいので、第１導
電層１２ａと第２導電層１７ａとの間、すなわち開口部
１４内に露出された第１導電層１２ａ上にのみ形成して
も良い。
Ｄ１００の製造方法における図３Ｂに示した工程と図３
Ｃに示した工程の間に、たとえば、減圧ＣＶＤ法で基板
のほぼ全面に約８０ｎｍのＳｉＯ２を堆積することによ
って形成することができる。あるいは、開口部１４に露
出した第１ポリシリコン層１７の表面を酸化することに
よっても形成することができる。また、絶縁層５２にＳ
ｉＮ／ＳｉＯ２等からなる積層膜、またはＴａ２Ｏ５等
の高誘電率膜を使用してもよい。絶縁層５２は、付加容
量１０ａの誘電体層として機能すればよいので、第１導
電層１２ａと第２導電層１７ａとの間、すなわち開口部
１４内に露出された第１導電層１２ａ上にのみ形成して
も良い。
【００８０】第１導電層１２ａと第３導電層１９ａは、
図５に示したように、表示領域外で互いに接続されてい
ることが開口率の観点から好ましい。第１導電層１２ａ
と第３導電層１９ａとの電気的な接続は、例えば、図４
Ｂに示した構成で実現される。絶縁層２２に、第３導電
層１９ａを露出するコンタクトホール５４および第１導
電層１２ａを露出するコンタクトホール５６を形成す
る。それぞれのコンタクトホール５４および５６におい
て、第１および第３導電層１２ａおよび１９ａのそれぞ
れと接触する電極層２４ｃを形成することによって、第
１導電層１２ａと第３導電層１９ａとが電気的に互いに
接続される。コンタクトホール５４および５６の形成
は、例えば、実施形態１について図３Ｇを参照しながら
説明した、コンタクトホール２３ａおよび２３ｂを形成
する工程において実施することができる。また、電極層
２４ｃは、同じく図３Ｇを参照しながら説明したソース
電極２４ａおよびドレイン電極２４ｂを形成する工程に
おいて実施することができる。なお、電極層２４ｃはソ
ース電極２４ａおよびドレイン電極２４ｂから分離され
ており、電極層２４ｃには対向電圧が印加される。
図５に示したように、表示領域外で互いに接続されてい
ることが開口率の観点から好ましい。第１導電層１２ａ
と第３導電層１９ａとの電気的な接続は、例えば、図４
Ｂに示した構成で実現される。絶縁層２２に、第３導電
層１９ａを露出するコンタクトホール５４および第１導
電層１２ａを露出するコンタクトホール５６を形成す
る。それぞれのコンタクトホール５４および５６におい
て、第１および第３導電層１２ａおよび１９ａのそれぞ
れと接触する電極層２４ｃを形成することによって、第
１導電層１２ａと第３導電層１９ａとが電気的に互いに
接続される。コンタクトホール５４および５６の形成
は、例えば、実施形態１について図３Ｇを参照しながら
説明した、コンタクトホール２３ａおよび２３ｂを形成
する工程において実施することができる。また、電極層
２４ｃは、同じく図３Ｇを参照しながら説明したソース
電極２４ａおよびドレイン電極２４ｂを形成する工程に
おいて実施することができる。なお、電極層２４ｃはソ
ース電極２４ａおよびドレイン電極２４ｂから分離され
ており、電極層２４ｃには対向電圧が印加される。
【００８１】ＴＦＴ−ＬＣＤ２００の付加容量１０ａ
は、第１導電層（第１付加容量対向電極）１２ａ／絶縁
層（第１付加容量誘電体層）５２／第２導電層（付加容
量電極）１７ａ／第２絶縁層（第２付加容量誘電体層）
１８ａ／第３導電層（第２付加容量対向電極）１９ａを
含む積層構造から形成されいる。すなわち、付加容量１
０ａは、第１導電層（第１付加容量対向電極）１２ａ／
絶縁層（第１付加容量誘電体層）５２／第２導電層（付
加容量電極）１７ａから形成される容量と、第２導電層
（付加容量電極）１７ａ／第２絶縁層（第２付加容量誘
電体層）１８ａ／第３導電層（第２付加容量対向電極）
１９ａから形成される容量とが並列に接続された容量で
ある。従って、実施形態１のＴＦＴ−ＬＣＤ１００が有
する付加容量１０の構造に比較して、より狭い占有面積
に、同じ容量値の付加容量を形成することができる。
は、第１導電層（第１付加容量対向電極）１２ａ／絶縁
層（第１付加容量誘電体層）５２／第２導電層（付加容
量電極）１７ａ／第２絶縁層（第２付加容量誘電体層）
１８ａ／第３導電層（第２付加容量対向電極）１９ａを
含む積層構造から形成されいる。すなわち、付加容量１
０ａは、第１導電層（第１付加容量対向電極）１２ａ／
絶縁層（第１付加容量誘電体層）５２／第２導電層（付
加容量電極）１７ａから形成される容量と、第２導電層
（付加容量電極）１７ａ／第２絶縁層（第２付加容量誘
電体層）１８ａ／第３導電層（第２付加容量対向電極）
１９ａから形成される容量とが並列に接続された容量で
ある。従って、実施形態１のＴＦＴ−ＬＣＤ１００が有
する付加容量１０の構造に比較して、より狭い占有面積
に、同じ容量値の付加容量を形成することができる。
【００８２】絵素の大きさを１８μｍ×１８μｍ、第１
および第２付加容量誘電体層（酸化シリコン）の厚さを
それぞれ８０ｎｍとして、３０ｆＦの付加容量値ＣＳを
得るために必要な付加容量１０の基板表面に射影した面
積（図５および図２Ｂ中のハッチング部の面積）を比較
する。図２Ｂに示した開口部構造（トレンチ構造）を有
さない付加容量は、約７０μｍ2の射影面積が必要なの
に対し、実施形態２の図５に示した幅１μｍ×長さ１７
μｍの開口部１４を有し、且つ２つの容量を並列に接続
した構造では、約３６μｍ2の射影面積で３０ｆＦの付
加容量値を得ることができる。開口率（図５および図２
Ｂ中の開口部１５ａ（ハッチング部）の絵素全体の面積
に対する割合）で比較すると、図２Ｂの構造の開口率が
約４２％であるのに対し、図５の構造の開口率は約５１
％である。この様に、実施形態２によると、実施形態１
の効果に加えて更なる高開口率化が達成される。
および第２付加容量誘電体層（酸化シリコン）の厚さを
それぞれ８０ｎｍとして、３０ｆＦの付加容量値ＣＳを
得るために必要な付加容量１０の基板表面に射影した面
積（図５および図２Ｂ中のハッチング部の面積）を比較
する。図２Ｂに示した開口部構造（トレンチ構造）を有
さない付加容量は、約７０μｍ2の射影面積が必要なの
に対し、実施形態２の図５に示した幅１μｍ×長さ１７
μｍの開口部１４を有し、且つ２つの容量を並列に接続
した構造では、約３６μｍ2の射影面積で３０ｆＦの付
加容量値を得ることができる。開口率（図５および図２
Ｂ中の開口部１５ａ（ハッチング部）の絵素全体の面積
に対する割合）で比較すると、図２Ｂの構造の開口率が
約４２％であるのに対し、図５の構造の開口率は約５１
％である。この様に、実施形態２によると、実施形態１
の効果に加えて更なる高開口率化が達成される。
【００８３】上記の実施形態１および２で説明したよう
に、本発明によると液晶表示装置の開口率を向上すると
ともに、付加容量の容量値のバラツキを低減することが
できる。特に、ポリシリコンを半導体層に用いた小型・
高密度・高精細のＴＦＴ液晶表示装置において本発明の
効果は顕著である。特に、第１導電層を遮光層として用
いる構成は、強力な光が照射される投写型液晶表示装置
に好適に用いられる。
に、本発明によると液晶表示装置の開口率を向上すると
ともに、付加容量の容量値のバラツキを低減することが
できる。特に、ポリシリコンを半導体層に用いた小型・
高密度・高精細のＴＦＴ液晶表示装置において本発明の
効果は顕著である。特に、第１導電層を遮光層として用
いる構成は、強力な光が照射される投写型液晶表示装置
に好適に用いられる。
【００８４】
【発明の効果】本発明によると、小さな占有面積でも大
きな容量値を確保でき、しかも、容量値のバラツキが著
しく低減された付加容量を実現できる。これによって、
高開口率（明るい）、高画質の液晶表示装置を提供でき
る。
きな容量値を確保でき、しかも、容量値のバラツキが著
しく低減された付加容量を実現できる。これによって、
高開口率（明るい）、高画質の液晶表示装置を提供でき
る。
【００８５】また、本発明の液晶表示装置は簡単かつ簡
素な構成を有しているため、製造工程を簡略化できるの
で、高画質の液晶表示装置を低コストで歩留まりよく製
造することができる。本発明による液晶表示装置は、Ｔ
ＦＴの半導体層にポリシリコンを用いた比較的小型で高
精細の液晶表示装置に好適に適用される。
素な構成を有しているため、製造工程を簡略化できるの
で、高画質の液晶表示装置を低コストで歩留まりよく製
造することができる。本発明による液晶表示装置は、Ｔ
ＦＴの半導体層にポリシリコンを用いた比較的小型で高
精細の液晶表示装置に好適に適用される。
【図面の簡単な説明】
【図１】本発明の実施形態１によるＴＦＴ−ＬＣＤ１０
０の模式的な断面図である。
０の模式的な断面図である。
【図２Ａ】ＴＦＴ−ＬＣＤ１００の１つの絵素部分の模
式的な上面図である。
式的な上面図である。
【図２Ｂ】比較例のＴＦＴ−ＬＣＤの１つの絵素部分の
模式的な上面図である。
模式的な上面図である。
【図３Ａ】ＴＦＴ−ＬＣＤ１００の製造工程を示す断面
図である。
図である。
【図３Ｂ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｃ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｄ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｅ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｆ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図３Ｇ】ＴＦＴ−ＬＣＤ１００の他の製造工程を示す
断面図である。
断面図である。
【図４Ａ】本発明の実施形態２によるＴＦＴ−ＬＣＤ２
００の付加容量およびＴＦＴを含む部分の模式的な断面
図である。
００の付加容量およびＴＦＴを含む部分の模式的な断面
図である。
【図４Ｂ】実施形態２によるＴＦＴ−ＬＣＤ２００の第
１導電層１２ａと第３導電層１９ａとの接続部の模式的
な断面図である。
１導電層１２ａと第３導電層１９ａとの接続部の模式的
な断面図である。
【図５】本発明の実施形態２によるＴＦＴ−ＬＣＤ２０
０の１つの絵素部分および図４Ｂに示した接続部の模式
的な上面図である。
０の１つの絵素部分および図４Ｂに示した接続部の模式
的な上面図である。
【図６】ＴＦＴ型液晶表示装置の１つの絵素の等価回路
を示す図である。
を示す図である。
【図７】従来のＴＦＴ液晶表示装置のＴＦＴおよび付加
容量を形成する工程を示す断面図である。
容量を形成する工程を示す断面図である。
【符号の説明】 １０ 付加容量 １１、３１ 絶縁性基板 １２ 第１導電層 １３ 第１絶縁層 １４ 開口部（溝またはトレンチ） １５ 絵素電極 １７ａ 第２導電層 １７ｂ ソース １７ｂ’ ドレイン １７ｃ チャネル １８ａ 第２絶縁層 １８ｂ ゲート絶縁層 １９ａ 第３導電層 １９ｂ ゲート電極 ２０ ＴＦＴ ２２ 絶縁層 ２３ａ、２３ｂ、２７ コンタクトホール ２４ａ ソース電極 ２４ｂ ドレイン電極 ２６ パッシベーション層 ３５ 対向電極（共通電極） ５０ 対向基板 ６０ 液晶層 １００、２００ ＴＦＴ−ＬＣＤ １００ａ ＴＦＴ基板 １００ｂ 対向基板
Claims (11)
- 【請求項１】 絶縁性基板と、前記絶縁性基板上に形成
された薄膜トランジスタと、前記薄膜トランジスタに電
気的に接続された絵素電極および付加容量とを有する液
晶表示装置であって、 前記絶縁性基板上に形成された第１導電層と、 前記第１導電層上に形成され、前記第１導電層の一部を
露出する開口部を有する第１絶縁層と、 少なくとも前記開口部内に位置する前記第１導電層上に
形成された第２導電層と、 前記第２導電層を覆う第２絶縁層と、 少なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層とを有し、 前記第２導電層と、前記第２絶縁層と、前記第３導電層
とを含む積層構造から前記付加容量が形成されている液
晶表示装置。 - 【請求項２】 前記第２導電層は前記開口部内において
前記第１導電層と接触するように形成されている請求項
１に記載の液晶表示装置。 - 【請求項３】 前記第１導電層と前記第２導電層との間
に形成された第３絶縁層を更に有し、前記第１導電層と
前記第２導電層とが互いに電気的に絶縁されている請求
項１に記載の液晶表示装置。 - 【請求項４】 前記第１導電層と前記第３導電層とは互
いに電気的に接続さており、前記第１導電層と、前記第
３絶縁層と、前記第２導電層とを含む積層構造および前
記第２導電層と、前記第２絶縁層と、前記第３導電層と
を含む積層構造から前記付加容量が形成されている請求
項３に記載の液晶表示装置。 - 【請求項５】 前記第１導電層と前記第３導電層とは、
表示領域外に位置する前記第１絶縁層に形成されたコン
タクトホールにおいて互いに接続されている請求項４に
記載の液晶表示装置。 - 【請求項６】 少なくとも前記薄膜トランジスタのチャ
ネルと重なるように形成されている遮光層を有し、 前記遮光層は、前記第１導電層と同一の膜から形成され
ており、且つ、前記遮光層と前記第１導電層とは互いに
電気的に絶縁されている請求項１から５のいずれかに記
載の液晶表示装置。 - 【請求項７】 前記薄膜トランジスタのゲート絶縁層
は、前記第２絶縁層と同一の膜から形成されている請求
項１から６のいずれかに記載の液晶表示装置。 - 【請求項８】 前記薄膜トランジスタのチャネル、ソー
スおよびドレインは、前記第２導電層と同一の膜に形成
されている請求項１から７のいずれかに記載の液晶表示
装置。 - 【請求項９】 前記薄膜トランジスタのゲート電極は、
前記第３導電層と同一の膜から形成されている請求項１
から８のいずれかに記載の液晶表示装置。 - 【請求項１０】 絶縁性基板と、前記絶縁性基板上に形
成された薄膜トランジスタと、前記薄膜トランジスタに
電気的に接続された絵素電極および付加容量とを有する
液晶表示装置の製造方法であって、 前記絶縁性基板上に第１導電層を形成する工程と、 前記第１導電層上に第１絶縁層を形成する工程と、 前記第１導電層をエッチストップ層として用いて前記第
１絶縁層をエッチングすることによって、前記第１導電
層の一部を露出する開口部を前記第１絶縁層に形成する
工程と、 少なくとも前記開口部内の前記第１導電層上に第２導電
層を形成する工程と、 前記第２導電層を覆う第２絶縁層を形成する工程と、 少なくとも前記開口部内に位置する前記第２絶縁層を覆
う、第３導電層を形成する工程とを包含し、 前記第２導電層と、前記第２絶縁層と、前記第３導電層
とを含む積層構造から前記付加容量を形成する液晶表示
装置の製造方法。 - 【請求項１１】 前記第１導電層と前記第２導電層との
間に、前記第１導電層と前記第２導電層とを互いに電気
的に絶縁する第３絶縁層を形成する工程と、 前記第１導電層と前記第３導電層とを互いに電気的に接
続する工程とをさらに包含し、 前記第１導電層と、前記第３絶縁層と、前記第２導電層
とを含む積層構造および前記第２導電層と、前記第２絶
縁層と、前記第３導電層とを含む積層構造から前記付加
容量を形成する請求項１０に記載の液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18877999A JP3464944B2 (ja) | 1999-07-02 | 1999-07-02 | 薄膜トランジスタ基板、その製造方法および液晶表示装置 |
| KR10-2000-0035625A KR100487392B1 (ko) | 1999-07-02 | 2000-06-27 | 액정 표시장치 및 그 제조방법 |
| US09/604,676 US6493046B1 (en) | 1999-07-02 | 2000-06-27 | Liquid crystal display device with capacitor in contact hole, and fabrication method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18877999A JP3464944B2 (ja) | 1999-07-02 | 1999-07-02 | 薄膜トランジスタ基板、その製造方法および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001013518A true JP2001013518A (ja) | 2001-01-19 |
| JP3464944B2 JP3464944B2 (ja) | 2003-11-10 |
Family
ID=16229653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18877999A Expired - Fee Related JP3464944B2 (ja) | 1999-07-02 | 1999-07-02 | 薄膜トランジスタ基板、その製造方法および液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6493046B1 (ja) |
| JP (1) | JP3464944B2 (ja) |
| KR (1) | KR100487392B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152086A (ja) * | 2001-11-15 | 2003-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2003330036A (ja) * | 2002-05-10 | 2003-11-19 | Seiko Epson Corp | 電気光学装置及び半導体装置の製造方法 |
| JP2004170921A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100490496B1 (ko) * | 2001-08-27 | 2005-05-19 | 세이코 엡슨 가부시키가이샤 | 전기광학 장치 및 전기광학 장치의 제조 방법, 및 투사형표시 장치, 전자기기 |
| US7119391B2 (en) | 2002-08-19 | 2006-10-10 | Seiko Epson Corporation | System and method of manufacturing a substrate device |
| JP2007156442A (ja) * | 2005-12-05 | 2007-06-21 | Toppoly Optoelectronics Corp | 低温ポリシリコン薄膜トランジスタ液晶ディスプレイ装置に用いられる積層蓄積容量構造 |
| US7630043B2 (en) | 2006-07-19 | 2009-12-08 | Hitachi Displays, Ltd. | Liquid display device and fabrication method thereof |
| CN102738405A (zh) * | 2011-03-31 | 2012-10-17 | 索尼公司 | 显示装置和电子设备 |
| US8307549B2 (en) | 2001-11-20 | 2012-11-13 | Touchsensor Technologies, Llc | Method of making an electrical circuit |
| JP2013101360A (ja) * | 2009-10-21 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380141B1 (ko) * | 2000-09-25 | 2003-04-11 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7189997B2 (en) * | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TW575777B (en) * | 2001-03-30 | 2004-02-11 | Sanyo Electric Co | Active matrix type display device |
| JP4306142B2 (ja) * | 2001-04-24 | 2009-07-29 | 株式会社日立製作所 | 画像表示装置及びその製造方法 |
| KR100802445B1 (ko) * | 2001-07-30 | 2008-02-13 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
| US7209192B2 (en) * | 2001-09-26 | 2007-04-24 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display and method for manufacturing the same |
| JP4305811B2 (ja) * | 2001-10-15 | 2009-07-29 | 株式会社日立製作所 | 液晶表示装置、画像表示装置およびその製造方法 |
| US7192812B2 (en) | 2002-12-20 | 2007-03-20 | Seiko Epson Corporation | Method for manufacturing electro-optical substrate |
| JP4646539B2 (ja) * | 2004-03-29 | 2011-03-09 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| KR101043991B1 (ko) * | 2004-07-28 | 2011-06-24 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| US20060061701A1 (en) * | 2004-09-22 | 2006-03-23 | Shih-Chang Chang | Pixel of a liquid crystal panel, method of fabricating the same and driving method thereof |
| TW200730978A (en) * | 2006-02-08 | 2007-08-16 | Wintek Corp | Active matrix liquid crystal display and pixel structure thereof |
| TWI633365B (zh) * | 2006-05-16 | 2018-08-21 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| CN100529852C (zh) * | 2006-06-09 | 2009-08-19 | 群康科技(深圳)有限公司 | 液晶显示面板 |
| JP4349406B2 (ja) * | 2006-08-24 | 2009-10-21 | セイコーエプソン株式会社 | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
| TWI339443B (en) * | 2007-04-13 | 2011-03-21 | Au Optronics Corp | A pixel and a storage capacitor of the pixel and a method of forming thereof |
| TWI343654B (en) * | 2007-07-25 | 2011-06-11 | Au Optronics Corp | Method for fabricating pixel structures |
| JP5391106B2 (ja) * | 2010-02-25 | 2014-01-15 | 株式会社ジャパンディスプレイ | 画素回路、液晶装置及び電子機器 |
| JP5845679B2 (ja) * | 2011-07-21 | 2016-01-20 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法および投射型表示装置 |
| US9012993B2 (en) * | 2011-07-22 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102981335A (zh) | 2012-11-15 | 2013-03-20 | 京东方科技集团股份有限公司 | 像素单元结构、阵列基板和显示装置 |
| US10186618B2 (en) * | 2015-03-18 | 2019-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP7352826B2 (ja) * | 2019-10-21 | 2023-09-29 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2022127792A (ja) * | 2021-02-22 | 2022-09-01 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
| JP2022139567A (ja) * | 2021-03-12 | 2022-09-26 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317432A (en) | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
| JPH0561071A (ja) | 1991-09-04 | 1993-03-12 | Sony Corp | 液晶表示装置 |
| JP3287038B2 (ja) * | 1991-12-19 | 2002-05-27 | ソニー株式会社 | 液晶表示装置 |
| JPH0667207A (ja) * | 1992-08-20 | 1994-03-11 | Seiko Epson Corp | 液晶表示装置 |
| JP3214202B2 (ja) * | 1993-11-24 | 2001-10-02 | ソニー株式会社 | 表示素子基板用半導体装置 |
| JPH07302912A (ja) * | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3604253B2 (ja) * | 1997-03-25 | 2004-12-22 | 株式会社東芝 | 半導体記憶装置 |
-
1999
- 1999-07-02 JP JP18877999A patent/JP3464944B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-27 US US09/604,676 patent/US6493046B1/en not_active Expired - Lifetime
- 2000-06-27 KR KR10-2000-0035625A patent/KR100487392B1/ko not_active IP Right Cessation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490496B1 (ko) * | 2001-08-27 | 2005-05-19 | 세이코 엡슨 가부시키가이샤 | 전기광학 장치 및 전기광학 장치의 제조 방법, 및 투사형표시 장치, 전자기기 |
| JP2003152086A (ja) * | 2001-11-15 | 2003-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8307549B2 (en) | 2001-11-20 | 2012-11-13 | Touchsensor Technologies, Llc | Method of making an electrical circuit |
| JP2003330036A (ja) * | 2002-05-10 | 2003-11-19 | Seiko Epson Corp | 電気光学装置及び半導体装置の製造方法 |
| US7119391B2 (en) | 2002-08-19 | 2006-10-10 | Seiko Epson Corporation | System and method of manufacturing a substrate device |
| JP2004170921A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007156442A (ja) * | 2005-12-05 | 2007-06-21 | Toppoly Optoelectronics Corp | 低温ポリシリコン薄膜トランジスタ液晶ディスプレイ装置に用いられる積層蓄積容量構造 |
| JP4682278B2 (ja) * | 2005-12-05 | 2011-05-11 | 奇美電子股▲ふん▼有限公司 | 低温ポリシリコン薄膜トランジスタ液晶ディスプレイ装置に用いられる積層蓄積容量構造 |
| US7630043B2 (en) | 2006-07-19 | 2009-12-08 | Hitachi Displays, Ltd. | Liquid display device and fabrication method thereof |
| JP2013101360A (ja) * | 2009-10-21 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9559208B2 (en) | 2009-10-21 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the same |
| US10714622B2 (en) | 2009-10-21 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the same |
| JP2012212077A (ja) * | 2011-03-31 | 2012-11-01 | Sony Corp | 表示装置および電子機器 |
| CN102738405A (zh) * | 2011-03-31 | 2012-10-17 | 索尼公司 | 显示装置和电子设备 |
| US9412763B2 (en) | 2011-03-31 | 2016-08-09 | Joled Inc. | Display device and electronic unit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6493046B1 (en) | 2002-12-10 |
| KR20010015071A (ko) | 2001-02-26 |
| KR100487392B1 (ko) | 2005-05-03 |
| JP3464944B2 (ja) | 2003-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3464944B2 (ja) | 薄膜トランジスタ基板、その製造方法および液晶表示装置 | |
| JP3240858B2 (ja) | カラー表示装置 | |
| US6927809B2 (en) | Active matrix substrate and display device | |
| US7700495B2 (en) | Thin film transistor device and method of manufacturing the same, and liquid crystal display device | |
| JP5020428B2 (ja) | トップゲート形ポリシリコン薄膜トランジスター製造方法 | |
| US5734177A (en) | Semiconductor device, active-matrix substrate and method for fabricating the same | |
| TW478014B (en) | Semiconductor device and method of manufacturing thereof | |
| US6855954B1 (en) | Thin film transistor, fabrication method thereof and liquid crystal display having the thin film transistor | |
| JP3214202B2 (ja) | 表示素子基板用半導体装置 | |
| JPH09292632A (ja) | アクティブマトリックス液晶表示装置のマトリックスアレイ及び液晶表示装置並びにその製造方法 | |
| JP2003203919A (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| JP3277732B2 (ja) | カラー表示装置 | |
| JP2001339072A (ja) | 液晶表示装置 | |
| JPH04336530A (ja) | 液晶ディスプレイ | |
| KR100493976B1 (ko) | 반도체장치,액티브매트릭스장치,및액티브매트릭스장치를구비한프로젝터 | |
| JP2000275680A (ja) | 反射型液晶表示装置及びそれを用いた表示パネル | |
| JP2005092122A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| JP2002108244A (ja) | 電気光学装置の製造方法 | |
| JPH1138439A (ja) | アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 | |
| JP2004325627A (ja) | アクティブマトリクス基板および表示装置 | |
| JP2000501522A (ja) | アクティブマトリクスｌｃｄ等及びそれらの製造方法 | |
| JPH0713180A (ja) | 液晶表示装置 | |
| JP2003307725A (ja) | 液晶表示装置およびその製造方法 | |
| JPH1012735A (ja) | 半導体装置およびその作製方法 | |
| JP2005091495A (ja) | 液晶表示素子及びそれを備えた液晶プロジェクタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |