JP2003203919A - 薄膜トランジスタ装置及びその製造方法 - Google Patents

薄膜トランジスタ装置及びその製造方法

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Abstract

(57)【要約】 【課題】 マスク工程数を減らすことのできる薄膜トラ
ンジスタ（ＴＦＴ）装置及びその製造方法を提供する。 【解決手段】 ガラス基板１２１上の所定領域にポリシ
リコン膜１２３を形成し、その上にゲート絶縁膜１２４
と、ゲート絶縁膜１２４よりも幅が狭いゲート電極１２
５とを形成する。その後、全面に層間絶縁膜１２７及び
ＩＴＯ膜を形成する。次に、ポリシリコン膜１２３にｎ
型不純物を注入し、ＬＤＤ構造のｎ型ソース／ドレイン
領域を形成する。次いで、ｎ型ＴＦＴ形成領域及び画素
電極形成領域をレジスト膜で覆い、ｐ型ＴＦＴ形成領域
のポリシリコン膜１２３にｐ型不純物を注入して、ｐ型
ソース／ドレイン領域を形成する。その後、画素電極形
成領域のみにレジスト膜を残し、他の領域のレジスト膜
を除去する。残したレジスト膜をマスクとしてＩＴＯ膜
をエッチングし、画素電極１２８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネル及
び有機ＥＬ表示パネル等の薄膜トランジスタ（Thin Fil
m Transistor：以下、ＴＦＴという）を備えた薄膜トラ
ンジスタ装置及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示パネルは、薄くて軽量であると
ともに低電圧で駆動できて消費電力が少ないという長所
があり、携帯端末（personal digital assistant：ＰＤ
Ａ）、ビデオカメラのファインダー及びその他の各種電
子機器に広く使用されている。特に、画素毎にＴＦＴ等
のスイッチング素子が設けられたアクティブマトリクス
方式の液晶表示パネルは、表示品質の点でもＣＲＴ（Ca
thode-Ray Tube）に匹敵するほど優れているため、テレ
ビやパーソナルコンピュータ等のディスプレイにも使用
されている。
【０００３】一般的なＴＮ（Twisted Nematic ）型液晶
表示パネルは、２枚の透明ガラス基板の間に液晶を封入
した構造を有している。それらのガラス基板の相互に対
向する２つの面（対向面）のうち、一方の面側にはブラ
ックマトリクス、カラーフィルタ及びコモン電極等が形
成され、他方の面側にはＴＦＴ及び画素電極等が形成さ
れている。
【０００４】また、各ガラス基板の対向面と反対側の面
には、それぞれ偏光板が取り付けられている。これらの
２枚の偏光板は、例えば偏光板の偏光軸が互いに直交す
るように配置され、これによれば、電界をかけない状態
では光を透過し、電界を印加した状態では遮光するモー
ド、すなわちノーマリホワイトモードとなる。また、２
枚の偏光板の偏光軸が平行な場合には、電界をかけない
状態では光を遮断し、電界を印加した状態では透過する
モード、すなわちノーマリブラックモードとなる。以
下、ＴＦＴ及び画素電極が形成された基板をＴＦＴ基板
と呼び、カラーフィルタ及びコモン電極が形成された基
板をＣＦ基板と呼ぶ。
【０００５】現在、一般的な液晶表示パネルには、ＴＦ
Ｔの動作層をアモルファスシリコンで形成したものが使
用されている。しかし、アモルファスシリコンではキャ
リア移動度が遅いため、大型且つ高精細の液晶表示パネ
ルに適用することが難しいという欠点がある。このた
め、ＴＦＴの動作層をポリシリコンで形成することが提
案され、一部の製品には既に実用化されている。
【０００６】このような液晶表示パネルでは、画素ＴＦ
Ｔだけでなく、ＣＭＯＳ等により構成されるデータドラ
イバやゲートドライバ等の周辺回路を基板上に一体的に
形成することが可能になり、液晶表示パネルの製造コス
トを大幅に簡略化できるという利点がある。但し、ポリ
シリコンＴＦＴではオフ電流が大きいため、画素部に形
成するＴＦＴ（以下、画素ＴＦＴという）ではＬＤＤ
（Lightly Doped Drain)構造にすることが必要である。
【０００７】図３３〜図３８は従来の液晶表示パネルの
ＴＦＴ基板の製造方法を工程順に示す断面図である。こ
れらの図においては、説明の都合上、図の左側に画素Ｔ
ＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路のｐ型ＴＦ
Ｔを示しているが、実際には、画素ＴＦＴは表示領域内
に形成され、周辺回路は表示領域の外側に形成される。
また、周辺回路のｎ型ＴＦＴは画素ＴＦＴと同様に形成
されるので、ここでは周辺回路のｎ型ＴＦＴの図示及び
説明を省略する。
【０００８】まず、図３３（ａ）に示すように、ガラス
基板１１の上に、ＳｉＮ膜１２ａ及びＳｉＯ2 膜１２ｂ
の２層構造のバッファ層１２を形成する。更に、ＳｉＯ
2 膜１２ｂの上にアモルファスシリコン膜を成膜した
後、エキシマレーザを使用したレーザアニールによりア
モルファスシリコンをポリシリコンに変化させてポリシ
リコン膜１３を形成する。そして、このポリシリコン膜
１３の上にフォトレジストを塗布し、露光及び現像処理
を施して、所定の形状のフォトレジスト膜１４を形成す
る。
【０００９】その後、図３３（ｂ）に示すように、フォ
トレジスト膜１４をマスクにしてポリシリコン膜１３を
エッチングし、ＴＦＴ形成領域にのみポリシリコン膜１
３を残す。その後、レジスト膜１４を除去する。
【００１０】次に、図３４（ａ）に示すように、基板１
１の上側全面に絶縁膜１５及び導電膜１６を順次形成す
る。そして、フォトリソグラフィ法により、導電膜１６
及び絶縁膜１５をエッチングして、図３４（ｂ）に示す
ように、ゲート電極１９及びゲート絶縁膜１８を形成す
る。このとき、ゲート電極１９の幅がゲート絶縁膜１８
の幅よりも若干狭くなるようにする。
【００１１】次に、図３５（ａ）に示すように、ポリシ
リコン膜１３にＰ（リン）をイオン注入してｎ型ＴＦＴ
のソース／ドレイン領域を形成する。例えばゲート絶縁
膜１８及びゲート電極１９をマスクとし、低エネルギー
でＰをポリシリコン膜１３に高濃度にイオン注入して、
高濃度不純物領域１３ｂを形成する。また、ゲート電極
１９をマスクとし、高エネルギーでＰをポリシリコン膜
１３に低濃度にイオン注入して、ｎ型ＴＦＴのＬＤＤ領
域１３ａを形成する。
【００１２】次に、図３５（ｂ）に示すように、ｎ型Ｔ
ＦＴを覆うレジスト膜２０を形成する。そして、ｐ型Ｔ
ＦＴ形成領域のポリシリコン膜１３にＢ（ボロン）をイ
オン注入して、ｐ型ＴＦＴのソース／ドレイン領域を形
成する。例えば、ゲート電極１９及びゲート絶縁膜１８
をマスクとし、低エネルギーでＢをポリシリコン膜１３
に高濃度にイオン注入して、高濃度不純物領域１３ｄを
形成する。また、ゲート電極１９をマスクとし、高エネ
ルギーでＢをポリシリコン膜１３に低濃度にイオン注入
して、ＬＤＤ領域１３ｃを形成する。このように、ｎ型
不純物を注入したポリシリコン膜１３にｐ型不純物をｎ
型不純物よりも多量に注入することにより、ｎ型ＴＦＴ
をｐ型ＴＦＴに変えることができる。その後、レジスト
膜２０を除去する。
【００１３】次に、図３６（ａ）に示すように、ポリシ
リコン膜１３にエキシマレーザを照射することにより、
ポリシリコン膜１３に導入された不純物を活性化させ
る。
【００１４】次に、図３６（ｂ）に示すように、基板１
１の上側全面に、層間絶縁膜としてＳｉＯ2 膜２１及び
ＳｉＮ膜２２を順次形成する。また、ＳｉＮ膜２２の上
に、ＩＴＯ（indium-tin oxide：インジウム酸化スズ）
膜２３を形成し、画素電極形成領域のＩＴＯ膜２３の上
にレジスト膜２４を形成する。
【００１５】次に、図３７（ａ）に示すように、レジス
ト膜２４をマスクとしてＩＴＯ膜２３をエッチングし、
画素電極２５を形成する。その後、画素電極２５上のレ
ジスト膜２４を除去する。
【００１６】次に、図３７（ｂ）に示すように、基板１
１の上側全面にフォトレジストを塗布し、露光及び現像
処理を施して、コンタクトホール形成領域に対応する部
分が開口されたレジスト膜２６を形成する。そして、図
３８（ａ）に示すように、レジスト膜２６をマスクとし
てＳｉＮ膜２３及びＳｉＯ2 膜２２をエッチングし、Ｓ
ｉＮ膜２２の表面から高濃度不純物領域１３ｂ，１３ｄ
に到達するコンタクトホール２２ａを形成する。その
後、レジスト膜２６を除去する。
【００１７】次いで、図３８（ｂ）に示すように、基板
１１の上側全面に金属膜を形成し、フォトリソグラフィ
法により金属膜をパターニングして、所定の配線（ソー
ス／ドレイン電極を含む）２７を形成する。画素ＴＦＴ
のソース領域は、配線２７を介して画素電極２５に電気
的に接続される。また、画素ＴＦＴのドレイン領域は、
他の配線２７を介してデータバスラインに接続される。
このようにして、液晶表示パネルのＴＦＴ基板が完成す
る。
【００１８】
【発明が解決しようとする課題】しかしながら、本願発
明者らは、上述した従来のＴＦＴ基板の製造方法には以
下に示す問題点があると考える。すなわち、従来方法で
はマスク工程が多く、製造コストが上昇する原因となっ
ている。マスク工程には、フォトレジスト塗布工程、プ
リベーク工程、露光工程、現像工程及びポストベーク工
程等のサブ工程が含まれているので、マスク工程を減ら
すことができれば、製品の製造コストを大幅に低減する
ことができる。
【００１９】本発明の目的は、マスク工程数を減らすこ
とのできる薄膜トランジスタ装置及びその製造方法を提
供することにある。
【００２０】
【課題を解決するための手段】本願請求項１に記載の薄
膜トランジスタ装置は、基板と、前記基板上に形成され
た薄膜トランジスタと、前記基板上に形成されて前記薄
膜トランジスタを覆う第１の絶縁膜と、前記第１の絶縁
膜上に所定のパターンで形成された表示用電極と、前記
第１の絶縁膜上に形成されて前記表示用電極の一部を覆
う第２の絶縁膜と、前記第２の絶縁膜の表面から前記薄
膜トランジスタのソース／ドレイン領域に到達するコン
タクトホールと、前記第２の絶縁膜の上から前記表示用
電極上に延出して形成され、前記コンタクトホールを介
して前記薄膜トランジスタのソース／ドレイン領域に接
続された配線とを有することを特徴とする。
【００２１】本発明においては、薄膜トランジスタを覆
う第１の絶縁膜の上に表示用電極が形成されており、こ
の表示用電極は第２の絶縁膜（保護膜）上に形成された
配線を介して薄膜トランジスタと電気的に接続されてい
る。このような構造とすることにより、従来に比べて製
造工程数を削減することができる。
【００２２】本願請求項２に記載の薄膜トランジスタ装
置の製造方法は、基板上の第１導電型薄膜トランジスタ
形成領域及び第２導電型薄膜トランジスタ形成領域にそ
れぞれ半導体膜を形成する工程と、前記半導体膜上にゲ
ート絶縁膜及びゲート電極を形成する工程と、前記半導
体膜に第１導電型不純物を導入して第１導電型ソース／
ドレイン領域を形成する工程と、前記基板の上側全面に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電膜を形成する工程と、前記第１の導
電膜上に、前記第１導電型薄膜トランジスタ形成領域及
び表示用電極形成領域を覆うレジスト膜を形成する工程
と、前記第２導電型薄膜トランジスタ形成領域の前記半
導体膜に第２導電型不純物を導入して第２導電型ソース
／ドレイン領域を形成する工程と、前記第１導電型薄膜
トランジスタ形成領域上の前記レジスト膜を除去し、前
記表示用電極形成領域の上にのみ前記レジスト膜を残す
工程と、前記レジスト膜をマスクとして前記第１の導電
膜をエッチングすることにより表示用電極を形成する工
程と、前記表示用電極形成領域の上の前記レジスト膜を
除去する工程と、前記基板の上側全面に第２の層間絶縁
膜を形成する工程と、前記第２の層間絶縁膜の表面から
前記薄膜トランジスタのソース／ドレイン領域に到達す
るコンタクトホールを形成する工程と、前記基板の上側
全面に第２の導電膜を形成する工程と、前記第２の導電
膜を所定のパターンに加工する工程とを有することを特
徴とする。
【００２３】また、本願請求項３に記載の薄膜トランジ
スタ装置の製造方法は、基板上の第１導電型薄膜トラン
ジスタ形成領域及び第２導電型薄膜トランジスタ形成領
域にそれぞれ半導体膜を形成する工程と、前記半導体膜
上にゲート絶縁膜及びゲート電極を形成する工程と、前
記半導体膜に第１導電型不純物を導入して第１導電型ソ
ース／ドレイン領域を形成する工程と、前記基板の上側
全面に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電膜を形成する工程と、前記第
１の導電膜上の前記第１導電型薄膜トランジスタ形成領
域には薄く、表示用電極形成領域には厚くレジスト膜を
形成する工程と、前記レジスト膜をマスクとして、前記
第２導電型薄膜トランジスタ形成領域の前記第１の導電
膜を除去する工程と、前記第２導電型薄膜トランジスタ
形成領域の前記半導体膜に第２導電型不純物を導入して
第２導電型ソース／ドレイン領域を形成する工程と、前
記第１導電型薄膜トランジスタ形成領域上の前記レジス
ト膜を除去し、前記表示用電極形成領域の上にのみ前記
レジスト膜を残す工程と、前記レジスト膜をマスクとし
て前記第１の導電膜をエッチングすることにより表示用
電極を形成する工程と、前記表示用電極形成領域の上の
前記レジスト膜を除去する工程と、前記基板の上側全面
に第２の層間絶縁膜を形成する工程と、前記第２の層間
絶縁膜の表面から前記薄膜トランジスタのソース／ドレ
イン領域に到達するコンタクトホールを形成する工程
と、前記基板の上側全面に第２の導電膜を形成する工程
と、前記第２の導電膜を所定のパターンに加工する工程
とを有することを特徴とする。
【００２４】請求項２，３の発明においては、第２導電
型薄膜トランジスタ形成領域の半導体膜に第２導電型不
純物を導入する際に第１導電型薄膜トランジスタを第２
導電型不純物から保護するレジスト膜を利用して、表示
用電極を形成する。
【００２５】すなわち、第２導電型薄膜トランジスタ形
成領域の半導体膜に第２導電型不純物を導入した後、第
１導電型薄膜トランジスタ形成領域上のレジスト膜を除
去し、表示用電極形成領域の上にのみレジスト膜を残
す。そして、このレジスト膜をマスクにして第１の導電
膜をエッチングすることにより、表示用電極を形成す
る。
【００２６】これにより、従来に比べてマスク工程を削
減することができて、薄膜トランジスタ装置の製造コス
トを低減することができる。
【００２７】本願請求項４に記載の薄膜トランジスタ装
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記半導体膜上にゲート絶
縁膜及びゲート電極を形成する工程と、前記基板の上側
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上
に表示用電極となる第１の導電膜を形成する工程と、フ
ォトリソグラフィ法により、前記第１の導電膜の表面か
ら前記半導体膜に到達するコンタクトホールを形成する
工程と、前記基板の上側全面に第２の導電膜を形成する
工程と、前記第２の導電膜上に、配線形成領域及び表示
用電極形成領域を覆うレジスト膜を形成する工程と、前
記レジスト膜をマスクとして前記第２の導電膜及び前記
第１の導電膜をエッチングする工程と、前記配線形成領
域に前記レジスト膜を残し、前記表示用電極形成領域の
レジスト膜を除去する工程と、前記レジスト膜をマスク
として前記表示用電極形成領域上の前記第２の導電膜を
エッチング除去する工程とを有することを特徴とする。
【００２８】本発明においては、表示用電極となる第１
の導電膜の上に配線となる第２の導電膜を形成する。そ
して、第２の導電膜をエッチングする際に使用したマス
クを利用して表示用電極を形成する。
【００２９】すなわち、配線形成領域及び表示用電極形
成領域の第１の導電膜及び第２の導電膜をレジスト膜で
保護した状態で、その他の領域上の第１の導電膜及び第
２の導電膜をエッチングする。その後、配線形成領域上
にレジスト膜を残したまま、表示用電極形成領域のレジ
スト膜を除去する。そして、表示用電極形成領域の第１
の導電膜上に形成されている第２の導電膜をエッチング
除去して、第１の導電膜を露出させる。
【００３０】本発明においては、このようにして表示用
電極を形成するので、従来に比べてマスク工程を削減す
ることができ、薄膜トランジスタ装置の製造コストを低
減できる。
【００３１】本願請求項５に記載の薄膜トランジスタ装
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記半導体膜上にゲート絶
縁膜及びゲート電極を形成する工程と、前記基板の上側
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上
に表示用電極となる第１の導電膜を形成する工程と、前
記第１の導電膜上に、コンタクトホール形成領域が開口
されたレジスト膜を形成する工程と、前記レジスト膜を
マスクとしてエッチングを行い、前記第１の導電膜の表
面から前記半導体膜に到達するコンタクトホールを形成
する工程と、前記レジスト膜を、表示用電極形成領域上
のみ残して除去する工程と、前記表示用電極形成領域上
に残存する前記レジスト膜をマスクとして前記第１の導
電膜をエッチングする工程と、前記表示用電極形成領域
上の前記レジスト膜を除去する工程と、前記基板の上側
全面に第２の導電膜を形成する工程と、前記第２の導電
膜を所定の形状に加工する工程とを有することを特徴と
する。
【００３２】本発明においては、コンタクトホールを形
成する際に使用したレジスト膜を利用して表示用電極を
形成する。すなわち、層間絶縁膜上に表示用電極となる
第１の導電膜を形成した後、第１の導電膜上にレジスト
膜を所定のパターンに形成し、第１の導電膜及び層間絶
縁膜をエッチングして、薄膜トランジスタのソース／ド
レイン領域に到達するコンタクトホールを形成する。そ
の後、表示用電極形成領域にのみレジスト膜を残し、他
の領域のレジスト膜を除去する。そして、残存したレジ
スト膜をマスクとして第１の導電膜をエッチングし、表
示用電極を形成する。
【００３３】本発明においては、このようにして表示用
電極を形成するので、従来に比べてマスク工程を削減す
ることができ、薄膜トランジスタ装置の製造コストを低
減できる。
【００３４】本願請求項６に記載の薄膜トランジスタ装
置は、基板と、前記基板上に形成されてＬＤＤ構造のソ
ース／ドレイン領域を有する半導体膜と、前記基板上及
び前記半導体膜上に形成された第１の絶縁膜と、前記半
導体膜の上方の前記第１の絶縁膜上に形成された第１の
導電膜と、該第１の導電膜上に第１の導電膜よりも狭い
幅で形成された第２の導電膜とにより構成されるゲート
電極と、前記第１の絶縁膜上に前記第１の導電膜と同一
材料で形成された表示用電極と、前記第１の絶縁膜上に
形成されて前記ゲート電極を覆う第２の絶縁膜と、前記
第２の絶縁膜の表面から前記半導体膜に至るコンタクト
ホールと、前記第２の絶縁膜上に形成され、一端側が前
記コンタクトホールを介して前記半導体膜に電気的に接
続し、他端側が前記表示用電極と電気的に接続した配線
とを有することを特徴とする。
【００３５】本発明においては、第１の導電膜と、この
第１の導電膜よりも狭い幅の第２の導電膜とによりゲー
ト電極を構成している。また、表示用電極を、第１の導
電膜と同一の材料で形成している。このような構造とす
ることにより、ＬＤＤ構造の薄膜トランジスタを有する
薄膜トランジスタ装置の製造工程数を、従来に比べ削減
することができる。
【００３６】本願請求項７に記載の薄膜トランジスタ装
置の製造方法は、基板上の薄膜トランジスタ形成領域に
半導体膜を形成する工程と、前記基板の上側全面に第１
の絶縁膜、第１の導電膜及び第２の導電膜を順次形成す
る工程と、前記第２の導電膜上の表示用電極形成領域及
びゲート電極形成領域にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記第２の導電膜を等方
性エッチングし、更に前記第１の導電膜を異方性エッチ
ングして、表示用電極及びテラス構造のゲート電極を形
成する工程と、前記ゲート電極形成領域の前記レジスト
膜を残し、前記表示用電極形成領域上の前記レジスト膜
を除去する工程と、前記表示用電極上に残存する前記第
２の導電膜を除去する工程と、前記電極形成領域の前記
レジスト膜を除去する工程と、前記半導体膜に不純物を
導入してソース／ドレイン領域を形成する工程と、前記
基板の上側全面に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をパターニングして前記表示用電極を露出
させるとともに、前記第２の絶縁膜の表面から前記半導
体膜に到達するコンタクトホールを形成する工程と、前
記基板の上側全面に第３の導電膜を形成する工程と、前
記第３の導電膜をパターニングして前記半導体膜と前記
表示用電極とを電気的に接続する配線を形成する工程と
を有することを特徴とする。
【００３７】本発明においては、第１の導電膜の上に第
２の導電膜を形成し、更にその上にレジスト膜を形成す
る。そして、レジスト膜をマスクとして第２の導電膜を
等方性エッチングし、更に第１の導電膜を異方性エッチ
ングして、第１の導電膜及び第２の導電膜からなるテラ
ス構造のゲート電極と、第１の導電膜からなる表示用電
極とを形成する。
【００３８】その後、ゲート電極形成領域にレジスト膜
を残し、表示用電極形成領域のレジスト膜を除去した
後、表示用電極上に残存する第２の導電膜をエッチング
により除去する。
【００３９】本発明においては、このようにして１回の
マスク工程で表示用電極とテラス構造のゲート電極とを
形成するので、従来に比べてマスク工程を削減すること
ができ、薄膜トランジスタ装置の製造コストを低減でき
る。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
【００４１】（第１の実施の形態）図１は本発明の第１
の実施の形態の薄膜トランジスタ装置（透過型液晶表示
パネル）の構成を示すブロック図である。但し、以下の
例ではＸＧＡ（１０２４×７６８ピクセル）モードの液
晶表示パネルについて説明する。
【００４２】本実施の形態の液晶表示パネルは、制御回
路１０１、データドライバ１０２、ゲートドライバ１０
３及び表示部１０４により構成されている。この液晶表
示パネルには、コンピュータ等の外部装置（図示せず）
から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及び
Ｂ（青）信号）、水平同期信号Ｈsync及び垂直同期信号
Ｖsync等の信号が供給され、電源（図示せず）から高電
圧（例えば、１８Ｖ）ＶH 、低電圧ＶL （例えば、３．
３Ｖ又は５Ｖ）及び接地電位Ｖgnd が供給される。
【００４３】表示部１０４には、水平方向に３０７２
（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素が
配列されている。各画素は、ｎ型ＴＦＴ１０５と、この
ｎ型ＴＦＴ１０５のソース電極に接続された表示セル１
０６及び蓄積容量１０７とにより構成されている。表示
セル１０６は、一対の電極と、それらの電極間の液晶と
により構成される。
【００４４】また、表示部１０４には、垂直方向に延び
る３０７２本のデータバスライン１０８と、水平方向に
延びる７６８本のゲートバスライン１０９とが設けられ
ている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート
電極は同一のゲートバスライン１０９に接続され、垂直
方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一
のデータバスライン１０８に接続されている。
【００４５】制御回路１０１は、水平同期信号Ｈsync及
び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始
時にアクティブになるデータスタート信号DSI と、１水
平期間を一定の間隔に分割するデータクロックDCLKと、
１垂直同期期間の開始時にアクティブになるゲートスタ
ート信号GSI と、１垂直同期期間を一定の間隔に分割す
るゲートクロックGCLKとを出力する。
【００４６】データドライバ１０２は、シフトレジスタ
１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ
１０２ｃにより構成されている。
【００４７】シフトレジスタ１０２ａは、３０７２個の
出力端子を有している。このシフトレジスタ１０２ａは
データスタート信号DSI により初期化され、データクロ
ックDCLKに同期したタイミングで各出力端子から順番に
低電圧のアクティブ信号を出力する。
【００４８】レベルシフタ１０２ｂは、３０７２個の入
力端子と３０７２個の出力端子とを備えている。そし
て、シフトレジスタ１０２ａから出力された低電圧のア
クティブ信号を、高電圧に変換して出力する。
【００４９】アナログスイッチ１０２ｃも、３０７２個
の入力端子と３０７２個の出力端子とを有している。ア
ナログスイッチ１０２ｃの各出力端子は、それぞれ対応
するデータバスライン１０８に接続されている。アナロ
グスイッチ１０２ｃは、レベルシフタ１０２ｂからアク
ティブ信号を入力すると、アクティブ信号を入力した入
力端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、
Ｇ信号及びＢ信号のいずれか１つ）を出力する。
【００５０】すなわち、データドライバ１０２は、１水
平期間内にデータクロックDCLKに同期したタイミング
で、表示部１０４の３０７２本のデータバスライン１０
８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００５１】ゲートドライバ１０３は、シフトレジスタ
１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０
３ｃにより構成されている。
【００５２】シフトレジスタ１０３ａは、７６８個の出
力端子を有している。このシフトレジスタ１０３ａはゲ
ートスタート信号GSI により初期化され、ゲートクロッ
クGCLKに同期したタイミングで各出力端子から順番に低
電圧の走査信号を出力する。
【００５３】レベルシフタ１０３ｂは、７６８個の入力
端子と７６８個の出力端子とを備えている。そして、シ
フトレジスタ１０３ａから入力された低電圧の走査信号
を、高電圧に変換して出力する。
【００５４】出力バッファ１０３ｃも、７６８個の入力
端子と７６８個の出力端子とを有している。出力バッフ
ァ１０３ｃの各出力端子は、それぞれ対応するゲートバ
スライン１０９に接続されている。出力バッファ１０３
ｃは、レベルシフタ１０３ｂから入力された走査信号
を、入力端子に対応する出力端子を介してゲートバスラ
イン１０９に供給する。
【００５５】すなわち、ゲートドライバ１０３からは、
１垂直同期期間内にゲートクロックGCLKに同期したタイ
ミングで、表示部１０４の７６８本のゲートバスライン
１０９に走査信号を順番に供給する。
【００５６】表示部１０４のＴＦＴ１０５は、ゲートバ
スライン１０９に走査信号が供給されるとオンとなる。
このとき、データバスライン１０８に表示信号ＲＧＢ
（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給さ
れると、表示セル１０６及び蓄積容量１０７に表示信号
ＲＧＢが書き込まれる。表示セル１０６では、書き込ま
れた表示信号ＲＧＢにより液晶分子の傾きが変化し、そ
の結果表示セル１０６の光透過率が変化する。各画素毎
に表示セル１０６の光透過率を制御することによって、
所望の画像が表示される。
【００５７】本実施の形態では、前述の如く、画素内の
ＴＦＴ１０５はｎ型である。また、制御回路１０１、デ
ータドライバ１０２及びゲートドライバ１０３はｐ型Ｔ
ＦＴ及びｎ型ＴＦＴにより構成されている。
【００５８】図２は、本発明の第１の実施の形態の液晶
表示パネルの表示部における断面図、図３は表示部にお
けるＴＦＴ基板の平面図である。なお、実際には各画素
毎に、図１に示す蓄積容量１０７が形成されているが、
ここではその図示及び説明を省略する。
【００５９】本実施の形態の液晶表示パネルは、図２の
断面図に示すように、相互に対向して配置されたＴＦＴ
基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板
１２０及びＣＦ基板１５０の間に封入された液晶１８０
とにより構成されている。
【００６０】ＴＦＴ基板１２０は、ガラス基板（透明絶
縁基板）１２１と、ガラス基板１２１上に形成されたデ
ータバスライン１０８、ゲートバスライン１０９、ＴＦ
Ｔ１０５及び画素電極（表示用電極）１２８等により構
成されている。本実施の形態では、ゲートバスライン１
０９の一部がＴＦＴ１０５のゲート電極となっており、
ＴＦＴ１０５のソース電極は画素電極１２８に接続さ
れ、ドレイン電極はデータバスライン１０８に接続され
ている。また、画素電極１２８の上には配向膜１４１が
形成されている。
【００６１】一方、ＣＦ基板１５０は、ガラス基板（透
明絶縁基板）１５１と、このガラス基板１５１上に形成
されたブラックマトリクス１５２、カラーフィルタ１５
３及びコモン電極１５４とにより構成されている。ブラ
ックマトリクス１５２は画素間の領域及びＴＦＴ形成領
域を覆うように形成されている。また、各画素毎に、赤
色、緑色及び青色のいずれか１色のカラーフィルタ１５
３が形成されている。本実施の形態では、カラーフィル
タ１５３の上にコモン電極１５４が形成されており、こ
のコモン電極１５４の表面は配向膜１５５により覆われ
ている。
【００６２】これらのＴＦＴ基板１２０及びＣＦ基板１
５０は、配向膜１３１，１５５が形成された面を相互に
対向させて配置される。
【００６３】図４はＴＦＴ１０５の形成領域における断
面を示す図である。この図４を参照して、ＴＦＴ基板１
２０の構成を更に詳細に説明する。但し、図４では配向
膜１３１の図示を省略している。
【００６４】ガラス基板１２１の上には、ＳｉＮ膜１２
２ａ及びＳｉＯ2 膜１２２ｂにより構成されるバッファ
層１２２が形成されている。このバッファ層１２２の所
定の領域上には、ＴＦＴ１０５の動作層であるポリシリ
コン膜１２３が形成されている。
【００６５】このポリシリコン膜１２３にはＬＤＤ構造
のソース／ドレイン領域が形成されている。すなわち、
ポリシリコン膜１２３には、一対のＬＤＤ領域（低濃度
不純物領域）１２３ａがチャネル領域を挟んで形成され
ている。また、これら一対のＬＤＤ領域１２３ａの外側
には、それぞれ高濃度不純物領域１２３ｂが形成されて
いる。
【００６６】ポリシリコン膜１２３のチャネル領域及び
ＬＤＤ領域１２３ａの上には，ゲート絶縁膜１２４が形
成されており、このゲート絶縁膜１２４の上にはゲート
電極１２５（ゲートバスライン１０９）が形成されてい
る。本実施の形態では、ゲート電極１２５の幅はゲート
絶縁膜１２４の幅よりも若干狭くなっている。
【００６７】バッファ層１２２の上には、ＴＦＴ１０５
を覆うようにして第１の層間絶縁膜１２７が形成されて
いる。この第１の層間絶縁膜１２７の所定の領域上には
画素電極１２８が形成されている。また、第１の層間絶
縁膜１２７の上には第２の層間絶縁膜（保護膜）１２９
が形成されている。但し、第２の層間絶縁膜１２９は、
画素電極１２８に対応する部分が開口されており、画素
電極１２８が露出するようになっている。
【００６８】第２の層間絶縁膜１２９の上には、データ
バスライン１０８及びその他の配線１３０が形成されて
いる。データバスライン１０８は、配線１３０と、層間
絶縁膜１２７，１２９に設けられたコンタクトホールと
を介してＴＦＴ１０５のドレイン領域に電気的に接続さ
れ、画素電極１２８は他の配線１３０及び他のコンタク
トホールを介してＴＦＴ１０５のソース領域に電気的に
接続されている。
【００６９】図５〜図１６は上述した構造を有するＴＦ
Ｔ基板の製造方法を工程順に示す断面図である。
【００７０】まず、図５に示すように、ガラス基板１２
１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2
を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜１２２ａ
と、厚さが１００ｎｍのＳｉＯ2 膜１２２ｂとの２層構
造のバッファ層１２２を形成する。更に、プラズマＣＶ
Ｄ法により、バッファ層１２２の上にアモルファスシリ
コン膜を約４０ｎｍの厚さに形成し、このアモルファス
シリコン膜をレーザアニール処理して、ポリシリコン膜
１２３を形成する。その後、フォトリソグラフィ法によ
りポリシリコン膜１２３を島状に加工する。
【００７１】次に、図６に示すように、基板１２１の上
側全面に、ゲート絶縁膜１２４となるＳｉＯ2 膜１４１
を約１００ｎｍの厚さに形成し、その上にゲート電極１
２５となるＡｌＮｄ膜１４２を約３００ｎｍの厚さに形
成する。
【００７２】その後、ＡｌＮｄ膜１４２上にフォトレジ
ストを塗布し、露光及び現像処理を施して所望の形状の
レジスト膜１４３を形成する。
【００７３】次に、図７に示すように、レジスト膜１４
３をマスクとしてＡｌＮｄ膜１４２をウェットエッチン
グ（等方性エッチング）し、ゲート電極１２５（ゲート
バスライン１０９）及びその他の配線（図示せず）を形
成する。このとき、ＡｌＮｄ膜１４２をオーバーエッチ
ングして、レジスト膜１４３のエッジとゲート電極１２
５のエッジとの間隔（水平方向の距離）が０．３〜２μ
ｍとなるようにする。また、レジスト膜１４３をマスク
としてＳｉＯ2 膜１４１を、例えばフッ素系ガスでドラ
イエッチング（異方性エッチング）して、レジスト膜１
４３とほぼ同じ幅のゲート絶縁膜１２４を形成する。そ
の後、レジスト膜１４３を除去する。
【００７４】本実施の形態では、このようにして１回の
マスク工程で、ゲート絶縁膜１２４と、ゲート絶縁膜１
２４よりも幅が狭いゲート電極１２５とからなるテラス
構造を形成する。
【００７５】なお、本実施の形態では、後述するよう
に、ゲート電極１２５及びゲート絶縁膜１２４からなる
テラス構造を利用してＬＤＤ領域１２３ａ及び高濃度不
純物領域１２３ｂを１回のマスク工程で形成する。この
とき、ゲート絶縁膜１２４のエッジとゲート電極１２５
のエッジとの水平方向の間隔が０．３μｍ未満である
と、ＬＤＤ領域１２３ａを形成する効果が十分でなく、
またゲート絶縁膜１２４のエッジとゲート電極１２５の
エッジとの水平方向の間隔が２μｍを超えると、薄膜ト
ランジスタのサイズが大きくなって、高精細化が困難に
なる。このため、ゲート絶縁膜１２４のエッジとゲート
電極１２５のエッジとの間隔は０．３〜２μｍとするこ
とが好ましい。
【００７６】次に、図８に示すように、ポリシリコン膜
１２３にＰ（リン）をイオン注入してＴＦＴ１０５のソ
ース／ドレイン領域を形成する。例えば、ゲート電極１
２５及びゲート絶縁膜１２４をマスクとし、加速エネル
ギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃｍ-2の
条件でポリシリコン膜１２３にＰをイオン注入し、高濃
度不純物領域１２３ｂを形成する。また、ゲート電極１
２５をマスクとし、加速エネルギーが７０ｋｅＶ、ドー
ズ量が２．０×１０15ｃｍ-2の条件でポリシリコン膜１
２３にＰをイオン注入し、ＬＤＤ領域１２３ａを形成す
る。
【００７７】次に、図９に示すように、ＣＶＤ法によ
り、基板１２１の上側全面に第１の層間絶縁膜１２７と
して、厚さが約６０ｎｍのＳｉＯ2 膜を形成する。更
に、スパッタ法により、第１の層間絶縁膜１２７の上
に、厚さが約７０ｎｍのＩＴＯ膜１４４を形成する。
【００７８】なお、画素電極１２８の材料はＩＴＯに限
定するものではないが、透過型液晶表示パネルの場合は
透明導電材料を使用することが必要である。透明導電材
料としては、例えばＩｎ、Ｓｎ又はＺｎを含む酸化物が
ある。
【００７９】次に、図１０（ａ），（ｂ）に示すよう
に、画素電極形成領域には厚く、ｎ型ＴＦＴ形成領域に
は薄く、且つ、ｐ型ＴＦＴ形成領域に対応する部分に開
口部を有するレジスト膜１４５を形成する。
【００８０】例えば、全面にフォトレジスト膜１４５を
形成した後、ｎ型ＴＦＴ形成領域及び画素電極形成領域
を遮光する第１の露光マスクと、ｎ型ＴＦＴ形成領域の
みを遮光する第２の露光マスクとを使用し、それぞれハ
ーフ露光を行う。このとき、１回目及び２回目の露光量
を制御して、ｎ型ＴＦＴ形成領域のレジスト膜と画素電
極形成領域のレジスト膜との段差の大きさを変えること
ができる。また、画素電極形成領域を完全に遮光し、ｎ
型ＴＦＴ形成領域に対応する部分には解像度の限界値以
下の径の開口部が多数設けられた露光マスクを使用する
ことにより、厚い部分と薄い部分とを有するレジスト膜
を１回の露光で形成することができる。
【００８１】本実施の形態では、ｎ型ＴＦＴ形成領域の
レジスト膜１４５の厚さは１．０μｍ、画素電極形成領
域のレジスト膜１４５の厚さは１．５μｍとする。但
し、これらの数値は、プロセスに応じて適宜変更する必
要がある。
【００８２】その後、レジスト膜１４５により画素電極
形成領域及びｎ型ＴＦＴ形成領域を保護しつつ、ｐ型Ｔ
ＦＴ形成領域のポリシリコン膜１２３にＢ（ボロン）を
イオン注入して、ソース／ドレイン領域を形成する。例
えば、ゲート電極１２５及びゲート絶縁膜１２４をマス
クとし、加速エネルギーが１０ｋｅＶ、ドーズ量が２×
１０15ｃｍ-2の条件でポリシリコン膜１２３にＢをイオ
ン注入して、高濃度不純物領域１２３ｄを形成する。ま
た、ゲート電極１２５をマスクとし、加速エネルギーが
７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の条件で
ポリシリコン膜１２３にＢをイオン注入して、ＬＤＤ領
域１２３ｃを形成する。
【００８３】なお、図１７（ａ），（ｂ）に示すよう
に、ｐ型ＴＦＴ形成領域上のＩＴＯ膜１４４を除去した
後に、ポリシリコン膜１２３にボロンを注入してＬＤＤ
領域１２３ｃ及び高濃度不純物領域１２３ｄを形成して
もよい。
【００８４】次に、図１１（ａ），（ｂ）に示すよう
に、レジスト膜１４５を酸素プラズマ処理（アッシン
グ）して、レジスト膜１４５が画素電極形成領域にのみ
残るようにする。そして、このレジスト膜１４５をマス
クとしてＩＴＯ膜１４４をエッチングし、画素電極１２
８を形成する。その後、図１２に示すように、画素電極
１２８上のレジスト膜１４５を除去する。
【００８５】その後、熱処理又はレーザ光照射処理など
を施し、ポリシリコン膜１２３中に導入された不純物
（Ｐ及びＢ）を活性化させる。
【００８６】次に、図１３に示すように、基板１２１の
上側全面にＳｉＮを堆積させて、厚さが約４００ｎｍの
第２の層間絶縁膜１２９を形成する。
【００８７】次に、図１４に示すように、フォトリソグ
ラフィ法により、第２の層間絶縁膜１２９の表面からＴ
ＦＴ１０５の高濃度不純物領域１２３ｂ，１２３ｄに到
達するコンタクトホール１２９ａを形成する。
【００８８】次に、図１５に示すように、スパッタ法に
より、基板１２１の上側全面に、Ｔｉ（１００ｎｍ）／
Ａｌ（２００ｎｍ）／Ｔｉ（１００ｎｍ）を堆積するこ
とにより、導電膜１４６を形成する。この導電膜１４６
は、コンタクトホールを１２９ａ介して高濃度不純物領
域１２３ｂ，１２３ｄに電気的に接続している。
【００８９】なお、導電膜１４６の材料は特に限定する
ものではないが、導電性が良好なＡｌ又はＡｌ合金と、
シリコンに対する密着性及び耐食性が良好な高融点金
属、又はその窒化物とを積層した構造であることが好ま
しい。導電膜１４６として好適な高融点金属には、例え
ばＭｏ（モリブデン），Ｔｉ（チタン），Ｃｒ（クロ
ム）、Ｔａ（タンタル）及びＷ（タングステン）等があ
る。
【００９０】次いで、図１６に示すように、フォトリソ
グラフィ法により導電膜１４６をパターニングして、デ
ータバスライン１０８及びその他の配線１３０を形成す
る。本実施の形態では、ＴＦＴ１０５のソース領域と画
素電極１２８とが配線１３０を介して電気的に接続され
ており、ＴＦＴ１０５のドレイン領域とデータバスライ
ン１０８とが他の配線１３０を介して電気的に接続され
ている。
【００９１】このようにして製造されたＴＦＴ基板と、
カラーフィルタ及びコモン電極等が形成されたＣＦ基板
とを対向させて配置し、両者の間に液晶を封入すること
により、液晶表示パネルが完成する。
【００９２】本実施の形態では、上述したように、ｎ型
ＴＦＴを覆うレジスト膜１４５に段差を設け、このレジ
スト膜１４５を使用して、ｐ型ＴＦＴの形成時にｎ型Ｔ
ＦＴ形成領域のポリシリコン膜１２３中にＢ（ボロン）
が注入されないようにしている。その後、このレジスト
膜１４５を酸素プラズマ処理して画素電極形成領域にの
みレジスト膜１４５を残し、残存するレジスト膜１４５
をマスクとしてＩＴＯ膜１４４をエッチングして画素電
極１２８を形成している。これにより、従来方法に比べ
て工程数を削減することができる。また、本実施の形態
では、コンタクトホールを形成する工程が１回だけでよ
く、製造工程数が更に削減される。従って、本実施の形
態により、液晶表示パネルの製造コストを著しく低減す
ることができる。
【００９３】なお、上記実施の形態では、第２の絶縁膜
がＳｉＮにより形成されている場合について説明した
が、本発明はこれに限定されるものではなく第２の絶縁
膜をポリイミドや感光性樹脂により形成してもよい。感
光性樹脂により第２の絶縁膜を生成する場合は、成膜工
程を更に削減することができ、製造工程数をより一層削
減できる。
【００９４】（第２の実施の形態）図１８は本発明の第
２の実施の形態の薄膜トランジスタ装置の回路図であ
る。本実施の形態は、本発明を有機ＥＬ表示パネルに適
用した例を示している。
【００９５】ガラス基板の上には、垂直方向に延びる複
数本のデータバスライン１９１及び電源供給ライン１９
２と、水平方向に延びる複数本の走査バスライン１９３
が形成されている。データバスライン１９１、電源供給
ライン１９２及び走査バスライン１９３により区画され
た領域が、それぞれ画素領域となる。
【００９６】各画素領域には、それぞれスイッチング用
ＴＦＴ１９４と、駆動用ＴＦＴ１９５と、コンデンサ１
９６と、有機ＥＬ素子（発光素子）１９７とが設けられ
ている。
【００９７】スイッチング用ＴＦＴ１９４のゲートは走
査バスライン１９３に接続され、ソースは駆動用ＴＦＴ
１９５のゲートに接続され、ドレインはデータバスライ
ン１９１に接続されている。また、駆動用ＴＦＴ１９５
は、電源供給ライン１９２と有機ＥＬ素子１９７の陽極
との間に接続されている。更に、コンデンサ１９６は、
駆動用ＴＦＴ１９５のゲートと電源供給ライン１９２と
の間に接続されている。
【００９８】このように構成された有機ＥＬ表示パネル
において、各データバスライン１９１に所定の電圧を供
給し、１行目の走査バスライン１９３にのみ走査信号を
供給すると、１行目の走査バスライン１９３に接続され
たスイッチング用ＴＦＴ１９４が導通してコンデンサ１
９６にデータバスライン１９１の電圧が蓄積される。
【００９９】この電圧に応じた電流が電源供給ライン１
９２から駆動用ＴＦＴ１９５を通って、有機ＥＬ素子１
９７に供給され、１行目の各有機ＥＬ素子１９７が発光
する。その後、各データバスライン１９１に所定の電圧
を供給し、２行目の走査バスライン１９３にのみ走査信
号を供給すると２行目の各有機ＥＬ素子１９７が発光す
る。
【０１００】このようにして、順次各行の有機ＥＬ素子
１９７を駆動することによって、所望の文字又は画像を
表示することができる。
【０１０１】図１９は、駆動用ＴＦＴ１９５及び有機Ｅ
Ｌ素子１９７の形成部における断面図である。図１９に
おいて、図４と同一物には同一符号を付してその詳しい
説明は省略する。
【０１０２】本実施の形態においては、ＩＴＯからなる
陽極（表示用電極）１２８ａの上に、有機ＥＬ層１３５
が形成されており、この有機ＥＬ層１３５の上にはＡｌ
Ｌｉ等からなる陰極１３６が形成されている。この陰極
１３６は、各画素共通に形成されている。
【０１０３】駆動用ＴＦＴ１９５がオンになって陽極１
２８ａと陰極１３６との間に電圧が印加されると、有機
ＥＬ層１３５が発光する。この光は陽極１２８ａ及びガ
ラス基板１２１を透過し、外部に出射される。
【０１０４】なお、有機ＥＬ層１３５の発光効率を向上
させるために、陽極１２８ａと陰極１３６との間に、電
子輸送層、正孔輸送層及びコンタクト層（コンタクト性
改善のための層）のいずれか１又は２以上を配置しても
よい。
【０１０５】本実施の形態の有機ＥＬ表示パネルのＴＦ
Ｔは、第１の実施の形態と同様に製造することが可能で
ある。
【０１０６】（第３の実施の形態）図２０〜図２６は本
発明の第３の実施の形態の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図である。
なお、これらの図においては、説明の都合上、図の左側
に画素ＴＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路の
ｐ型ＴＦＴを示しているが、実際には、画素ＴＦＴは表
示領域内に形成され、周辺回路は表示領域の外側に形成
される。また、周辺回路のｎ型ＴＦＴは、画素ＴＦＴと
同様に形成されるので、ここでは図示を省略する。
【０１０７】まず、図２０（ａ）に示すように、ガラス
基板（透明絶縁基板）２０１の上に、プラズマＣＶＤ法
によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５
０ｎｍのＳｉＮ膜２０２ａと、厚さが２００ｎｍのＳｉ
Ｏ2 膜２０２ｂとの２層構造のバッファ層２０２を形成
する。更に、プラズマＣＶＤ法により、ＳｉＯ2 膜２０
２ｂの上にアモルファスシリコン膜を約４０ｎｍの厚さ
に形成する。そして、エキシマレーザを用いてアモルフ
ァスシリコンを結晶化させて、ポリシリコン膜２０３を
形成する。その後、このポリシリコン膜２０３の上に所
定のパターンのレジスト膜２０４を形成する。
【０１０８】次に、図２０（ｂ）に示すように、レジス
ト膜２０４をマスクとし、フッ素系ガスを用いてポリシ
リコン膜２０３をエッチングして、ポリシリコン膜２０
３をレジスト膜２０４と同じ形状に加工する。その後、
レジスト膜２０４を除去する。
【０１０９】次に、図２１（ａ）に示すように、基板２
０１の上側全面に、ゲート絶縁膜となるＳｉＯ2 膜２０
５をＣＶＤ法で約１００ｎｍの厚さに形成し、その上に
ゲート電極となるＡｌＮｄ膜２０６をスパッタ法で約３
００ｎｍの厚さに形成する。そして、ＡｌＮｄ膜２０６
の上にフォトレジストを塗布し、露光及び現像処理を施
して所望の形状のレジスト膜２０７を形成する。
【０１１０】次に、図２１（ｂ）に示すように、レジス
ト膜２０７をマスクとしてＡｌＮｄ膜２０６をウェット
エッチングして、ゲート電極２０９を形成する。このと
き、ＡｌＮｄ膜２０６をオーバーエッチングして、レジ
スト膜２０７よりもゲート電極２０９の幅が若干狭くな
るようにする。また、レジスト膜２０７をマスクとして
ＳｉＯ2 膜２０５を、例えばフッ素系ガスを用いてドラ
イエッチング（異方性エッチング）して、レジスト膜２
０７とほぼ同じ幅のゲート絶縁膜２０８を形成する。そ
の後、レジスト膜２０７を除去する。
【０１１１】このようにして、本実施の形態では、１回
のマスク工程で、ゲート絶縁膜２０８と、ゲート絶縁膜
２０８よりも幅が狭いゲート電極２０９とからなるテラ
ス構造を形成する。
【０１１２】次に、図２２（ａ）に示すように、ポリシ
リコン膜２０３にＰ（リン）をイオン注入してｎ型ＴＦ
Ｔのソース／ドレイン領域を形成する。例えば、ゲート
電極２０９及びゲート絶縁膜２０８をマスクとし、加速
エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃ
ｍ-2の条件でポリシリコン膜２０３にＰ（リン）をイオ
ン注入し、高濃度不純物領域２０３ｂを形成する。ま
た、ゲート電極２０９をマスクとし、加速エネルギーが
７０ｋｅＶ、ドーズ量が５×１０13ｃｍ-2の条件でポリ
シリコン膜２０３にＰをイオン注入し、ＬＤＤ領域２０
３ａを形成する。
【０１１３】次に、図２２（ｂ）に示すように、ｎ型Ｔ
ＦＴ形成領域のみレジスト２１０で覆い、ｐ型ＴＦＴ形
成領域のポリシリコン膜２０３にＢ（ボロン）をイオン
注入して、ｐ型ＴＦＴのソース／ドレイン領域を形成す
る。例えば、ゲート電極２０９及びゲート絶縁膜２０８
をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量
が２×１０15ｃｍ-2の条件でポリシリコン膜２０３にＢ
をイオン注入して、高濃度不純物領域２０３ｄを形成す
る。また、ゲート電極２０９をマスクとし、加速エネル
ギーが７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の
条件でポリシリコン膜２０３にＢをイオン注入して、Ｌ
ＤＤ領域２０３ｃを形成する。このように、ｎ型不純物
を導入したポリシリコン膜２０３にｎ型不純物よりも多
いｐ型不純物を導入することで、ｎ型ＴＦＴをｐ型ＴＦ
Ｔに変えることができる。その後、レジスト膜２１０を
アッシングして除去する。
【０１１４】次に、図２３（ａ）に示すように、ポリシ
リコン膜２０３にエキシマレーザを照射することによ
り、ポリシリコン膜２０３に導入された不純物を活性化
させる。
【０１１５】次に、図２３（ｂ）に示すように、基板２
０１の上側全面に、プラズマＣＶＤ法により、厚さが６
０ｎｍのＳｉＯ2 膜２１１及び厚さが３７０ｎｍのＳｉ
Ｎ膜２１２を形成し、層間絶縁膜とする。また、ＳｉＮ
膜２１２の上に厚さが約７０ｎｍのＩＴＯ膜２１３を形
成する。そして、ＩＴＯ膜２１３の上に所定のパターン
でレジスト膜２１４を形成する。
【０１１６】次に、図２４（ａ）に示すように、レジス
ト膜２１４をマスクとしてＩＴＯ膜２１３をウェットエ
ッチングし、更にフッ素系ガスを用いて、層間絶縁膜
（ＳｉＮ膜２１２及びＳｉＯ2 膜２１１）をドライエッ
チングして、ｎ型ＴＦＴ及びｐ型ＴＦＴの高濃度不純物
領域２０３ｂ，２０３ｄに到達するコンタクトホール２
１２ａを形成する。その後、レジスト膜２１４を除去す
る。
【０１１７】次に、図２４（ｂ）に示すように、基板２
０１の上側全面に導電膜２１５を形成する。この導電膜
２１５は、例えば、下から順に、Ｍｏ膜（５０ｎｍ）、
Ａｌ膜（２００ｎｍ）、ＭｏＮ膜（９０ｎｍ、）及びＭ
ｏ膜（１５ｎｍ）を積層した構造に形成する。
【０１１８】次に、図２５（ａ）に示すように、導電膜
２１５の上に、配線形成領域には厚く、画素電極形成領
域には薄くなるようにレジスト膜２１６を形成する。そ
して、このレジスト膜２１６をマスクとして導電膜２１
５をエッチングし、データバスライン及びその他の配線
２２０ａを形成する。更に、レジスト膜２１６をマスク
としてＩＴＯ膜２１３をエッチングし、画素電極２１８
を形成する。但し、このときは、画素電極２１８の上に
導電膜２１５が残存している。
【０１１９】レジスト膜２１６は、第１の実施の形態で
説明したように、例えば２枚の露光マスクを使用したハ
ーフ露光や、解像度の限界値以下の径の開口部が多数設
けられた露光マスクを使用して形成する。
【０１２０】その後、図２５（ｂ）に示すように、画素
電極形成領域上の導電膜２１５が露出するまでレジスト
２１６を除去（アッシング）する。
【０１２１】次に、レジスト膜２１６をマスクとして画
素電極形成領域上の導電膜２１５をエッチングにより除
去して、図２６に示すように、画素電極２１８を露出さ
せる。また、これにより画素ＴＦＴのソース領域と画素
電極２１８とを接続する配線２２０ｂが形成される。そ
の後、レジスト膜２１６を除去する。このようにして、
液晶表示パネルのＴＦＴ基板を形成することができる。
【０１２２】本実施の形態では、１回のマスク工程で配
線２２０ａ，２２０ｂ及び画素電極２１８を形成するの
で、従来方法に比べてマスク工程の数を削減できる。こ
れにより、液晶表示パネルの製造コストを、従来に比べ
て著しく低減することができる。
【０１２３】（第４の実施の形態）図２７〜図２９は本
発明の第４の実施の形態の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図である。
【０１２４】まず、図２７（ａ）に示すように、第３の
実施の形態と同様にして、基板２０１上に、ＳｉＮ膜２
０２ａ及びＳｉＯ2 膜２０２ｂからなる絶縁膜２０２、
ポリシリコン膜２０３、ゲート絶縁膜２０８並びにゲー
ト電極２０９を形成する。ｎ型ＴＦＴ形成領域のポリシ
リコン膜２０３にはＰ（リン）を導入してｎ型のＬＤＤ
領域２０３ａ及び高濃度不純物領域２０３ｂを形成し、
ｐ型ＴＦＴ形成領域のポリシリコン膜２０３にはＢ（ボ
ロン）を導入してｐ型のＬＤＤ領域２０３ｃ及び高濃度
不純物領域２０３ｄを形成しておく。
【０１２５】次に、図２７（ｂ）に示すように、基板２
０１の上側全面に、層間絶縁膜として例えばプラズマＣ
ＶＤ法によりＳｉＯ2 膜２１１を６０ｎｍ、ＳｉＮ膜２
１２を３７０ｎｍの厚さに形成し、更にその上に透明導
電膜として例えばスパッタ法によりＩＴＯ膜２１３を７
０ｎｍの厚さに形成する。その後、ＩＴＯ膜２１３上
に、コンタクトホール形成部が開口し、画素電極形成領
域が厚く、その他の領域が薄いレジスト膜２２１を形成
する。このようなレジスト膜２２１は、第１の実施の形
態で説明したように、２枚の露光マスクを用いる方法
や、解像度の限界値以下の径の多数の開口部が設けられ
た露光マスクを用いる方法により形成することができ
る。
【０１２６】そして、図２８（ａ）に示すように、レジ
スト膜２２１をマスクとしてＩＴＯ膜２１３をウェット
エッチングし、更にフッ素系ガスを用いてＳｉＮ膜２１
２及びＳｉＯ2 膜２１１をドライエッチングして、コン
タクトホール２１２ｂを形成する。
【０１２７】次に、図２８（ｂ）に示すように、レジス
ト膜２２１をアッシングして、画素電極形成領域上のみ
レジスト膜２２１を残し、他の部分のレジスト膜２２１
を除去する。そして、残存したレジスト膜２２１をマス
クとしてＩＴＯ膜２１３をウェットエッチングし、画素
電極２２８を形成する。その後、画素電極２２８上のレ
ジスト膜２２１を除去する。
【０１２８】次いで、基板２０１の上側全面に、スパッ
タ法により、Ｔｉ膜（１００ｎｍ）／Ａｌ膜（２００ｎ
ｍ）／Ｔｉ膜（１００ｎｍ）の積層構造の導電膜を形成
し、その上に所定のパターンのレジスト膜（図示せず）
を形成する。そして、このレジスト膜をマスクとし、Ｃ
ｌ（塩素）系ガスを用いたドライエッチングにより導電
膜をエッチングして、図２９に示すように、データバス
ライン及びその他の配線２３０を形成する。画素ＴＦＴ
のソース領域は配線２３０を介して画素電極２２８に電
気的に接続され、ドレイン電極は他の配線２３０を介し
てデータバスラインに電気的に接続される。
【０１２９】このようにして形成されたＴＦＴ基板をＣ
Ｆ基板と対向させて配置し、両者の間に液晶を封入す
る。これにより、液晶表示パネルが完成する。
【０１３０】本実施の形態においても、第３の実施の形
態と同様に、従来方法に比べてマスク工程の数を削減で
きるので、生産性が向上し、製品コストを低減できると
いう効果を奏する。
【０１３１】前述した第３の実施の形態では、ＩＴＯ膜
２１３及び層間絶縁膜（ＳｉＮ膜２１２及びＳｉＯ2 膜
２１１）をエッチングしてコンタクトホール２１２ａを
形成する際（図２４ａ参照）に、画素電極となるＩＴＯ
膜２１３のエッジの下方の層間絶縁膜がオーバーエッチ
ングされて、配線形成時にコンタクトホール２１２ａ内
で導通不良が発生するおそれがある。一方、本実施の形
態では、コンタクトホール２１２ｂを形成した後に、Ｉ
ＴＯ膜２１３をエッチングして画素電極２２８を形成
し、その後に配線２３０を形成するので、画素電極２２
８とＴＦＴのソースとの間での導通不良の発生が回避さ
れるという利点がある。
【０１３２】（第５の実施の形態）図３０〜図３２は本
発明の第５の実施の形態の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図である。
【０１３３】まず、図３０（ａ）に示すように、ガラス
基板（透明絶縁基板）３０１の上に、プラズマＣＶＤ法
によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５
０ｎｍのＳｉＮ膜と厚さが１００ｎｍのＳｉＯ2 膜との
２層構造のバッファ層３０２を形成する。更に、ＳｉＨ
4 にＨ2 を加えた原料ガスを用いたプラズマＣＶＤ法に
より、バッファ層３０２の上にアモルファスシリコン膜
を約４０ｎｍの厚さに形成する。そして、例えば３００
ｍＪ／ｃｍ2 のエネルギー強度のエキシマレーザ光をア
モルファスシリコン膜に照射してシリコンを結晶化さ
せ、ポリシリコン膜３０３を形成する。その後、ポリシ
リコン膜３０３の上にフォトレジストを塗布し、露光及
び現像処理を施して、ポリシリコン膜３０３のＴＦＴ形
成領域上にレジスト膜３０４を形成する。
【０１３４】次に、図３０（ｂ）に示すように、レジス
ト膜３０４をマスクにしてポリシリコン膜３０３をドラ
イエッチングして、レジスト膜３０４の形状にポリシリ
コン膜３０３を加工する。その後、レジスト膜３０４を
除去する。
【０１３５】次に、図３０（ｃ）に示すように、基板３
０１の上側全面にゲート絶縁膜となるＳｉＯ2 膜３０４
を形成する。その後、ＳｉＯ2 膜３０４上に、スパッタ
法によりＩＴＯ膜３０５を５０〜１００ｎｍの厚さに形
成する。ＩＴＯ膜形成時の条件は、例えばチャンバ内に
Ａｒガスを２５０ｓｃｃ（standard cc/min ）、Ｏ2ガ
スを０．４ｓｃｃの流量で供給し、チャンバ内圧力が
０．８Ｐａ，ＤＣ電力が１Ｗ／ｃｍ2 、基板温度が３０
℃とする。
【０１３６】次に、ＩＴＯ膜３０５の上に、厚さが５０
ｎｍのＭｏ膜と厚さが３５０ｎｍのＡｌＮｄ膜とをこの
順で積層した２層構造の金属膜３０６を形成する。その
後、金属膜３０６上にフォトレジストを塗布し、露光及
び現像処理を施して、ゲート電極及びその他の配線形成
領域と、画素電極形成領域との上を覆うレジスト膜３０
７を形成する。このとき、２枚の露光マスクを用いる方
法や、解像度の限界以下の径の多数の開口部が設けられ
た露光マスクを使用することで、配線形成領域のレジス
ト膜３０７の厚さを約１μｍ、画素電極形成領域のレジ
スト膜３０７の厚さを約０．５μｍとする。
【０１３７】その後、図３１（ａ）に示すように、レジ
スト膜３０７をマスクとして、燐酸を主成分とするエッ
チング液により金属膜３０６をウェットエッチングし、
更にＩＴＯ膜３０４をドライエッチング（異方性エッチ
ング）して、ＩＴＯ膜からなる画素電極３０８と、ＩＴ
Ｏ膜からなる第１のゲート電極膜３０９及び金属膜から
なる第２のゲート電極膜３１０とを形成する。第１のゲ
ート電極膜３０９と第２のゲート電極膜３１０とによ
り、ＴＦＴのゲート電極が構成される。
【０１３８】このとき、金属膜３０６をオーバーエッチ
ングして、第２のゲート電極膜３１０の幅をレジスト膜
３０７の幅よりも若干小さくなるようにする。第１のゲ
ート電極膜３０９は、ドライエッチング（異方性エッチ
ング）により形成されるので、レジスト膜３０７とほぼ
同じ幅に形成される。なお、このエッチング工程では、
画素電極３０８上に金属膜３０６が残る。
【０１３９】なお、本実施の形態では、後述するよう
に、第１のゲート電極膜３０９と第２のゲート電極膜３
１０との幅の差を利用してＬＤＤ領域を形成する。この
場合に、第１のゲート電極膜３０９のエッジと第２のゲ
ート電極膜３１０のエッジとの水平方向の間隔が０．３
μｍよりも小さいと、ＬＤＤ領域を形成する効果が小さ
く、２μｍ以上の場合はＴＦＴの微細化ができなくな
る。従って、第１のゲート電極膜３０９のエッジと第２
のゲート電極膜３１０のエッジとの水平方向の間隔は、
０．３〜２μｍとすることが好ましい。
【０１４０】次に、図３１（ｂ）に示すように、レジス
ト膜３０７を酸素プラズマ処理（アッシング）して、画
素電極３０８上のレジスト膜３０７を除去し、第２のゲ
ート電極膜３１０上にのみレジスト膜３０７を残す。そ
して、画素電極３０８上の金属膜３０６をエッチング除
去する。その後、第２のゲート電極膜３１０上のレジス
ト膜３０７を除去する。
【０１４１】次に、図３１（ｃ）に示すように、ポリシ
リコン膜３０３にｎ型不純物を導入して、ｎ型ＴＦＴの
ソース／ドレイン領域を形成する。すなわち、第１のゲ
ート電極膜３０９及び第２のゲート電極膜３１０をマス
クとしてポリシリコン膜３０３に低加速エネルギーで高
濃度にＰ（リン）をイオン注入して、高濃度不純物領域
３０３ｂを形成する。また、第２のゲート電極膜３１０
をマスクとしてポリシリコン膜３０３に高加速エネルギ
ーで低濃度にＰをイオン注入して、ＬＤＤ領域３０３ａ
を形成する。
【０１４２】ｐ型ＴＦＴを形成する場合は、第１の実施
の形態と同様に、ｎ型ＴＦＴをレジスト膜で被覆し、ｐ
型ＴＦＴ形成領域のポリシリコン膜３０３に既に導入さ
れているＰ（リン）よりも２倍以上の濃度でＢ（ボロ
ン）を注入する。
【０１４３】次に、図３２（ａ）に示すように、基板３
０１の上側全面に厚さが６０ｎｍのＳｉＯ2 膜と厚さが
３７０ｎｍのＳｉＮ膜との２層構造の層間絶縁膜３１１
を形成する。そして、フォトリソグラフィ法により、画
素電極３０８の上の層間絶縁膜３１１を除去するととも
に、ＴＦＴの高濃度不純物領域３０３ｂに到達するコン
タクトホール３１１ａを形成する。層間絶縁膜３１１及
びゲート絶縁膜３０４のエッチングには、例えばＣＦ4
／Ｏ2 系ガスを用いたドライエッチングにより行う。
【０１４４】次に、図３２（ｂ）に示すように、基板３
０１の上側全面にＭｏ等の金属からなる金属膜３１２を
約４００ｎｍの厚さに形成する。この金属膜３１２はコ
ンタクトホール３１１ａを介して高濃度不純物領域３０
３ｂと電気的に接続される。
【０１４５】配線抵抗を重視する場合は、金属膜３１２
を、Ａｌと高融点金属との積層構造としてもよい。例え
ば、Ｍｏ／Ａｌ／Ｍｏの積層構造を用いることができ
る。
【０１４６】次に、フォトリソグラフィ法により金属膜
３１２をパターニングして配線３１３を形成する。画素
ＴＦＴのソース領域は配線３１３を介して画素電極３０
８に電気的に接続され、ドレイン領域は他の配線３１３
を介してデータバスラインに接続される。
【０１４７】このようにして形成されたＴＦＴ基板と、
カラーフィルタ及びコモン電極等が形成されたＣＦ基板
とを対向させて配置し、両者の間に液晶を封入すること
により、液晶表示パネルが完成する。
【０１４８】本実施の形態においても、１回のマスク工
程で画素電極３０８、第１のゲート電極膜３０９及び第
２のゲート電極膜３１０を形成するので、従来方法に比
べて製造工程数が削減される。また、本実施の形態で
は、上述したように、ゲート電極を、第１のゲート絶縁
膜３０９及び第２のゲート電極膜３１０の２層構造と
し、第１のゲート電極膜３０９と第２のゲート電極膜３
１０との幅の差を利用してＬＤＤ領域３０３ａを形成す
る。従って、ゲート絶縁膜３０４をパターニングする必
要がなく、ゲート絶縁膜３０４のパターニングに伴うポ
リシリコン膜３０３へのダメージが回避される。これに
より、特性が良好なＴＦＴが得られるという効果を奏す
る。
【０１４９】なお、上記実施の形態ではいずれも基板上
にｎ型ＴＦＴとｐ型ＴＦＴとを形成する場合について説
明したが、本発明は基板上にｎ型ＴＦＴ及びｐ型ＴＦＴ
のいずれか一方のみを形成する場合にも適用することが
できる。
【０１５０】また、本発明は、上述した液晶表示パネル
及び有機ＥＬ表示パネル及びその製造に限定されるもの
ではなく、ＴＦＴを有する他の電子機器及びその製造方
法に適用することができる。
【０１５１】（付記１）基板と、前記基板上に形成され
た薄膜トランジスタと、前記基板上に形成されて前記薄
膜トランジスタを覆う第１の絶縁膜と、前記第１の絶縁
膜上に所定のパターンで形成された表示用電極と、前記
第１の絶縁膜上に形成されて前記表示用電極の一部を覆
う第２の絶縁膜と、前記第２の絶縁膜の表面から前記薄
膜トランジスタのソース／ドレイン領域に到達するコン
タクトホールと、前記第２の絶縁膜の上から前記表示用
電極上に延出して形成され、前記コンタクトホールを介
して前記薄膜トランジスタのソース／ドレイン領域に接
続された配線とを有することを特徴とする薄膜トランジ
スタ装置。
【０１５２】（付記２）前記表示用電極が、液晶表示パ
ネルの画素電極であることを特徴とする付記１に記載の
薄膜トランジスタ装置。
【０１５３】（付記３）前記表示用電極が、有機ＥＬ表
示パネルの陽極であることを特徴とする付記１に記載の
薄膜トランジスタ装置。
【０１５４】（付記４）前記配線が、高融点金属膜とそ
の上のアルミニウム又はアルミニウムを主成分とする合
金の膜との積層構造を有することを特徴とする付記１に
記載の薄膜トランジスタ装置。
【０１５５】（付記５）前記第２の絶縁膜は、ポリイミ
ド又は感光性を有する樹脂により形成されていることを
特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５６】（付記６）基板上の第１導電型薄膜トラン
ジスタ形成領域及び第２導電型薄膜トランジスタ形成領
域にそれぞれ半導体膜を形成する工程と、前記半導体膜
上にゲート絶縁膜及びゲート電極を形成する工程と、前
記半導体膜に第１導電型不純物を導入して第１導電型ソ
ース／ドレイン領域を形成する工程と、前記基板の上側
全面に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電膜を形成する工程と、前記第
１の導電膜上に、前記第１導電型薄膜トランジスタ形成
領域及び表示用電極形成領域を覆うレジスト膜を形成す
る工程と、前記第２導電型薄膜トランジスタ形成領域の
前記半導体膜に第２導電型不純物を導入して第２導電型
ソース／ドレイン領域を形成する工程と、前記第１導電
型薄膜トランジスタ形成領域上の前記レジスト膜を除去
し、前記表示用電極形成領域の上にのみ前記レジスト膜
を残す工程と、前記レジスト膜をマスクとして前記第１
の導電膜をエッチングすることにより表示用電極を形成
する工程と、前記表示用電極形成領域の上の前記レジス
ト膜を除去する工程と、前記基板の上側全面に第２の層
間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表
面から前記薄膜トランジスタのソース／ドレイン領域に
到達するコンタクトホールを形成する工程と、前記基板
の上側全面に第２の導電膜を形成する工程と、前記第２
の導電膜を所定のパターンに加工する工程とを有するこ
とを特徴とする薄膜トランジスタ装置の製造方法。
【０１５７】（付記７）前記第１の導電膜を透明導電体
により形成することを特徴とする付記６に記載の薄膜ト
ランジスタ装置の製造方法。
【０１５８】（付記８）前記レジスト膜を、前記表示用
電極形成領域には厚く、前記第１導電型薄膜トランジス
タ形成領域には薄く形成することを特徴とする付記６に
記載の薄膜トランジスタ装置の製造方法。
【０１５９】（付記９）前記ゲート電極を前記ゲート絶
縁膜よりも狭い幅で形成し、異なる加速エネルギーで前
記半導体膜に複数回不純物を注入して、高濃度不純物領
域とＬＤＤ領域とを形成することを特徴とする付記６に
記載の薄膜トランジスタ装置の製造方法。
【０１６０】（付記１０）基板上の第１導電型薄膜トラ
ンジスタ形成領域及び第２導電型薄膜トランジスタ形成
領域にそれぞれ半導体膜を形成する工程と、前記半導体
膜上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体膜に第１導電型不純物を導入して第１導電型
ソース／ドレイン領域を形成する工程と、前記基板の上
側全面に第１の層間絶縁膜を形成する工程と、前記第１
の層間絶縁膜上に第１の導電膜を形成する工程と、前記
第１の導電膜上の前記第１導電型薄膜トランジスタ形成
領域には薄く、表示用電極形成領域には厚くレジスト膜
を形成する工程と、前記レジスト膜をマスクとして、前
記第２導電型薄膜トランジスタ形成領域の前記第１の導
電膜を除去する工程と、前記第２導電型薄膜トランジス
タ形成領域の前記半導体膜に第２導電型不純物を導入し
て第２導電型ソース／ドレイン領域を形成する工程と、
前記第１導電型薄膜トランジスタ形成領域上の前記レジ
スト膜を除去し、前記表示用電極形成領域の上にのみ前
記レジスト膜を残す工程と、前記レジスト膜をマスクと
して前記第１の導電膜をエッチングすることにより表示
用電極を形成する工程と、前記表示用電極形成領域の上
の前記レジスト膜を除去する工程と、前記基板の上側全
面に第２の層間絶縁膜を形成する工程と、前記第２の層
間絶縁膜の表面から前記薄膜トランジスタのソース／ド
レイン領域に到達するコンタクトホールを形成する工程
と、前記基板の上側全面に第２の導電膜を形成する工程
と、前記第２の導電膜を所定のパターンに加工する工程
とを有することを特徴とする薄膜トランジスタ装置の製
造方法。
【０１６１】（付記１１）前記第１の導電膜を透明導電
体により形成することを特徴とする付記１０に記載の薄
膜トランジスタ装置の製造方法。
【０１６２】（付記１２）前記ゲート電極を前記ゲート
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とＬＤＤ領域とを形成することを特徴とする付記１
０に記載の薄膜トランジスタ装置の製造方法。
【０１６３】（付記１３）基板上の薄膜トランジスタ形
成領域に半導体膜を形成する工程と、前記半導体膜上に
ゲート絶縁膜及びゲート電極を形成する工程と、前記基
板の上側全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜上に表示用電極となる第１の導電膜を形成する工
程と、フォトリソグラフィ法により、前記第１の導電膜
の表面から前記半導体膜に到達するコンタクトホールを
形成する工程と、前記基板の上側全面に第２の導電膜を
形成する工程と、前記第２の導電膜上に、配線形成領域
及び表示用電極形成領域を覆うレジスト膜を形成する工
程と、前記レジスト膜をマスクとして前記第２の導電膜
及び前記第１の導電膜をエッチングする工程と、前記配
線形成領域に前記レジスト膜を残し、前記表示用電極形
成領域のレジスト膜を除去する工程と、前記レジスト膜
をマスクとして前記表示用電極形成領域上の前記第２の
導電膜をエッチング除去する工程とを有することを特徴
とする薄膜トランジスタ装置の製造方法。
【０１６４】（付記１４）前記第１の導電膜を透明導電
体により形成することを特徴とする付記１３に記載の薄
膜トランジスタ装置の製造方法。
【０１６５】（付記１５）前記レジスト膜を、前記配線
形成領域には厚く、前記表示用電極形成領域には薄く形
成することを特徴とする付記１３に記載の薄膜トランジ
スタ装置の製造方法。
【０１６６】（付記１６）前記ゲート電極を前記ゲート
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とＬＤＤ領域とを形成することを特徴とする付記１
３に記載の薄膜トランジスタ装置の製造方法。
【０１６７】（付記１７）基板上の薄膜トランジスタ形
成領域に半導体膜を形成する工程と、前記半導体膜上に
ゲート絶縁膜及びゲート電極を形成する工程と、前記基
板の上側全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜上に表示用電極となる第１の導電膜を形成する工
程と、前記第１の導電膜上に、コンタクトホール形成領
域が開口されたレジスト膜を形成する工程と、前記レジ
スト膜をマスクとしてエッチングを行い、前記第１の導
電膜の表面から前記半導体膜に到達するコンタクトホー
ルを形成する工程と、前記レジスト膜を、表示用電極形
成領域上のみ残して除去する工程と、前記表示用電極形
成領域上に残存する前記レジスト膜をマスクとして前記
第１の導電膜をエッチングする工程と、前記表示用電極
形成領域上の前記レジスト膜を除去する工程と、前記基
板の上側全面に第２の導電膜を形成する工程と、前記第
２の導電膜を所定の形状に加工する工程とを有すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１６８】（付記１８）前記第１の導電膜を透明導電
体により形成することを特徴とする付記１７に記載の薄
膜トランジスタ装置の製造方法。
【０１６９】（付記１９）前記レジスト膜を、前記表示
用電極形成領域には厚く、その他の領域には薄く、形成
することを特徴とする付記１７に記載の薄膜トランジス
タ装置の製造方法。
【０１７０】（付記２０）前記ゲート電極を前記ゲート
絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで
前記半導体膜に複数回不純物を注入して、高濃度不純物
領域とＬＤＤ領域とを形成することを特徴とする付記１
７に記載の薄膜トランジスタ装置の製造方法。
【０１７１】（付記２１）基板と、前記基板上に形成さ
れてＬＤＤ構造のソース／ドレイン領域を有する半導体
膜と、前記基板上及び前記半導体膜上に形成された第１
の絶縁膜と、前記半導体膜の上方の前記第１の絶縁膜上
に形成された第１の導電膜と、該第１の導電膜上に第１
の導電膜よりも狭い幅で形成された第２の導電膜とによ
り構成されるゲート電極と、前記第１の絶縁膜上に前記
第１の導電膜と同一材料で形成された表示用電極と、前
記第１の絶縁膜上に形成されて前記ゲート電極を覆う第
２の絶縁膜と、前記第２の絶縁膜の表面から前記半導体
膜に至るコンタクトホールと、前記第２の絶縁膜上に形
成され、一端側が前記コンタクトホールを介して前記半
導体膜に電気的に接続し、他端側が前記表示用電極と電
気的に接続した配線とを有することを特徴とする薄膜ト
ランジスタ装置。
【０１７２】（付記２２）前記第１の導電膜と前記第２
の導電膜との幅の差を利用して前記半導体膜のＬＤＤ構
造が形成されていることを特徴とする付記２１に記載の
薄膜トランジスタ装置の製造方法。
【０１７３】（付記２３）前記第１の導電膜が透明導電
体からなることを特徴とする付記２１に記載の薄膜トラ
ンジスタ装置の製造方法。
【０１７４】（付記２４）前記配線が、高融点金属膜と
アルミニウム膜又はアルミニウム合金膜との積層構造を
有することを特徴とする付記２１に記載の薄膜トランジ
スタ装置の製造方法。
【０１７５】（付記２５）基板上の薄膜トランジスタ形
成領域に半導体膜を形成する工程と、前記基板の上側全
面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順
次形成する工程と、前記第２の導電膜上の表示用電極形
成領域及びゲート電極形成領域にレジスト膜を形成する
工程と、前記レジスト膜をマスクとして前記第２の導電
膜を等方性エッチングし、更に前記第１の導電膜を異方
性エッチングして、表示用電極及びテラス構造のゲート
電極を形成する工程と、前記ゲート電極形成領域の前記
レジスト膜を残し、前記表示用電極形成領域上の前記レ
ジスト膜を除去する工程と、前記表示用電極上に残存す
る前記第２の導電膜を除去する工程と、前記電極形成領
域の前記レジスト膜を除去する工程と、前記半導体膜に
不純物を導入してソース／ドレイン領域を形成する工程
と、前記基板の上側全面に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をパターニングして前記表示用電
極を露出させるとともに、前記第２の絶縁膜の表面から
前記半導体膜に到達するコンタクトホールを形成する工
程と、前記基板の上側全面に第３の導電膜を形成する工
程と、前記第３の導電膜をパターニングして前記半導体
膜と前記表示用電極とを電気的に接続する配線を形成す
る工程とを有することを特徴とする薄膜トランジスタ装
置の製造方法。
【０１７６】（付記２６）前記第２の導電膜を透明導電
体により形成することを特徴とする付記２５に記載の薄
膜トランジスタ装置の製造方法。
【０１７７】（付記２７）前記レジスト膜を、前記表示
用電極形成領域には厚く、前記ゲート電極形成領域には
薄く形成することを特徴とする付記２５に記載の薄膜ト
ランジスタ装置の製造方法。
【０１７８】（付記２８）前記半導体膜に不純物を導入
する工程において、異なる加速エネルギーで前記半導体
膜に複数回不純物を注入して、高濃度不純物領域とＬＤ
Ｄ領域とを形成することを特徴とする付記２５に記載の
薄膜トランジスタ装置の製造方法。
【０１７９】
【発明の効果】以上説明したように、本発明によれば、
従来方法に比べてマスク工程を削減することができるの
で、液晶表示パネル及び有機ＥＬ表示パネル等の薄膜ト
ランジスタを用いた電子機器の製造コストを削減できる
という効果を奏する。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の薄膜トラン
ジスタ装置（透過型液晶表示パネル）の構成を示すブロ
ック図である。
【図２】図２は、本発明の第１の実施の形態の薄膜トラ
ンジスタ装置（液晶表示パネル）の表示部における断面
図である。
【図３】図３は同じくその表示部におけるＴＦＴ基板の
平面図である。
【図４】図４は第１の実施の形態の薄膜トランジスタ装
置のＴＦＴ形成領域における断面を示す図である。
【図５】図５は第１の実施の形態の薄膜トランジスタ装
置の製造方法を工程順に示す断面図（その１）である。
【図６】図６は第１の実施の形態の薄膜トランジスタ装
置の製造方法を工程順に示す断面図（その２）である。
【図７】図７は第１の実施の形態の薄膜トランジスタ装
置の製造方法を工程順に示す断面図（その３）である。
【図８】図８は第１の実施の形態の薄膜トランジスタ装
置の製造方法を工程順に示す断面図（その４）である。
【図９】図９は第１の実施の形態の薄膜トランジスタ装
置の製造方法を工程順に示す断面図（その５）である。
【図１０】図１０（ａ），（ｂ）は第１の実施の形態の
薄膜トランジスタ装置の製造方法を工程順に示す断面図
（その６）である。
【図１１】図１１（ａ），（ｂ）は第１の実施の形態の
薄膜トランジスタ装置の製造方法を工程順に示す断面図
（その７）である。
【図１２】図１２は第１の実施の形態の薄膜トランジス
タ装置の製造方法を工程順に示す断面図（その８）であ
る。
【図１３】図１３は第１の実施の形態の薄膜トランジス
タ装置の製造方法を工程順に示す断面図（その９）であ
る。
【図１４】図１４は第１の実施の形態の薄膜トランジス
タ装置の製造方法を工程順に示す断面図（その１０）で
ある。
【図１５】図１５は第１の実施の形態の薄膜トランジス
タ装置の製造方法を工程順に示す断面図（その１１）で
ある。
【図１６】図１６は第１の実施の形態の薄膜トランジス
タ装置の製造方法を工程順に示す断面図（その１２）で
ある。
【図１７】図１７（ａ），（ｂ）は第１の実施の形態の
薄膜トランジスタ装置の製造方法の変形例を示す断面図
である。
【図１８】図１８は本発明の第２の実施の形態の薄膜ト
ランジスタ装置（有機ＥＬ表示パネル）の回路図であ
る。
【図１９】図１９は、第２の実施の形態の薄膜トランジ
スタ装置の駆動用ＴＦＴ及び有機ＥＬ素子の形成部にお
ける断面図である。
【図２０】図２０は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その１）である。
【図２１】図２１は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その２）である。
【図２２】図２２は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その３）である。
【図２３】図２３は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その４）である。
【図２４】図２４は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その５）である。
【図２５】図２５は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その６）である。
【図２６】図２６は本発明の第３の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その７）である。
【図２７】図２７は本発明の第４の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その１）である。
【図２８】図２８は本発明の第４の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その２）である。
【図２９】図２９は本発明の第４の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その３）である。
【図３０】図３０は本発明の第５の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その１）である。
【図３１】図３１は本発明の第５の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その２）である。
【図３２】図３２は本発明の第５の実施の形態の薄膜ト
ランジスタ装置（液晶表示パネル）の製造方法を工程順
に示す断面図（その３）である。
【図３３】図３３は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
１）である。
【図３４】図３４は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
２）である。
【図３５】図３５は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
３）である。
【図３６】図３６は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
４）である。
【図３７】図３７は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
５）である。
【図３８】図３８は従来の薄膜トランジスタ装置（液晶
表示パネル）の製造方法を工程順に示す断面図（その
６）である。
【符号の説明】
１１，１２１，２０１，３０１…ガラス基板、 １２，１２２，２０２，３０２…バッファ層、 １３，１２３，２０３，３０３…ポリシリコン膜、 １４，２０，２４，２６，１４３，１４５，２０４，２
０７，２１４，２１６，２２１，３０４，３０７…レジ
スト膜、 １５，１２７，１２９…絶縁膜、 １６，１４６，２１５…導電膜、 １８，１２４，２０８…ゲート絶縁膜、 １９，１２５，２０９…ゲート電極、 ２１，２０５，２１１，３０４…ＳｉＯ2 膜、 ２２，２１２…ＳｉＮ膜、 ２３，１４４，２１３，３０５…ＩＴＯ膜、 ２５，１２８，２２８，３０８…画素電極、 １０１…制御回路、 １０２…データドライバ、 １０３…ゲートドライバ、 １０４…表示部、 １０５…ＴＦＴ、 １０６…表示セル、 １０８…データバスライン、 １０９…ゲートバスライン、 １２０…ＴＦＴ基板、 １３０，２２０ａ，２２０ｂ，２３０，３１３…配線、 １５０…ＣＦ基板、 １８０…液晶、 ３０９…第１のゲート電極膜、 ３１０…第２のゲート電極膜。
フロントページの続き (72)発明者 八重樫 裕之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 渡部 卓哉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 和田 保 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H092 GA11 GA17 JA24 JA40 JA41 JA44 JA46 MA13 MA15 MA17 NA27 5C094 AA43 AA44 BA03 BA27 BA44 CA19 DA15 EA04 EA07 GB10 5F110 AA16 BB02 BB04 CC02 DD02 DD13 DD14 EE04 EE06 EE07 EE15 EE23 EE44 FF02 FF12 GG02 GG13 GG45 HJ01 HJ13 HJ23 HL01 HL03 HL04 HL07 HL12 HL23 HM15 HM18 NN03 NN23 NN24 NN27 NN35 NN72 PP03 QQ02 QQ08

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成された薄膜トランジスタと、 前記基板上に形成されて前記薄膜トランジスタを覆う第
    １の絶縁膜と、 前記第１の絶縁膜上に所定のパターンで形成された表示
    用電極と、 前記第１の絶縁膜上に形成されて前記表示用電極の一部
    を覆う第２の絶縁膜と、 前記第２の絶縁膜の表面から前記薄膜トランジスタのソ
    ース／ドレイン領域に到達するコンタクトホールと、 前記第２の絶縁膜の上から前記表示用電極上に延出して
    形成され、前記コンタクトホールを介して前記薄膜トラ
    ンジスタのソース／ドレイン領域に接続された配線とを
    有することを特徴とする薄膜トランジスタ装置。
  2. 【請求項２】 基板上の第１導電型薄膜トランジスタ形
    成領域及び第２導電型薄膜トランジスタ形成領域にそれ
    ぞれ半導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
    る工程と、 前記半導体膜に第１導電型不純物を導入して第１導電型
    ソース／ドレイン領域を形成する工程と、 前記基板の上側全面に第１の層間絶縁膜を形成する工程
    と、 前記第１の層間絶縁膜上に第１の導電膜を形成する工程
    と、 前記第１の導電膜上に、前記第１導電型薄膜トランジス
    タ形成領域及び表示用電極形成領域を覆うレジスト膜を
    形成する工程と、 前記第２導電型薄膜トランジスタ形成領域の前記半導体
    膜に第２導電型不純物を導入して第２導電型ソース／ド
    レイン領域を形成する工程と、 前記第１導電型薄膜トランジスタ形成領域上の前記レジ
    スト膜を除去し、前記表示用電極形成領域の上にのみ前
    記レジスト膜を残す工程と、 前記レジスト膜をマスクとして前記第１の導電膜をエッ
    チングすることにより表示用電極を形成する工程と、 前記表示用電極形成領域の上の前記レジスト膜を除去す
    る工程と、 前記基板の上側全面に第２の層間絶縁膜を形成する工程
    と、 前記第２の層間絶縁膜の表面から前記薄膜トランジスタ
    のソース／ドレイン領域に到達するコンタクトホールを
    形成する工程と、 前記基板の上側全面に第２の導電膜を形成する工程と、 前記第２の導電膜を所定のパターンに加工する工程とを
    有することを特徴とする薄膜トランジスタ装置の製造方
    法。
  3. 【請求項３】 基板上の第１導電型薄膜トランジスタ形
    成領域及び第２導電型薄膜トランジスタ形成領域にそれ
    ぞれ半導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
    る工程と、 前記半導体膜に第１導電型不純物を導入して第１導電型
    ソース／ドレイン領域を形成する工程と、 前記基板の上側全面に第１の層間絶縁膜を形成する工程
    と、 前記第１の層間絶縁膜上に第１の導電膜を形成する工程
    と、 前記第１の導電膜上の前記第１導電型薄膜トランジスタ
    形成領域には薄く、表示用電極形成領域には厚くレジス
    ト膜を形成する工程と、 前記レジスト膜をマスクとして、前記第２導電型薄膜ト
    ランジスタ形成領域の前記第１の導電膜を除去する工程
    と、 前記第２導電型薄膜トランジスタ形成領域の前記半導体
    膜に第２導電型不純物を導入して第２導電型ソース／ド
    レイン領域を形成する工程と、 前記第１導電型薄膜トランジスタ形成領域上の前記レジ
    スト膜を除去し、前記表示用電極形成領域の上にのみ前
    記レジスト膜を残す工程と、 前記レジスト膜をマスクとして前記第１の導電膜をエッ
    チングすることにより表示用電極を形成する工程と、 前記表示用電極形成領域の上の前記レジスト膜を除去す
    る工程と、 前記基板の上側全面に第２の層間絶縁膜を形成する工程
    と、 前記第２の層間絶縁膜の表面から前記薄膜トランジスタ
    のソース／ドレイン領域に到達するコンタクトホールを
    形成する工程と、 前記基板の上側全面に第２の導電膜を形成する工程と、 前記第２の導電膜を所定のパターンに加工する工程とを
    有することを特徴とする薄膜トランジスタ装置の製造方
    法。
  4. 【請求項４】 基板上の薄膜トランジスタ形成領域に半
    導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
    る工程と、 前記基板の上側全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に表示用電極となる第１の導電膜を形
    成する工程と、 フォトリソグラフィ法により、前記第１の導電膜の表面
    から前記半導体膜に到達するコンタクトホールを形成す
    る工程と、 前記基板の上側全面に第２の導電膜を形成する工程と、 前記第２の導電膜上に、配線形成領域及び表示用電極形
    成領域を覆うレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記第２の導電膜及び前
    記第１の導電膜をエッチングする工程と、 前記配線形成領域に前記レジスト膜を残し、前記表示用
    電極形成領域のレジスト膜を除去する工程と、 前記レジスト膜をマスクとして前記表示用電極形成領域
    上の前記第２の導電膜をエッチング除去する工程とを有
    することを特徴とする薄膜トランジスタ装置の製造方
    法。
  5. 【請求項５】 基板上の薄膜トランジスタ形成領域に半
    導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜及びゲート電極を形成す
    る工程と、 前記基板の上側全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に表示用電極となる第１の導電膜を形
    成する工程と、 前記第１の導電膜上に、コンタクトホール形成領域が開
    口されたレジスト膜を形成する工程と、 前記レジスト膜をマスクとしてエッチングを行い、前記
    第１の導電膜の表面から前記半導体膜に到達するコンタ
    クトホールを形成する工程と、 前記レジスト膜を、表示用電極形成領域上のみ残して除
    去する工程と、 前記表示用電極形成領域上に残存する前記レジスト膜を
    マスクとして前記第１の導電膜をエッチングする工程
    と、 前記表示用電極形成領域上の前記レジスト膜を除去する
    工程と、 前記基板の上側全面に第２の導電膜を形成する工程と、 前記第２の導電膜を所定の形状に加工する工程とを有す
    ることを特徴とする薄膜トランジスタ装置の製造方法。
  6. 【請求項６】 基板と、 前記基板上に形成されてＬＤＤ構造のソース／ドレイン
    領域を有する半導体膜と、 前記基板上及び前記半導体膜上に形成された第１の絶縁
    膜と、 前記半導体膜の上方の前記第１の絶縁膜上に形成された
    第１の導電膜と、該第１の導電膜上に第１の導電膜より
    も狭い幅で形成された第２の導電膜とにより構成される
    ゲート電極と、 前記第１の絶縁膜上に前記第１の導電膜と同一材料で形
    成された表示用電極と、 前記第１の絶縁膜上に形成されて前記ゲート電極を覆う
    第２の絶縁膜と、 前記第２の絶縁膜の表面から前記半導体膜に至るコンタ
    クトホールと、 前記第２の絶縁膜上に形成され、一端側が前記コンタク
    トホールを介して前記半導体膜に電気的に接続し、他端
    側が前記表示用電極と電気的に接続した配線とを有する
    ことを特徴とする薄膜トランジスタ装置。
  7. 【請求項７】 基板上の薄膜トランジスタ形成領域に半
    導体膜を形成する工程と、 前記基板の上側全面に第１の絶縁膜、第１の導電膜及び
    第２の導電膜を順次形成する工程と、 前記第２の導電膜上の表示用電極形成領域及びゲート電
    極形成領域にレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記第２の導電膜を等方
    性エッチングし、更に前記第１の導電膜を異方性エッチ
    ングして、表示用電極及びテラス構造のゲート電極を形
    成する工程と、 前記ゲート電極形成領域の前記レジスト膜を残し、前記
    表示用電極形成領域上の前記レジスト膜を除去する工程
    と、 前記表示用電極上に残存する前記第２の導電膜を除去す
    る工程と、 前記電極形成領域の前記レジスト膜を除去する工程と、 前記半導体膜に不純物を導入してソース／ドレイン領域
    を形成する工程と、 前記基板の上側全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をパターニングして前記表示用電極を
    露出させるとともに、前記第２の絶縁膜の表面から前記
    半導体膜に到達するコンタクトホールを形成する工程
    と、 前記基板の上側全面に第３の導電膜を形成する工程と、 前記第３の導電膜をパターニングして前記半導体膜と前
    記表示用電極とを電気的に接続する配線を形成する工程
    とを有することを特徴とする薄膜トランジスタ装置の製
    造方法。
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