JPH0667207A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0667207A JPH0667207A JP22166792A JP22166792A JPH0667207A JP H0667207 A JPH0667207 A JP H0667207A JP 22166792 A JP22166792 A JP 22166792A JP 22166792 A JP22166792 A JP 22166792A JP H0667207 A JPH0667207 A JP H0667207A
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- Japan
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- additional capacitance
- pixel
- pixel additional
- tft
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Liquid Crystal (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴを用いた液晶表示装置の表示品質を向
上する。 【構成】 基板に対して垂直方向に形成された溝内に画
素付加容量を形成する。単位面積当たりの容量が増加す
るため、画素付加容量の占有面積を一定に保ちながら表
示電圧の保持特性を向上させることができる。また、逆
に、保持特性を一定に保ちながら占有面積を低減するこ
ともできる。
上する。 【構成】 基板に対して垂直方向に形成された溝内に画
素付加容量を形成する。単位面積当たりの容量が増加す
るため、画素付加容量の占有面積を一定に保ちながら表
示電圧の保持特性を向上させることができる。また、逆
に、保持特性を一定に保ちながら占有面積を低減するこ
ともできる。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオカメラ用のビュ
ーファインダーやビデオプロジェクターなどに用いられ
るアクティブマトリクス方式液晶表示装置に関する。
ーファインダーやビデオプロジェクターなどに用いられ
るアクティブマトリクス方式液晶表示装置に関する。
【０００２】
【従来の技術】代表的なフラットパネル型ディスプレイ
である液晶表示装置は、共通電極が形成された一方側の
透明基板と、多数の画素領域を備えるマトリクスアレイ
が形成された他方側の透明基板との間に液晶が封入され
ており、共通電極と各画素領域の画素電極との間に印加
される電位を制御して、画素領域毎の液晶の配向状態を
変えるようになっている。その代表的なものが薄膜トラ
ンジスタ（以下、ＴＦＴと略す。）を利用して、所定の
信号電位を各画素電極に印加する方式であり、そのマト
リクスアレイの等価回路は、たとえば、図６に示すよう
に表される。
である液晶表示装置は、共通電極が形成された一方側の
透明基板と、多数の画素領域を備えるマトリクスアレイ
が形成された他方側の透明基板との間に液晶が封入され
ており、共通電極と各画素領域の画素電極との間に印加
される電位を制御して、画素領域毎の液晶の配向状態を
変えるようになっている。その代表的なものが薄膜トラ
ンジスタ（以下、ＴＦＴと略す。）を利用して、所定の
信号電位を各画素電極に印加する方式であり、そのマト
リクスアレイの等価回路は、たとえば、図６に示すよう
に表される。
【０００３】このような構成の液晶表示装置に対して
は、表示の高精細化の要求があり、この要求に対応する
ために、各画素領域を微細化する傾向にある。そのため
に、画素領域における液晶容量１３が減少し、オフ抵抗
の高いＴＦＴ１０を構成してリーク電流を小さくして
も、表示電圧が低下し、表示の保持特性が低くなりやす
い傾向がある。そこで、画素付加容量１を液晶容量１３
と並列に接続することにより、表示電圧の保持特性を向
上することが行われる。画素付加容量１は、たとえば、
図４（図５のＩ−Ｉ断面）および図５に示すように、Ｔ
ＦＴ１０のドレイン９に導通接続される下電極２と、誘
電体膜１５と、前段のゲート線６ａに導通接続される上
電極３と、により構成される。ゲート線６ｂが非選択期
間時には、前段のゲート線６ａも、ほとんどの時間が非
選択期間であり、基準電位が印加されている。このこと
を利用して、画素付加容量１に電荷を蓄積し、画素領域
の液晶印加電圧の保持特性を向上させている。
は、表示の高精細化の要求があり、この要求に対応する
ために、各画素領域を微細化する傾向にある。そのため
に、画素領域における液晶容量１３が減少し、オフ抵抗
の高いＴＦＴ１０を構成してリーク電流を小さくして
も、表示電圧が低下し、表示の保持特性が低くなりやす
い傾向がある。そこで、画素付加容量１を液晶容量１３
と並列に接続することにより、表示電圧の保持特性を向
上することが行われる。画素付加容量１は、たとえば、
図４（図５のＩ−Ｉ断面）および図５に示すように、Ｔ
ＦＴ１０のドレイン９に導通接続される下電極２と、誘
電体膜１５と、前段のゲート線６ａに導通接続される上
電極３と、により構成される。ゲート線６ｂが非選択期
間時には、前段のゲート線６ａも、ほとんどの時間が非
選択期間であり、基準電位が印加されている。このこと
を利用して、画素付加容量１に電荷を蓄積し、画素領域
の液晶印加電圧の保持特性を向上させている。
【０００４】微細化が進むのにつれて液晶容量１３は更
に減少するので、十分な保持特性を得るために必要とさ
れる画素付加容量１は増加する。電荷蓄積容量は、誘電
体膜の膜厚と誘電率および電極の重なり面積で決定され
る。画素付加容量１の誘電体膜１５は、通常、ＴＦＴ１
０のゲート絶縁膜１１と同時に形成されるので、膜厚や
誘電率を自由に設定することはできない。そのため、画
素付加容量１を増加させるためには面積を拡大する必要
があるが、画素付加容量を形成した領域は透明でないた
めに開口率（表示可能な画素領域）の低下につながる。
開口率は最低限２５％必要とされるため、画素付加容量
の面積を犠牲にすることになり、十分な保持特性を得ら
れない。そのため、画面のムラやちらつきが発生して表
示品質が低い。
に減少するので、十分な保持特性を得るために必要とさ
れる画素付加容量１は増加する。電荷蓄積容量は、誘電
体膜の膜厚と誘電率および電極の重なり面積で決定され
る。画素付加容量１の誘電体膜１５は、通常、ＴＦＴ１
０のゲート絶縁膜１１と同時に形成されるので、膜厚や
誘電率を自由に設定することはできない。そのため、画
素付加容量１を増加させるためには面積を拡大する必要
があるが、画素付加容量を形成した領域は透明でないた
めに開口率（表示可能な画素領域）の低下につながる。
開口率は最低限２５％必要とされるため、画素付加容量
の面積を犠牲にすることになり、十分な保持特性を得ら
れない。そのため、画面のムラやちらつきが発生して表
示品質が低い。
【０００５】
【発明が解決しようとする課題】上記従来技術では、画
素領域の微細化にともなって、表示品質が低下するとい
う課題がある。
素領域の微細化にともなって、表示品質が低下するとい
う課題がある。
【０００６】
【課題を解決するための手段】そこで、本発明の液晶表
示装置は、上記課題を解決するものであって、アクティ
ブマトリクス方式液晶表示装置において、画素付加容量
が基板の垂直方向に形成された溝内に形成されているこ
とを特徴とする。
示装置は、上記課題を解決するものであって、アクティ
ブマトリクス方式液晶表示装置において、画素付加容量
が基板の垂直方向に形成された溝内に形成されているこ
とを特徴とする。
【０００７】
【実施例】次に本発明の一実施例について添付図面を参
照して説明する。本発明の実施例の液晶表示装置におけ
るＴＦＴ１０と画素付加容量１の断面図を図１（図２の
Ｉ−Ｉ断面）に、平面図を図２に示す。長方形の溝内に
画素付加容量１が形成されている場合を示しているが、
溝の形状や数には制限がなく、円形や三角形の穴が多数
個並んだところに画素付加容量を形成しても良い。ま
た、図２においては、画素付加容量１がＴＦＴ１０のド
レインに導通接続される下電極２と、誘電体膜１５と、
前段のゲート線６ａに導通接続される上電極３から構成
される場合を示しているが、図３に示すように、上電極
３がゲート線６ｂと平行に作り込まれた容量線１４に導
通接続する場合も挙げられる。
照して説明する。本発明の実施例の液晶表示装置におけ
るＴＦＴ１０と画素付加容量１の断面図を図１（図２の
Ｉ−Ｉ断面）に、平面図を図２に示す。長方形の溝内に
画素付加容量１が形成されている場合を示しているが、
溝の形状や数には制限がなく、円形や三角形の穴が多数
個並んだところに画素付加容量を形成しても良い。ま
た、図２においては、画素付加容量１がＴＦＴ１０のド
レインに導通接続される下電極２と、誘電体膜１５と、
前段のゲート線６ａに導通接続される上電極３から構成
される場合を示しているが、図３に示すように、上電極
３がゲート線６ｂと平行に作り込まれた容量線１４に導
通接続する場合も挙げられる。
【０００８】溝の形成方法には、以下の方法が挙げられ
る。透明基板を直接エッチングして、目的とする溝を
形成する。酸化シリコン膜をＣＶＤ法により堆積し
て、目的とする溝にパターニングする。透明基板上に
堆積された多結晶シリコン膜または非晶質シリコン膜
を、目的とする溝の形状に合わせてパターニングした
後、膜をすべて酸化して酸化シリコンとする。多結晶シ
リコン膜を酸化する場合、形成される酸化シリコンは約
２．２倍の厚さとなるため、予め酸化後の溝の深さを予
測して多結晶シリコン膜を成膜しておく必要がある。通
常、酸化方法には、ドライ酸化とウエット酸化の二通り
があるが、ここでは酸化速度が大きなウエット酸化を用
いるほうがよい。窒化シリコン膜をＣＶＤ法により堆
積して、目的とする溝にパターニングする。酸化シリコ
ンを形成するよりも簡便である。
る。透明基板を直接エッチングして、目的とする溝を
形成する。酸化シリコン膜をＣＶＤ法により堆積し
て、目的とする溝にパターニングする。透明基板上に
堆積された多結晶シリコン膜または非晶質シリコン膜
を、目的とする溝の形状に合わせてパターニングした
後、膜をすべて酸化して酸化シリコンとする。多結晶シ
リコン膜を酸化する場合、形成される酸化シリコンは約
２．２倍の厚さとなるため、予め酸化後の溝の深さを予
測して多結晶シリコン膜を成膜しておく必要がある。通
常、酸化方法には、ドライ酸化とウエット酸化の二通り
があるが、ここでは酸化速度が大きなウエット酸化を用
いるほうがよい。窒化シリコン膜をＣＶＤ法により堆
積して、目的とする溝にパターニングする。酸化シリコ
ンを形成するよりも簡便である。
【０００９】これ以降の工程は、通常の多結晶シリコン
ＴＦＴを用いた液晶表示装置の作製方法と同様である。
減圧ＣＶＤ法により、ＴＦＴのチャネル領域およびソー
ス７、ドレイン９を形成する膜厚５００〜２０００Åの
多結晶シリコン膜が成膜される。多結晶シリコンをパタ
ーニング後、その上に酸化シリコンまたは窒化シリコン
からなるゲート絶縁膜１１および画素付加容量の誘電体
膜１５が５００〜２０００Å形成される。ゲート絶縁膜
１１としては、高温熱酸化による酸化シリコンが最も信
頼性の高い膜である。通常は、工程の簡便化のためにゲ
ート絶縁膜１１と誘電体膜１５は同時に成膜されるが、
画素付加容量を特に大きくする必要があるときには誘電
体膜１５のみを選択的に薄膜化する。ＴＦＴ１０のドレ
イン９の端部により形成される下電極２には、ｎ型の不
純物としてイオン注入により選択的にリンが導入されて
いる。不純物がドープされた多結晶シリコンを堆積し
て、画素付加容量１の上電極２およびＴＦＴ１０のゲー
ト８を１５００〜５０００Å形成する。多結晶シリコン
の代わりに、ＭｏＳｉx やＷＳｉx 等の低抵抗材料を用
いるとゲート信号の遅延にともなう表示異常の低減に効
果がある。ＴＦＴ１０には、真性の多結晶シリコンであ
るチャネル領域を除いて、ｎ型の不純物としてリン（ｐ
型を形成する場合はボロン）が導入されている。ここで
リンの導入は、ゲート８をマスクとするイオン注入を利
用することにより、ソース７およびドレイン９が自己整
合的に形成されている。この画素付加容量１とＴＦＴ１
０の上方には、層間絶縁膜として３０００〜１５０００
Åの酸化シリコン膜があり、この膜の焼き締めとリンな
どの不純物の活性化のために８００〜１０００℃という
高温でのアニールが行われている。ＴＦＴ１０のソース
７とドレイン９には、それぞれ、アルミニウムなどの金
属膜からなるソース線５ａとＩＴＯなどの透明電導膜か
らなる画素電極４が導通接続されている。この上に、耐
湿保護膜（図示せず）を成膜してＴＦＴの基板工程が終
了する。
ＴＦＴを用いた液晶表示装置の作製方法と同様である。
減圧ＣＶＤ法により、ＴＦＴのチャネル領域およびソー
ス７、ドレイン９を形成する膜厚５００〜２０００Åの
多結晶シリコン膜が成膜される。多結晶シリコンをパタ
ーニング後、その上に酸化シリコンまたは窒化シリコン
からなるゲート絶縁膜１１および画素付加容量の誘電体
膜１５が５００〜２０００Å形成される。ゲート絶縁膜
１１としては、高温熱酸化による酸化シリコンが最も信
頼性の高い膜である。通常は、工程の簡便化のためにゲ
ート絶縁膜１１と誘電体膜１５は同時に成膜されるが、
画素付加容量を特に大きくする必要があるときには誘電
体膜１５のみを選択的に薄膜化する。ＴＦＴ１０のドレ
イン９の端部により形成される下電極２には、ｎ型の不
純物としてイオン注入により選択的にリンが導入されて
いる。不純物がドープされた多結晶シリコンを堆積し
て、画素付加容量１の上電極２およびＴＦＴ１０のゲー
ト８を１５００〜５０００Å形成する。多結晶シリコン
の代わりに、ＭｏＳｉx やＷＳｉx 等の低抵抗材料を用
いるとゲート信号の遅延にともなう表示異常の低減に効
果がある。ＴＦＴ１０には、真性の多結晶シリコンであ
るチャネル領域を除いて、ｎ型の不純物としてリン（ｐ
型を形成する場合はボロン）が導入されている。ここで
リンの導入は、ゲート８をマスクとするイオン注入を利
用することにより、ソース７およびドレイン９が自己整
合的に形成されている。この画素付加容量１とＴＦＴ１
０の上方には、層間絶縁膜として３０００〜１５０００
Åの酸化シリコン膜があり、この膜の焼き締めとリンな
どの不純物の活性化のために８００〜１０００℃という
高温でのアニールが行われている。ＴＦＴ１０のソース
７とドレイン９には、それぞれ、アルミニウムなどの金
属膜からなるソース線５ａとＩＴＯなどの透明電導膜か
らなる画素電極４が導通接続されている。この上に、耐
湿保護膜（図示せず）を成膜してＴＦＴの基板工程が終
了する。
【００１０】以上のようにして、画素付加容量を溝内に
形成することにより、同じ占有面積で、より大きな容量
を得ることができる。たとえば、従来のような平坦な基
板上に長方形の画素付加容量が形成されている場合、縦
３０μｍ、横２０μｍであるとすると、その占有面積は
６００μｍ2 である。そこに、縦２０μｍ、横５μｍ、
深さ２μｍの長方形の溝を２つ形成すると、溝の側壁の
面積２００μｍ2 だけ表面積が増加する。つまり、従来
と同じ占有面積で容量を１／３増加させることができ
る。表示電圧の保持特性が低い場合には、画面のムラや
ちらつきが発生するという問題があるが、本発明によれ
ば、画素付加容量の占有面積を一定に保ちながら、保持
特性を向上することができる。また、逆に、保持特性が
十分に大きな場合には、保持特性を一定に保ちながら占
有面積を低下させて開口率を高くし、画面の明るさを増
すこともできる。
形成することにより、同じ占有面積で、より大きな容量
を得ることができる。たとえば、従来のような平坦な基
板上に長方形の画素付加容量が形成されている場合、縦
３０μｍ、横２０μｍであるとすると、その占有面積は
６００μｍ2 である。そこに、縦２０μｍ、横５μｍ、
深さ２μｍの長方形の溝を２つ形成すると、溝の側壁の
面積２００μｍ2 だけ表面積が増加する。つまり、従来
と同じ占有面積で容量を１／３増加させることができ
る。表示電圧の保持特性が低い場合には、画面のムラや
ちらつきが発生するという問題があるが、本発明によれ
ば、画素付加容量の占有面積を一定に保ちながら、保持
特性を向上することができる。また、逆に、保持特性が
十分に大きな場合には、保持特性を一定に保ちながら占
有面積を低下させて開口率を高くし、画面の明るさを増
すこともできる。
【００１１】
【発明の効果】以上のとおり、本発明の液晶表示装置に
おいては、下記のような効果がある。 画素付加容量の占有面積を一定に保ちながら、表示電
圧の保持特性を向上させることができる。
おいては、下記のような効果がある。 画素付加容量の占有面積を一定に保ちながら、表示電
圧の保持特性を向上させることができる。
【００１２】表示電圧の保持特性を一定に保ちなが
ら、画素付加容量の占有面積を低下させることにより、
開口率を向上させることができる。
ら、画素付加容量の占有面積を低下させることにより、
開口率を向上させることができる。
【００１３】これらの効果により、画面の表示品質の向
上が得られる。
上が得られる。
【図１】本発明の実施例による液晶表示装置のＴＦＴと
画素付加容量の断面図。（図２のＩ−Ｉ断面）
画素付加容量の断面図。（図２のＩ−Ｉ断面）
【図２】本発明の実施例による画素領域の平面図。
【図３】本発明の実施例による画素領域の平面図。
【図４】従来の液晶表示装置のＴＦＴと画素付加容量の
断面図。（図５のＩ−Ｉ断面）
断面図。（図５のＩ−Ｉ断面）
【図５】従来の画素領域の平面図。
【図６】液晶表示装置のマトリクスアレイの等価回路
図。
図。
１・・・画素付加容量 ２・・・下電極 ３・・・上電極 ４・・・画素電極 ５ａ、５ｂ・・・ソース線 ６ａ、６ｂ・・・ゲート線 ７・・・ソース ８・・・ゲート ９・・・ドレイン １０・・・ＴＦＴ １１・・・ゲート絶縁膜 １２・・・層間絶縁膜 １３・・・液晶容量 １４・・・容量線 １５・・・誘電体膜
Claims (1)
- 【請求項１】 アクティブマトリクス方式液晶表示装置
において、画素電極を駆動する薄膜トランジスタのドレ
イン電極に接続された画素付加容量が基板に対して垂直
方向に形成された溝内に形成されていることを特徴とす
る液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22166792A JPH0667207A (ja) | 1992-08-20 | 1992-08-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22166792A JPH0667207A (ja) | 1992-08-20 | 1992-08-20 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667207A true JPH0667207A (ja) | 1994-03-11 |
Family
ID=16770383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22166792A Pending JPH0667207A (ja) | 1992-08-20 | 1992-08-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667207A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999028784A1 (fr) * | 1997-11-28 | 1999-06-10 | Matsushita Electric Industrial Co., Ltd. | Afficheur du type a reflexion et dispositif d'image utilisant cet afficheur |
| US5971782A (en) * | 1996-08-26 | 1999-10-26 | Yazaki Corporation | Connector with a steering angle sensor and column structure using the same |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| KR20010048437A (ko) * | 1999-11-26 | 2001-06-15 | 박종섭 | 실리콘 광소자 |
| NL1012470C2 (nl) * | 1998-07-24 | 2005-02-07 | Nec Lcd Technologies | Weergave-inrichting met vloeibare kristallen van het type met actieve matrix. |
| KR100487392B1 (ko) * | 1999-07-02 | 2005-05-03 | 샤프 가부시키가이샤 | 액정 표시장치 및 그 제조방법 |
| JP2007311741A (ja) * | 2006-05-15 | 2007-11-29 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法並びに表示基板 |
| JP2011061212A (ja) * | 2006-05-15 | 2011-03-24 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法並びに表示基板 |
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| JP2021067766A (ja) * | 2019-10-21 | 2021-04-30 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
1992
- 1992-08-20 JP JP22166792A patent/JPH0667207A/ja active Pending
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