KR100493976B1 - 반도체장치,액티브매트릭스장치,및액티브매트릭스장치를구비한프로젝터 - Google Patents

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Abstract

본 발명에는 개선된 개구율(aperture ratio)을 가지는 픽셀을 포함하는 액티브 매트릭스 액정 디스플레이가 개시되어 있다. 배선층은 개구부들을 통해 액티브층과 접촉한다. 개구부들 내부에서, 액티브층은 배선층과 기하학적으로 동일하게 패터닝된다. 즉, 액티브층은 배선층의 패턴에 따라 자체 정렬 방식(self-aligned manner)으로 패터닝된다. 이것은 접촉 영역을 확대시킬 수 있다. 또한, 배선층은 접촉들을 이루기 위해 특별히 패터닝되도록 요구하지는 않는다. 높은 개구율이 얻어진다.

Description

반도체 장치, 액티브 매트릭스 장치, 및 액티브 매트릭스 장치를 구비한 프로젝터
발명의 분야
본 발명은 반도체 집적 회로의 전극 접촉부들의 구조에 관한 것이며, 특히, 액티브 매트릭스 액정 디스플레이에 사용된 박막 트랜지스터들의 전극 접촉부의 구조에 관한 것이다. 본 발명은 또한, 그러한 구조를 갖는 TFT를 제조하는 공정 단계들에 관한 것이다.
관련 기술의 설명
액티브 매트릭스 액정 디스플레이들이 공지되어 있다. 그러한 액정 디스플레이는 유리 또는 수정으로 이루어진 기판을 포함한다. TFT들은 기판 상의 픽셀들에 형성 및 배치된다. 통상의 액티브 매트릭스 액정 디스플레이의 픽셀 부분들은 아래에 기술된 제조 단계들에 의해 제조된다.
도 6A 및 도 6B는 종래의 액티브 매트릭스 액정 디스플레이의 하나의 픽셀부의 공정 순서를 설명하는 평면도이다. 도 8A는 도 6A의 라인 A-A'를 따라 취해진 단면도이다. 도 8B는 도 6B의 라인 B-B'를 따라 취해진 단면도이다. 도 9A는 도 7의 라인 a-a'를 따라 취해진 단면도이다.
먼저, 도 6A 및 8A에 도시한 바와 같이, 실리콘 산화막(12)은 유리 기판(11)상의 버퍼층으로서 형성된다. 다음에, TFT들의 액티브층을 위한 시작막으로 역할하는 비결정성 실리콘막이 형성된다. 그 후에, 비결정성 실리콘막은 상기 막을 결정질 실리콘막으로 변경되도록 레이저광으로 조사되거나 열처리된다.
상기 결과로 얻어진 결정질 실리콘막은 액티브층 패턴(13)을 형성하도록 패터닝된다. 도 6A는 이러한 액티브층 패턴(13)의 평면도이다. 도 8A는 도 6A의 라인 A-A'를 따라 취해진 단면도이다.
배선층은 게이트 전극을 형성하기 위해 성장한다. 이 배선층은 다양한 실리사이드 재료들이나 금속 재료들로부터 제조될 수 있다. 이 배선층은 게이트 전극(14)을 형성하도록 패터닝된다. 도 6B에 도시된 바와 같이, 게이트 전극(14)은 게이트 라인(15)으로부터 연장되도록 형성된다. 상기 게이트 라인(15), 다른 게이트 라인들(도시하지 않음), 소스 라인들(후에 형성됨)은 액티브 매트릭스 영역에서 로우들(rows) 및 칼럼들(columns)로 배열된다.
그 후, 마스크로서 게이트 전극(14)을 사용하여, 도펀트 이온들이 도입되고, 소스 영역(16)과 드레인 영역(18)은 자체 정렬 기술들에 의해 형성된다. N-채널 TFT가 제조되어야 한다면, P(인)가 주입된다. P-채널 TFT가 제조되어야 한다면, B(붕소)가 주입된다. 도펀트 이온들의 주입 동안에, 채널 영역(17)은 자체 정렬 방식으로 규정된다. 결과적으로, 도 8B의 단면도에 의해 나타난 상태가 얻어진다. 도 8B는 도 6B 의 라인 B-B'를 따라 취해진 것이다. 따라서, 실리콘 질화막이나 실리콘 산화막은 층간 유전체막(19)으로서 형성된다. 이렇게 얻어진 상태가 도 8C에 도시되어 있다.
도 8D에 도시된 바와 같이, 접촉 홀들(20 및 21)은 각각, 소스 영역(16)과 드레인 영역(18)에 접촉하도록 상기 층간 유전체막(19)에 형성된다. 다음, 도 9A에 도시된 바와 같이, 상기 소스 영역(16)과 드레인 영역(18)에 각각 접촉하는 전극들(22 및 23)은 동시에 형성된다. 도 7은 도 7의 라인 a-a'를 따라 취해진 도 9A의 단면도에 도시된 구조의 평면도이다.
도 7에 도시된 바와 같이, 소스 라인(22)의 접촉부는 액티브층의 소스 영역(16)보다 큰 영역을 갖는다. 또한, 상기 드레인 영역(18)과 접촉을 이루는 전극 패턴(23)은 드레인 영역(18)의 패턴보다 훨씬 크다. 이는 접촉 홀들(20 및 21)의 형성 동안에 발생되는 마스크들의 오정렬과 전극 패턴을 갖는 도전성 라인(22,23)의 오정렬을 처리하도록 설정된 마진에 기인한다.
이러한 종류의 오정렬들은 유리 기판의 수축과 노출 기계 자체에 의해 도입된 오정렬에 의해 상당한 레벨로 발생된다. 일반적으로, 여기서, 액정 디스플레이가 제조되며 유리로 된 기판이 사용된다. 또한, 기판은 큰 영역을 가진다. 그러므로, 마이크로미터 정보의 오정렬이 발생한다. 따라서, 마진이 상술된 오정렬들을 고려하여 설정되어야 한다.
도 9A에 도시된 상태를 얻은 후에, 수지막(25)이 제 2의 층간 유전체막(25)으로서 형성된다. 상기 수지 재료의 사용은표면을 평평하게 할 수 있다. 이러한 방식으로 도 9B에 도시된 상태가 얻어진다.
다음에, 전극들(23)에 도달되는 접촉 홀이 형성된다. ITO의 픽셀 전극들(26)이 형성되고, 이에 따라 도 9C의 상태를 유발한다. 주변 구동 회로나 다른 집적 회로를 구성하는데 사용된 TFT를 제조하는 공정 순서가 도 12A, 도 12B 및 도 13의 평면도에서 개략적으로 도시된다.
도 12A에 도시된 상태에서, 게이트 절연막(도시되지 않음)은 실리콘막으로 이루어지는 액티브층(1201)상에서 형성된다. 게이트 전극(1202)은 게이트 절연막상에 위치된다.
도 12B에 도시된 상태는 도 12A에 도시된 구조상에서 층간 유전체막(도시하지 않음)을 형성하고 상기 층간 유전체막 위의 소스 영역 및 드레인 영역과 접촉하는 접촉 전극들(1203 및 1204)을 형성함으로써 얻어진다. 또한, 접촉된 전극들로부터 연장하는 도전성 상호 접속부들이 형성된다. 접촉 홀들(1205 및 1206)은 층간 유전체막(도시하지 않음)에 형성된다. 도핑된 영역들은 이들 접촉 홀을 통해 접촉 전극들과 접속된다.
이러한 구조에서는, 액티브층(1201)이 정렬되는 정확도와, 접촉 홀들(1205 및 1206)이 정렬되는 정확도와, 전극들(1203 및 1204)이 정렬되는 정확도에 대해 충분한 마진을 허용하며, 치수 a로 주어진 여분의 영역이 필요하다. 특히, 충분한 마진은 액티브층(1201) 및 접촉 홀(1206)이 정렬되는데 필요하다. 또한, 충분한 마진은 접촉 홀(1206)과 전극(1204)이 정렬되는데 필요하다. 그러므로, 치수 a가 필요하게 된다.
상기 액티브 매트릭스 액정 디스플레이는 가능한 높은 픽셀 영역의 개구율의 증가를 필요로 한다. 그러나, 상술한 구조에서, 접촉용으로 사용된 전극들은 큰 영역을 차지한다. 이것은 투과율의 향상을 불가능하게 한다.
일반적으로, 도 7에 도시된 바와 같이, 100%의 개구율은 소스 라인(22)과 게이트 라인(15)이 면적을 크게 차지하기 때문에 불가능해진다. 따라서, 개구율을 증가시키기 위해, 접촉들을 이루는데 필요한 전극 패턴에 의해 점유된 영역을 최소화하는 것이 필요하다.
예를 들어, 도 7에 도시된 구조에서, 소스 라인(22)과 전극(23)은 접촉을 위해 사용되지 않은 영역들을 가지며 개구율 감소를 유발한다. 이들 영역들은 정렬들을 위한 충분한 마진을 보증하는데 필요하다. 이 정렬 단계 후에, 이들 영역들은 쓸모 없는 공간들이 되어 빛을 차단하므로, 개구율이 저하된다.
또한, 보통의 집적된 회로는 다음의 문제점들을 가진다. 어떤 액티브 매트릭스 액정 디스플레이들은 본래 갖추어진 주변 구동 회로들을 가진다. 즉, 액티브 매트릭스 회로를 구동하기 위한 주변 구동 회로는 동일한 기판 상에서 액티브 매트릭스 회로와 집적된다. 물론,주변 구동 회로는 TFT로 이루어진다. 전체 장치를 최소화하기 위해서, 주변 장치 구동 회로는 보다 높은 패키징 밀도를 가져야 한다.
그러나, 도 12에 도시된 통상의 TFT 패턴에 있어서, 패키징 밀도를 향상시키는데에는 다양한 어려움이 따른다. 그 중 하나는 치수 a가 극소의 값으로 감소되지 않는다는 것이다. 이 치수는 유리 기판의 수축과 제조 단계들 동안의 마스크 정렬 정확도와 연관된다. 따라서, 특정값 이하로 소정값을 감소시키는 어렵다. 특히, 유리로 이루어진 큰 영역 기판을 사용하는 집적 회로의 경우에, 전술된 정렬 정확도를 확보하는 것이 중요하다. 또한, 작은 디자인 룰들(design rules)이 채택되며, 따라서, 접촉 홀들을 감소시키는 것이 통상적이다. 그러므로, 접촉 홀들을 감소시킴으로써, 접촉 저항 증가 및 불량한 접촉과 같은 여러 문제점 발생을 유발한다.
예를 들어, 만일 5 마이크로미터 디자인 룰들은 3 마이크로미터 디자인 룰들로 대체되면, 접촉 영역은 (5㎛)2 = 25㎛2에서 (3㎛)2 = 9㎛2 까지 감소한다. 즉, 접촉 영역은 1/3 가까이 감소한다. 이러한 방식으로, 디자인 룰들이 5 마이크로미터에서 3 마이크로미터까지 가변한다면, 처리 전류는 1/3으로 감소되지 않는다. 그러므로, 이 경우 접촉부들에서의 전류 밀도는 대략 3 배로 된다. 이 상태 하에서, 국부적 가열은 접촉부들을 파괴하고 결함들을 발생하는 경향이 있다.
우리는 경험적으로, 더 작은 디자인 룰이 사용되는 경우에, 접촉부들이 많은 위치들에서 파괴되어 결함들을 유발한다는 것을 확인할 수 있다. 따라서, 더 작은 회로 영역을 제공하는 것이 필요하며, 더 작은 디자인 룰들에 대한 필요성이 증가할 것이다. 상기 디자인 룰들이 상술된 바와 같이 감소됨에 따라, 접촉 영역들은 디자인 룰들의 제곱들에 비례하여 감소한다. 이 상태는 더욱 심각한 문제점들을 가진다.
발명의 요약
본 발명의 목적은 접촉부들을 만들기 위해 요구되는 정렬들을 위한 충분한 마진을 확보하고 원하지 않는 전극 패턴 부분들을 제거해서, 개구율을 가능한 높게 증가시키는, 반도체 장치 구조를 제공하는 것이다.
본 발명의 다른 목적은 유리 기판 상의 높은 장치 밀도로 패킹된 TFT들을 포함하는 반도체 장치 구조를 제공하는 것이다.
본 발명의 또다른 목적은 장치 밀도가 개선될 지라도(즉, 디자인 룰들이 감소될지라도), 최대 접촉 영역을 제공할 수 있는 반도체 장치 구조를 제공하는 것이다.
본 발명의 일 실시예가 도 4C에 도시된 바와 같이 구현되며, 이 실시예에서, 반도체층은 층간 유전체막(311) 아래에 위치된다. 이 반도체층에서 접촉이 이루어진다. 이러한 접촉은 반도체층의 일부(308)가 노출되어 있는 개구부(312) 내부에서 이루어진다. 패터닝된 배선층(317)은 상기 개구부 내의 반도체층의 일부(308)와 접촉된다. 반도체층은 도 2의 개구부(312) 내부의 배선층(317)과 기하학적으로 동일하게 패터닝된다.
상술된 구조에서, 개구부(312)의 영역은 반도체층이 배선층과 접촉하는 접촉 영역보다 더 크게 설정된다. 이는 정렬들에 대한 충분한 마진을 허용한다.
전술된 실시예는 도 14에 도시된 것과 상이하게 실현되고, 여기서 반도체층(1401)은 층간 유전체막 아래에 있다. 반도체층이 부분적으로 노출되는 개구부(1407) 내부의 반도체층에 대한 접촉이 이루어진다. 개구부 내부에 패터닝된 배선층(1409)은 반도체층과 접촉한다. 개구부 내부의 반도체층은 배선층과 기하학적으로 동일하게 패터닝된다.
부가의 실시예가 도 2 및 도 4C에 도시된다. 여기서 반도체층(308)온 층간 유전체막(311) 아래에 위치된다. 개구부(312)는 층간 유전체막에서 형성된다 배선층(317)은 개구부(312) 내부의 반도체층(308)과 접촉한다. 이 개구부 내에서, 반도체층의 단부면의 적어도 부분들은 배선층의 단부면과 형상에 있어서 정확히 또는 대략적으로 일치한다.
이 구조에서, 더 작은 디자인 룰은 충분한 접촉 영역을 확보하면서 달성될 수 있다. 이러한 구조는 접촉 개구부(312)내의 배선층(317)을 패터닝함으로써 불가피하게 발생된다.
또 다른 실시예가 도 2 및 도 4C에 도시되어 있으며, 여기서 반도체층(308)은 층간 유전체막(311) 아래에 있다. 개구부(312)는 층간 유전체막에 형성된다. 배선층(317)은 개구부(312) 내부의 반도체층(308)과 접촉한다. 이 개구부 내에서, 상기 배선층은 상기 개구부 중 적어도 하나의 측면과 오버랩하지 않는다. 이 구조는 접촉 개구부(312) 내부의 배선층(317)을 패터닝함으로써 불가피하게 발생된다.
또 다른 실시예가 도 2에 도시되어 있다. 여기서 TFT들은 액티브 매트릭스 액정 디스플레이의 픽셀들에 배열되어 있다. TFT들은, 소스 라인(317)으로 패터닝된 도핑된 영역들과, 상기 도핑된 영역들이 배선층(317)에 의해 형성된 액티브 매트릭스 회로와 접촉하는 위치들에서의 다른 소스 라인들(도시하지 않음)을 가진다.
다른 실시예가 도 2에 도시되어 있다. 여기서 TFT들은 액티브 매트릭스 액정 디스플레이의 픽셀들에 배열된다. TFT들은 자체 정렬 기술에 의해, 금속 전극들 또는 접촉될 상호 접속부들(317 및 318)에 부분적으로 패터닝되는 도핑 영역들을 가진다.
본 발명에 따른 접촉부들을 만드는 방법은 도 3A 내지 3D 및 도 4A 내지 도 4C에 도시된다. 여기서, 반도체층(308)은 층간 유전체막(311) 아래에 있다. 접촉부들은 반도체층(308)으로 이루어진다. 이 방법은 반도체층을 부분적으로 노출시키기 위한 개구부(312)를 형성하는 것으로 시작한다. 그 다음, 개구부 내의 반도체층과 접촉하는 도전성 상호 접속부들(317)이 형성된다. 도전성 상호 접속부들(317)이 형성될 때, 반도체층(308)은 도 2에 도시된 바와 같이 상호 접속부들(317)과 기하학적으로 동일하게 패터닝된다.
본 발명의 다른 실시예는 액티브 매트릭스 회로의 하나의 픽셀이 예시된 도 21A 및 도 21C에서 도시되고, 하부 게이트 TFT들을 사용하는 반도체 장치에 있다. 반도체층(1807)(소스 영역)은 층간 유전체막 아래에 있다. 반도체층(1807)을 부분적으로 노출시키는 개구부(1812)내의 반도체층(1807)에 대한 접촉이 이루어진다. 개구부 내부에서 패터닝된 배선층(1817)은 반도체층(1807)과 접촉한다. 상기 개구부 내의 반도체층은 배선층과 기하학적으로 동일하게 패터닝된다.
이 구조에서, 개구 영역은 상기 접촉부 영역보다 크다. 반도체층과 접촉하는 배선층은 개구부 중 적어도 하나의 측면과 오버랩하지 않는다. 본 발명에 사용된 반도체층은 비결정성 실리콘, 결정질 실리콘, 또는 다른 물질로 이루어질 수 있다. 부분적으로 결정화된 실리콘과 부분적으로 비결정화된 실리콘이 또한 사용될 수 있다.
본 발명의 다른 실시예는 액티브 매트릭스 액정 디스플레이를 형성하기 위해 하부 게이트 TFT들을 사용하는 반도체 장치에 있다. 상기 하부 게이트 TFT들은 상기 액정 디스플레이의 픽셀들에 배열된다. TFT들은 도핑된 영역을 가지며, 상기 도핑된 영역은 이 영역이 액티브 매트릭스 회로의 소스 라인들과 접촉하는 위치들에 놓인 소스 라인들로 패터닝된다.
본 발명은 또한 상기 액정 디스플레이의 픽셀들에 배치된 하부 게이트 TFT들을 가지는 액티브 매트릭스 액정 디스플레이를 더 제공한다. 상기 TFT들은 배선층과 접촉하는 도핑 영역들을 가진다. 상기 도핑 영역들의 부분들은 자체 정렬 방식으로 배선층과 기하학적으로 동일하게 패터닝된다.
본 발명은 하부 게이트 TFT들을 제조하는 방법이 또한 제공된다. 이 방법은 반도체층을 부분적으로 노출시키기 위해 층간 유전체막 아래에 있는 반도체층 내의 개구부들을 형성하는 것을 시작한다. 상기 개구부들 내부의 반도체층과 접촉하는 패터닝된 배선층이 형성된다. 패터닝된 배선층이 형성되면, 반도체층은 배선층과 기하학적으로 동일하게 패터닝된다.
도 4A 내지 도 4C에 도시된 바와 같이, 도전성 상호 접속부(317)의 영역은 개구부(312)내에서 자체 정렬 방식으로 상기 도핑 영역(308)을 상호 접속부(317)로 패터닝함으로써(도 2) 최소로 감소될 수 있다. 상기 배선층(317)의 패터닝 동안에, 접촉에 불필요한 도핑 영역은 개구부(312) 내부의 접촉부에 대해 필요한 도핑 영역만이 남아 있도록 에칭된다. 상기 자기 정렬은 접촉에 기여하지 않는 배선층(317)의 영역들을 불필요하게 만든다. 과거에, 상기 접촉들에 기여하지 않는 이들 영역들은 켰었다. 따라서, 높은 개구율을 가지는 액티브 매트릭스 회로가 얻어진다.
상기 액티브층의 부분들(소스 및/또는 드레인 영역들을 형성하는 도핑 영역들)은 접촉된 배선층의 기하학에 따라 접촉부들에 대해 필요한 크기로 패터닝되어 활성층은 광을 덜 차단한다. 이것은 더 높은 개구율을 유발한다. 상기 접촉들을 위해 사용된 영역(반도체층과 접촉하는 배선층의 부분들의 영역)은 커질 수 있으며, 반면에 접촉들에 사용되지 않은 배선층의 영역들이 제거된다. 따라서, 디자인 룰들은 감소될 수 있다.
본 발명의 다른 목적들 및 특징들은 아래에 따르는 상세한 설명을 통해 더욱 잘 나타난다.
실시예 1
본 실시예는 액티브 매트릭스 액정 디스플레이 내의 하나의 픽셀 구조에 관한 것이다. 도 1A, 도 1B 및 도 2는 공정 단계들을 설명하는 픽셀 구조의 평면도이다. 도 3A 내지 도 3D, 도 4A 내지 도4C 및 도 5A 내지 도 5C는 다른 공정 단계들을 설명하는 단면도이다.
먼저, 도 3A에 도시된 바와 같이, 실리콘 산화막(302)은 유리 기판(301)상에서 버퍼층으로서 3000 옹스트롱의 두께로 형성된다. 그 다음, 비결정성 실리콘막(도시하지 않음)은 플라즈마 CVD에 의해 500 옹스트롱의 두께로 형성된다. 비결정성 막은 막을 결정화하기 위해 레이저광을 조사한다 따라서, 결정질 실리콘막이 얻어진다.
상기 결과의 결정질 실리콘막은 TFT에 대한 액티브층(303)을 형성하도록 패터닝된다. 이 상태는 도 3A에 도시되어 있다. 액티브층 패턴의 기하학은 도 1A에 도시되어 있다. 도 3A는 도 1A의 라인 A-A'를 따라 취해진 단면도이다. 게이트 절연기로서 역할하는 실리콘 산화막(304)은 플라즈마 CVD(도 3B)에 의해 1000 옹스트롱의 두께로 형성된다.
다음, 게이트 라인을 형성하는 알루미늄막과 상기 게이트막에서 연장하는 게이트 전극은 스퍼터링에 의해 4000 옹스트롱의 두께로 형성된다. 이 예에서, 알루미늄막은 스칸디늄 0.18%의 중량을 포함한다. 이는 후에 실행되는 제조 단계들 동안에 알루미늄의 과성장에 의해 정상적으로 발생되는 힐록들(hilllocks)과 위스커들(whisker)로서 공지되어 있다.
상기 형성된 알루미늄막은 도 1B에 도시된 바와 같이 게이트 라인(307)으로부터 연장하는 게이트 전극(305)을 형성하기 위해 패터닝된다. 도 3D는 도 1B의 라인 B-B'을 따라 자른 단면도이다. 따라서, 산화 공정은 전해물 내에서 애노드로서 게이트 전극(305)을 사용하여 실행된다. 양극 산화막(306)은 1000 옹스트롱의 두께로 성장한다. 상기 양극 산화막(306)은 알루미늄 패턴의 표면을 물리적 및 전기적으로 보호한다. 특히, 양극 산화막은 도전성 상호 접속부와 힐록들 및 위스커들의 형성 사이에서 짧게 되는 것을 방지한다. 상기 양극 산화막(306)의 두께는 후에 도전된 나중의 도펀트 이온 주입 단계에서 오프셋 게이트 영역을 형성한다. 양극 산화막 대신에, 산화 대기에서 플라즈마 처리에 의해 발생된 플라즈마 산화막이 제공된다.
도 3B에 도시된 상태에서, 도펀트 이온이 주입된다. 본 실시예에서, B(붕소)이온은 P 채널 TFT를 제조하기 위해 주입된다. 여기서 N 채널 형태가 제조되고, P(인) 이온이 주입된다. 이 처리 단계에서, B 이온은 각각 소스 및 드레인 영역이 되는 영역들(308 및 310)로 주입된다. 양극 산화막(306)과 동일한 두께를 가지는 전술된 오프셋 게이트 영역은 채널 영역(309)과 소스/드레인 영역들 각각 사이에 형성된다.
다음에, 실리콘 질화막은 플라즈마 CVD에 의해 5000 옹스트롱의 두께로 제 1의 층간 유전체막(311)으로서 형성된다. 이 방법에서, 도 3C에 도시된 상태가 얻어진다. 그 후에, 소스 영역(308)과 드레인 영역(310)으로 연장하는 접촉 홀들(312 및 313)이 형성되고, 도 3D에 도시된 상태를 유발한다. 접촉 홀들(312 및 313)의 형상과 그들 간 위치 관계가 도 2에 도시되어 있다. 바람직하게, 이들 접촉 홀들을 형성하는데 건식 에칭이 사용된다.
따라서, 도 4A에 도시된 바와 같이, 배선층(314)은 스퍼터링에 의해 4000 옹스트롱의 두께로 증착된다. 상기 배선층(314)은 500 옹스트롱의 티타늄, 3000 옹스트롱의 알루미늄막, 500 옹스트롱의 티타늄막의 적층이다. 상기 티타늄막들을 사용함으로써, 반도체들과 여러 도전 재료들을 오옴 접촉(ohmic contact)시키는 것을 용이하게 한다. 알루미늄막은그 저항이 낮기 때문에 사용된다. 따라서 이 배선층은 소스 라인들을 형성하므로, 그 저항성을 낮추는 것이 매우 중요하다.
도 4A에 도시된 상태를 얻은 후에, 레지스트 마스크들(315 및 316)은 도 4B에 도시된 바와 같이 위치한다. 이들 마스크들을 사용하여, 상기 배선층(314)은 소스 라인(317)과 전극(318)을 형성하도록 패터닝된다. 동시에, 상기 액티브층은 도 2에 도시된 바와 같이 패터닝된다. 특히, 하나의 접촉부를 형성하는 소스 영역(308)과 드레인 영역(310)은 소스 라인(317)과 전극(318)의 기하학에 따라 자체 정렬 방식으로 패터닝 동작에 의해 형성된다. 양호하게, 이 패터닝 동작은 건식 에칭을 이용하여, 상기 배선층(314) 및 액티브층을 연속적으로 패터닝하도록 실행된다. 이러한 방식으로, 도 4C에 도시된 상태가 얻어진다. 도 4C는 도 2의 라인 C-C'를 따라 취해진 단면도이다. 도 4C 에서, 도전체(317)는 소스 라인이다. 이 도면으로부터 알 수 있는 바와 같이, 소스 라인(317)은 소스 영역(308)과 접촉한다.
본 실시예에서, 접촉 홀(312)은 크게 만들어지며, 이 홀 내부에서, 상기 소스 라인(317)은 소스 영역과 직접 접촉하고 있다. 도전성 라인(317)은 접촉 홀(312)내에서 완전하게 포개지는(nested) 것이 중요하다. 이 접촉 영역에서, 상기 개구부는 접촉된 금속 라인보다 영역이 더 크다. 상기 개구부와 접촉된 라인간의 영역의 차는 정렬을 위한 충분한 마진을 제공한다.
이 구조에서, 접촉 홀(312) 또는 도전체(317)가 위치를 이동시키면, 소스 영역(308)과 소스 라인(317)이 서로 접촉하는 것이 보장된다. 또한, 소스 라인(317)에 의해 취해진 영역은 도 2에 도시된 바와 같이 감소될 수 있다. 더욱이, 드레인 접촉 영역에서, 상기 접촉 전극(318)의 영역은 작게될 수 있다. 이 영역에서, 드레인 영역(310)과 접촉하는 접촉 홀(313)의 영역은 드레인 영역과 접촉하는 접촉 전극(318)의 부분의 영역보다 크게 된다. 이 구조 때문에, 드레인 영역과 전극(318)사이의 접촉부는 상기 접촉 홀(313) 또는 접촉 전극(318)이 적당한 위치로부터 이탈할 때조차도 보장된다. 또한, 전극(318)에 의해 취해진 영역이 억제될 수 있다(도 2 참조).
도 4C에 도시된 상태를 얻은 후에, 제 2의 층간 유전체막(319)은 수지 재료로부터 제조된다. 상기 수지 재료의 사용은 상부 표면의 평탄화(planarization)를 허용한다. 이 방법에서, 도 5A에 도시된 상태가 얻어진다. 다음에, 접촉 홀(320)은 도 5B에 도시된 바와 같이 생성된다. 상기 접촉 전극(318)은 접촉 홀(320)의 하부에서 부분적으로 노출된다.
다음에, 픽셀 전극(321)은 ITO로부터 생성된다. 따라서, 액티브 매트릭스 회로의 픽셀이 완성된다. 다음에, 마찰막(rubbed film)이 형성되거나 마찰 공정이 실행된다. 액정 패널이 조립된다. 따라서, 액정 디스플레이가 완성된다.
도 7 및 도 2를 비교하여, 본 실시예의 구성이 채택되는 경우에, 접촉들이 이루어진 배선층의 영역이 감소될 수 있음이 밝혀졌다. 그러므로, 개구율이 최대로 증가될 수 있다.
실시예 2
본 실시예에서, 하부 게이트 TFT가 사용된다. 도 10은 도 4C에 도시된 공정 단계에 대응하는 단면도이다. 도 10 에서, 게이트 전극(1003)은 유리 기판(1001) 상에서 형성되고, 게이트 라인으로부터 연장한다. 또한, 게이트 절연막(1002), 소스 영역(1004), 드레인 영역(1006), 채널 영역(1005) 및 층간 유전체막(1007)이 도시된다. 접촉 개구부들(1008 및 1009)은 층간 유전체막(1007)에 형성된다. 소스 라인(1010)은 개구부(1008) 내부에 소스 영역(1004)과 접촉한다 전극(1011)은 개구부(1009)내의 드레인 영역(1006)과 접촉된다. 본 실시예의 구성에서, 상기 구성이 도 2의 평면도에 도시된 것과 동일한 방식으로, 접촉부들을 포함하지 않는 원하지 않는 패터닝부들이 제거될 수 있다.
실시예 3
본 발명은 주변 구동 회로와 일체화된 액티브 매트릭스 액정 디스플레이에 적용될 수 있다. 상기 액티브 매트릭스 액정 디스플레이는 후술하는 적용예에 사용될 수 있다. 도 11A에 도시된 것은 디지털 스틸 카메라, 전자 카메라 또는 동영상을 처리할 수 있는 비디오 영화로서 공지된 기구이다. 이 기구는 CCD 카메라 또는 다른 적당한 픽업 수단이 배치된 카메라부(3002)를 구비한다. CCD 카메라에 의해 취해진 영상은 기구에 전자적으로 기억된다. 이 기구의 몸체(3001)에는 디스플레이 장치(3003)에 장착된다. 취해진 영상은 디스플레이 장치(3003)상에서 디스플레이된다. 상기 기구는 상호 동작하는 제어 버튼들(3004)을 수동으로 작동함으로써 작동될 수 있다.
본 명세서에 개시된 본 발명이 활용되는 경우, 높은 개구율을 갖는 액정 디스플레이가 만들어질 수 있다. 그러므로, 높은 휘도가 얻어질 수 있다. 또한 소정의 휘도 레벨에 대해, 전력 소모가 감소될 수 있다. 따라서 본 발명은, 도 11A에 도시된 휴대용 기구나 장치에 유용하다.
도 11B를 참고로 하면, 휴대용 개인 컴퓨터가 도시되며, 상기 컴퓨터의 몸체는 번호(3101)에 의해 표시되어 있다. 개방된 커버(3102)는 몸체(3101)에 부착된다. 이 커버(3102)에는 디스플레이 장치(3104)가 장착된다. 키보드(3103)를 사용하여 여러 종류의 정보가 입력될 수 있고 다양한 연산 동작들이 실행될 수 있다.
도 11C 에는 평면 패널 디스플레이를 사용하는 차량 조정 시스템이 도시되어 있다. 이 조정 시스템의 몸체는 (3301)로 표시되어 있다. 상기 조정 시스템은 안테나(3304)에 따라 정렬된 디스플레이 장치(3302)를 구비한 몸체(3301)를 포함한다. 네비게이션하는데 필요한 여러 정보가 동작 제어 버튼(3303)에 의해 스위칭된다. 통상, 상기 네비게이션 시스템은 원격 제어기(도시하지 않음)로부터 동작된다.
상기 차량 네비게이션 시스템은 사용할 때 태양의 직접 광에 노출될 수 있다. 따라서, 도 2에 도시된 바와 같이 구성되고 높은 개구율과 높온 휘도를 가지는 액정 디스플레이를 채택하는 것이 유용하다.
도 11D를 참고로 하면, 투사형 액정 디스플레이가 도시되어 있으며, 그 몸체는 부호(3201)에 의해 표시된다. 광원(3402)으로부터 방출된 광은 액정 디스플레이(3403)에 의해 선택적으로 변조되어 영상을 발생한다. 이 영상은 미러들(3404 및 3405)에 의해 스크린(3406)상으로 반사되어 시각 영상을 발생한다.
도 11E를 참고로 하면, 비디오 카메라가 도시되어 있으며, 그 몸체는 부호(3501)로 표기하였다. 상기 몸체(3501)에는 뷰파인더로 알려진 디스플레이 장치가 장착된다. 이 뷰파인더는 액정 디스플레이(3502)와, 영상을 투사하는 아이피스(eyepiece; 3503)를 주요부로 구성한다. 도 11E에 도시된 비디오 카메라는 동작 제어 버튼(3504)에 의해 제어된다. 영상은 테이프 홀더(3505)에 수용된 자기 테이프 상에 기록된다. 카메라(도시하지 않음)에 의한 영상은 디스플레이 장치(3502)에 디스플레이된다. 자기 테이프에 기록된 영상 또한 디스플레이 장치(3502)에 디스플레이된다. 도 11E에 도시된 카메라는 실외에서 사용하는 가능성을 고려하는 것이 필요하다. 따라서, 본 발명에 따라 만들어지고 높은 개구율과 높은 휘도를 갖는 액정 디스플레이를 사용하는 것이 중요하다.
실시예 4
본 발명은 액티브 매트릭스 액정을 제공하며, 이 액티브 매트릭스 액정은 주변 구동 회로, 여러 종류의 메모리들, 및 여러 연산 유닛들이 동일한 유리 기판 상의 액티브 매트릭스 회로와 집적된다. 여기서 여러 집적 회로들은 TFT를 사용하여 구성되며, 많은 TFT가 소정의 영역에 패킹되도록 TFT사이의 공간을 최소화하는 것이 필요하다.
도 14A, 도 14B는 본 실시예에 따른 집적된 2 개의 TFT회로를 도시한다. 상기 2 개의 TFT는 하나의 게이트 전극을 공유한다. 도 14A 에서, 상기 TFT는 결정질 실리콘막으로 이루어진 액티브층(1401,1402)을 가진다. 게이트 전극 패턴(1400)은 액티브층들을 덮는 게이트 절연막(도시하지 않음)상에 형성된다. 상기 액티브층들(1401 및1402)은 개구부들(1407 및 1408)을 가진다. 상기 개구부들은 액티브층의 소스 영역과 드레인 영역에서 형성된다. 상기 액티브층(1401)은 소스 영역(1403)과 드레인 영역(1404)을 구비한다. 상기 다른 액티브층(1402)은 소스 영역(1405)과 드레인 영역(1406)을 구비한다. 상기 소스 영역들(1403 및 1405)과 드레인 영역들(1404 및 1406)은 각각 개구부들 내부에 노출된다. 상기 개구부들(1407,1408)은 매우 높은 정렬 정확도를 요구하지는 않는다. 예를 들어, 상기 개구부(1047)는 액티브층(1401)의 소스 영역(1403)과 액티브층(1402)의 소스 영역(1405)이 노출되는 범위내의 소정 위치에 위치될 수 있다.
도 14B는 도 14A에 도시된 상태에 따른 공정 단계들을 설명한다. 도 14B에서, 소스 전극(소스 상호 접속부)(1409,1411) 및 드레인 전극(드레인 상호 접촉부)(1413, 1415)은 도 14A에 도시된 소자에 부착되어 형성된다. 도 14B의 상태 하에서, 전극(1409)은 개구부(1407) 내부의 소스 영역(1403)과 접촉한다. 상기 소스 영역(1403)은 개구부(1407) 내부의 전극(1409)과 기하학적으로 같게 패터닝된다. 상기 전극은 (1410, 1412, 1414, 1416)에서 도핑된 반도체 영역(소스/드레인 영역)과 접촉된다. 본 실시예 구성의 장점은 다음에 기술되며, 반면에 전극(1409)은 소스 영역(1403)과 접촉된다.
상기 전극(1409)은 패터닝된 소스 영역(1403)과 전극(1409)이 사로 겹쳐진 범위 내에서 소정 위치에 있다. 한편, 액티브층 내의 소스 영역(1403)과 전극(1410)의 치수는 정렬 정확도에 따라 결정된다. 도 14B에 도시된 구조에서, 소스 영역(1403)은 개구부(1407) 내부의 전극(1409)과 기하학적으로 같게 패터닝된다. 즉, 접촉에 필요하지 않은 반도체층 패턴의 부분이 제거된다. 더욱이, 정렬에 요구되는 노력은 도 12A, 도 12B에 도시된 종래 기술의 구성과 비교하여 감소된다.
본 실시예의 구성은 액티브층(1401) 및 전극(1409)을 가진다. 상기 액티브층(1401)의 형성은 패턴 단계를 필요로 한다. 또한, 상기 전극(1409)의 형성은 패턴 단계를 포함한다. 이 경우에, 액티브층(1401) 및 전극(1409)은 서로 관련되어 위치될 필요성이 있다. 중요하게는, 고 정렬 정확도는 개구부(1407) 형성시 필요하지 않다.
한편, 도 12A, 도 12B에 설명된 종래 기술의 방법은 3 개의 패턴 단계를 필요로 한다. 즉 (1) 액티브층(1201)을 패터닝하는 단계, 접촉 홀(1205, 1206)을 형성하도록 패터닝하는 단계, (3) 전극(1203, 1204)을 형성하도록 패터닝하는 단계를 필요로 한다. 따라서, 액티브층(1201)과 관련된 접촉 홀(1205, 1204)을 위치시키는 것이 필요하다. 또한 전극(1203, 1204)은 접촉 홀에 관련시켜서 위치될 필요성이 있다. 이는 이중의 짐이 도 14A 및 도 14B에 도시된 구조와 비교하여 정렬시 부과되는 것을 의미한다.
여기서, 도 12A, 도 12B에 도시된 구조를 사용하여, 2 개의 TFT가 집적되며, 장치 밀도는 도 13에 도시된 바와 같이 주어진다. 여기서 a는 접촉을 얻는데 필요한 마진이고 b는 인접 장치간의 공간을 유지하는데 필요한 치수이다. 여기서 본 실시예의 구조가 채택되며, 도 14B에 주어진 바와 같은 장치 밀도는 도 13 도에 도시된 바와 같이 동일한 디자인 룰로 얻어진다. 정렬시 부과된 짐은 반감되며, 치수 c는 도 13 도에 도시된 치수 b 보다는 작게 된다. 더욱 중요하게는, 부호(1409)에 표기한 접촉 전극의 영역을 크게 설정하는 것은 필요치 않으며, 접촉 마진을 크게 제공하도록 요구된다. 또한, 접촉 영역이 크게 만들어질 수 있다.
실시예 5
본 실시예는 실시예 4 구조의 변형예이다. 도 15A 도 15B 및 도 16은 본 실시예의 공정 단계들을 설명하는 평면도이다. 3 개의 TFT가 배열되어 집적된다.
먼저, 도 15A에 도시된 바와 같이, 반도체 TFT 패턴(1501)은 TFT의 액티브층을 위한 기초를 제공하도록 형성된다. 상기 3 개의 TFT의 액티브층은 이 패턴(1501)으로부터 형성된다. 트랜치(1502, 1503)는 서로로부터 TFT를 격리시킨다.
게이트 절연막(도시하지 않음)은 패턴(1501)위에 형성된다. 게이트 전극(1504)은 이 게이트 절연막에 형성된다. 따라서, 층간 유전체막(도시하지 않음)은 접촉 개구부(1505, 1506)에 따라 형성된다. 이 상태는 도 15B에 도시되어 있다. 상기 반도체 TFT 패턴(1501)은 이들 개구부 내에서 부분적으로 노출된다.
도 15B에 도시된 상태를 얻은 후에, 게이트 전극(1504)으로 덮힌 영역들(capped regions)을 포함하지 않는 영역들에 하나의 도전성 타입을 나누어 주기 위해, 게이트 전극(1504)을 마스크로서 사용하여, 도펀트 이온들이 주입된다. 소스/드레인 영역과 접촉하는 전극 및 도전성 상호 접속부가 층간 유전체막(도시하지 않음)상에 형성된다.
도 16 에서, 소스 전극(1507, 1509, 1511)은 소스 영역과 접촉을 이룬다. 드레인 전극(1513, 1515, 1517)은 드레인 영역과 접촉을 이룬다. 전극(1508, 1510, 1512, 1514, 1516, 1518)은 반도체 소스/드레인 영역과 접촉을 이룬다.
도 15A에 도시된 액티브층(1501)은 1507과 같은 전극들이 패터닝 동작에 의해 형성될 때, 개구부들(1505, 1506) 내부의 1507과 같은 전극들의 기하학과 동일한 기하학적으로 패터닝된다. 동시에, 개별 장치들이 절연된다. 특히, 액티브층은 소스 및 드레인 영역과 접촉하는 전극이 패터닝 동작에 의해 형성될 때 전극(1509, 1510, 1511)으로 절연된다. 본 실시예는 접촉 전극들이 형성될 때 상기 액티브층이 개별 장치들은 절연되는 것을 특징으로 한다. 그러므로, 상기 개별 장치들은 서로 보다 밀접하게 이격될 수 있다. 동시에, 상기 접촉 영역이 증가될 수 있다.
이는 상기 접촉 개구부의 영역을 상기 접촉 영역보다 크게 설정하고 상기 접촉된 전극 패턴의 사용에 의해 기구들 내의 도핑 영역들을 패터닝하는 것에 의해 실현된다. 결과적으로, 접촉 개구부들의 정렬 정확도에는 어떠한 문제도 발생되지 않는다. 상기 접촉 전극을 가진 액티브층의 정렬만이 관계된다. 결국,장치 밀도가 종래의 디자인 룰이 사용될 때보다 더욱 향상된다.
실시예 6
본 실시예는 그 개구율이 가능한 높게 형성된 액티브 매트릭스 회로에 관한 것이다. 본 실시예의 구조는 도 17에 도시되어 있으며, 소스 라인(701)과 게이트 라인(704)이 도시되어 있다. 해칭(hatching)으로 표시된 것은 소스 라인(701)에 가장 많이 겹쳐진 액티브층이다. 상기 액티브층에서, 상기 소스 영역과 소스 라인은 개구부(703) 내부의 영역(702)을 통해 서로 접촉되어 있다. 개구부(703) 내부에서, 액티브층은 소스 라인(701)으로 패터닝된다.
전극(705)은 개구부(706) 내부의 드레인 영역과 접촉한다. 개구부(706)내에서, 상기 드레인 영역은 전극(705)과 기하학적으로 같게 패터닝된다.
또한, 본 실시예의 구조에서, 접촉에 필요한 영역을 포함하는 전극 영역은 필요하지 않으며 반면에, 접촉의 정렬을 위한 마진을 충분히 확보한다. 동시에, 접촉 영역은 크게 만들어진다.
이러한 장점들은 접촉된 전극 패턴을 활용하여, 접촉 개구부 내에서 접촉된 반도체를 패터닝함으로써 얻어진다.
실시예 7
본 실시예에서, 액티브 매트릭스 액정 디스플레이의 픽셀 구조가 도시된다. 여기서, 비결정성 실리콘막으로 이루어진 하부 게이트 TFT가 사용된다. 본 실시예의 공정 순서는 도 18A 및 도 18B 및 다음의 도면들에 대략적으로 도시된다. 도 18A는 소스 라인과 게이트 라인이 서로 교차하는 액티브 매트릭스 액정 디스플레이의 하나 픽셀의 평면도를 도시한다. 도 18B는 도 18A의 라인 A-A'를 따라 취해진 단면도이다.
먼저, 알루미늄막(도시하지 않음)이 스퍼터링 기술에 의해 유리 기판(1801)상에서 3000 옹스트롱의 두께로 형성된다. 이 알루미늄막은 도 18A에 도시된 바와 같이, 게이트 라인(1805)으로부터 연장하는 게이트 전극(1802)을 형성하도록 패터닝된다. 상기 기판은 절연 표면을 갖는다면 어떠한 재료로부터라도 제조될 수 있다. 그러나, 공정 온도, 상기 기판이 사용되는 조건들, 및 다른 인자들을 고려하는 것이 필요하다.
다음에, 200 옹스트롱의 두께를 가지는 양극 산화막(도시하지 않음)이 패터닝된 알루미늄막 상에 침착된다. 양극 산화막은 알루미늄 막 패턴의 표면을 전기적 물리적으로 보호하며 나중에 실행된 공정 단계들 동안 알루미늄의 과성장에 의해 발생되는 힐록들과 위스커들로서 공지된 바늘형 돌출부의 형성을 억제한다. 이 양극 산화막은 또한, 알루미늄막에 형성된 레지스트 마스크의 부착을 개선하도록 작용한다. 양극 산화막 대신에, 티타늄이나 크로미늄과 같은 금속막은 힐록의 발생을 억제하도록 대략 100 내지 300 옹스트롱의 두께로 형성된다.
상기 게이트 전극(1802) 및 게이트 라인(1805)을 형성한 후, 게이트 절연막으로서 작용하는 실리콘 산화막(1803)은 플라즈마 CVD에 의해 1000 옹스트롱의 두께로 침착된다. 다음에, TFT의 액티브층으로서 제공되는 비결정성 실리콘막은 LPCVD에 의해 500 옹스트롱의 두께로 형성된다. 이 예에서, 디실란(disilane)은 가스 재료로서 사용되며, 플라즈마 CVD가 활용된다.
그 후, 비결정성 실리콘막은 도 18A 및 도 18B에 도시된 상태를 발생하는, 액티브층 패턴(1804)을 형성하도록 패터닝된다. 광은 유리 기판(1801)의 측면으로부터 빛나며, 도 19A 및 도 19B에 도시된 바와 같이, 레지스트 마스크(1806)를 형성한다. 도 19A에서 볼 수 있는 바와 같이 레지스트 패턴(1806)은 소스 전극과 상기 소스 전극으로부터 연장하는 도전성 상호 접속부 상에서 형성된다. 도 19B는 도 19A의 라인 B-B'를 따라 취해진 단면도이다.
상기 레지스트 마스크(1806)를 형성한 후, P(인)는 플라즈마 도핑에 의해 N형 도전성을 전하기 위한 도펀트로서 주입된다. 이 공정 단계의 결과로서, 인은 도핑 영역이 되는 영역(1807, 1809)으로 안내된다. 영역(1808)은 채널 영역이 된다. 다음에, 레이저광은 도핑 영역을 활성화하기 위해 기판의 상부면에 직접 조사된다.
후속적으로, 상기 레지스트 마스크는, 도 20B에 도시된 바와 같이, 플라즈마 CVD에 의해 2000 옹스트롱의 두께를 가지는 실리콘 질화막(1810)의 형성에 따라 제거된다. 이 실리콘 질화막(1810)은 제 1 층간 유전체막을 형성한다. 상기 제 1 층간 유전체막을 형성하는데 사용된 폴리사이드 수지막(1811)은 스핀으로 덮여진다. 위에서 기술된 폴리이미드 수지 외에, 폴리아미드, 폴리이미드아미드, 및 다른 수지 재료들이 제공된다. 이러한 방식으로, 실리콘 질화막(1810)과 폴리이미드막(1811)으로 구성되는 층간 유전체막이 형성된다.
다음에, 도 20A 및 20B에 도시한 바와 같이, 상기 개구부들 내부에 노출된 소스 영역(1807) 및 드레인 영역(1809)의 부분과 접촉하도록 개구부들(1812, 1813)이 형성된다. 상기 개구부들이 형성된 후, 상기 소스 영역(1807) 및 드레인 영역(1809)은 개구부의 하부에서 노출된다. 이 방법에서, 도 20A 및 도 20B에 도시된 상태가 얻어진다. 도 20B는 도 20A의 라인 C-C'을 따라 취해진 단면도이다.
후속적으로, 500 옹스트롱의 두께를 가지는 티타늄, 2000 옹스트롱의 두께를 갖는 알루미늄막, 500 옹스트롱의 두께를 갖는 티타늄막은 도 21B에 도시된 바와 같이, 금속 박막(1814)을 만들도록 스퍼터-침착된다. 레지스트 마스크들(1815 및 1816)이 배치되어, 도 20B에 도시된 상태를 유발한다. 이들 레지스트 마스크들을 사용함으로써, 상기 금속 박막(1814)이 패터닝되고 하층 반도체층(액티브층)의 에칭이 뒤따른다. 이 에칭은 에천트 가스로서, SiCL4, Cl2, Bcl3의 혼합물을 사용하여, 건식 에칭(RIE)에 의해 실행된다. 여기서, 이 에천트 가스가 사용되는 경우에, 실리콘막의 에칭은 금속 박막(1814)의 에칭에 후속적으로 실행된다. 이 방법에서, 도 21A, 도 21C에 도시된 상태가 유도된다. 도 21C는 도 21A의 라인 D-D'을 따라 취해진 단면도이다.
도 21C에 도시된 바와 같이, 상기 금속 박막(1814)에 의해 발생된 전극 패턴(1817)은 자체 정렬 방식으로 개구부(1812) 내부에 노출된 액티브층(소스 영역(1807)을 패터닝한다. 즉, 개구부(1812) 내부에서, 상기 소스 영역(1807)은 전극 패턴(1817)과 기하학적으로 동일하게 패터닝된다. 결과적으로, 접촉부에 분포되지 않은 소스 영역(1807)의 부분(1819)이 제거된다. 부호 1817은 소스 라인 패턴을 나타낸다.
유사하게는, 상기 전극 패턴(1818)(드레인 전극)은 개구부(1813) 내에서 자체 정렬 방식으로 드레인 영역(1809)을 패터닝하도록 작용한다. 결국, 접촉부에 분포되지 않는 드레인 영역의 부분(1820)이 제거된다.
중요하게는, 금속 박막 패턴(1817, 1818)이 위치를 조금 벗어나 있어도, 소스 라인(1817) 및 드레인 전극(1818)은 각각, 동일한 접촉 영역에서, 소스 영역(1807)과 드레인 영역(1809)에 접촉된다. 더욱이, 상기 막 패턴(1817, 1818)이 위치에서 약간 벗어난 경우에, 접촉을 위해 필요하지 않은 액티브 영역(1819, 1820)이 제거되고, 그 개구율은 많이 증가하지 않는다. 즉, 박막 패턴(1817, 1818)이 잘못 위치되는 경우에, 접촉부에 분포되는 유효 영역과 개구율은 변화가 방지된다. 이러한 방식으로, 도 21A 및 도 21C에 도시된 상태가 얻어진다. 그 후, 폴리이미드 수지(1821)는 도 22B에 도시된 바와 같이 제 2 층간 유전체막으로서 형성된다.
그 다음, 접촉 홀(1822)이 발생되면, ITO의 픽셀 전극(1823)이 형성된다. 도 22B는 도 22A의 라인 E-E'를 따라 취해진 단면도이다. 다음에, 배향막(도시하지 않음)이 형성된다. 다음에, 배향 공정이 실행된다. 이 기판은 분리적으로 제조된 카운터 기판에 결합된다. 액정 재료는 2 개의 기판들 사이의 갭에 주입되고, 그래서, 액정 패널이 완성된다.
본 실시예의 구성이 채택되면, 접촉을 위해 충분한 마진이 확보될 수 있다. 또한 원하지 않는 반도체층 패턴이나 전극 패턴이 제거될 수 있다. 게다가, 충분한 접촉 영역이 보증될 수 있고, 더구나 픽셀들의 개구율이 개선될 수 있다.
실시예 8
본 실시예는 실시예 7의 구성과는 다른 TFT구조가 채택되는 예를 도시한다. 본 실시예의 공정 순서는 도 23A 및 이후 도면에 도시되어 있다. 도 23B는 도 23A의 라인 A-A'를 따라 취해진 단면도이다.
먼저, 도 23B에 도시된 바와 같이, 게이트 전극(2302)은 유리 기판(2031)상에 형성된다. 상기 게이트 전극은 알루미늄으로 이루어져 게이트 라인(2305)으로부터 연장되도록 형성된다. 상기 게이트 전극을 형성하는 알루미늄막은 4000 옹스트롱의 두께이다.
그 다음, 실리콘 산화막(2303)은 플라즈마 CVD에 의해 1000 옹스트롱의 두께로 게이트 절연막으로서 침착된다. 그 후에, 비결정성 실리콘막은 LPCVD에 의해 5000 옹스트롱의 두께로 TTF의 액티브층으로서 형성된다. 이 막은 액티브층(2304)을 생성하도록 패터닝된다. 상기 TFT의 채널 영역은 이 액티브층(도 23B)에서 형성된다.
도 24B에 도시된 바와 같이, 레지스트 재료는 전체 표면에 인가된다. 방사는 기판의 후면으로부터 빛나며, 따라서 레지스트 마스크(2306)를 생성한다. 인이 도핑된 N-형 비결정성 실리콘막은 CVD 또는 LPCVD에 의해 형성된다. 이 예에서, N형 비결정성 실리콘막은 실란(silane), 수소 및 인의 가스 혼합물을 사용하여, 플라즈마 CVD에 의해 침착된다. 그 다음, 이 막은 N 형 비결정성 실리콘막 패턴(2307)을 생성하도록 패터닝된다. 형성된 TFT가 N 채널형이라고 가정한다. P 채널형 TFT가 제조되어야 한다면, P 형 비결정성 실리콘막은 N 형 비결정성 실리콘막(2307) 대신에 형성될 수 있다.
도 24B에 도시된 상태가 얻어진 후, 상기 레지스트 마스크(2305)가 제거되고, 도 24C에 도시된 상태가 발생되며, 이 도면은 도 24A의 B-B'를 따라 취해진 단면도이다. 도 24A, 도 24C 에서는, 소스 영역(2308), 드레인 영역(2309), 채널 영역(2310)을 도시한다.
도 24A, 도 24C에 도시된 상태에서, 실리콘 질화막(2311)은 도 25B에 도시된 바와 같이, 플라즈마 CVD에 의해 500 옹스트롱의 두께로 제 1 층간 유전체막으로서 형성된다. 다음에, 폴리이미드 수지막(2312)이 형성된다. 이 폴리이미드 수지막의 가장 얇은 두께는 1 마이크로미터이다. 접촉 홀(2312, 2314)은 건식 에칭에 의해 발생된다. 도 25B는 도 25A의 라인 C-C'의 단면도이다.
다음에, 소스 라인(소스 전극)(2315) 및 드레인 전극(2316)은 도 26A 및 도26B에 도시된 바와 같이 건식 에칭에 의해 형성된다. 도 26B는 도 26A의 라인 D-D'의 단면도이다. 이 공정 동안에, 개구부들(2313 및 2314)내에 노출된 반도체층은, 소스 라인(2315) 및 드레인 전극(2316)의 패턴을 사용하여 패터닝된다. 이 방법에서, 상기 반도체층은 개구부 내부에서 자체 정렬 방식에 의해 패터닝된다. 이 구조는 접촉을 위해 요구된 영역보다 다른 영역을 제거하는 것이 가능하게 한다. 여기서 개구율이 개선되고, 충분한 접촉 마진이 보증된다.
도 26A, 도 26B에 도시된 상태를 얻은 후에, 폴리이미드 수지막(2317)은 도 27B에 도시된 바와 같이 제 2 층간 유전체막으로서 형성된다. 폴리이미드 수지막(2317)의 최소 두께는 5000 옹스트롱으로 설정된다. 도 27B는 도 27A의 라인 E-E'에 따라 취해진 단면도이다. 다음에, 접촉 홀이 발생된다. 픽셀 전극(2318)은 ITO로부터 제조된다. 액티브 매트릭스 영역의 하나의 픽셀에서 배치된 TFT가 완성된다.
실시예 9
본 실시예는 소스/드레인 영역들이 그들을 결정화하기 위해 레이저광을 조사하는 것을 제외하고는 실시예 7과 유사하다. 본 실시예에 대한 공정 순서는 도 19A, 도 19B에 도시되어 있다. 도펀트 이온들은 하나의 도전성 형태를 부과하기 위해, 레지스트 마스크(1806)를 사용하여, 주입된다. 다음에, 레이저광은 기판(1801)의 후면에 비쳐진다. 이 방법에서, 상기 도핑된 영역은 활성화되어 결정화 된다.
실시예 10
본 실시예는 도 19A 및 도 19B의 공정 단계들에 대해 사용된 레지스트 마스크(1806)가 다른 재료로 이루어지는 것을 제외하고는 실시예 7과 유사하다. 레지스트 마스크는 플라즈마 주입 단계 또는 이온 주입 단계에 사용되며, 레지스트 마스크는 경화된다. 상기 치유된 마스크는 애싱(ashing)에 의해 제거된다. 이러한 문제를 피하기 위해, 상기 마스크(1806)는 실리콘 산화막으로 형성된다. 이를 위해, 상기 레지스트 마스크는 기판의 후면으로부터 노출되어 실리콘 산화막 상에 형성된다. 상기 실리콘 산화막은 기판의 전체면 위에 형성된다. 상기 실리콘 산화막은 이 레지스트 마스크를 사용하여, 패터닝된다. 상기 레지스트 마스크는 도 19A 및 도 19B의 위치(1806)에서 실리콘 산화막의 주입 마스크를 위치시키도록 제거된다.
실시예 11
본 실시예는 액티브층이 결정 실리콘막으로 이루어지는 것을 제외하고는 실시예 7과 유사하다. 도 18B에 도시된 상태에서, 레이저광은 기판의 상부면의 측부로부터 투사된다. 그래서, 비결정성 실리콘막으로 이루어진 액티브층(1804)이 결정화된다. 그래서, 결정질 실리콘막의 액티브층이 얻어진다.
본 발명은 접촉부들의 형성을 위해 충분한 정렬 마진을 확보하면서, 원하지 않는 전극 패턴부들을 제거함으로써 그 개구율이 최대화되는 구조를 제공할 수 있다. 더욱이, 액티브 매트릭스 회로의 구동 회로의 장치 밀도 및 다른 집적 회로들의 장치 밀도들이 개선될 수 있다. 또한, 공통 유리 기판 상의 다양한 다른 집적 회로들과 집적된 액티브 매트릭스 회로를 포함하는 집적된 회로 구성의 패키징 밀도가 개선될 수 있다. 본 발명은 전기 발광성 디스플레이들뿐 아니라 액정 디스플레이들에도 적용될 수 있다. 더욱이, 본 발명은 광을 크게 전송하는 평면 디스플레이에 적용될 수 있다.
도 1A 및 도 1B는 본 발명에 따른 액티브 매트릭스 액정의 하나의 픽셀을 제조하는 공정 단계들을 설명하는 평면도.
도 2는 본 발명에 따른 하나의 픽셀을 제조하는 공정 단계를 설명하는 평면도.
도 3A 내지 도 3D는 본 발명에 따른 하나의 픽셀을 제조하는 공정 단계들을 설명하는 단면도.
도 4A 내지 도 4C는 본 발명에 따른 하나의 픽셀을 제조하는 공정 단계들을 설명하는 단면도.
도 5A 내지 도 5C는 본 발명에 따른 하나의 픽셀을 제조하는 공정 단계들을 설명하는 단면도.
도 6A 내지 도 6B는 종래 기술의 액티브 매트릭스 액정의 하나의 픽셀을 제조하는 공정 단계들을 설명하는 평면도.
도 7은 종래 기술에 의한 하나의 픽셀을 제조하는 공정 단계를 설명하는 평면도.
도 8A 내지 도 8D는 종래 기술에 의해 하나의 픽셀을 제조하는 공정 단계들을 설명하는 단면도.
도 9A 내지 도 9C는 종래 기술에 의해 하나의 픽셀을 제조하는 공정 단계들을 설명하는 단면도.
도 10은 하부 게이트 TFT가 본 발명에 따라 위치된 픽셀을 제조하는 공정 단계를 설명하는 단면도.
도 11A 내지 도 11E는 본 발명에 따른 액티브 액정 디스플레이의 응용 예를 설명하는 도면.
도 12A 및 도 12B는 종래의 TFT의 평면도.
도 13은 종래 기술의 집적된 TFT의 평면도.
도 14A 및 도 14B는 집적된 TFT의 평면도.
도 15A 및 도 15B는 집적된 TFT를 제조하는 공정 단계들을 설명하는 평면도.
도 16은 집적된 TFT의 평면도.
도 17은 하나의 픽셀의 평면도.
도 18A 및 도 18B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 19A 및 도 19B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 20A 및 도 20B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 21A 내지 도 21C는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 22A 및 도 22B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 23A 및 도 23B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 24A 내지 도 24C는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 25A 및 도 25B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 26A 및 도 26B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
도 27A 및 도 27B는 픽셀에 배치된 TFT를 제조하는 공정 단계들을 설명하는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1403 : 소스 영역 1407 : 개구부
1409 : 전극 1802 : 게이트 전극
2313, 2314 : 접촉 홀

Claims (22)

  1. 반도체 장치에 있어서,
    절연 표면상에 형성된 반도체층과;
    상기 반도체층 위에 형성된 층간 절연막과;
    상기 반도체층의 부분을 노출시키기 위해 상기 층간 절연막을 통해 형성된 접촉 홀과;
    상기 층간 절연막 상에 형성되고, 상기 반도체층과 전기적으로 접촉하도록 상기 접촉 홀로 연장하는 전극을 포함하며,
    상기 반도체층 및 상기 전극은 상기 접촉 홀에서 동일한 형상(coextensively)으로 패터닝되고,
    상기 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    절연 표면상에 형성된 반도체층과;
    상기 반도체층 위에 형성된 층간 절연막과;
    상기 반도체층의 부분을 노출시키기 위해 상기 층간 절연막을 통해 형성된 접촉 홀과;
    상기 층간 절연막 상에 형성되고, 상기 반도체층과 전기적으로 접촉하도록 상기 접촉 홀로 연장하는 전극을 포함하며,
    상기 반도체층은 상기 접촉 홀에 적어도 하나의 에지를 가지고, 상기 하나의 에지는 상기 전극의 에지와 실질적으로 정렬되며,
    상기 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    절연 표면상에 형성된 기판과;
    상기 절연 표면상에 형성된 반도체층과;
    상기 반도체층 위에 형성된 층간 절연막과;
    접촉 홀에서 상기 반도체층의 부분을 노출시키기 위해 상기 층간 절연막을 통해 형성된 접촉 홀과;
    상기 층간 절연막 상에서 한 방향으로 연장하고, 상기 접촉 홀을 통해서 상기 반도체층에 전기적으로 접속된 배선으로서, 상기 접촉 홀과 교차하는 상기 배선을 포함하며,
    상기 접촉 홀은 상기 배선이 사이에 끼워진 대향된 측면 에지들을 가지고, 상기 배선은 상기 측면 에지들과 오버랩하지 않으며,
    상기 접촉 홀의 영역은 상기 배선이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  4. 액티브 매트릭스 장치에 있어서,
    기판 위에 배열된 픽셀들의 매트릭스와;
    상기 픽셀들의 매트릭스에 대응하여 상기 기판 위에 배열된 반도체 아일랜드들의 매트릭스로서, 상기 반도체 아일랜드들 각각은 상기 픽셀들 중 연관된 하나를 스위칭하기 위한 박막 트랜지스터를 구성하는, 상기 반도체 아일랜드들의 매트릭스와;
    상기 반도체 아일랜드들 각각에 형성되고 그 사이에 채널 영역을 갖는 한 쌍의 불순물 영역들과;
    상기 반도체 아일랜드들 위에 형성된 층간 절연막으로서, 상기 층간 절연막은 복수의 접촉 홀들을 가지고, 상기 반도체 아일랜드들 각각은 상기 접촉 홀들 중 대응하는 하나에서 노출된 상기 불순물 영역들 중 하나를 갖는, 상기 층간 절연막과;
    상기 반도체 아일랜드들의 어레이를 따라 상기 층간 절연막 상에서 연장하는 소스 라인으로서, 상기 어레이의 상기 반도체 아일랜드들 각각은 상기 접촉 홀들내 상기 불순물 영역들 중 하나에서 상기 소스 라인에 전기적으로 접속되는, 상기 소스 라인을 포함하며,
    상기 불순물 영역들 중 상기 하나는 상기 접촉 홀들 중 연관된 하나에서 상기 소스 라인의 부분과 실질적으로 동일한 형상으로 패터닝되고,
    상기 복수의 접촉 홀들 각각의 영역은 상기 소스 라인이 상기 반도체 아일랜드들 각각과 접촉하는 영역보다 큰 것을 특징으로 하는, 액티브 매트릭스 장치.
  5. 하부-게이트 박막 트랜지스터들을 구비한 반도체 장치에 있어서,
    절연 표면상에 형성된 반도체층과;
    상기 반도체층 위에 형성된 층간 절연막과;
    상기 반도체층의 부분을 노출시키기 위해 상기 층간 절연막을 통해 형성된 접촉 홀과;
    상기 층간 절연막 상에 전기적으로 형성되고 상기 접촉 홀에서 상기 반도체층과 접촉하는 전극을 포함하고,
    상기 반도체층 및 상기 전극은 상기 접촉 홀 내에서 동일한 형상으로 패터닝되며,
    상기 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  6. 반도체 장치에 있어서,
    기판 위에 형성된 게이트 전극과;
    상기 게이트 전극 위에 형성된 게이트 절연막과;
    적어도 채널 영역과 한 쌍의 불순물 도핑 영역들을 구비한 반도체층과;
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 위에 형성된 층간 절연막과;
    상기 층간 절연막 상에 형성되고, 상기 층간 절연막의 접촉 홀을 통해 상기 반도체층의 상기 한 쌍의 불순물 도핑 영역들 중 하나와 전기적으로 접속된 전극을 포함하며,
    상기 반도체층은 상기 접촉 홀에서 측면을 갖고, 상기 측면은 상기 반도체층 위에 형성된 상기 전극의 측면과 동일 평면이고,
    상기 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    기판 위에 형성된 박막 트랜지스터로서, 기판 위에 형성되고 적어도 채널 영역과 한 쌍의 불순물 도핑 영역들을 가진 반도체층, 상기 반도체층의 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 채널 영역 위에 형성된 게이트 전극을 적어도 포함하며, 상기 채널 영역과 게이트 전극 사이에는 상기 게이트 절연막이 끼워져 있는, 상기 박막 트랜지스터와;
    상기 박막 트랜지스터 위에 형성된 층간 절연막으로서, 적어도 하나의 접촉홀을 가진 상기 층간 절연막과;
    상기 층간 절연막 상에 형성되고, 상기 접촉 홀을 통해 상기 한 쌍의 불순물 영역들 중 하나에 전기적으로 접속된 전극을 포함하며,
    상기 반도체층은 상기 접촉 홀에서 측면을 갖고, 상기 측면은 상기 반도체층 위에 형성된 상기 전극의 측면과 동일 평면이고,
    상기 하나의 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  8. 액티브 매트릭스 디스플레이 장치를 가진 프로젝터(projector)에 있어서,
    상기 디스플레이 장치는,
    기판 위에 형성된 게이트 전극과;
    상기 게이트 전극 위에 형성된 게이트 절연막과;
    적어도 채널 영역 및 한 쌍의 불순물 도핑 영역들을 가진 반도체층과;
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 위에 형성된 층간 절연막과;
    상기 층간 절연막 상에 형성되고, 상기 층간 절연막의 접촉 홀을 통해 상기 반도체층의 상기 한 쌍의 불순물 도핑 영역들 중 하나와 전기적으로 접속된 전극을 포함하며;
    상기 반도체층은 상기 접촉 홀에서 측면을 갖고, 상기 측면은 상기 반도체층 위에 형성된 상기 전극의 측면과 동일 평면이고,
    상기 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 프로젝터.
  9. 반도체 장치 제조 방법에 있어서,
    반도체층을 형성하는 단계와;
    상기 반도체층 위에 층간 절연막을 형성하는 단계와;
    상기 반도체층의 일부를 노출시키기 위한 개구부를 형성하는 단계와;
    상기 개구부 내부의 상기 반도체층과 접촉하는 패터닝된 도전층을 형성하면서, 상기 반도체층을 상기 도전층과 동일한 기하학적 구조로 패터닝하는 단계를 포함하는 것을 특징으로 하는, 반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 패터닝 단계는 건식 에칭에 의해 수행되는 것을 특징으로 하는, 반도체 장치 제조 방법.
  11. 액티브 매트릭스 디스플레이 장치를 가진 프로젝터에 있어서,
    상기 디스플레이 장치는,
    기판 위에 형성된 박막 트랜지스터로서, 기판 위에 형성되고 적어도 채널 영역 및 한 쌍의 불순물 도핑 영역들을 가진 반도체층, 상기 반도체층의 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 채널 영역 위에 형성된 게이트 전극을 적어도 포함하고, 상기 채널 영역과 게이트 전극 사이에는 상기 게이트 절연막이 끼워져 있는, 상기 박막 트랜지스터와;
    상기 박막 트랜지스터 위에 형성된 층간 절연막으로서, 적어도 하나의 접촉홀을 가진 상기 층간 절연막과;
    상기 층간 절연막 상에 형성되고, 상기 접촉 홀을 통해 상기 한 쌍의 불순물 영역들 중 하나에 전기적으로 접속된 전극을 포함하며,
    상기 반도체층은 상기 접촉 홀에서 측면을 갖고, 상기 측면은 상기 반도체층 위에 형성된 상기 전극의 측면과 동일 평면이고,
    상기 하나의 접촉 홀의 영역은 상기 전극이 상기 반도체층과 접촉하는 영역보다 큰 것을 특징으로 하는, 프로젝터.
  12. 제 1 항 또는 제 5 항에 있어서,
    상기 전극은 상기 접촉 홀의 적어도 하나의 에지와 오버랩하지 않는 것을 특징으로 하는, 반도체 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층 위에 게이트 전극을 더 포함하는 것을 특징으로 하는, 반도체 장치.
  14. 제 1 항 내지 제 3 항들 중 어느 한 항에 있어서,
    상기 절연 표면과 상기 반도체층 사이에 게이트 전극을 더 포함하는 것을 특징으로 하는, 반도체 장치.
  15. 제 3 항에 있어서,
    상기 반도체층은 상기 배선의 일부와 동일한 형상으로 상기 접촉 홀에서 패터닝되는 것을 특징으로 하는, 반도체 장치.
  16. 하부 게이트 TFT들을 제조하는 방법에 있어서,
    반도체층을 형성하는 단계와;
    상기 반도체층이 층간 유전체막 아래에 존재하도록 상기 층간 유전체막을 형성하는 단계와;
    상기 반도체층의 부분들을 노출시키기 위해 상기 반도체층에 개구부를 형성하는 단계와;
    상기 반도체층과 접촉하는 상기 배선층을 형성하면서, 상기 배선층을 전극들 또는 도전성 상호 접속부들로 패터닝하고, 동시에 상기 반도체층을 상기 배선층과 동일한 기하학적 구조로 패터닝하는 단계를 포함하는 것을 특징으로 하는, 하부 게이트 TFT 제조 방법.
  17. 제 16 항에 있어서,
    상기 패터닝 단계는 건식 에칭에 의해 수행되는 것을 특징으로 하는, 하부 게이트 TFT 제조 방법.
  18. 제 3 항에 있어서,
    상기 반도체층 위에 게이트 전극을 더 포함하는 것을 특징으로 하는, 반도체 장치.
  19. 제 4 항에 있어서,
    상기 박막 트랜지스터는 상부 게이트 박막 트랜지스터인 것을 특징으로 하는, 액티브 매트릭스 장치.
  20. 제 4 항에 있어서,
    상기 박막 트랜지스터는 하부 게이트 박막 트랜지스터인 것을 특징으로 하는, 액티브 매트릭스 장치.
  21. 제 1 항 내지 제 3 항, 제 5 항 내지 제 7 항들 중 어느 한 항에 있어서,
    상기 반도체 장치는 디지털 스틸 카메라, 전자 카메라, 동영상들을 처리할 수 있는 비디오 영화(video movie), 휴대용 퍼스널 컴퓨터, 자동차 네비게이션 시스템, 프로젝션 액정 디스플레이 및 비디오 카메라들 중 하나에 통합된 액티브 매트릭스 액정 디스플레이용으로 사용되는 것을 특징으로 하는, 반도체 장치.
  22. 제 4 항에 있어서,
    상기 반도체 장치는 디지털 스틸 카메라, 전자 카메라, 동영상들을 처리할 수 있는 비디오 영화, 휴대용 퍼스널 컴퓨터, 자동차 네비게이션 시스템, 프로젝션 액정 디스플레이 및 비디오 카메라들 중 하나에 통합된 액티브 매트릭스 액정 디스플레이용으로 사용되는 것을 특징으로 하는, 액티브 매트릭스 장치.
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