JPH0561071A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0561071A JPH0561071A JP22435291A JP22435291A JPH0561071A JP H0561071 A JPH0561071 A JP H0561071A JP 22435291 A JP22435291 A JP 22435291A JP 22435291 A JP22435291 A JP 22435291A JP H0561071 A JPH0561071 A JP H0561071A
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- liquid crystal
- present
- insulating film
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Abstract
(57)【要約】
【目的】液晶画素部に開口率を低下させることなく付加
容量を有する液晶表示装置を提供する。 【構成】薄膜トランジスタが配置された側の液晶表示装
置の絶縁基板２１に形成された溝部２２に、上記薄膜ト
ランジスタの半導体層の形成と同一工程で一体に形成さ
れた第１電極２３と、上記薄膜トランジスタのゲート絶
縁膜（２４ｂ，２５ｂ）と同一材料で形成された絶縁膜
（２４ａ，２５ａ）と、上記薄膜トランジスタのゲート
電極２６ｂと同一材料で形成された第２電極２６ａとか
らなり、上記第１電極２３と第２電極２６ａとの間に上
記絶縁膜（２４ａ，２５ａ）が挟持されて容量成分が形
成されている。
容量を有する液晶表示装置を提供する。 【構成】薄膜トランジスタが配置された側の液晶表示装
置の絶縁基板２１に形成された溝部２２に、上記薄膜ト
ランジスタの半導体層の形成と同一工程で一体に形成さ
れた第１電極２３と、上記薄膜トランジスタのゲート絶
縁膜（２４ｂ，２５ｂ）と同一材料で形成された絶縁膜
（２４ａ，２５ａ）と、上記薄膜トランジスタのゲート
電極２６ｂと同一材料で形成された第２電極２６ａとか
らなり、上記第１電極２３と第２電極２６ａとの間に上
記絶縁膜（２４ａ，２５ａ）が挟持されて容量成分が形
成されている。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に係り、
特に液晶スイッチ用薄膜トランジスタの付加容量を備え
た液晶表示装置（ＬＣＤ）に関する。
特に液晶スイッチ用薄膜トランジスタの付加容量を備え
た液晶表示装置（ＬＣＤ）に関する。
【０００２】
【従来の技術】特開昭６４−８１２６２号公報に、開口
率を下げることなく液晶画素部に大きな画素付加容量
（キャパシタ）を形成するアクティブマトリクス基板が
開示されている。そのアクティブマトリクス基板に形成
された薄膜トランジスタ（ＴＦＴ）付加容量構造は図２
１に示すように、石英基板１に形成された溝（トレン
チ）２上に付加容量用ＳｉＯ2絶縁膜４ａと付加容量用
ＳｉＮ絶縁膜５ａとを第１ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）層３と第２ポリシリコン（ｐｏｌｙ−Ｓｉ）層６と
で挟持して容量（トレンチキャパシタ）を形成すると共
に、同一石英基板１上に第３ポリシリコン（ｐｏｌｙ−
Ｓｉ）層７を半導体層とする薄膜トランジスタ（ＴＦ
Ｔ）がＳｉＮゲート絶縁膜５ｂ、ＳｉＯ2ゲート絶縁膜
４ｂ、第４ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート８、
ＩＴＯ電極９およびＡｌ／Ｓｉ電極１０から構成されて
いる。なお、図中１１，１２及び１３は第１層間絶縁
膜、第２層間絶縁膜及びパッシベーション膜である。
率を下げることなく液晶画素部に大きな画素付加容量
（キャパシタ）を形成するアクティブマトリクス基板が
開示されている。そのアクティブマトリクス基板に形成
された薄膜トランジスタ（ＴＦＴ）付加容量構造は図２
１に示すように、石英基板１に形成された溝（トレン
チ）２上に付加容量用ＳｉＯ2絶縁膜４ａと付加容量用
ＳｉＮ絶縁膜５ａとを第１ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）層３と第２ポリシリコン（ｐｏｌｙ−Ｓｉ）層６と
で挟持して容量（トレンチキャパシタ）を形成すると共
に、同一石英基板１上に第３ポリシリコン（ｐｏｌｙ−
Ｓｉ）層７を半導体層とする薄膜トランジスタ（ＴＦ
Ｔ）がＳｉＮゲート絶縁膜５ｂ、ＳｉＯ2ゲート絶縁膜
４ｂ、第４ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート８、
ＩＴＯ電極９およびＡｌ／Ｓｉ電極１０から構成されて
いる。なお、図中１１，１２及び１３は第１層間絶縁
膜、第２層間絶縁膜及びパッシベーション膜である。
【０００３】
【発明が解決しようとする課題】上記の容量部のトレン
チキャパシタと画素用のＴＦＴにおいて、トレンチキャ
パシタの第１ｐｏｌｙ−Ｓｉ層３とＴＦＴの第３ｐｏｌ
ｙ−Ｓｉ層７は同時形成でないため、第１ｐｏｌｙ−Ｓ
ｉ層３と第３ｐｏｌｙ−Ｓｉ層７とのコンタクトのため
に、図中破線の幅Ｗ、従って面積Ｗ2分が増加する。実
際には、幅５μｍ、面積で２５μｍ2程度の増加が必要
となる。このような占有面積の必要から開口率も若干低
下せざるを得ない。また、容量部とＴＦＴを接続する部
分が多層構造になりやすく、構造上段差を多く有し、Ａ
ｌ配線等の断線をひき起こす。
チキャパシタと画素用のＴＦＴにおいて、トレンチキャ
パシタの第１ｐｏｌｙ−Ｓｉ層３とＴＦＴの第３ｐｏｌ
ｙ−Ｓｉ層７は同時形成でないため、第１ｐｏｌｙ−Ｓ
ｉ層３と第３ｐｏｌｙ−Ｓｉ層７とのコンタクトのため
に、図中破線の幅Ｗ、従って面積Ｗ2分が増加する。実
際には、幅５μｍ、面積で２５μｍ2程度の増加が必要
となる。このような占有面積の必要から開口率も若干低
下せざるを得ない。また、容量部とＴＦＴを接続する部
分が多層構造になりやすく、構造上段差を多く有し、Ａ
ｌ配線等の断線をひき起こす。
【０００４】そこで、本発明は、液晶画素部に開口率を
低下させることなく付加容量を有する液晶表示装置を提
供することを目的とする。
低下させることなく付加容量を有する液晶表示装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題は本発明によれ
ば、一対の絶縁基板と、この絶縁基板に挟持された液晶
層と、前記絶縁基板の一方の基板上にマトリクス状に配
列された画素電極と、この画素電極に接続された薄膜ト
ランジスタとを備えた液晶表示装置であって、前記薄膜
トランジスタが配置された側の絶縁基板に形成された溝
部に、前記薄膜トランジスタの半導体層の形成と同一工
程で一体に形成された第１電極と、前記薄膜トランジス
タのゲート絶縁膜と同一材料で形成された絶縁膜と、前
記薄膜トランジスタのゲート電極と同一材料で形成され
た第２電極とからなり、前記第１電極と第２電極との間
に前記絶縁膜が挟持されて容量成分が形成されているこ
とを特徴とする液晶表示装置によって解決される。
ば、一対の絶縁基板と、この絶縁基板に挟持された液晶
層と、前記絶縁基板の一方の基板上にマトリクス状に配
列された画素電極と、この画素電極に接続された薄膜ト
ランジスタとを備えた液晶表示装置であって、前記薄膜
トランジスタが配置された側の絶縁基板に形成された溝
部に、前記薄膜トランジスタの半導体層の形成と同一工
程で一体に形成された第１電極と、前記薄膜トランジス
タのゲート絶縁膜と同一材料で形成された絶縁膜と、前
記薄膜トランジスタのゲート電極と同一材料で形成され
た第２電極とからなり、前記第１電極と第２電極との間
に前記絶縁膜が挟持されて容量成分が形成されているこ
とを特徴とする液晶表示装置によって解決される。
【０００６】
【作用】本発明によれば、容量成分が絶縁基板２１に形
成された溝部２２に形成されており、しかもその容量成
分がＴＦＴの半導体層形成と同一工程で一体形成された
第１電極２３と、ＴＦＴのゲート電極と同一の材料で形
成された第２電極２６ａと、その第１、第２電極間に挟
まれて、ＴＦＴのゲート絶縁膜（２４ｂ，２５ｂ）と同
一の材料で形成された絶縁膜とで構成されているため
に、容量部とＴＦＴとの電極を接続するためのコンタク
ト、接続用電極およびその近傍の層間絶縁膜が不要とな
り、従ってその形成占有面積を減少させることができ
る。また、上記構成では石英基板上での段差部も低減で
きるため配線形成の信頼性が向上する。
成された溝部２２に形成されており、しかもその容量成
分がＴＦＴの半導体層形成と同一工程で一体形成された
第１電極２３と、ＴＦＴのゲート電極と同一の材料で形
成された第２電極２６ａと、その第１、第２電極間に挟
まれて、ＴＦＴのゲート絶縁膜（２４ｂ，２５ｂ）と同
一の材料で形成された絶縁膜とで構成されているため
に、容量部とＴＦＴとの電極を接続するためのコンタク
ト、接続用電極およびその近傍の層間絶縁膜が不要とな
り、従ってその形成占有面積を減少させることができ
る。また、上記構成では石英基板上での段差部も低減で
きるため配線形成の信頼性が向上する。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００８】図１は本発明に係る液晶表示装置の薄膜ト
ランジスタ（ＴＦＴ）とその付加容量部の部分模式断面
図である。
ランジスタ（ＴＦＴ）とその付加容量部の部分模式断面
図である。
【０００９】図１に示すように、本発明の液晶表示装置
では、石英基板２１に形成された溝（トレンチ）２２上
に付加容量用ＳｉＮ絶縁膜２５ａ、付加容量用ＳｉＯ2
絶縁膜２４ａを第１電極としての第１ポリシリコン（ｐ
ｏｌｙ−Ｓｉ）層２３と、第２電極としての第２ｐｏｌ
ｙ−Ｓｉ層２６ａとで挟持して容量（トレンチキャパシ
タ）を形成し、しかも上記第１ｐｏｌｙ−Ｓｉ層２３を
半導体層とするＴＦＴがＳｉＮゲート絶縁膜２５ｂ、Ｓ
ｉＯ2ゲート絶縁膜２４ｂ、第２ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）ゲート２６ｂ、ＩＴＯ電極２９およびＡｌ／
Ｓｉ電極３０から構成されている。
では、石英基板２１に形成された溝（トレンチ）２２上
に付加容量用ＳｉＮ絶縁膜２５ａ、付加容量用ＳｉＯ2
絶縁膜２４ａを第１電極としての第１ポリシリコン（ｐ
ｏｌｙ−Ｓｉ）層２３と、第２電極としての第２ｐｏｌ
ｙ−Ｓｉ層２６ａとで挟持して容量（トレンチキャパシ
タ）を形成し、しかも上記第１ｐｏｌｙ−Ｓｉ層２３を
半導体層とするＴＦＴがＳｉＮゲート絶縁膜２５ｂ、Ｓ
ｉＯ2ゲート絶縁膜２４ｂ、第２ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）ゲート２６ｂ、ＩＴＯ電極２９およびＡｌ／
Ｓｉ電極３０から構成されている。
【００１０】このように本発明では、溝（トレンチ）２
２内に付加容量を形成し、しかもＴＦＴの半導体層と容
量部の下層の第１電極とが同一工程で一体に形成された
第１ｐｏｌｙ−Ｓｉ層２３からなっており、図２１の構
造と比較し、図２１の幅Ｗを有するコンタクト部は不要
となるのがわかる。なお、図１に示した部分は、図２に
示した液晶表示装置の下側石英基板と画素電極（ＴＦＴ
列）５３の一部拡大図に相当する。
２内に付加容量を形成し、しかもＴＦＴの半導体層と容
量部の下層の第１電極とが同一工程で一体に形成された
第１ｐｏｌｙ−Ｓｉ層２３からなっており、図２１の構
造と比較し、図２１の幅Ｗを有するコンタクト部は不要
となるのがわかる。なお、図１に示した部分は、図２に
示した液晶表示装置の下側石英基板と画素電極（ＴＦＴ
列）５３の一部拡大図に相当する。
【００１１】図２は、図１で示した構造以外は通常の構
造を有するＴＦＴを有するＬＣＤパネルの部分断面図で
ある。
造を有するＴＦＴを有するＬＣＤパネルの部分断面図で
ある。
【００１２】図２において、上側石英基板５０ａと、下
側石英基板５０ｂとが対向して設けられ、その間に液晶
層５１が挟持されている。下側石英基板５０ｂ上にマト
リクス状に画素電極５３と、その画素電極５３に接続さ
れたＴＦＴ（図示せず）が配置されている。一方、上側
石英基板５０ａ上には、Ｒ，Ｇ，Ｂのカラーフィルタ５
４およびそれに接続された共通電極５２が設けられてい
る。図中５５は液晶を均一なスペースで封入するスペー
サーであり、５６は光をコントロールする偏光板であ
る。
側石英基板５０ｂとが対向して設けられ、その間に液晶
層５１が挟持されている。下側石英基板５０ｂ上にマト
リクス状に画素電極５３と、その画素電極５３に接続さ
れたＴＦＴ（図示せず）が配置されている。一方、上側
石英基板５０ａ上には、Ｒ，Ｇ，Ｂのカラーフィルタ５
４およびそれに接続された共通電極５２が設けられてい
る。図中５５は液晶を均一なスペースで封入するスペー
サーであり、５６は光をコントロールする偏光板であ
る。
【００１３】以下、本発明と従来例を具体例で説明す
る。
る。
【００１４】付加容量絶縁膜の膜厚を ＳｉＯ2：６０ｎｍ ＳｉＮ ：１５ｎｍ とし、単位面積当り、Ｃｉ＝５．２１×１０-8Ｆ／ｃｍ
2とし、そして付加容量Ｃｔを１２０Ｆとすれば １２０Ｆ＝Ｃｉ×Ｓ′ Ｓ′＝容量部の表面積 従って、 Ｓ′＝２．３×１０-6ｃｍ2 ＝２３０μｍ2 となる。
2とし、そして付加容量Ｃｔを１２０Ｆとすれば １２０Ｆ＝Ｃｉ×Ｓ′ Ｓ′＝容量部の表面積 従って、 Ｓ′＝２．３×１０-6ｃｍ2 ＝２３０μｍ2 となる。
【００１５】この付加容量を図３に示す、縦３μｍ、横
８．５μｍ、高さ１０μｍの溝（トレンチ）に形成す
る。この溝は図１の溝２２に対応する。平面上での付加
容量の占有面積は３μｍ×８．５μｍ、すなわち２５．
５μｍ2となる。
８．５μｍ、高さ１０μｍの溝（トレンチ）に形成す
る。この溝は図１の溝２２に対応する。平面上での付加
容量の占有面積は３μｍ×８．５μｍ、すなわち２５．
５μｍ2となる。
【００１６】この状態での従来法による開口率を算出す
る。７．７万画素の液晶ビューファインダーの開口率は １画素の全面積 ４２×４８μｍ2 ＩＴＯによる表示部面積 ７８４μｍ2 となり、 開口率＝７８４μｍ2／（４２×４８μｍ2） ＝０．３８８、すなわち３８．８％である。
る。７．７万画素の液晶ビューファインダーの開口率は １画素の全面積 ４２×４８μｍ2 ＩＴＯによる表示部面積 ７８４μｍ2 となり、 開口率＝７８４μｍ2／（４２×４８μｍ2） ＝０．３８８、すなわち３８．８％である。
【００１７】これを本発明の構造で付加容量を作成する
と、容量部とＴＦＴ部での接続部（コンタクト）が不要
となるため、図２１に示したコンタクトによる占有面積
５μｍ×５μｍ（２５μｍ2）がＩＴＯ表示面積とな
り、従来の７８４μｍ2に２５μｍ2を加算した８０９μ
ｍ2が本発明のＩＴＯ表示面積となる。従って、 開口率＝８０９μｍ2／（４２×４８μｍ2）＝０．４０１ すなわち、４０．１％となる。
と、容量部とＴＦＴ部での接続部（コンタクト）が不要
となるため、図２１に示したコンタクトによる占有面積
５μｍ×５μｍ（２５μｍ2）がＩＴＯ表示面積とな
り、従来の７８４μｍ2に２５μｍ2を加算した８０９μ
ｍ2が本発明のＩＴＯ表示面積となる。従って、 開口率＝８０９μｍ2／（４２×４８μｍ2）＝０．４０１ すなわち、４０．１％となる。
【００１８】下記表１に従来法と本発明について開口率
の結果を比較表示した。
の結果を比較表示した。
【００１９】
【表１】
【００２０】以下、本発明の付加容量（トレンチキャパ
シタ）を有するＴＦＴ製造プロセスフローの一実施例を
示す断面図を図４〜図２０に示す。
シタ）を有するＴＦＴ製造プロセスフローの一実施例を
示す断面図を図４〜図２０に示す。
【００２１】まず、図４に示すように、石英基板２１表
面をＨＦ：ＮＨ4Ｆ＝１：６によるウェットエッチング
により溝（トレンチ）２２を形成した。
面をＨＦ：ＮＨ4Ｆ＝１：６によるウェットエッチング
により溝（トレンチ）２２を形成した。
【００２２】次に、図５に示すように、減圧（ＬＰ）Ｃ
ＶＤ法により膜厚８０ｎｍの第１ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）層２３を形成し、３０ＫｅＶ、１×１０15／
ｃｍ 2および５０ＫｅＶ、１×１０15／ｃｍ2の２回のシ
リコン注入を行い、６２０℃の温度で固相アニールを行
った後、図６に示したように、一部をエッチング除去し
た。この第１ｐｏｌｙ−Ｓｉ層２３は最終的にＴＦＴの
半導体層及び付加容量の第１電極となる。
ＶＤ法により膜厚８０ｎｍの第１ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）層２３を形成し、３０ＫｅＶ、１×１０15／
ｃｍ 2および５０ＫｅＶ、１×１０15／ｃｍ2の２回のシ
リコン注入を行い、６２０℃の温度で固相アニールを行
った後、図６に示したように、一部をエッチング除去し
た。この第１ｐｏｌｙ−Ｓｉ層２３は最終的にＴＦＴの
半導体層及び付加容量の第１電極となる。
【００２３】次に、図７に示すように、約１０００℃で
の熱酸化により膜厚５０ｎｍのＳｉＯ2膜２４を形成し
た。
の熱酸化により膜厚５０ｎｍのＳｉＯ2膜２４を形成し
た。
【００２４】次に、図８に示すように、ＴＦＴ形成部上
にレジスト４０を設けて、トレンチキャパシタ部に３０
ＫｅＶ、５×１０14／ｃｍ2の条件で砒素イオン（Ａ
ｓ+）を注入した。レジスト４０を除去した後、図９に
示すように、ＬＰＣＶＤ法により膜厚３０ｎｍのＳｉＮ
膜２５を形成した。
にレジスト４０を設けて、トレンチキャパシタ部に３０
ＫｅＶ、５×１０14／ｃｍ2の条件で砒素イオン（Ａ
ｓ+）を注入した。レジスト４０を除去した後、図９に
示すように、ＬＰＣＶＤ法により膜厚３０ｎｍのＳｉＮ
膜２５を形成した。
【００２５】次に、図１０に示すように全面にＬＰＣＶ
Ｄ法により膜厚３５０ｎｍの第２ｐｏｌｙ−Ｓｉ層２６
を形成し、ＰＳＧによる第２ｐｏｌｙ−Ｓｉの低抵抗化
を図った。
Ｄ法により膜厚３５０ｎｍの第２ｐｏｌｙ−Ｓｉ層２６
を形成し、ＰＳＧによる第２ｐｏｌｙ−Ｓｉの低抵抗化
を図った。
【００２６】次に、図１１に示すように、ＣＦ4／Ｏ2＝
９５／５のガスを用いてプラズマエッチを行い、第２ｐ
ｏｌｙ−Ｓｉ層２６及びＳｉＮ膜２５をパターニング
し、第２ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート２６ｂ
及び容量用の第２ｐｏｌｙ−Ｓｉ層２６ａを形成した。
このプラズマエッチング工程では、第２ｐｏｌｙ−Ｓｉ
ゲート２６ｂ及び第２ｐｏｌｙ−Ｓｉ層２６ａの下にそ
れぞれＳｉＮゲート絶縁膜２５ｂおよび付加容量用Ｓｉ
Ｎ膜２５ａが形成された。その後、ＴＦＴ部の第１ｐｏ
ｌｙ−Ｓｉ層２３内にＳｉＯ2膜２４を介してＡｓ+をイ
オン注入し、ＬＤＤ（Ｌightly Ｄoped Ｄrain）を形成
した。このイオン注入の条件は、１６０ＫｅＶ、１×１
０13／ｃｍ2とした。
９５／５のガスを用いてプラズマエッチを行い、第２ｐ
ｏｌｙ−Ｓｉ層２６及びＳｉＮ膜２５をパターニング
し、第２ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート２６ｂ
及び容量用の第２ｐｏｌｙ−Ｓｉ層２６ａを形成した。
このプラズマエッチング工程では、第２ｐｏｌｙ−Ｓｉ
ゲート２６ｂ及び第２ｐｏｌｙ−Ｓｉ層２６ａの下にそ
れぞれＳｉＮゲート絶縁膜２５ｂおよび付加容量用Ｓｉ
Ｎ膜２５ａが形成された。その後、ＴＦＴ部の第１ｐｏ
ｌｙ−Ｓｉ層２３内にＳｉＯ2膜２４を介してＡｓ+をイ
オン注入し、ＬＤＤ（Ｌightly Ｄoped Ｄrain）を形成
した。このイオン注入の条件は、１６０ＫｅＶ、１×１
０13／ｃｍ2とした。
【００２７】次に、図１２に示すように、第２ｐｏｌｙ
−Ｓｉゲート２６ｂを覆うようにレジスト４１を設け、
Ａｓ+を１４０ＫｅＶ、２×１０15／ｃｍ2の条件でイオ
ン注入を行ないｎチャネルを形成した。
−Ｓｉゲート２６ｂを覆うようにレジスト４１を設け、
Ａｓ+を１４０ＫｅＶ、２×１０15／ｃｍ2の条件でイオ
ン注入を行ないｎチャネルを形成した。
【００２８】次に、レジスト４１を除去した後、図１３
に示すように、新たにレジスト４２を全面に形成し、Ｂ
+を３０ＫｅＶ、２×１０15／ｃｍ2の条件でイオン注入
を行いＰチャネルを形成した。
に示すように、新たにレジスト４２を全面に形成し、Ｂ
+を３０ＫｅＶ、２×１０15／ｃｍ2の条件でイオン注入
を行いＰチャネルを形成した。
【００２９】次に、レジスト４２を除去した後、図１４
に示すように、ＬＰＣＶＤ法により、リン珪酸ガラス
（ＰＳＧ）からなる層間絶縁膜３１を形成した。
に示すように、ＬＰＣＶＤ法により、リン珪酸ガラス
（ＰＳＧ）からなる層間絶縁膜３１を形成した。
【００３０】次に、図１５に示すように、ＨＦ／ＮＨ4
Ｆを用いたウェットエッチにより、第２ｐｏｌｙ−Ｓｉ
ゲート２６ｂの近傍の層間絶縁膜３１およびＳｉＯ2膜
２４を除去して第１コンタクトホール３２を形成した。
Ｆを用いたウェットエッチにより、第２ｐｏｌｙ−Ｓｉ
ゲート２６ｂの近傍の層間絶縁膜３１およびＳｉＯ2膜
２４を除去して第１コンタクトホール３２を形成した。
【００３１】次に、図１６に示すように、４００℃の温
度で膜厚１４０ｎｍのＩＴＯ膜２９をスパッタ法により
形成した。
度で膜厚１４０ｎｍのＩＴＯ膜２９をスパッタ法により
形成した。
【００３２】次に、図１７に示すように、ＩＴＯ膜２９
をＨＣｌ：Ｈ2Ｏ：ＨＮＯ3＝３００：３００：５０のエ
ッチャントを用いてウェットエッチによりパターニング
した。
をＨＣｌ：Ｈ2Ｏ：ＨＮＯ3＝３００：３００：５０のエ
ッチャントを用いてウェットエッチによりパターニング
した。
【００３３】更に、レジストをマスクとしてＨＦ／ＮＨ
4Ｆを用いたウェットエッチにより、図１８に示すよう
に第２コンタクトホール３４を形成した。
4Ｆを用いたウェットエッチにより、図１８に示すよう
に第２コンタクトホール３４を形成した。
【００３４】次に、スパッタ法により全面に膜厚６００
ｎｍのＡｌ／Ｓｉ膜を形成したあと、図１９に示すよう
に、Ｈ3ＰＯ4／Ｈ2Ｏ＝２／１０を用いたウェットエッ
チによりＡｌ／Ｓｉ膜をパターニングしてＡｌ／Ｓｉ電
極３０を形成した。
ｎｍのＡｌ／Ｓｉ膜を形成したあと、図１９に示すよう
に、Ｈ3ＰＯ4／Ｈ2Ｏ＝２／１０を用いたウェットエッ
チによりＡｌ／Ｓｉ膜をパターニングしてＡｌ／Ｓｉ電
極３０を形成した。
【００３５】続いて、図２０に示すように、ＳｉＮパッ
シベーション膜３３を常圧ＣＶＤ法により膜厚４００ｎ
ｍに形成し、その後パッド形成のためＣＦ4／Ｏ2＝９５
／５のガスを用いたプラズマエッチによりＳｉＮパッシ
ベーション膜３３をパターニングして、本発明に係る付
加容量を有するＴＦＴを得た。
シベーション膜３３を常圧ＣＶＤ法により膜厚４００ｎ
ｍに形成し、その後パッド形成のためＣＦ4／Ｏ2＝９５
／５のガスを用いたプラズマエッチによりＳｉＮパッシ
ベーション膜３３をパターニングして、本発明に係る付
加容量を有するＴＦＴを得た。
【００３６】このＴＦＴを有する液晶画素部を下部基板
として、上部基板及びその上部、下部基板に挟持された
液晶層等を備えれば、図２に示した液晶表示装置を得
る。
として、上部基板及びその上部、下部基板に挟持された
液晶層等を備えれば、図２に示した液晶表示装置を得
る。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
開口率が向上するため高解像度の液晶ビューファインダ
（ＶＦ）が実現できる。しかも層間絶縁膜等の層数を減
らすことができるため、平坦化を向上させると共に段差
低減等の利点が得られ、信頼性の高い液晶表示装置が得
られる。
開口率が向上するため高解像度の液晶ビューファインダ
（ＶＦ）が実現できる。しかも層間絶縁膜等の層数を減
らすことができるため、平坦化を向上させると共に段差
低減等の利点が得られ、信頼性の高い液晶表示装置が得
られる。
【図１】本発明に係る液晶表示装置の薄膜トランジスタ
（ＴＦＴ）とその付加容量部の部分断面図である。
（ＴＦＴ）とその付加容量部の部分断面図である。
【図２】本発明に係る液晶表示装置パネル部分の断面図
である。
である。
【図３】本発明に係る溝形状の一例を示す斜視図であ
る。
る。
【図４】本発明装置製造プロセスフロー断面図である。
【図５】本発明装置製造プロセスフロー断面図である。
【図６】本発明装置製造プロセスフロー断面図である。
【図７】本発明装置製造プロセスフロー断面図である。
【図８】本発明装置製造プロセスフロー断面図である。
【図９】本発明装置製造プロセスフロー断面図である。
【図１０】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１１】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１２】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１３】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１４】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１５】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１６】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１７】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１８】本発明装置製造プロセスフロー断面図であ
る。
る。
【図１９】本発明装置製造プロセスフロー断面図であ
る。
る。
【図２０】本発明装置製造プロセスフロー断面図であ
る。
る。
【図２１】従来のＴＦＴと付加容量部部分模式断面図で
ある。
ある。
１，２１ 石英基板 ２，２２ 溝（トレンチ） ３，２３ 第１ｐｏｌｙ−Ｓｉ層（第１電極） ４ａ，２４ａ 付加容量用ＳｉＯ2絶縁膜 ４ｂ，２４ｂ ＳｉＯ2ゲート絶縁膜 ５ａ，２５ａ 付加容量用ＳｉＮ絶縁膜 ５ｂ，２５ｂ ＳｉＮゲート絶縁膜 ６，２６ａ 第２ｐｏｌｙ−Ｓｉ層（第２電極） ７ 第３ｐｏｌｙ−Ｓｉ層 ８ 第４ｐｏｌｙ−Ｓｉゲート ９，２９ ＩＴＯ電極 １０，３０ Ａｌ／Ｓｉ電極 １１ 第１層間絶縁膜 １２ 第２層間絶縁膜 １３，３３ パッシベーション膜 ２６ｂ 第２ｐｏｌｙ−Ｓｉゲート ３２ 第１コンタクトホール ３４ 第２コンタクトホール ４０，４１，４２ レジスト ５０ａ 上側石英基板 ５０ｂ 下側石英基板 ５１ 液晶層 ５２ 共通電極 ５３ 画素電極（ＴＦＴ列） ５５ スペーサー ５６ 偏光板
Claims (1)
- 【請求項１】 一対の絶縁基板と、この絶縁基板に挟持
された液晶層と、前記絶縁基板の一方の基板上にマトリ
クス状に配列された画素電極と、この画素電極に接続さ
れた薄膜トランジスタとを備えた液晶表示装置であっ
て、前記薄膜トランジスタが配置された側の絶縁基板に
形成された溝部に、前記薄膜トランジスタの半導体層の
形成と同一工程で一体に形成された第１電極と、前記薄
膜トランジスタのゲート絶縁膜と同一材料で形成された
絶縁膜と、前記薄膜トランジスタのゲート電極と同一材
料で形成された第２電極とからなり、前記第１電極と第
２電極との間に前記絶縁膜が挟持されて容量成分が形成
されていることを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22435291A JPH0561071A (ja) | 1991-09-04 | 1991-09-04 | 液晶表示装置 |
| US07/937,727 US5317432A (en) | 1991-09-04 | 1992-09-01 | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
| DE69215461T DE69215461T2 (de) | 1991-09-04 | 1992-09-03 | Flüssigkristall-Anzeigevorrichtung |
| EP92307986A EP0531124B1 (en) | 1991-09-04 | 1992-09-03 | Liquid crystal display device |
| KR1019920016064A KR930006482A (ko) | 1991-09-04 | 1992-09-04 | 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22435291A JPH0561071A (ja) | 1991-09-04 | 1991-09-04 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561071A true JPH0561071A (ja) | 1993-03-12 |
Family
ID=16812426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22435291A Pending JPH0561071A (ja) | 1991-09-04 | 1991-09-04 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561071A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US6493046B1 (en) | 1999-07-02 | 2002-12-10 | Sharp Kabushiki Kaisha | Liquid crystal display device with capacitor in contact hole, and fabrication method for the same |
| CN100459101C (zh) * | 2004-07-19 | 2009-02-04 | 友达光电股份有限公司 | 显示像素及其制造方法 |
| JP2021067766A (ja) * | 2019-10-21 | 2021-04-30 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
1991
- 1991-09-04 JP JP22435291A patent/JPH0561071A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US6493046B1 (en) | 1999-07-02 | 2002-12-10 | Sharp Kabushiki Kaisha | Liquid crystal display device with capacitor in contact hole, and fabrication method for the same |
| CN100459101C (zh) * | 2004-07-19 | 2009-02-04 | 友达光电股份有限公司 | 显示像素及其制造方法 |
| JP2021067766A (ja) * | 2019-10-21 | 2021-04-30 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
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