DE69518343T2

DE69518343T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69518343T2
Application number: DE69518343T
Authority: DE
Inventors: Fumihiro Kohno
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-01-31
Filing date: 1995-01-31
Publication date: 2001-02-01
Anticipated expiration: 2015-02-01
Also published as: US6044035A; EP0665557A2; EP0665557A3; US6141291A; EP0665555A2; EP0665555A3; EP0991077A3; CN1117645A; US5825714A; US5838629A; DE69510834T2; EP1005046A2; KR950024217A; DE69526460T2; EP0665557B1; JPH07254275A; EP0665556A2; DE69518343D1; CN1044526C; EP1005046A3

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere eine Wortleitungs-Wählschaltung zum Wählen und Ansteuern einer Wortleitung.
Da die Integrationsdichte des Halbleiterspeichers zunimmt, wird zunehmend gefordert, dass die Leistungszuführungsspannung VCC des Speichers verringert wird und, dass die Daten aus dem Speicher schneller gelesen werden können.
Fig. 1 zeigt herkömmliche Wortleitungs-Wählschaltungen, die identisch und in einen Halbleiterspeicher eingebaut sind. Wie in Fig. 1 dargestellt, weist jede Wortleitungs-Wählschaltung einen P-Kanal MOS Feldeffekttransistor (PMOSFET) und einen N-Kanal MOS Feldeffekttransistor (NMOSFET) auf. Ein geboostetes Potential VPP wird an die Source des PMOSFET angelegt. Das Potential VPP ist höher als die Leistungszuführungsspannung VCC, die an die Schaltung von einer externen Leistungsversorgung angelegt wird. Das Potential VPP wird in den meisten Fällen von einer Boostpotential-Erzeugungsschaltung (nicht gezeigt) erzeugt, die in dem Speicherchip vorgesehen ist. Ein Massepotential VSS wird an die Source des NMOSFET angelegt.
Der PMOSFET und der NMOSFET sind an ihren Drains verbunden. Der Knoten der Drains der MOSFETs ist mit einem Ende einer Wortleitung WL verbunden. Mit der Wortleitung WL sind alle Speicherzellen verbunden, wobei nur eine von diesen in Fig. 1 gezeigt ist. Die Gates des PMOSFET und das Gate des NMOSFET sind miteinander verbunden. Der Knoten der Gates ist über eine Pegelverschiebeschaltung mit einem Zeilendecoder verbunden. Die Leistungszuführungsspannung VCC wird an den Zeilendecoder angelegt. Der Zeilendecoder wird von Steuersignalen, beispielsweise Adreßsignalen und Vorladesignalen, gesteuert, um ein Ausgangssignal SVCC zu erzeugen, welches ein VCC-gestütztes Signal ist. Die Pegelverschiebeschaltung ändert den Pegel des Ausgangssignals, um ein VPP-gestütztes Signal SVPP zu erzeugen, dessen hoher Pegel gleich zu dem VPP Pegel ist. Das Signal SVPP wird an das Gate des PMOSFET und an das Gate des NMOSFET angelegt.
In der Wortleitungs-Wählschaltung in Fig. 1 ist der PMOSFET zwischen der Wortleitung WL und dem Anschluß für das geboostete Potential VPP vorgesehen, um die Wortleitung WL anzusteuern. Der PMOSFET wird anstelle einer Bootstrap- Schaltung (Urlade-Schaltung) verwendet, die in die gewöhnliche Wortleitungs-Wählschaltung eingebaut ist. Die Bootstrap-Schaltung umfaßt einen NMOSFET zum Ansteuern einer Wortleitung und einen Isolationstransistor, um die Leistungsversorgungsspannung zu verringern und die Zeit zum Wählen einer Wortleitung zu verkürzen.
Mit der Wortleitungs-Wählschaltung der Fig. 1, bei der der PMOSFET anstelle einer Bootstrap-Schaltung verwendet wird, ist es erforderlich, dass das an sein Gate angelegte Steuersignal ein VPP-gestütztes Signal ist, dessen hoher Pegel gleich zu dem VPP Pegel ist. Dies wird deshalb gefordert, weil der PMOSFET nicht vollständig ausgeschaltet werden würde, wenn ein VCC-gestütztes Signal sich auf seinem hohen Pegel (d. h. dem VCC Pegel) befindet, da die Sourcespannung des PMOSFET auf das geboostete Potential VPP eingestellt ist. Obwohl der PMOSFET durch ein VPP-gestütztes Signal gesteuert werden muß, ist das Ausgangssignal des Zeilendecoders ein VCC-gestütztes. Es ist erforderlich, das VCC-gestützte Signal in ein VPP-gestütztes Signal umzuwandeln. Dies ist der Grund, warum die Pegelverschiebeschaltung an der Wortleitungs-Wählschaltung, die in Fig. 1 gezeigt ist, unabdingbar ist.
Eine Speichereinrichtung dieses Typs ist zum Beispiel in dem U.S. Patent mit der Nummer 4,344,005 offenbart.
Das U.S. Patent mit der Nummer 4,344,005 offenbart auch eine Wortleitungs-Rauschkillerschaltung sowie eine Pegelverschiebeschaltung. Die Wortleitungs- Rauschkillerschaltung stellt eine Wortleitung auf ein Massepotential ein, wenn ein geboostetes Potential VPP an eine andere Wortleitung angelegt wird. Die Wortleitungs- Rauschkillerschaltung wird von einer Rauschkiller- Ansteuerschaltung angesteuert. Wie die Pegelverschiebeschaltung verwendet die Rauschkiller- Ansteuerschaltung das geboostete Potential VPP als Leistungsversorgungsspannung.
Fig. 2 zeigt eine andere herkömmliche Wortleitungs- Wählschaltung. Diese Schaltung umfaßt zwei PMOSFETs (mit dem gestrichelten Kasten LS dargestellt), die der Pegelverschiebeschaltung entsprechen, die in der Schaltung der Fig. 1 verwendet wird. Die PMOSFETs sind in den Zeilendecoderabschnitt für eine Wortleitung eingebaut und ihre Gates sind über Kreuz verschaltet.
Eine Speichereinrichtung dieses Typs ist zum Beispiel in dem IEEE Journal of Solid-State Circuits, Vol. 26, No. 8, August 1991, auf Seiten 1171-1175 offenbart.
Die japanische Patentanmeldung KOKAI mit der Veröffentlichungsnummer 4-106794 offenbart ein EPROM. In dem EPROM werden Adressensignale im Pegel verschoben, bevor sie einem Zeilendecoder eingegeben werden.
Die Verwendung der zwei Typen der herkömmlichen Wortleitungs- Wählschaltungen, die beide voranstehend beschrieben wurden, ist in den folgenden Hinsichten nachteilig.
Die in den Fig. 1 und 2 gezeigte Speichereinrichtung muß eine Anzahl von Pegelverschiebeschaltungen aufweisen. Der Grund hierfür ist, dass jede Wortleitungs-Wählschaltung mit einer Pegelverschiebeschaltung versehen werden muß. Genauer gesagt, genauso viele Pegelverschiebeschaltungen wie Wortleitungen werden in der Speichereinrichtung der Fig. 1 und 2 benötigt.
In ähnlicher Weise muß eine Speichereinrichtung, bei der Adreßsignale im Pegel verschoben werden, bevor sie einem Zeilendecoder eingegeben werden, eine Anzahl von Pegelverschiebeschaltungen aufweisen. Der Grund hierfür ist, dass eine Pegelverschiebeschaltung für jede Adreßsignalleitung bereitgestellt werden muß.
Je größer die Anzahl von bereitgestellten Pegelverschiebeschaltungen ist, desto größer ist die Chipgröße. Je größer ferner die Anzahl von Pegelverschiebeschaltungen ist, desto größer ist ferner der Leistungsverbrauch, der verwendet wird, um das geboostete Potential VPP zu erzeugen. Der Grund hierfür ist, dass die Pegelverschiebeschaltung das geboostete Potential VPP als Leistungszuführungsspannung verwendet.
Der Leistungsverbrauch, der verwendet wird, um das geboostete Potential VPP zu erzeugen, steigt auch für den Fall an, dass Schaltungen unter Verwendung des geboosteten Potentials VPP als Energiezuführungsspannung in dem Chip in großer Anzahl vorhanden sind.
Wenn der Leistungsverbrauch, der verwendet wird, um das geboostete Potential VPP zu erzeugen, ansteigt, ist die Wahrscheinlichkeit, dass sich das geboostete Potential VPP verändert, höher. Zusätzlich weist ein niedriges geboostetes Potential VPP eine Tendenz auf, abzusinken. Um die Veränderung des Potentials VPP zu unterdrücken, muß ein ausreichend hohes Potential an die geboostete Potentialleitung angelegt werden. Um ein derartiges Potential an die geboostete Potentialleitung anzulegen, muß der Kondensator, der in die Boostpotential-Erzeugungsschaltung eingebaut ist, eine größere Fläche aufweisen. Je größer die Fläche des Kondensators ist, desto größer ist die Chipgröße.
Drittens macht die Pegelverschiebeschaltung Fehler, da sie aufgrund des Chiplayouts benachbart zu dem Speicherzellenbereich angeordnet werden muß und unvermeidbar von dem Rauschen beeinflußt wird, welches in dem Speicherzellenfeld erzeugt wird. Je höher die Integrationsdichte des Speichers ist, desto größer ist der Einfluß des Rauschens, der auf die Pegelverschiebeschaltung aufgeprägt wird. Es ist sehr wahrscheinlich, dass die Wortleitungs-Wählschaltung Fehler macht, wenn sie in ein 64-MB oder 256-MB dynamisches RAM eingebaut ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichereinrichtung bereitzustellen, die nur wenig geboostetes Potential verschwendet.
Diese Aufgabe wird durch eine dynamische Speichereinrichtung mit wahlfreiem Zugriff gelöst, umfassend eine Niedrigpotential-Leistungszuführungsleitung, an die ein niedriges Potential VSS angelegt ist; eine Hochpotential- Leistungszuführungsleitung, an die ein hohes Potential VCC angelegt wird; ein Speicherzellenfeld mit einer Vielzahl von dynamischen Speicherzellen mit wahlfreiem Zugriff; wenigstens eine Leitung WDRV1 mit einem geboosteten Potential; eine Zuführungsschaltung für das geboostete Potential zum Empfangen und Zuführen eines geboosteten Potentials VPP; wenigstens eine Wortleitung WL, mit der die Speicherzellen verbunden sind; wenigstens eine Wortleitungs-Wählschaltung mit einem Zeilendecoder, der ein erstes geboostetes Vorladesignal PRCH', Adreßsignale und das geboostete Potential VPP, welches als eine Ansteuerspannung verwendet wird, empfängt; eine Zeilendecoder-Ausgangsleitung, die mit dem Ausgang des Zeilendecoders verbunden ist; eine Wortleitungs-Ansteuerschaltung mit einem P-Kanal- Isolationsgate-FET, der ein mit der Zeilendecoder- Ausgangsleitung elektrisch gekoppeltes Gate, eine mit der Leitung WDRV1 für das geboostete Potential verbundene Source und eine mit der wenigstens einen Wortleitung WL verbundene Drain aufweist; und eine Wortleitungs-Rauschkillerschaltung, die mit der wenigstens einen Wortleitung verbunden ist, dadurch gekennzeichnet, dass die Zuführungsschaltung für das geboostete Potential eine Boostpotentialleitungs- Wählschaltung ist, die umfaßt:
wenigstens einen Teildecoder zum Empfangen eines zweiten geboosteten Vorladesignals PRCH2', anderen Adreßsignalen und des geboosteten Potentials VPP, welches als eine Ansteuerspannung verwendet wird;
eine Teildecoder-Ausgangsleitung c, die mit einem Ausgang des Teildecoders verbunden ist;
eine Boostpotentialleitung-Ansteuerschaltung mit einem P-Kanalisolationsgate-FET, der ein mit der Teilzeilendecoder- Ausgangsleitung c elektrisch gekoppeltes Gate, eine mit dem Boostpotential VPP verbundene Source und eine mit der Boostpotentialleitung WDRV1 verbundene Drain aufweist; und
eine Invertierungsschaltung mit wenigstens einem Inverter, der mit der Boostpotentialleitung WDRV1 verbunden ist;
wobei die Wortleitungs-Rauschkillerschaltung einen N-Kanalisolationsgate-FET umfaßt, der ein mit einem Ausgang WDRV1 der Invertierungsschaltung verbundenes Gate, eine mit der wenigstens einen Wortleitung verbundene Drain, und eine mit dem niedrigen Potential verbundene Source aufweist;
wobei der in der Invertierungsschaltung enthaltene Inverter das hohe Potential VCC als eine Ansteuerspannung verwendet.
Bereitgestellt wird eine Halbleiterspeichereinrichtung, die eine Boostpotential-Zuführungsschaltung in Form einer Boostpotentialleitungs-Wählschaltung umfaßt, die eine erste Ausgabeschaltung und eine zweite Ausgabeschaltung umfaßt. Die erste Ausgabeschaltung erzeugt ein Signal zum Ansteuern von Wortleitungs-Ansteuerschaltungen. Die zweite Ausgabeschaltung erzeugt ein Signal zum Ansteuern von Wortleitungs- Rauschkillerschaltungen. Die erste Ausgabeschaltung wird von der Differenz zwischen einem geboosteten Potential und einem niedrigen Potential angesteuert. Die zweite Ausgabeschaltung wird von der Differenz zwischen einem hohen Potential und dem niedrigen Potential, nicht der Differenz zwischen dem geboosteten Potential und dem niedrigen Potential, angesteuert.
Da die zweite Ausgabeschaltung von der Differenz zwischen dem hohen Potential und dem niedrigen Potential angesteuert wird, verbraucht sie das geboostete Potential überhaupt nicht. Der Verbrauch des geboosteten Potentials ist deshalb in der Halbleiterspeichereinrichtung klein. Dieser Vorteil tritt noch mehr hervor, wenn die Anzahl von Ansteuersignalleitungs- Wählschaltungen, die verwendet werden, zunimmt.
Die Erfindung läßt sich vollständiger aus der folgenden ausführlichen Beschreibung verstehen, im Zusammenhang mit den beiliegenden Zeichnungen. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild, das herkömmliche Wortleitungs- Wählschaltungen zeigt, die identisch und in einen Halbleiterspeicher eingebaut sind;
Fig. 2 ein Schaltbild, das eine andere herkömmliche Wortleitungs-Wählschaltung zur Verwendung in einem Halbleiterspeicher zeigt;
Fig. 3 ein Blockschaltbild, das die VPP- Erzeugungsschaltung, die Pegelverschiebeschaltung, die Wortleitungs-Wählschaltungen und Speicherzellen zeigt, die alle in ein dynamisches RAM gemäß einer ersten Ausführungsform dieser Erfindung eingebaut sind;
Fig. 4 ein Schaltbild der in Fig. 3 gezeigten Wortleitungs-Wählschaltungen;
Fig. 5 ein Schaltbild der in Fig. 3 gezeigten Pegelverschiebeschaltung;
Fig. 6 ein Schaltbild der in Fig. 3 gezeigten VPP- Erzeugungsschaltung;
Fig. 7 ein Schaltbild, das eine Modifikation der in Fig. 4 dargestellten Wortleitungs-Wählschaltungen zeigt;
Fig. 8 ein Blockschaltbild, das die VPP- Erzeugungsschaltung, die Pegelverschiebeschaltung, die Wortleitungs-Wählschaltungen und Speicherzellen zeigt, die alle in ein dynamisches RAM gemäß einer zweiten Ausführungsform dieser Erfindung eingebaut sind;
Fig. 9 ein Blockschaltbild, das die Pegelverschiebeschaltungen, die Wortleitungs- Wählschaltungen und Teildecoder zeigt, die alle in ein dynamisches RAM gemäß einer dritten Ausführungsform der Erfindung eingebaut sind;
Fig. 10 ein Blockschaltbild, das ein dynamisches RAM gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ein Schaltbild von einer der identischen Wortleitungs-Wählschaltungen, die in dem dynamischen RAM der Fig. 10 verwendet werden;
Fig. 12 ein Schaltbild der Wortleitungs- Ansteuersignalwählschaltung, die in Fig. 10 gezeigt ist;
Fig. 13 ein Diagramm, das das Chiplayout des in Fig. 10 gezeigten dynamischen RAMs darstellt;
Fig. 14 ein Diagramm, das das Feld der Wortleitungs- Ansteuerschaltungen und das Feld der Wortleitungs- Rauschkillerschaltungen zeigt, die beide in das dynamische RAM der Fig. 10 eingebaut sind;
Fig. 15A ein Diagramm, das das Feld der Wortleitungs- Ansteuersignalschaltungen und das Feld der Killeransteuerschaltungen zeigt;
Fig. 15B ein Diagramm, das das Feld der Wortleitungs- Ansteuersignalschaltungen und das Feld der Killeransteuerschaltung zeigt;
Fig. 16 ein Verdrahtungsmusterdiagramm eines Teils des in Fig. 10 gezeigten dynamischen RAMs;
Fig. 17 eine Aufsicht auf das Speicherzellenfeld, welches in das dynamische RAM der Fig. 10 eingebaut ist, wobei das Verdrahtungsmuster des Speicherzellenfelds gezeigt ist;
Fig. 18 eine Querschnittsansicht eines Teils des Speicherzellenfelds, wobei zwei benachbarte BPT Zellen gezeigt sind, die in dem Speicherzellenfeld enthalten sind;
Fig. 19 eine Querschnittsansicht des Substrats des in Fig. 10 gezeigten dynamischen RAMs, wobei das Feld der Wortleitungs-Ansteuerschaltungen, das Feld von Wortleitungs-Rauschkillerschaltungen und das Speicherzellenfeld dargestellt sind;
Fig. 20 ein Diagramm, das das Chiplayout des Speicherblocks des in Fig. 10 gezeigten dynamischen RAMs zeigt;
Fig. 21 ein Schaltbild, das ein dynamisches RAM gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt; und
Fig. 22 ein Schaltbild, das eine Wortleitungs-Wählschaltung eines Typs zeigt, der in das in Fig. 21 gezeigte dynamische RAM eingebaut werden kann.
Ausführungsformen der Erfindung werden nun unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen identische Bezugszeichen die gleiche Komponente, die nicht wiederholt in der folgenden Beschreibung erläutert werden wird.
Die vorliegende Erfindung kann auf verschiedene Typen von Halbleiterspeichern angewendet werden, beispielsweise auf das dynamische RAM, das statische RAM, das löschbare programmierbare ROM, das Masken-ROM. Trotzdem ist die Erfindung insbesondere für ein dynamisches RAM geeignet. Derartige dynamische RAMs werden nachstehend beschrieben, die Ausführungsformen der vorliegenden Erfindung sind.
Fig. 3 zeigt ein dynamisches RAM gemäß einer ersten Ausführungsform der Erfindung. Genauer gesagt ist Fig. 3 ein Blockschaltbild, das eine VPP-Erzeugungsschaltung 14, eine Pegelverschiebeschaltung 15, Wortleitungs-Wählschaltungen 16-0 bis 16-n und Speicherzellen 10 zeigt - alle indem dynamischen RAM enthalten.
Wie in Fig. 3 gezeigt sind Speicherzellen 10 mit jeder der Wortleitungen WL0 bis WLn verbunden. Die Wortleitungs- Wählschaltungen 16-0 bis 16-n sind jeweils mit den Wortleitungen WL0 bis WLn verbunden. Jede Wortleitungs- Wählschaltung umfaßt einen Zeilendecoder (nachstehend als ein "VPP-gestützter Zeilendecoder" bezeichnet) 13, eine Boostpotential-Zuführungsschaltung (nachstehend als eine "VPP-Zuführungsschaltung" bezeichnet) 12 und eine Wortleitungs-Ansteuerschaltung 11.
Jede der Wortleitungs-Ansteuerschaltungen 11-0 bis 11-n umfaßt einen P-Kanal MOS Feldeffekttransistor (nachstehend als "PMOSFET" bezeichnet) 23. Die Drain des PMOSFET 23 ist mit der Wortleitung WL verbunden. Das heißt, die PMOSFETs 23-0 bis 23-n weisen Drains auf, die mit den Wortleitungen WL0 bis WLn jeweils verbunden sind. Die Sourcen der PMOSFETs 23-0 bis 23-n sind jeweils mit den VPP-Zuführungsschaltungen 12-0 bis 12-n verbunden. Die Schaltungen 12-0 bis 12-n sind mit der VPP-Erzeugungsschaltung 14 verbunden, die in den Speicherchip eingebaut ist. Die VPP-Erzeugungsschaltung 14 erzeugt ein geboostetes Potential VPP aus der Leistungszuführungsspannung VCC, die daran angelegt ist. Das geboostete Potential VPP ist höher als die Leistungszuführungsspannung VCC. Somit können die VPP-Zuführungsschaltungen 12-0 bis 12-n das geboostete Potential VPP an die Sourcen der PMOSFETs 23-0 bis 23-n zuführen.
Die VPP-Zuführungsschaltungen 12-0 bis 12-n können durch Leitungen ersetzt werden. Wenn dies der Fall ist, wird das geboostete Potential VPP an die Sourcen der PMOSFETs 23-0 bis 23-n angelegt, solange wie das dynamische RAM arbeitet. Alternativ kann jede VPP-Zuführungsschaltung 12 einen Schalttransistor umfassen und ein Teildecoder kann mit dem Gate des Schalttransistors verbunden sein. In diesem Fall wird der Transistor eingeschaltet werden, wenn er von dem Teildecoder gewählt wird, wodurch das geboostete Potential VPP an die Source des PMOSFET 23 angelegt wird, der in der Wortleitungs-Ansteuerschaltung 11 verwendet wird.
Die PMOSFETs 23-0 bis 23-n weisen Gates auf, die jeweils mit den VPP-gestützten Zeilendecodern 13-0 bis 13-n verbunden sind, und werden von den Signalen gesteuert, die von den Zeilendecodern 13-0 bis 13-n ausgegeben werden. Ein Schaltelement, beispielsweise ein Inverter, kann zwischen jedem VPP-gestützten Zeilendecoder 13 und dem PMOSFET 23 vorgesehen sein, wobei in diesem Fall der PMOSFET 23 von einem Signal gesteuert wird, welches dem Ausgangssignal des Zeilendecoders 13 entspricht. Die VPP-gestützten Zeilendecoder 13-0 bis 13-n werden von einem Steuersignal gesteuert, beispielsweise einem Vorladesignal oder einem Adreßsignal. In der vorliegenden Erfindung ist es wichtig, dass das Steuersignal ein VPP-gestütztes ist, dessen hoher Pegel gleich zu dem VPP Pegel ist. Das VPP-gestützte Steuersignal ist ein Signal, das die Pegelverschiebeschaltung 15 durch Verschieben eines VCC-gestützten Steuersignals, dessen hoher Pegel gleich zu dem VCC Pegel ist, erzeugt hat.
In dem dynamischen RAM der Fig. 3 ist das Steuersignal, das den VPP-gestützten Zeilendecodern 13-0 bis 13-n eingegeben wird, ein VPP-gestütztes, das die Pegelverschiebeschaltung 15 durch Umwandeln eines VCC-gestützten Steuersignals erzeugt hat. Das dynamische RAM muß nicht eine Vielzahl von Pegelverschiebeschaltungen, jeweils für eine Wortleitungs- Wählschaltung vorgesehen, wie in den in Fig. 1 und 2 dargestellten Schaltungen aufweisen. Nur eine Pegelverschiebeschaltung wird zum Steuern einer Vielzahl von VPP-gestützten Zeilendecodern 13-0 bis 13-n benötigt. Deshalb kann das dynamische RAM der Fig. 3 eine kleine Chipgröße aufweisen und bei einem kleinen Leistungsverlust arbeiten.
In dem dynamischen RAM der Fig. 3 muß die Pegelverschiebeschaltung 15 nicht in irgendeiner Wortleitungs-Wählschaltung 16 angeordnet werden, im Gegensatz zu den Schaltungen, die in den Fig. 1 und 2 dargestellt sind. Anstelle davon ist die Schaltung 15 weit von dem Speicherzellenfeld, das dazu neigt, Rauschen zu erzeugen, positioniert. Die Pegelverschiebeschaltung 15 wird kaum von dem Rauschen beeinträchtigt, das von dem Speicherzellenfeld erzeugt wird. Die Schaltung 15 macht keine Fehler, sogar wenn ein relativ großes Rauschen in dem Speicherzellenfeld erzeugt wird. Andererseits, wie voranstehend beschrieben, macht die Wortleitungs-Wählschaltung Fehler, so wie dies die in den Fig. 1 und 2 gezeigten Schaltungen tun, weil sie aufgrund der Chipelement-Anordnung in der Nähe des Speicherzellenfelds vorgesehen ist. Je höher die Integrationsdichte des Speichers ist, desto stärker wird das in dem Speicherzellenbereich erzeugte Rauschen die Pegelverschiebeschaltung beeinflussen. Die Wortleitungs-Wählschaltungen der Fig. 1 und 2 neigen kaum dazu, Fehler zu machen, wenn sie in einem 64-MB oder 256-MB dynamischen RAM eingebaut sind.
Je weiter weg sich die Pegelverschiebeschaltung 15 von den Wortleitungs-Wählschaltungen 16-1 bis 16-n angeordnet ist, desto geringer wird der Einfluß des Rauschens sein, das in dem Speicherzellenbereich erzeugt wird, aber desto länger werden die Leitungen sein, die die Schaltung 15 mit den Wortleitungs-Wählschaltungen 16-0 bis 16-n verbindet. Hier ergibt sich ein Problem. Je länger die Leitungen sind, desto größer ist deren parasitäre Kapazität und desto geringer ist die Betriebsgeschwindigkeit der Wortleitungs-Wählschaltungen 16-0 bis 16-n. Es ist wünschenswert, dass der Speicherzellenbereich auf einer Seite des Substratbereichs angeordnet ist, auf der die Schaltungen 16-0 bis 16-n vorgesehen sind, um so die Wortleitungen WL0 bis WLn soweit wie möglich zu verkürzen, wodurch ein Anstieg der parasitären Kapazität jeder Wortleitung verhindert wird. Ferner ist es wünschenswert, dass die Pegelverschiebeschaltung 15 auf einer anderen Seite (vorzugsweise der gegenüberliegenden Seite) von diesem Substratbereich und benachbart zu den Wortleitungs- Wählschaltungen 16-0 bis 16-n angeordnet ist.
Der Wortleitungs-Schaltungsbereich ist zwischen dem Pegelverschiebeschaltungsbereich und dem Speicherzellenbereich in dem in Fig. 3 gezeigten dynamischen RAM angeordnet. Die Pegelverschiebeschaltung 15 ist deshalb entfernt von den Speicherzellen 10 durch den Substratbereich beabstandet, in dem die Wortleitungs-Wählschaltungen 16-0 bis 16-n vorgesehen sind. Die Pegelverschiebeschaltung 15 wird zuverlässig davor geschützt, von dem Rauschen beeinflußt zu werden, das in dem Speicherzellenfeld erzeugt wird. Ferner sind die Leitungen, die die Schaltung 15 mit den Wortleitungs-Wählschaltungen 16-0 bis 16-n verbindet, relativ kurz, wobei die Betriebsgeschwindigkeit der Wortleitungs- Wählschaltungen 16-0 bis 16-n nicht abnimmt. Zusätzlich weist das dynamische RAM eine verringerte Chipgröße auf.
Die VPP-Erzeugungsschaltung 14, die Pegelverschiebeschaltung 15, die Wortleitungs-Wählschaltungen 16-0 bis 16-n und die Speicherzellen 10 - die alle in das dynamische RAM eingebaut sind, das die erste Ausführungsform dieser Erfindung ist - werden unter Bezugnahme auf die Fig. 4, 5 und 6 näher beschrieben. Fig. 4 ist ein Schaltbild der Wortleitungs- Wählschaltungen 16-0 bis 16-n. Fig. 5 ist ein Schaltbild der Pegelverschiebeschaltung 15. Fig. 6 ist ein Schaltbild der VPP-Erzeugungsschaltung 14.
Wie in Fig. 4 gezeigt sind Speicherzellen 10 mit jeder der Wortleitungen WL0 bis WLn verbunden. Jede Speicherzelle 10 ist eine dynamische RMA Zelle mit einem Transistor 21 und einem Kondensator 22. Jede Wortleitung WL ist mit der Wortleitungs-Ansteuerschaltung 11 (11-0, 11-1, ... 11-n) verbunden, die in der Wortleitungs-Wählschaltung 16 (16-0, 16-1, ... 16-n) enthalten ist, die zum Wählen der Wortleitung WL bereitgestellt wird.
Jede Wortleitungs-Wählschaltung 16 wird beschrieben werden. Wie sich aus Fig. 4 entnehmen läßt, umfaßt die Wortleitungs- Ansteuerschaltung 11 einen PMOSFET 23 (23-0, 23-1, ... oder 23-n) und einen NMOSFET 24 (24-0, 24-1, ... oder 24-n). Die Drain des PMOSFET 23 ist mit der Drain des NMOSFET 24 verbunden. Ein geboostetes Potential VPP wird an die Source des PMOSFET 23 angelegt, wohingegen ein Massepotential VSS an die Source des NMOSFET 24 angelegt wird. Die Leitung, die die Source des PMOSFET 23 mit dem geboosteten Potential VPP verbindet, entspricht der VPP-Zuführungsschaltung 12, die in Fig. 3 dargestellt ist. Das Gate des PMOSFET 23 und das Gate des NMOSFET 24 sind miteinander verbunden. Der Knoten der Gates dieser MOSFETs 23 und 24 sind mit dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 verbunden.
Der VPP-gestützte Zeilendecoder 13 ist an einem Ende mit dem geboosteten Potential VPP und dem Massepotential VSS verbunden. Er umfaßt einen PMOSFET 26 (26-0, 26-1, ... 26-n) und eine Decoderschaltung 29 (29-0, 29-1, ... 29-n), die in Reihe geschaltet sind. Der PMOSFET 26 ist ein Vorladetransistor und der Decoderschaltkreis 29 ist ein NAND Gatter. Der PMOSFET 26 wird von einem Vorladesignal PRCH' gesteuert und der Decoderschaltkreis 29 wird von Zeilenadreßsignalen A0 bis Ak oder Zeilenadreßsignalen /A0 bis /Ak gesteuert. Die Zeilenadreßsignale /A0 bis /Ak sind jeweils durch Invertieren der Signale A0 bis Ak erhalten worden. Das Vorladesignal PRCH' ist ein VPP-gestütztes Steuersignal, welches die Pegelverschiebeschaltung 15 durch eine Pegelverschiebung eines VPP-gestützten Steuersignals PRCH erzeugt hat.
Wie in Fig. 4 gezeigt, weist jede Wortleitungs-Wählschaltung 16 eine Rauschkillerschaltung 17 auf (17-0, 17-1, ... oder 17-n). Die Rauschkillerschaltung 17 ist mit dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 verbunden. Die Schaltung 17 umfaßt einen Last-PMOSFET 28 (28- 0, 28-1, ... oder 28-n) und einen Inverter 30 (30-0, 30-1, ... 30-n). Der PMOSFET 28 hat seine Source mit dem geboosteten Potential VPP verbunden und seine Drain mit dem Ausgangsknoten a verbunden. Der Inverter 30 hat seinen Eingangsanschluß mit dem geboosteten Potential VPP verbunden und ist dafür ausgelegt, um den Potentialpegel an dem Ausgangsknoten a zu invertieren und diesen an das Gate des PMOSFET 28 anzulegen.
Die Pegelverschiebeschaltung 15 weist den in Fig. 5 dargestellten Aufbau auf. Wie sich der Fig. 5 entnehmen läßt, ist die Schaltung 15 dafür ausgelegt, den Pegel des VPP- gestützten Steuersignals PRCH zu verschieben, wodurch ein Vorladesignal PRCH' erzeugt wird. Das Vorladesignal PRCH', welches ebenfalls ein VPP-gestütztes Steuersignal ist, wird an den PMOSFET 26 des VPP-gestützten Zeilendecoders 13 geliefert, wodurch der PMOSFET 26 gesteuert wird.
Wie in Fig. 6 gezeigt umfaßt die VPP-Erzeugungsschaltung 15 einen Taktsignalgenerator 30, einen Inverter 31, einen ersten Spannungserhöhungskondensator 32, einen ersten MOSFET 33, einen zweiten MOSFET 34, einen zweiten Spannungserhöhungskondensator 35, zwei andere MOSFETs 24 und 27 und einen Ausgangsanschluß 38. Der Taktsignalgenerator 30 erzeugt ein Taktsignal CP2, das an den Inverter 31 geliefert wird. Der Inverter 31 invertiert den Taktimpuls CP2, wobei ein Taktsignal CP1 erzeugt wird, welches komplementär zu dem Taktsignal CP2 ist. Das Taktsignal CP1 wird an ein Ende des ersten Spannungserhöhungskondensators 32 geführt. Der erste MOSFET 33 ist zwischen einen Anschluß zum Anlegen der Energie- bzw. Leistungszuführungsspannung VCC und den ersten Spannungsboostkondensator 32 geschaltet und hat sein Gate zum Empfangen des Taktsignals CP2, welches von dem Taktsignalgenerator 30 erzeugt wird, verbunden. Der zweite MOSFET 34 ist zwischen den Anschluß zum Anlegen der Leistungszuführungsspannung VCC und den zweiten Spannungsboostkondensator 35 geschaltet und hat sein Gate zum Empfangen des Taktsignals CP1, das von dem Inverter 31 erzeugt wird, verbunden. Der MOSFET 24 hat seine Drain und sein Gate mit dem Knoten des ersten MOSFET 33 und des ersten Spannungsboostkondensators 32 verbunden. Die Source des MOSFET 24 ist mit dem Ausgangsanschluß 38 verbunden. Der MOSFET 27 hat seine Drain und sein Gate mit dem Knoten des zweiten MOSFET 34 und des zweiten Spannungsboostkondensators 35 verbunden. Die Source des MOSFET 27 ist mit dem Ausgangsanschluß 38 verbunden.
Bei der VPP-Erzeugungsschaltung 14 handelt es sich um den Typ, der allgemein verwendet wird, um die Wortleitungen von dynamischen RAMs anzusteuern. Sie erzeugt ein geboostetes Potential VPP, das an die Wortleitungs-Wählschaltungen 16-0 bis 16-n über Leistungszuführungsleitungen zugeführt wird.
Der Betrieb jeder Wortleitungs-Wählschaltung 16 wird nun unter Bezugnahme auf Fig. 4 erläutert.
Bevor die Zeilenadreßsignale A0 bis Ak oder /A0 bis /Ak dem NAND Gatter (dem Decoderschaltkreis) 29 eingegeben werden, wird das Vorladesignal PRCH', d. h. ein VPP-gestütztes Steuersignal, innerhalb einer vorgegebenen Zeit, d. h. einer Vorladezeit, von dem hohen Pegel auf den niedrigen Pegel und zurück auf den hohen Pegel geändert. Genauer gesagt wird das Signal PRCH' von dem VPP Pegel auf den VSS Pegel und zurück auf den VPP Pegel geändert. Der PMOSFET 26 wird eingeschaltet, wenn sich das Signal PRCH' auf den VSS Pegel ändert und wird ausgeschaltet, nachdem der Ausgangsknoten a auf den VPP Pegel geladen ist.
Der PMOSFET 28 verhindert, dass sich der Potentialpegel des Ausgangsknotens a aufgrund von Rauschen oder dergleichen ändert, wenn der PMOSFET 26 ausgeschaltet wird, wobei vorübergehend der Ausgangsknoten a in einen schwebenden Zustand eingestellt wird. Der Inverter 30, dessen Ausgang mit dem Gate des PMOSFET 28 verbunden ist, umfaßt einen PMOSFET und einen NMOSFET, die zwischen das geboostete Potential VPP und das Massepotential VSS in Reihe geschaltet sind. Das geboostete Potential VPP wird als die Leistungszuführungsspannung des Inverters 30 wegen des folgenden Grunds verwendet. Würde das geboostete Potential VPP durch die Leistungszuführungsspannung VCC ersetzt, könnte der PMOSFET, der in den Inverter 30 eingebaut ist, nicht vollständig ausgeschaltet werden, wenn der Ausgangsknoten a auf dem hohen Potentialpegel ist. Sollte dies passieren, würde der Inverter nicht zuverlässig arbeiten, was es schwierig machen würde, die Wortleitung WL bei einer ausreichend hohen Geschwindigkeit anzusteuern.
Nach dem Ablauf der vorgegebenen Zeit (d. h. der Vorladezeit) werden die Adreßsignale A0 bis Ak oder /A0 bis /Ak in einer bestimmten Kombination dem NAND Gatter 29 eingegeben. Dann wird nur der Ausgangsknoten a auf den VSS Pegel eingestellt, wenn die mit der Wortleitungs-Ansteuerschaltung 11 verbundene Wortleitung WL gewählt worden ist. Der PMOSFET 23 wird eingeschaltet, wohingegen der NMOSFET 24 ausgeschaltet wird. Infolgedessen steigt das Potential der gewählten Wortleitung WL auf den VPP Pegel an. Die Transistoren 21 der Speicherzellen 10, die mit der Wortleitung WL verbunden sind, werden eingeschaltet. Die in den Kondensatoren 22 der Speicherzellen 10 gespeicherten Daten werden dadurch an die Bitleitungen (nicht gezeigt) des dynamischen RAMs transferiert.
Es sei angenommen, dass die mit der Wortleitungs- Ansteuerschaltung 11 verbundene Wortleitung WL nicht gewählt worden ist. In diesem Fall bleibt der Ausgangsknoten a auf dem VPP Pegel. Der PMOSFET 23 wird ausgeschaltet, wohingegen der NMOSFET 24 eingeschaltet wird. Das Potential der Wortleitung WL, die nicht gewählt ist, steigt nicht auf den VPP Pegel an. Demzufolge werden keine Daten aus den Speicherzellen 1.0 gelesen.
Der NMOSFET 24 ist eingeschaltet, während die Wortleitung WL nicht gewählt bleibt, um so das Potential der Wortleitung auf einen Null-Pegel festzulegen. Der NMOSFET 24 verhindert nämlich, dass die Wortleitung WL einen schwebenden Zustand einnimmt. Somit wird zuverlässig verhindert, dass die Wortleitung WL fehlerhaft gewählt wird, selbst wenn sich ihr Potential aufgrund von Rauschen verändert.
Von den Signalen zum Steuern des VPP-gestützten Zeilendecoders 13 ist nur das Vorladesignal PRCH', welches ein VPP-gestütztes Steuersignal ist, durch eine Pegelverschiebung des Vorladesteuersignals PRCH erzeugt worden und wird an den PMOSFET 26 des VPP-gestützten Zeilendecoders 13 geliefert. Die Zeilenadreßsignale A0 bis Ak oder /A0 bis /Ak, die an die Gates der NMOSFETs geliefert werden, die das NAND Gatter 29 bilden, sind VCC-gestützte Steuersignale, im Gegensatz zu dem Vorladesignal PRCH'. Dies liegt daran, dass jedes Signal zum Steuern eines PMOSFET ein VPP-gestütztes Steuersignal sein muß, während irgendein Signal zum Steuern eines NMOSFET nicht ein VPP-gestütztes Steuersignal sein muß. Ein PMOSFET kann vollständig ausgeschaltet werden, wenn er von einem VCC-gestützten Signal gesteuert wird, welches sich auf seinem hohen Pegel (d. h. dem VCC Pegel) befindet. Im Gegensatz dazu wird ein NMOSFET vollständig ausgeschaltet, wenn er von einem VCC-gestützten Signal gesteuert wird, welches sich auf seinem niedrigen Pegel (d. h. dem VSS Pegel) befindet.
Es erübrigt sich zu erwähnen, dass die NMOSFETs des NAND Gatters 29 von VPP-gestützten Steuersignalen gesteuert werden können, was keine Fehlfunktion des VPP-gestützten Zeilendecoders 13 verursacht. Mit anderen Worten, sämtliche Signale, die die Wortleitungs-Wählschaltung 16 steuern, können VPP-gestützte Steuersignale sein. Es ist jedoch erforderlich, die VPP-gestützten Signale zu verwenden, um wenigstens die PMOSFETs zu steuern, die in die Wortleitungs- Wählschaltung 16 eingebaut sind.
Wie voranstehend erwähnt, wird der PMOSFET 26 des Zeilendecoders 13 als ein Vorladetransistor verwendet. Dies liegt daran, dass die Schwellwertspannung eines PMOSFET kaum abnimmt, während diejenige eines NMOSFET wahrscheinlich abnimmt. Somit arbeitet der PMOSFET 26 effektiv als ein Vorladetransistor.
In dem in Fig. 3 dargestellten dynamischen RAM muß wenigstens eines der Signale, die jede Wortleitungs-Wählschaltung 16 steuern (z. B. das Signal, das irgendeinen PMOSFET steuert) ein VPP-gestütztes Steuersignal sein. Wie das VPP-gestützte Steuersignal erzeugt werden sollte, ist nicht wesentlich.
Das in Fig. 3 gezeigte dynamische RAM benötigt nur eine Pegelverschiebeschaltung, d. h. die Schaltung 15, für eine Pegelverschiebung des Vorladesteuersignals PRCH, um dadurch das Vorladesignal PRCH' zu erzeugen, welches ein VPP- gestütztes Steuersignal ist. So viele Pegelverschiebeschaltungen wie die Wortleitungs- Wählschaltungen müssen nicht wie in dem herkömmlichen Halbleiterspeicher verwendet werden, der die Wortleitungs- Wählschaltungen des Typs aufweist, der in Fig. 1 oder Fig. 2 gezeigt ist. Da nur eine Pegelverschiebeschaltung benötigt wird, kann das dynamische RAM der Fig. 3 eine kleinere Chipgröße aufweisen und bei einem kleineren Leistungsverbrauch als der herkömmliche Halbleiterspeicher arbeiten. Ferner kann das dynamische RAM schnell arbeiten, wobei im Grunde genommen keine Fehler durchgeführt werden, wie unter Bezugnahme auf die Fig. 3 erläutert worden ist.
In dem in Fig. 3 gezeigten dynamischen RAM benötigt jede Wortleitungs-Wählschaltung 16 nur zwei Leistungsversorgungen, d. h. das geboostete Potential VPP und das Massepotential VSS. Sie benötigt nicht das Potential VCC, da keine VCC Leitungen in dem Substratbereich gebildet werden, wo die Wortleitungs- Wählschaltung gebildet ist. In diesem Substratbereich sind nur zwei Leistungsversorgungsleitungen vorgesehen, d. h. eine VSS Leitung und eine VPP Leitung. Die VSS Leitung und die VPP Leitungen können breiter als in dem Fall gemacht werden, bei dem eine VCC Leitung auch in diesem Substratbereich gebildet ist. Wenn die VSS Leitung und die VPP Leitung eine ausreichende Breite aufweisen, kann verhindert werden, dass sich ihre Potentialpegel aufgrund von Rauschen oder dergleichen ändern. Zusätzlich würde der Entwurf der Schaltungskonfiguration einfacher als für den Fall sein, dass eine VCC Leitung auch in diesem Substratbereich zusätzlich zu der VSS Leitung und der VPP Leitung vorgesehen ist.
In jeder Wortleitungs-Wählschaltung 16 ist der Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 direkt mit dem Gate des PMOSFET 23 und mit demjenigen des NMOSFET 24 verbunden, die beide in der Wortleitungs-Ansteuerschaltung 11 enthalten sind. Alternativ kann der Knoten a mit den Gates der MOSFETs 23 und 24 mit Hilfe einer Vielzahl von VPP-gestützten Invertern verbunden werden. Diese Verbindungsart kann in anderen Ausführungsformen verwendet werden, die nachstehend beschrieben werden.
Fig. 7 zeigt eine modifizierte Wortleitungs-Wählschaltung, bei der der VPP-gestützte Zeilendecoder 13 nicht direkt mit dem Gate des PMOSFET 23 verbunden ist, der in die Wortleitungs-Ansteuerschaltung 11 eingebaut ist, sondern damit über zwei VPP-gestützte Inverter 18 (18-0, 18-1, 18-n) und 19 (19-0, 19-1, ... 19-n) verbunden ist. Diese Inverter 18 und 19 sind zum Steuern der Steuerzeit einer Steuerung des PMOSFET 23 vorgesehen.
Es macht keinen Unterschied, ob der Zeilendecoder 13 und die Wortleitungs-Ansteuerschaltung 11 direkt, wie in Fig. 4 gezeigt, oder indirekt über Inverter oder dergleichen, wie in Fig. 7 dargestellt, verbunden sind. In jeder Verbindungsart können der PMOSFET 23 und der NMOSFET 24, die beide zum Ansteuern der Wortleitung WL vorgesehen sind, in Abhängigkeit von dem Potential an dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 gesteuert werden.
Fig. 8 zeigt ein dynamisches RAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Genauer gesagt ist Fig. 8 ein Blockschaltbild, das eine VPP- Erzeugungsschaltung 14, eine Pegelverschiebeschaltung 15, Wortleitungs-Wählschaltungen 16-0 bis 16-n und Speicherzellen 10 - alle in diesem dynamischen RAM eingebaut - zeigt.
In dem in Fig. 3 gezeigten dynamischen RAM, d. h. der ersten Ausführungsform, werden die VPP-Zuführungsschaltungen 12-0 bis 12-n jeweils in den Wortleitungs-Wählschaltungen 16-0 bis 16-n verwendet. In dem in Fig. 8 gezeigten dynamischen RAM, d. h. der zweiten Ausführungsform, ist nur eine VPP- Zuführungsschaltung 12 zum Zuführen des geboosteten Potentials VPP an sämtliche Wortleitungs-Wählschaltungen 16-0 bis 16-n vorgesehen.
In den dynamischen RAMs, die in den Fig. 3 und 8 dargestellt sind (d. h. in den ersten und zweiten Ausführungsformen der vorliegenden Erfindung), verschiebt nur eine Pegelverschiebeschaltung 15 den Pegel des Vorladesteuersignals PRCH, wodurch das Vorladesignal PRCH' erzeugt wird. Anstelle davon kann eine Vielzahl von Pegelverschiebeschaltungen, die exakt den gleichen Betrieb ausführen, verwendet werden, um den Pegel von ein und dem gleichen Steuersignal, in Anbetracht der parasitären Kapazität von Leitungen und der Ansteuerungsfähigkeit jeder Pegelverschiebeschaltung, zu verschieben. Zum Beispiel kann eine Pegelverschiebeschaltung für Speicherzellenblöcke oder für Gruppen von Speicherzellenblöcken jeweils vorgesehen werden. Diese Designart kann auf andere Ausführungsformen angewendet werden, die nachstehend beschrieben werden.
Fig. 9 zeigt ein dynamisches RAM gemäß einer dritten Ausführungsform dieser vorliegenden Erfindung. Insbesondere ist Fig. 9 ein Blockschaltbild, welches Pegelverschiebeschaltungen 15-1 und 15-2, Wortleitungs- Wählschaltungen 16A-0 bis 16A-n und Teildecoder 40a bis 40d - alle eingebaut in diesem dynamischen RAM - darstellt.
Bei dem in Fig. 9 gezeigten dynamischen RAM handelt es sich um einen Teildecodertyp. Ein dynamisches RAM eines Teildecodertyps kann mit einer niedrigen Spannung betrieben werden, weil eine relativ geringe Anzahl von Transistoren zwischen den Leistungszuführungspotentialen in Reihe geschaltet werden. Es wird deshalb als zur Verwendung für einen Halbleiterspeicher mit einer großen Speicherkapazität geeignet angesehen.
Das dynamische RAM gemäß der dritten Ausführungsform unterscheidet sich von dynamischen RAMs, die in den Fig. 3 und 8 gezeigt sind (d. h. den ersten und zweiten Ausführungsformen) darin, dass vier Teildecoder 40a bis 40d anstelle der VPP-Zuführungsschaltungen 12-0 bis 12-n (Fig. 3) oder der einzelnen VPP-Zuführungsschaltung 12 (Fig. 8) verwendet werden. Die Decoder 40a bis 40d führen eine Funktion aus, die als "teilweise Decodierung" oder "Vor- Decodierung" bezeichnet wird.
Die Teildecoder 40a bis 40d sind zum Empfang eines VPP- Pegelsignals verschaltet, welches die zweite Pegelverschiebeschaltung 15-2 durch eine Pegelverschiebung eines zweiten Steuersignals auf dem VCC Pegel erzeugt hat. Die Teildecoder 40a bis 40d erzeugen Wortleitungs- Ansteuersignale WDRV1 bis WDRV4 von dem Signal mit dem VPP-Pegel. Die Ansteuersignale WDRV1 bis WDRV4, die jeweils auf dem VCC Pegel sind, werden an jede Wortleitungs- Wählschaltung 16A geliefert. Jede Wortleitungs-Wählschaltung 16A unterscheidet sich ein wenig von seinem Gegenstück 16, das in den dynamischen RAMs eingebaut ist, die in den Fig. 3 und 8 gezeigt sind. Genauer gesagt weist es vier Wortleitungs-Ansteuerschaltungen 11a bis 11d auf, die mit den Teildecodern 40a bis 40d verbunden sind, um jeweils die Ansteuersignale WDRV1 bis WDRV4 zu empfangen.
Die Wortleitungs-Ansteuerschaltung 11a umfaßt einen PMOSFET 23a, dessen Gate mit dem Ausgangsknoten a eines Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40a verbunden ist und dessen Drain mit der Wortleitung WL1 verbunden ist. In ähnlicher Weise umfaßt die Wortleitungs-Ansteuerschaltung 11b einen PMOSFET 23b, dessen Gate mit dem Ausgangsknoten a des Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40b verbunden ist und dessen Drain mit der Wortleitung WL2 verbunden ist. Die Wortleitungs-Ansteuerschaltung 11c umfaßt einen PMOSFET 23c, dessen Gate mit dem Ausgangsknoten a eines Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40c verbunden ist, und dessen Drain mit der Wortleitung WL3 verbunden ist. Die Wortleitungs-Ansteuerschaltung 11d beinhaltet einen PMOSFET 23d, dessen Gate mit dem Ausgangsknoten a des Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40d verbunden ist und dessen Drain mit der Wortleitung WL4 verbunden ist.
Wie voranstehend angegeben, weist das dynamische RAM eine Vielzahl von Wortleitungs-Wählschaltungen 16A-0 bis 16A-n auf, so wie dies irgendein dynamisches RAM des Teildecodierungstyps tut. Jede Wortleitungs-Wählschaltung 16A umfaßt einen Hauptzeilendecoder 13. Somit weist das dynamische RAM Hauptzeilendecoder 13-0 bis 13-n insgesamt auf. Zugeführt an jeden Hauptzeilendecoder 13 werden ein VPP- Steuersignal mit einem VPP-Pegel, welches die, erste Pegelverschiebeschaltung 15-1 durch eine Pegelverschiebung eines ersten Steuersignal auf dem VCC Pegel erzeugt hat, wie in den dynamischen RAMs gemäß der ersten und zweiten Ausführungsform.
In einem herkömmlichen Halbleiterspeicher eines Teildecodertyps muß jede Wortleitungs-Wählschaltung und jeder Teildecoder jeweils eine Pegelverschiebeschaltung aufweisen. Der herkömmliche Speicher umfaßt unvermeidbar eine relativ große Anzahl von Schaltungen. Dies bedeutet, dass der herkömmliche Speicher eine sehr große Anzahl von Transistoren aufweist. Im Gegensatz dazu benötigt das dynamische RAM gemäß der dritten Ausführungsform der Erfindung nur zwei Pegelverschiebeschaltungen, d. h. die erste Pegelverschiebeschaltung 15-1, die das VPP-Pegel-Signal zum Steuern der Hauptzeilendecoder 13-0 bis 13-n erzeugt, und die zweite Pegelverschiebeschaltung 15-2, die das VPP-Pegel- Signal zum Steuern der Teildecoder 40a bis 40d erzeugt. Das in Fig. 9 gezeigte dynamische RAM weist weniger Schaltungen als der herkömmliche Halbleiterspeicher auf. Somit weist es weitaus weniger Transistoren auf und kann eine kleine Chipgröße und eine hohe Integrationsdichte aufweisen, so wie dies die dynamischen RAMs gemäß der ersten und zweiten Ausführungsformen tun. Die Verwendung von nur zwei Pegelverschiebeschaltungen führt zu einer Verringerung der verbrauchten Leistung zum Erzeugen des geboosteten Potentials VPP.
Die dritte Ausführungsform ist auch vorteilhaft dahingehend, dass die Wortleitungen WL1 bis WLm bei einer höheren Geschwindigkeit als einem herkömmlichen Halbleiterspeicher gewählt werden.
Jede in den herkömmlichen Speicher eingebaute Wortleitungs- Wählschaltung weist eine Bootstrapschaltung auf, die einen Wortleitungsansteuerungs-NMOSFET und einen Isolations-MOSFET umfaßt. Der Isolations-MOSFET wird zum Unterdrücken eines Rückflusses von Trägern von dem Gate des Wortleitungsansteuerungs-NMOSFET verwendet. Der Ausgang eines Teildecoders wird an die Source des NMOSFET geführt, um das Gate und die Source des NMOSFET zu koppeln. Um die Schwellspannung des NMOSFET von einem Abfall abzuhalten, muß der Ausgang des Teildecoders zugeführt werden, nachdem der Hauptzeilendecoder einen Ausgang erzeugt hat und ein Gate des NMOSFET dadurch ausreichend geladen worden ist. Es ist erforderlich, die Ausgabe eines Wortleitungs-Ansteuersignals WDRV an den NMOSFET zu verzögern. Infolgedessen werden die Wortleitungen gewählt, aber bei einer niedrigen Geschwindigkeit.
In dem in Fig. 9 gezeigten dynamischen RAM werden PMOSFETs als Wortleitungs-Ansteuertransistoren verwendet. Die Schwellspannung jedes PMOSFET nimmt kaum ab. Es ist nicht erforderlich, ein Vorladesignal PRCH2' an die Teildecoder 40a bis 40d nach dem Ablauf einer vorgegebenen Zeit von der Zuführung eines Vorladesignals PRCH1' an den Hauptzeilendecoder 13 zuzuführen. Anstelle davon kann das Signal PRCH2' an die Teildecoder 40a bis 40d zur gleichen Zeit zugeführt werden, zu der das Signal PRCH1' an den Hauptzeilendecoder 13 geführt wird. Somit können die Wortleitungen WL1 bis WLm bei einer höheren Geschwindigkeit als in einem herkömmlichen Halbleiterspeicher gewählt werden.
Fig. 10 zeigt ein dynamisches RAM gemäß einer vierten Ausführungsform der Erfindung, die ähnlich wie das dynamische RAM gemäß der dritten Ausführungsform ist.
Wie sich aus dem Blockdiagramm der Fig. 10 entnehmen läßt, erzeugt eine Vorladesignal-Erzeugungsschaltung 1 ein Vorladesignal PRCH mit einem VCC-Pegel, welches zum Vorladen und Entladen von Hauptzeilendecodern 13-0 bis 13-7 und Teildecodern 40a bis 40d verwendet wird. Das Vorladesignal PRCH wird an eine Pegelverschiebeschaltung 15 geliefert. Die Schaltung 15 verschiebt den Pegel des Vorladesignals PRCH, wobei ein erstes Vorladesignal PRCH1' und ein zweites Vorladesignal PRCH2' erzeugt werden, die sich auf einem VPP Pegel befinden. Das erste Vorladesignal PRCH1' wird den Hauptzeilendecodern 13-0 bis 13-7 direkt eingegeben und das zweite Vorladesignal PRCH2' wird an die Teildecoder 40a bis 40d gegeben. Anstelle davon kann das Signal PRCH1' an die Hauptzeilendecoder über eine Pufferschaltung mit einem Inverter zugeführt werden und das Signal PRCH2' kann an die Teildecoder über eine Pufferschaltung mit einem Inverter zugeführt werden. Dieses Verfahren zum Zuführen der Vorladesignale kann für den Fall verwendet werden, bei dem die Signale PRCH1' und PRCH2' den Hauptzeilendecodern und den Teildecodern zu unterschiedlichen Zeiten eingegeben werden müssen oder die Signale PRCH1' und PRCH2' unterschiedliche Stromansteuerungsfähigkeiten aufweisen müssen.
Wie in Fig. 10 gezeigt weist das dynamische RAM acht Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 und vier Ansteuersignalleitungs-Wählschaltungen 39a bis 39d auf. Jede Wortleitungs-Wählschaltung 16A weist einen Hauptzeilendecoder 13 auf und jede Ansteuersignalleitungs-Wählschaltung 39 weist einen Teildecoder 40 auf. Es folgt, dass das dynamische RAM acht Hauptzeilendecoder 13-0 bis 13-7 und vier Teildecoder 40a bis 40d aufweist.
Das erste Vorladesignal PRCH1', welches durch eine Pegelverschiebung des Vorladesignals PRCH erzeugt worden ist, wird an die Hauptzeilendecoder 13-0 bis 13-7 geliefert. Drei der sechs Zeilen-Adreßsignale A3, A4, A5, /A3, /A4 und /A5 werden jedem Hauptzeilendecoder 13 eingegeben. Acht Kombinationen von Zeilenadreßsignalen, die jeweils aus drei Signalen bestehen, werden deshalb jeweils an die Hauptzeilendecoder 13-0 bis 13-7 geliefert.
Jede der Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 umfaßt einen Hauptzeilendecoder 13, eine Ausgangsleitung a, vier Teilausgangsleitungen aa bis ad, vier Wortansteuerungs- Steuerungen 11a bis 11d und vier Wortleitungs- Rauschkillerschaltungen 41a bis 41d. Die Ausgangsleitung a ist an einem Ende mit dem Hauptzeilendecoder 13 verbunden und an dem anderen Ende mit den Teilausgangsleitungen aa bis ad. Die Teilausgangsleitungen aa bis ad sind mit den Wortleitungs-Ansteuerschaltungen 11a bis 11d verbunden. Die Schaltungen 11a bis 11d werden an die Rauschkillerschaltungen 41a bis 41d gekoppelt, die wiederum mit vier Wortleitungen WL verbunden sind.
Das zweite Vorladesignal PRCH2', welches durch eine Pegelverschiebung des Vorladesignals PRCH erzeugt worden ist, wird an die Teildecoder 40a bis 40d geliefert, die in die Ansteuersignalleitungs-Wählschaltungen 39a bis 39d eingebaut sind. Zwei von vier Zeilenadreßsignalen A0, A1, /A0 und /A1 werden jedem Hauptzeilendecoder 13 eingegeben. Somit werden vier Kombinationen von Zeilenadreßsignalen, die jeweils aus zwei Signalen bestehen, jeweils an die Teildecoder 40a bis 40d geliefert.
In der vierten Ausführungsform (Fig. 10) sind vier unterschiedliche Zeilenadreßsignale verfügbar, die den Teildecodern 40a bis 40d eingegeben werden können. Alternativ können sechs unterschiedliche Zeilenadreßsisgnale verwendet werden. Wenn dies der Fall ist, werden acht Kombinationen von Zeilenadreßsignalen vorhanden sein und acht Teilausgangsleitungen, anstelle von vier, werden in jeder Wortleitungs-Wählschaltung 16A vorgesehen werden.
Ein paar Leitungen sind mit der Ansteuersignalleitungs- Wählschaltung 39a, zum Zuführen von Wortleitungs- Ansteuersignalen WDRV1 und /WDRV1, verbunden. Die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11a-7 sind an den Überschneidungen der Leitungen zum Zuführen des Wortleitungs- Ansteuersignals WDRV1 und der Teilausgangsleitungen aa der Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 angeordnet. Wie deutlich in Fig. 10 gezeigt, sind die anderen Wortleitungs- Ansteuerschaltungen 11b-0 bis 11b-7, 11c-0 bis 11c-7, 11d-0 bis 11d-7 in einer ähnlichen Weise angeordnet. Die Wortleitungs-Rauschkillerschaltungen 41a-0 bis 41a-7 sind an den Überschneidungen der Leitung zum Zuführen des Wortleitungs-Ansteuersignals /WDRV1 und der Teilausgangsleitungen aa der Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 angeordnet. Wie in Fig. 10 gezeigt, sind die anderen Wortleitungs-Rauschkillerschaltungen 41b-0 bis 41b-7, 41c-0 bis 41c-7, 41d-0 bis 41d-7 in einer ähnlichen Weise angeordnet.
Die Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 sind hinsichtlich des Aufbaus identisch. Die Wortleitungs- Wählschaltung 16A-0 wird unter Bezugnahme auf Fig. 11 ausführlich beschrieben.
Wie Fig. 11 zeigt, ist die Wortleitungs-Wählschaltung 16A-0 ähnlich zu derjenigen, die in der ersten Ausführungsform eingebaut und in Fig. 4 dargestellt ist. Sie unterscheidet sich dadurch, dass die Ausgangsleitung a mit vier Teilausgangsleitungen aa, bb, ac und ad verbunden ist. Die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11d-0 weisen den gleichen Aufbau wie derjenige auf, der in Fig. 4 gezeigt ist, aber Wortleitungs-Ansteuersignale WDRV1 bis WDRV4 werden jeweils an die Sourcen von PMOSFETs 23a-0 bis 23d-0 geführt. Die Signale WDRV1 bis WDRV4, die sich auf dem VPP Pegel befinden, versorgen die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11d-0 mit Energie. Die Ausgänge der Wortleitungs- Ansteuerschaltungen 11a-0 bis 11d-0 werden mit den Wortleitungen WL1 bis WL4 verbunden. Verbunden mit den Wortleitungen WL1 bis WL4 sind die Wortleitungs- Rauschkillerschaltungen 41a-0 bis 41d-0. Die Wortleitungs- Rauschkillerschaltungen umfassen jeweils NMOSFETs 42a-0 bis 42d-0. Diese NMOSFETs weisen Drains auf, die mit den Wortleitungen WL1 bis WL4 verbunden sind. Invertierte Wortleitungs-Ansteuersignale /WDRV1 bis /WDRV4 werden den Gates der NMOSFETs 42a-0 bis 42d-0 eingegeben. Jeder dieser NMOSFETs wird eingeschaltet, wenn das Eingangssignal /WDRV1 sich auf dem hohen Pegel befindet, wobei das Potential der Wortleitung WL auf den VSS Pegel eingestellt wird.
Es sei angenommen, dass die Wortleitungs- Rauschkillerschaltungen 41a-0 bis 41d-0 nicht vorgesehen sind. Selbst wenn dem so ist, kann das Potential der Wortleitung WL auf dem niedrigen Pegel bleiben, wenn der Ausgang des Hauptzeilendecoders 13-0 und das Wortleitungs- Ansteuersignal WDRV auf dem niedrigen Pegel sind. In der Praxis ändert sich jedoch das Potential der Wortleitung WL unweigerlich aufgrund von Rauschen oder dergleichen zwischen 0 V und einer Schwellspannung Vth. Es ist ziemlich wahrscheinlich, dass jede Wortleitungs-Ansteuerschaltung Fehler macht.
Wie voranstehend angegeben wird der NMOSFET, der in jede Wortleitungs-Rauschkillerschaltung eingebaut ist, eingeschaltet, wenn das invertierte Wortleitungs- Ansteuersignal /WDRV sich auf dem hohen Pegel befindet - das heißt, wenn sich das Wortleitungs-Ansteuersignal WDRV auf dem niedrigen Pegel befindet. Das Potential der Wortleitung WL wird dadurch auf den VSS Pegel festgelegt. Dies unterdrückt eine Änderung des Potentials an der Wortleitung WL trotz des Rauschens oder dergleichen. In der vorliegenden Ausführungsform werden die invertierten Wortleitungs- Ansteuersignale /WDRV1 bis /WDRV4 auf den VCC Pegel eingestellt. Trotzdem können die Signale /WDRV1 bis /WDRV4 auf den VPP Pegel wie die Wortleitungs-Ansteuersignale WDRV1 bis WDRV4 eingestellt werden.
Die Ansteuersignalleitungs-Wählschaltungen 39a bis 39d sind im Aufbau identisch. Die Ansteuersignalleitungs-Wählschaltung 39a wird nachstehend unter Bezugnahme auf Fig. 12 näher beschrieben.
Wie Fig. 12 zeigt, ist in die Ansteuersignalleitungs- Wählschaltung 39a der Teildecoder 40a eingebaut. Der Teildecoder 40a ist ähnlich zu dem Hauptzeilendecoder 13-0 (Fig. 11) im Aufbau. Die Ausgangsleitung c des Teildecoders 40a ist mit der Ansteuersignalheitungs-Ansteuerschaltung 43a verbunden. Mit der Ausgangsleitung c ist eine Rauschkillerschaltung 44a verbunden, die im Aufbau ähnlich zu der in Fig. 4 dargestellten Rauschkillerschaltung 17-0 ist.
Die Ansteuersignalleitungs-Ansteuerschaltung 43a weist einen PMOSFET 45a und einen NMOSFET 45a auf. Der PMOSFET 45a hat seine Source mit einem geboosteten Potential VPP verbunden, seine Drain mit einer Ausgangsleitung b gekoppelt und sein Gate mit der Ausgangsleitung c verbunden. Der NMOSFET 46a hat seine Source mit einem niedrigen Potential VSS verbunden, seine Drain mit der Ausgangsleitung b verbunden und sein Gate mit der Ausgangsleitung c gekoppelt. Die Schaltung 43a erzeugt das Wortleitungs-Ansteuersignal WDRV1, welches durch die Ausgangsleitung b ausgegeben wird.
Verbunden mit der Ausgangsleitung b ist eine Killeransteuerschaltung 47a, die dafür ausgelegt ist, um die Wortleitungs-Rauschkillerschaltung 41a-0 anzusteuern. Die Killeransteuerschaltung 47a umfaßt einen Inverter, der das Wortleitungs-Ansteuersignal WDRV1 invertiert, wodurch das Wortleitungs-Ansteuersignal /WDRV1 erzeugt wird. Der Inverter umfaßt einen PMOSFET 48a und einen NMOSFET 49a. Der PMOSFET 48a hat seine Source mit einem hohen Potential VCC gekoppelt, seine Drain mit einer Ausgangsleitung d verbunden und sein Gate mit der Ausgangsleitung b verbunden. Der NMOSFET 49a hat seine Source mit dem niedrigen Potential VSS verbunden, seine Drain mit der Ausgangsleitung d gekoppelt und sein Gate mit der Ausgangsleitung b gekoppelt. Die Killeransteuerschaltung 47a erzeugt das Wortleitungs-Ansteuersignal /WDRV1, welches über die Ausgangsleitung d ausgegeben wird.
Der Inverter, der in die Killeransteuerschaltung 47a eingebaut ist, verwendet das hohe Potential VCC als Eingangsleistung. Deshalb kann eine verbrauchte Leistung zum Erzeugen eines geboosteten Potentials VPP verringert werden. Der Inverter kann durch einen Inverter ersetzt werden, der das geboostete Potential VPP als eingegebene Leistung verwendet. In diesem Fall kann das Potential der Wortleitung WL schnell auf den VSS Pegel geändert werden, wodurch die Wortleitung WL bei einer hohen Geschwindigkeit angesteuert wird und die Leitung zum Anlegen des hohen Potentials VCC kann weggelassen werden.
Für einen Speicher mit einer großen Speicherkapazität ist es wünschenswert, die verbrauchte Energie zum Erzeugen eines geboosteten Potentials VPP zu minimieren. Je kleiner die zum Erzeugen des geboosteten Potentials VPP verwendete Leistung ist, desto geringer ist die VPP Schwankung a und desto geringer ist ein im Potential-geboosteter Kondensator.
Die Ansteuersignalleitungs-Wählschaltungen 39a bis 39d können den gleichen Aufbau wie die modifizierte Wortleitungs- Wählschaltung, die in Fig. 7 dargestellt ist, aufweisen.
Das dynamische RAM gemäß der vierten Ausführungsform muß nur eine Pegelverschiebeschaltung aufweisen. Die Pegelverschiebeschaltung 15 verschiebt den Pegel des Vorladesignals PRCH und erzeugt zwei Vorladesignale PRCH1' und PRCH2'. Das Signal PRCH1' wird den Hauptzeilendecodern 13-0 bis 13-7 und das Signal PRCH&sub2; den Teildecodern 40a bis 40d eingegeben. Da nur eine Pegelverschiebeschaltung vorgesehen ist, umfaßt das dynamische RAM weniger Schaltungen und somit weitaus weniger Transistoren als der herkömmliche Halbleiterspeicher.
Da nur eine Pegelverschiebeschaltung verwendet wird, kann ferner die Leistung, die zum Erzeugen des geboosteten Potentials VPP benötigt wird, mehr als in der dritten Ausführungsform (Fig. 9) verringert werden, die zwei Pegelverschiebeschaltungen aufweist, d. h. die Schaltung 15-1 zum Erzeugen eines VPP-Pegel-Signals zum Steuern der Hauptzeilendecoder 13-0 bis 13-n und die Schaltung 15-2 zum Erzeugen eines VPP-Pegel-Signals zum Steuern der Teildecoder 40a bis 40d.
Wie voranstehend angegeben, wird das invertierte Wortleitungs-Ansteuersignal /WDRV1 durch einen Inverter erzeugt, der das hohe Potential VCC als Leistung verwendet. Dies trägt auch zum Verringern der Leistung bei, die zum Erzeugen des geboosteten Potentials VPP verbraucht wird.
Das Chiplayout des dynamischen RAM gemäß der vierten Ausführungsform wird nachstehend beschrieben. Die Komponenten des dynamischen RAM sind in einem neuartigen und nützlichen Muster angeordnet, welches die Integrationsdichte erhöht, die Herstellung vereinfacht und eine Rauschstörung unterdrückt.
Fig. 13 ist ein Diagramm, das das Chiplayout des dynamischen RAM darstellt. Wie Fig. 13 zeigt, weist das RAM ein Feld 100 von Speicherzellen, ein Feld 101 von Wortleitungs- Ansteuerschaltungen, ein Feld 102 von Wortleitungs- Rauschkillerschaltungen, ein Feld 103 von Ansteuersignalleitungs-Ansteuerschaltungen und ein Feld 104 von Killeransteuerschaltungen auf.
Das Feld 100 umfaßt Speicherzellen, die in Zeilen und Spalten angeordnet sind:
Das Feld 101 umfaßt die PMOSFETs 23a-0 bis 23a-7, 23b-0 bis 23b-7, 23c-0 bis 23c-7 und 23d-0 bis 23d-7, und die NMOSFETs 24a-0 bis 24a-7, 24b-0 bis 24b-8, 24c-0 bis 24c-7 und 24d-0 bis 24d-7, die in die Wortleitungs-Ansteuerschaltungen eingebaut sind und die in einem vorgeschriebenen Muster angeordnet sind.
Das Feld 102 von Wortleitungs-Rauschkillerschaltungen ist zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs-Ansteuerschaltungen angeordnet. Das Feld 102 umfaßt die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs- Rauschkillerschaltungen verwendet werden und die in einem spezifischen Muster angeordnet sind.
Das Feld 103 von Ansteuersignalleitungs-Ansteuerschaltungen ist benachbart zu dem Feld 101 von Wortleitungs- Ansteuerschaltungen angeordnet. Genauer gesagt besteht das Feld 103 aus zwei Unterfeldern 103-1 und 103-2, die jeweils auf zwei gegenüberliegenden Seiten des Felds 101 angeordnet sind. Das erste Unterfeld 103-1 umfaßt die PMOSFETs 45a und 45c und die NMOSFETs 46a und 46c, die in der Ansteuersignalleitungs-Ansteuerschaltung verwendet werden. Das zweite Unterfeld 103-2 umfaßt die PMOSFETs 45b und 45d und die NMOSFETs 46b und 46d, die in der Ansteuersignalleitungs-Ansteuerschaltung enthalten sind.
Das Feld 104 von Killeransteuerschaltungen ist benachbart zu dem Feld 102 von Wortleitungs-Rauschkillerschaltungen angeordnet. Genauer gesagt besteht das Feld 104 aus zwei Unterfeldern 104-1 und 104-2, die jeweils auf zwei gegenüberliegenden Seiten des Felds 102 positioniert sind. Das erste Unterfeld 104-1 umfaßt die PMOSFETs 48a und 48c und die NMOSFETs 49a und 49c, die in der Killeransteuerschaltung eingebaut sind. Das zweite Unterfeld 104-2 umfaßt die PMOSFETs 48b und 48d und die NMOSFETs 49b und 49d, die in der Killeransteuerschaltung verwendet werden.
Fig. 14 ist ein Diagramm, welches ausführlich das Feld 101 von Wortleitungs-Ansteuerschaltungen und das Feld 102 von Wortleitungs-Rauschkillerschaltungen zeigt. Fig. 15A ist ein Diagramm, welches ausführlich das erste Unterfeld 103-1 von Ansteuersignalleitungs-Ansteuerschaltungen und das erste Unterfeld 104-1 von Killeransteuerschaltungen darstellt. Fig. 15A ist ein Diagramm, welches ausführlich das zweite Unterfeld 103-2 von Ansteuersignalleitungs- Ansteuerschaltungen und das zweite Unterfeld 104-2 von Killeransteuerschaltungen zeigt.
Die Felder 101 und 102 werden unter Bezugnahme auf Fig. 14 ausführlich beschrieben. Wie in Fig. 14 gezeigt, sind die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs- Rauschkillerschaltungen verwendet werden, in bezug auf die PMOSFETs 23a-0 bis 23a-7, 23b-0 bis 23b-7, 23c-0 bis 23c-7 und 23d-0 bis 23d-7 und den NMOSFETs 24a-0 bis 24a-7, 24b-0 bis 24b-7, 24c-0 bis 24c-7 und 24d-0 bis 24d-7, die in die Wortleitungs-Ansteuerschaltungen eingebaut sind, unter 90º orientiert. Jeder Pfeil, der in der Fig. 14 gezeigt ist, zeigt die Richtung an, in der ein Strom durch den jeweiligen MOSFET fließt und in der sich das Gate des MOSFET erstreckt.
Die Unterfelder 103-1, 103-2, 104-1 und 104-2 werden ausführlich unter Bezugnahme auf die Fig. 15A und 15B beschrieben. Wie in den Fig. 15A und 15B gezeigt, sind die PMOSFETs 45a bis 45d und die NMOSFETs 46a bis 46d, die in den Ansteuersignalleitungs-Ansteuerschaltungen verwendet werden, in der gleichen Richtung wie die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs-Rauschkillerschaltungen enthalten sind, orientiert. In ähnlicher Weise sind die PMOSFETs 48a bis 48d und die NMOSFETs 49a bis 49d, die in den Killeransteuerschaltungen verwendet werden, in der gleichen Richtung wie die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs- Rauschkillerschaltungen verwendet werden, orientiert. Jeder Pfeil, der in den Fig. 15A und 15B gezeigt ist, zeigt, wie diejenigen in Fig. 14, die Richtung an, in der ein Strom durch den entsprechenden MOSFET fließt und in der sich das Gate des MOSFET erstreckt.
Wie voranstehend beschrieben und in Fig. 13 gezeigt ist das Feld 102 von Wortleitungs-Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs-Ansteuerschaltungen angeordnet. Somit ist das Feld 101 von Wortleitungs-Ansteuerschaltungen in einem weiten Abstand weg von dem Feld 100 von Speicherzellen angeordnet. Die Rauschstörung zwischen den Feldern 100 und 101 wird unterdrückt, wodurch die Möglichkeit verringert wird, dass das dynamische RAM während eines Betriebs Fehler macht.
Wie voranstehend erwähnt und sich den Fig. 14, 15A und 15B entnehmen läßt, sind die in den Wortleitungs- Rauschkillerschaltungen enthaltenen NMOSFETs unter 90º in bezug auf die PMOSFETs und NMOSFETs, die in den Wortleitungs- Ansteuerschaltungen enthalten sind, orientiert. Dies verhindert eine Zunahme in dem Substratoberflächengebiet, das von den Wortleitungs-Rauschkillerschaltungen belegt wird. Mit anderen Worten kann das dynamische RAM gemäß der vierten Ausführungsform der Erfindung eine hdhe Integrationsdichte aufweisen.
Mit dem Chiplayout der Fig. 13 ist es möglich, die Wortleitungen über dem Feld 102 von Wortleitungs- Rauschkillerschaltungen anzuordnen - die sich von den Wortleitungs-Ansteuerschaltungen zu dem Feld 100 von Speicherzellen erstrecken, wie in Fig. 16 dargestellt. Das heißt, die Wortleitungen können gerade verlaufen. Gerade Wortleitungen, obwohl sehr dünn, können einfacher als Wortleitungen gebildet werden, die genauso dünn und an mehreren Positionen gebogen sind.
Fig. 17 ist eine Aufsicht auf das Feld 100 von Speicherzellen, die in das dynamische RAM (Fig. 10) eingebaut sind. Wie in Fig. 17 gezeigt, umfaßt das Feld 100 Speicherzellen 200, die jeweils einen Transfertransistor und einen Kondensator umfassen. Die Transfertransistoren der Zellen 200 sind unter 90º zu den NMOSFETs, die in die Wortleitungs-Rauschkillerschaltungen eingebaut sind, orientiert. Die Speicherzellen 200 sind Zellen mit einem Graben aus einer vergrabenen Platte (Buried-Plate Trench BPT), die in einer hohen Dichte gebildet werden können.
Fig. 18 ist eine Querschnittsansicht, die benachbarte zwei der BPT Zellen 200 zeigt. Wie sich der Fig. 18 entnehmen läßt, wird ein Plattenpotential VPL an den Kondensator 201 jeder BPT Zelle 200 von einer N-Typ Siliciumschicht 202, die innerhalb des P-Typ Siliciumsubstrats vorgesehen ist, angelegt. Die Schicht 202 ist durch Diffundieren einer N-Typ Verunreinigung von dem Boden eines Grabens 203, der in dem Substrat hergestellt ist, gebildet worden. Die Schicht 202 ist in dem Substrat vergraben und ist somit als eine "vergrabene Verdrahtungsschicht" bekannt.
Das Chiplayout der Fig. 13 weist einen Vorteil auf, nachdem die BPT Zellen 200 in dem Speicherzellenbereich gebildet sind. Dieser Vorteil wird unter Bezugnahme auf Fig. 19 erläutert, die eine Querschnittsansicht des Substrats ist, wobei das Feld 101 von Wortleitungs-Ansteuerschaltungen, das Feld 102 von Wortleitungs-Rauschkillerschaltungen und das Feld 100 von Speicherzellen gezeigt ist.
Wie in Fig. 19 gezeigt, weist jede BPT Zelle 200 eine N-Typ vergrabene Verdrahtungsschicht 202 auf. Das Plattenpotential VPL wird an die vergrabene Verdrahtungsschicht 202 angelegt (gewöhnlicherweise ist das Potential VPL ungefähr die Hälfte des Leistungszuführungspotentials VCC). Das Feld 101 von Wortleitungs-Ansteuerschaltungen weist eine N-Typ Wanne auf, in der PMOSFETs gebildet sind. Genau an diese N-Typ Wanne wird das geboostete Potential VPP angelegt. Da die N-Typ Wanne in der Nähe der N-Typ vergrabenen Verdrahtungsschicht 202 angeordnet ist, würde das Potential der Schicht 202 aufgrund des Potentials der N-Typ Wanne schwanken. Wie in Fig. 19 gezeigt, ist das Feld 102 von Wortleitungs- Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs- Ansteuerschaltungen vorgesehen. Das Feld 102 isoliert die N-Typ Wanne von der N-Typ vergrabenen Verdrahtungsschicht 202. Die Schwankung in dem Potential der Schicht 202 wird deshalb unterdrückt.
Fig. 20 ist ein Diagramm, das das Chiplayout des Speicherblocks des dynamischen RAMs gemäß der vierten Ausführungsform der Erfindung zeigt. Wie in Fig. 20 dargestellt, ist das Feld 105 von Hauptzeilendecodern benachbart zu dem Feld 101 von Wortleitungs- Ansteuerschaltungen vorgesehen. Das Feld 106 von Teildecodern besteht aus zwei Unterfeldern 106-1 und 106-2. Das erste Unterfeld 106-1 ist in der Nähe des ersten Unterfelds 103-1 von Ansteuersignalleitungs-Ansteuerschaltungen und das zweite Unterfeld 106-2 benachbart zu dem zweiten Unterfeld 103-2 von Ansteuersignalleitungs-Ansteuerschaltungen positioniert. Der Bereich 107 der Pegelverschiebeschaltung 15 (Fig. 10) ist in der Nähe des Felds 105 von Hauptzeilendecodern angeordnet. Der Bereichskondensator 108 ist benachbart zu dem Bereich 109 von VPP-Erzeugungsschaltungen angeordnet.
In dem in Fig. 20 gezeigten Chiplayout sind das Feld 105 von Hauptzeilendecodern, das zweite Unterfeld 106-2 von Teildecodern, das Feld 101 von Wortleitungs- Ansteuerschaltungen und das Feld 102 von Rauschleitungs- Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Bereich 107 der Pegelverschiebeschaltung 15 angeordnet. Deshalb kann die Rauschstörung zwischen der Pegelverschiebeschaltung 15 und dem Feld 100 von Speicherzellen unterdrückt werden. Da ferner der Bereich 107 der Pegelverschiebeschaltung 15 in der Nähe des Felds 105 von Hauptzeilendecodern vorgesehen ist, ist der Abstand zwischen der Schaltung 15 und den Hauptzeilendecodern kurz und die Leitungen, die die Schaltung 15 mit den Hauptzeilendecodern verbinden, sind kurz. Das Vorladesignal PRCH1' wird deshalb von der Pegelverschiebeschaltung 15 an die Hauptzeilendecoder 13-0 bis 13-7 ohne irgendeine wahrnehmbare Verzögerung zugeführt. Da beide Unterfelder 106-1 und 106-2 der Teildecoder in der Nähe des Felds 105 der Hauptzeilendecoder angeordnet sind, ist noch weiter der Abstand zwischen der. Pegelverschiebeschaltung 15 und den Teildecodern 40a bis 40d ebenfalls kurz.
In der Praxis werden eine Vielzahl von identischen Speicherblöcken des in Fig. 20 gezeigten Typs in einem einzelnen Halbleiterchip integriert, wodurch ein Speicher mit einer großen Speicherkapazität gebildet wird. Jeder der Speicherblöcke beinhaltet einen Kondensatorbereich 108 und einen Bereich 109 von Spannungsanhebeschaltungen. Infolgedessen kann in jedem Speicherblock ein geboostetes Potential VPP erzeugt werden, welches sich kaum verändert. Es sei darauf hingewiesen, dass eine Veränderung des Potentials VPP eine Ursache einer Fehlfunktion des dynamischen RAM ist.
Fig. 21 ist ein Schaltbild, das ein dynamisches RAM gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt. Wie bei den dritten und vierten Ausführungsformen ist die fünfte Ausführungsform ein dynamisches RAM eines Teildecodierungs-Typs, unterscheidet sich aber in dreierlei Hinsicht. Zunächst sind die Zeilendecoder aus CMOS Schaltungen gebildet. Zweitens werden keine Vorladesignale verwendet. Drittens werden keine Rauschkillerschaltungen mit den Ausgangsleitungen der Zeilendecoder verbunden.
Wie in Fig. 21 dargestellt, umfaßt jede VPP- Zuführungsschaltung 51 einen PMOSFET 23 und einen NMOSFET 24. Der PMOSFET 23 und der NMOSFET 24 sind mit einer Wortleitung WL zum Ansteuern der Wortleitung WL verbunden. Die MOSFETs 23 und 24 haben ihre Gates miteinander verbunden. Der Knoten ihrer Gates ist direkt mit der Ausgangsleitung a des VPP-gestützten Zeilendecoders 50 verbunden. Es erübrigt sich zu erwähnen, dass der Gateknoten mit der Ausgangsleitung aa über einen VPP-gestützten Inverter verbunden sein kann, der das Ausgangssignal des Decoders 50 verzögert.
Der Zeilendecoder 50 umfaßt ein CMOS-NAND Gatter, das von Adreßsignalen A2 bis A4 gesteuert wird. Jede VPP- Zuführungsschaltung 51 umfaßt einen Teildecoderabschnitt, der aus einem CMOS-NAND Gatter gebildet ist, das von Adreßsignalen A0 und A1 gesteuert wird. Sowohl der Zeilendecoder 50 als auch der Teildecoderabschnitt werden von einem geboosteten Potential VPP angesteuert. Die Adreßsignale A0 bis A4 steuern die PMOSFETs, die in den Zeilendecoder 50 und die VPP-Zuführungsschaltung 51 eingebaut sind. Sie müssen VPP-gestützte Steuersignale vorhanden sein, so dass die PMOSFETs vollständig ausgeschaltet werden können, wenn die Adreßsignale sich auf einem hohen Pegel befinden. Jedes Adreßsignal ist ein VPP-gestütztes, das eine Pegelverschiebeschaltung (nicht gezeigt) durch eine Pegelverschiebung eines VCC-gestützten Steuersignals erzeugt hat. Somit müssen wenigstens fünf Pegelverschiebeschaltungen in das in Fig. 21 gezeigte dynamische RAM eingebaut werden. Wenn jede Pegelverschiebeschaltung eine unzureichende Ansteuerungsfähigkeit aufweist, können ein oder mehrere zusätzliche Pegelverschiebeschaltungen zum Erzeugen eines VPP-gestützten Adreßsignals verwendet werden.
Selbst wenn zwei oder mehrere Pegelverschiebeschaltungen vorgesehen werden, um jedes VPP-gestützte Adreßsignal zu erzeugen, benötigt die fünfte Ausführungsform weitaus weniger Pegelverschiebeschaltungen als die herkömmlichen Halbleiterspeicher. Wie die erste bis vierte Ausführungsform kann die fünfte Ausführungsform eine kleine Chipgröße aufweisen und kann bei einem geringen Leistungsverbrauch und mit einer hohen Zuverlässigkeit arbeiten, wobei im Grunde genommen keine Fehler gemacht werden.
Ferner ist das dynamische RAM gemäß der fünften Ausführungsform dahingehend vorteilhaft, dass die Wortleitungen bei hoher Geschwindigkeit angesteuert werden können. Dies liegt daran, dass jede in der fünften Ausführungsform verwendete Decoderschaltung eine CMOS Schaltung, nicht eine Schaltung, die aus NMOSFETs gebildet ist, ist. Es ist deshalb nicht erforderlich, ein Vorladesignal zum Laden des Ausgangs der Decoderschaltung einzugeben, bevor die Adreßsignale der Decoderschaltung eingegeben werden. Zusätzlich ändert sich das Potential an der Ausgangsleitung a irgendeines Decoders kaum, obwohl eine Rauschkillerschaltung nicht mit der Leitung a verbunden ist. Dies liegt daran, dass der Ausgang des Decoders entweder auf den VPP Pegel oder den VSS Pegel festgelegt ist und einen schwebenden Zustand nicht annehmen würde.
Die Technik einer Pegelverschiebung eines Vorladesignals kann auf das dynamische RAM gemäß der fünften Ausführungsform nicht angewendet werden. Mit der fünften Ausführungsform ist es jedoch möglich, Rauschkiller-Ansteuerschaltungen mit dem Leistungszuführungspotential VCC anzusteuern, um dadurch die Leistung zu verringern, die zum Erzeugen des geboosteten Potentials VPP benötigt wird. Ferner ist es auch möglich, das Feld 102 von Wortleitungs-Rauschkillerschaltungen zwischen dem Feld 100 und Speicherzellen und dem Feld 101 von Wortleitungs-Ansteuerschaltungen anzuordnen, um so die Rauschstörung zwischen den Feldern 100 und 101 ohne Beeinträchtigung der hohen Integrationsdichte zu unterdrücken.
In den voranstehend beschriebenen ersten bis fünften Ausführungsformen sind die Zeilendecodern NAND Gatter. Trotzdem können anstelle davon NOR Gatter verwendet werden. Fig. 22 zeigt eine Wortleitungs-Wählschaltung, die ein NOR Gatter 60 umfaßt, welches als ein Zeilendecoder verwendet wird. Das NOR Gatter 60 umfaßt NMOSFETs. Wie in Fig. 22 gezeigt, ist der PMOSFET 61, der in der Rauschkillerschaltung enthalten ist, nicht direkt mit der Ausgangsleitung a des NOR Gatters 60 verbunden. Anstelle davon ist der PMOSFET 61 mit der Ausgangsleitung a über einen VPP-gestützten Inverter 62 verbunden.
In der obigen Beschreibung bedeuten die Ausdrücke "verbunden" und "gekoppelt" entweder eine direkte Verbindung oder eine indirekte Verbindung, außer wenn dem Ausdruck "direkt mit" oder "indirekt mit" folgt.

Claims

1. Dynamische Speichereinrichtung mit wahlfreiem Zugriff, umfassend eine Niedrigpotential- Leistungszuführungsleitung, an die ein niedriges Potential (VSS) angelegt ist; eine Hochpotential- Leistungszuführungsleitung, an die ein hohes Potential (VCC) angelegt ist; ein Speicherzellenfeld (100) mit einer Vielzahl von dynamischen Speicherzellen (10) mit wahlfreiem Zugriff; wenigstens eine Leitung (WDRV1) mit einem geboosteten Potential; eine Zuführungsschaltung (12) für das geboostete Potential zum Empfangen und Zuführen eines geboosteten Potentials (VPP); wenigstens eine Wortleitung (WL), mit der die Speicherzellen verbunden sind; wenigstens eine Wortleitungs- Wählschaltung (16) mit einem Zeilendecoder (13), der ein erstes geboostetes Vorladesignal (PRCH1'), Adreßsignale und das geboostete Potential (VPP), welches als eine Ansteuerspannung verwendet wird, empfängt; eine Zeilendecoder-Ausgangsleitung (a), die mit einem Ausgang des Zeilendecoders (13) verbunden ist; eine Wortleitungs-Ansteuerschaltung (11) mit einem P-Kanal Isolationsgate-FET (23), der ein mit der Zeilendecoder- Ausgangsleitung (a) elektrisch gekoppeltes Gate, eine mit der Leitung (WDRV1) für das geboostete Potential verbundene Source und eine mit der wenigstens einen Wortleitung (WL) verbundene Drain aufweist; und eine Wortleitungs-Rauschkillerschaltung (41), die mit der wenigstens einen Wortleitung verbunden ist,

dadurch gekennzeichnet, dass

die Zuführungsschaltung (12) für das geboostete Potential eine Boostpotentialleitungs-Wählschaltung ist, die umfaßt:

wenigstens einen Teildecoder (40a) zum Empfangen eines zweiten geboosteten Vorladesignals (PRCH2'), anderen Adreßsignalen und des geboosteten Potentials (VPP), das als eine Ansteuerspannung verwendet wird;

eine Teildecoder-Ausgangsleitung (c), die mit einem Ausgang des Teildecoders (40a) verbünden ist;

eine Boostpotentialleitungs-Ansteuerschaltung (43a) mit einem P-Kanal Isolationsgate-FET (45a), der ein mit der Teilzeilendecoder-Ausgangsleitung (c) elektrisch gekoppeltes Gate, eine mit dem Boostpotential (VV) verbundene Source und eine mit der Boostpotentialleitung (WDRV1) verbundene Drain aufweist; und

eine Invertierungsschaltung (47a) mit wenigstens einem Inverter, der mit der Boostpotentialleitung (WDRV1) verbunden ist;

wobei die Wortleitungs-Rauschkillerschaltung (41a) einen N-Kanal Isolationsgate-FET (42a) umfaßt, der ein mit einem Ausgang (WDRV1) der Invertierungsschaltung (47a) verbundenes Gate, eine mit der wenigstens einen Wortleitung verbundene Drain und eine mit dem niedrigen Potential verbundene Source aufweist;

wobei der in der Invertierungsschaltung (47a) enthaltene Inverter das hohe Potential (VCC) als eine Ansteuerspannung verwendet.

2. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, dass eine Vielzahl der Wortleitungs-Wählschaltungen (16) vorgesehen sind, jede einen Zeilendecoder (13) umfaßt und das erste geboostete Vorladesignal (PRCH1') den Zeilendecodern der Wortleistungs-Wählschaltungen eingegeben wird.

3. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 2, dadurch gekennzeichnet, dass jede der Wortleitungs-Wählschaltungen (16) eine der Wortleitungs-Ansteuerschaltungen (11) mit dem P-Kanal Isolationsgate-FET (23) umfaßt und die Leitung (WDRV1) mit dem geboosteten Potential mit den Sourcen des P- Kanal Isolationsgate-FET (23), der in den Wortleitungs- Wählschaltungen (16) enthalten ist, verbunden ist.