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Die
vorliegende Erfindung bezieht sich allgemein auf das Ansteuern von
Wortleitungen in Halbleiter-Speichervorrichtungen, und im besonderen
auf ein Verfahren zum Treiben von Wortleitungen in einer Halbleiter-Speichervorrichtung,
wobei das Verfahren in der Lage ist, das Gleiten oder Abtriften
einer ausgewählten
Wortleitung zu Folge eines Sperr-Stromes zu verhindern, der z. B.
aus einem niedrigen Spannungsniveau an einem Urlader-Knoten resultiert,
sobald ein Abtast- oder Zeitsignal für eine Reihenadressierung eine
lange Dauer hat.
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Im
allgemeinen weist eine Halbleiter-Speichervorrichtung wie ein dynamischer
Zufallszugriffsspeicher (nachfolgend als DRAM bezeichnet) einen Zellenreihenblock
zum Speichern von Daten auf. Der Zellenreihenblock umfaßt Wortleitungen
und Bitleitungen, die in Form eines Netzes miteinander verbunden
sind, sowie eine Vielzahl von Zellen, die mit den Wortleitungen
und den Bitleitungen verbunden sind, und von denen jede mit einem
NMOS-Transistor und einem Widerstand ausgestattet ist.
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Andererseits
ist ein Reihendecoder vorgesehen zum Selektieren einer gewünschten
Wortleitung der Wortleitungen in dem Zellenreihenblock. Dabei selektiert
der Reihendecoder eine der Wortleitungen in dem Zellenreihenblock
korrespondierend mit einer eingegebenen Reihenadresse. Ein solcher
konventioneller Reihendecoder-Schaltkreis wird nachfolgend unter
Bezug auf 1A beschrieben.
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1A ist
ein Schaltungsdiagramm, das den Aufbau einer konventionellen Reihendecoderschaltung
zum Treiben von Wortleitungen in einer Halbleiter-Speichervorrichtung
illustriert. Wie in dieser Zeichnung gezeigt wird, umfaßt der konventionelle
Reihendecoder-Schaltkreis einen Hauptreihendecoder 11 und
eine Vielzahl von Subreihendecodern 12.
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Der
Hauptreihendecoder 11 enthält parallel geschaltete PMOS-Transistoren MP1
und MP2 zwischen einer Quelle einer Netzspannung Vcc und einem Knoten
N1 in Reihen geschaltete NMOS-Transistoren
MN1–MN3
zwischen dem Knoten N1 und einer Quelle einer Grund- oder Erdungsspannung
Vss. Der PMOS-Transistor MP1 besitzt ein Schaltelement zum Eingeben
eines Steuersignals xdp und der PMOS-Transistor MP2 hat sein Schaltelement
mit einem Knoten N2 verbunden. Die NMOS-Transistoren MN1–MN3 besitzen
ihre Schaltelemente zum Eingeben von Reihenadreß-Bits ax23, ax45 und ax67.
Der Hauptreihendecoder 11 umfaßt ferner einen Inverter G1,
der zwischen dem Knoten N1 und N2 angeschlossen ist, und einen Inverter
G2, der zwischen dem Knoten N2 und einem Knoten N4 angeschlossen
ist.
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Jeder
der Subreihendecoder 12 umfaßt einen NMOS-Transistor MN4,
der zwischen dem Knoten N2 und einem Knoten N3 angeschlossen ist,
einen NMOS-Transistor MN5, der zwischen einem Qutput-Terminal pxi
eines Spannungstransfer-Decoders (nicht gezeigt) für einen
hohen Pegel und einem Knoten N5 angeschlossen ist, und einen NMOS-Transistor
MN6, der zwischen dem Knoten N5 und der Erdungs-Spannungs-Quelle
Vss angeschlossen ist. Der NMOS-Transistor MN4 ist mit seinem Schaltelement
an eine Netzspannungsquelle Vcc angeschlossen, während das Schaltelement des NMOS-Transistors
MN5 an den Knoten N3 angeschlossen ist. Das Schaltelement des NMOS-Transistors
MN6 ist mit dem Knoten N4 verbunden.
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Der
Betrieb des konventionellen Reihendecoder-Schaltkreises mit dem
oben beschriebenen Aufbau wird nachfolgend beschrieben.
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Beispielsweise
sind, unter der Annahme, daß n
Wortleitungen in einem Zellenreihenblock vorliegen, n Hauptreihendecoder 11 erforderlich,
um jeweils eine der n Wortleitungen zu selektieren. In diesem Fall
sind diese, da die Hauptreihendecoder 11 in ihrer Belegungsfläche sehr
groß sind,
kaum zu verwenden in einer hoch integrierten Halbleiter-Speichervorrichtung.
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Um
ein derartiges Problem zu lösen
ist deshalb in konventioneller Weise ein Verfahren vorgeschlagen
worden zum Verbinden von wenigstens zwei Subreihendecodern 12 mit
einem Hauptreihendecoder 11, und die Verwendung von Decodier-Signalen
auf Eingabe-Netzlinien pxi zu den Subreihendecodern 12,
so wie dies in 1A gezeigt ist.
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In 1A sind
vier Subreihendecoder 12 mit einem Hauptreihendecoder 11 verbunden.
Eine verstärkte
Spannung Vpp mit hohem Pegel wird an nur eine der Eingabenetzlinien
pxi zu den Subreihendecodern 12 transferiert. In diesem
Fall werden für
jeden Zellenreihenblock n/4 Hauptreihendecoder 11 benötigt, da
vier Subreihendecoder 12 unter der Bedingung mit jedem
Hauptreihendecoder 11 verbunden sind, daß n Wortleitungen
in jedem Zellenreihenblock vorliegen. Daraus ergibt sich eine Verringerung der
Belegungsfläche.
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Andererseits
wird eine Spannung zum Freigeben einer Wortleitung verwendet, welche
Spannung höher
ist als die Netzspannung Vcc, um Daten mit hohem Pegel gut zu übertragen,
und zwar in dem Fall, in dem ein NMOS-Transistor als DRAM-Zellentransistor
benutzt wird. Der Grund hierfür
ist, daß der NMOS-Transistor,
der als der DRAM-Zellentransistor verwendet wird, aufgrund einer
Schwellwertspannung in seiner Spannungs-Transfer-Leistungsfähigkeit
begrenzt ist.
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In
anderen Worten ist in dem Fall, in dem eine Schaltelements-Spannung für den NMOS-Transistor
das Niveau der Netzspannung Vcc hat, die durch den NMOS-Transistor übertragbare
hohe Spannung Vcc – Vtn
(die Schwellwertspannung des NMOS-Transistors). Aus diesem Grund
muß am Schaltelement
des NMOS-Transistors eine Spannung aufgebracht werden, die höher ist
als die Versorgungsspannung Vcc, um einen Spannungsabfall zu kompensieren, der
sich aufgrund der Schwellwertspannung Vtn des NMOS-Transistors ergibt.
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In
diesem Fall sind jedoch Mittel erforderlich, um eine Schaltelements-Spannung
für den
Transistor MN5 für
einen Hochpegel-Spannungstransfer in dem Subreihendecoder 12 über die
Hochpegel-Spannung Vpp anzuheben zur Kompensation der Transfercharakteristik
(Vcc – Vtn)
des NMOS-Transistors, sobald die Hochpegel-Spannung Vpp an die korrespondierende
Wortleitung übertragen
wird. Ein derartiges Mittel ist der Urlader-Transistor MN4 in dem Subreihendecoder 12.
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Die
Operation beim Selektieren einer gewünschten Wortleitung und beim
Transferieren der Hochpegel-Spannung Vpp an die selektierte Wortleitung
wird nun erläutert.
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Zuerst
wird einer der der gewünschten
Wortleitung zugeordneten der Hauptreihendecoder 11 selektiert
durch die Reihenadressen-Bits
ax23, ax45 und ax67. In dem selektierten Hauptreihendecoder 11 wird
die Versorgungsspannung Vcc an den Output-Knoten N2 transferiert,
was veranlaßt,
daß eine Spannung
(Vcc – Vtn)
an die Urlader-Knoten N3 in den mit dem selektierten Hauptreihendecoder 11 verbundenen
Subreihendecodern 12 übertragen
wird, sobald eine Steuerspannung für den Urlader-Transistor MN4
in jedem Subreihendecoder 12 den Pegel der Netzspannung
Vcc hat, wobei Vtn eine Schwellwertspannung des Urlader-Transistors MN4 ist.
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Dann
wird die Wortleitungs-Freigabespannung Vpp von dem Hochpegel-Spannungs-Transferdecoder
auf einen Hochpegel-Spannungstransfer-Knoten pxi aufgebracht, der
mit der gewünschten Wortleitung
korrespondiert. Beispielsweise wird in dem Fall, in dem die Wortleitungs-Freigabespannung Vpp
von dem Hochpegel-Spannungstransferdecoder auf
den Hochpegel-Spannungstransfer-Knoten
px0 aufgebracht wird, eine Spannung an dem Hochpegel-Spannungstransfer-Knoten
px0 geändert
vom Erdungsspannungspegel Vss auf den Wortleitungs-Freigabespannungs-Pegel
Vpp. Dar aus resultiert, daß die
Spannung (Vcc – Vtn)
an dem Schaltelementknoten N3 des Hochpegel-Spannungstransfer-Transistors
MN5 auf den Hochspannungs-Pegel Vpp oder darüber angehoben wird, aufgrund
eines Widerstands zwischen dem Hochpegel-Spannungstransfer-Knoten
px0 und dem Schaltelementknoten N3 des Hochpegel-Spannungstransfer-Transistors MN5.
Dadurch wird bewirkt, daß die
Wortleitungs-Freigabespannung Vpp an dem Hochpegel-Spannungstransfer-Knoten
px0 an die gewünschte
Wortleitung MLO transferiert wird.
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Es
ist hervorzuheben, daß in
einem Fall, in dem der Hauptreihendecoder 11 nicht selektiert
wird, die Spannung an dem Urlader-Knoten N3 den Pegel der Erdungsspannung
Vss hat. Daraus resultiert, daß das
Urlader-Phänomen
nicht auftritt, da der Hochpegel-Spannungstransfer-Transistor MN5
in dem Subreihendecoder 12 eine kleine Kapazität erzeugt. Wenn
weiterhin der Hochpegel-Spannungstransfer-Knoten pxi bei der Kondition
des selektierten Hauptreihendecoders 11 den Erdungsspannungspegel
Vss hat, dann wird die korrespondierende Wortleitung nicht freigegeben.
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Andererseits
müssen
die Subreihendecoder 12 alle Zellen treiben, unter der
Annahme, daß die Anzahl
der mit den Wortleitungen verbundenen Zellen in einem Zellenreihenblock
1k ist. Aus diesem Grund könnte
eine Sollspannung nicht an alle der 1k-Zellen übertragen werden, die mit den
Wortleitungen verbunden sind. Es kann ferner eine Zeitverzögerung bei
der Spannungsübertragung
an die Zellen auftreten.
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Um
das obenerwähnte
Problem mit der Ausbildung gemäß 1A zu
lösen,
ist ein anderer Reihendecoder-Schaltkreis vorgeschlagen worden,
wie er in 1B gezeigt ist. Gemäß dieser
Zeichnung ist der Zellenreihenblock in n Teile unterteilt und jeweils ein
Subreihendecoder 12 ist mit jedem der n Zellenreihenblock-Teile
verbunden, um die korrespondierende Wortleitung zu decodieren. Jeder
Hauptreihendecoder 11 ist links oder rechts in der zugeordneten Schaltung
positioniert. Die Anzahl der Subreihendecoder 12 wird durch
die unterteilten Zellenreihenblock-Teile erhöht, woraus eine Reduktion der
Treibgröße resultiert.
Da jedoch die Subreihendecoder 12 in ihrer Treibgröße reduziert
sind, wird der Urlader-Wirkungsgrad an dem Urlader-Knoten N3 abgesenkt,
was zu folgenden Problemen führt.
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Als
erstes kann das Output-Signal pxi von dem Hochpegel-Spannungstransfer-Decoder,
der den Hochspannungspegel Vpp höher
als den Spannungspegel von Vcc + Vtn (die Schwellwertspannung des
Zellen NMOS-Transistors) aufweist, nicht zufriedenstellend übertragen
werden aufgrund der niedrigen Spannung an dem Urlader-Knoten N3.
Daraus resultiert, daß die Übertragungsgeschwindigkeit
verzögert
wird oder daß die
Netzspannung Vcc nicht vollständig
an die Zelle übertragen
wird wegen der niedrigeren Hochpegel-Spannung. Dies kann ein Auffrisch-Problem verursachen.
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Weiterhin
kann, obwohl die Niedrigpegel-Spannung an dem Urlader-Knoten N3
dem hohen Spannungspegel Vpp ausreichend zu übertragen vermag und der verzögerten Übertragungsgeschwindigkeit
nur wenig Bedeutung zugemessen wird, die Spannung am Urlader-Knoten
N3 in ihrem Pegel absinken aufgrund eines Sperrstroms (OFF-current)
oder eines Stromverlustes und eines Übergangs-Stromverlustes beim
Verstreichen von Zeit. Wenn das Spannungspegel am Urlader-Knoten N3
niedriger wird als das Spannungspegel von Vpp + Vtn (die Schwellwertspannung
des NMOS-Transistors MN5), dann gelangt die korrespondierende Wortleitung
in einen gleitenden oder abtriftenden Status, aus dem ein unerwartetes
Problem resultiert. Üblicherweise
muß in
dem DRAM eine Zeit von wenigstens 100 μs sichergestellt sein für eine Reihenadressier-Zeitsignal-
oder Abtast-Matrix-Ausbildung.
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Eine
konventionelle Wortleitungs-Treib-Methode wurde beispielsweise aus
der
US 5,373,479 bekannt,
um die obenerwähnten
beiden Probleme zu lösen.
Gemäß dieser
konventionellen Wort leitungs-Treib-Methode wird eine Spannung VXG
höher als
die Versorgungsspannung Vcc und niedriger als die Spannung von Vcc
+ Vtn (die Schwellwertspannung des NMOS-Transistors MN4) auf das
Schaltelement des Urlader-Transistors MN4 aufgebracht, um die Urlader-Effizienz
am Urlader-Knoten N3 zu verbessern. Als ein Resultat wird die Spannung
an dem Urlader-Knoten N3, der in einem Fall, in dem VXG = Vcc den
Pegel von Vcc – Vtn
(die Schwellwertspannung des NMOS-Transistors MN4) hat, angehoben auf
einen Pegel von VXG – Vtn
(die Schwellwertspannung des NMOS-Transistors MN4). Es kann deshalb
eine relativ hohe Spannung am Urlader-Knoten N3 sichergestellt werden.
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Beispielsweise
wird in dem Fall, in dem VXG = Vcc + 0,5 V ist, eine Spannung von
Vcc – Vtn
(die Schwellwertspannung des NMOS-Transistors MN4) von + 0,5 V auf
das Schaltelement des Urlader-Transistors MN4 aufgebracht. Daraus
resultiert, daß das Output-Signal
pxi des Hochpegel-Spannungstransfer-Decoders, das den hohen Spannungspegel
Vpp hat, durch den Hochpegel-Spannungstransfer-Transistor
MN5 gut an die selektierte Wortleitung transferiert werden kann.
Jedoch hat diese vorerwähnte, konventionelle
Wortleitungs-Treibmethode einen Nachteil, der darin besteht, daß die Vorrichtung
zum Generieren von VXG sehr präzise
ausgebildet sein muß.
Weiterhin ist der VXG-Pegel anfällig,
mit einer Prozeßvariation
zu variieren. In anderen Worten ist es insignifikant, wenn die Spannung
VXG einen niedrigen Pedel angenähert
an die Versorgungsspannung Vcc hat. In einem Fall, in dem die Spannung VXG
höher ist
als die Spannung von Vcc + Vtn (die Schwellwertspannung des NMOS-Transistors
MN4) kann die Wortleitung gleiten oder abtriften aufgrund eines
Verluststromes, der von dem Urlader-Knoten N3 zum Knoten N2 durch
den Urlader-Transistor MN4 fließt,
wenn ein Reihen-Adressier-Abtast-
oder Zeitsignal eine lange Dauer hat.
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Die
vorliegende Erfindung wurde geschaffen im Hinblick auf die vorerwähnten Probleme.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum
Ansteuern von Wortleitungen in ei ner Halbleiter-Speichervorrichtung
anzugeben, die in der Lage ist, das Gleiten oder Floaten einer selektierten
Wortleitung aufgrund eines Sperrstroms oder eines Stromverlustes
zu vermeiden, der aus einem niedrigen Spannungspegel an einem Urlader-Knoten
resultiert, wenn ein Reihenadressier-Abtast- oder Zeitsignal eine
lange Dauer hat.
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Diese
Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs
1 gelöst.
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Die
vorerwähnten
Merkmale und Vorteile der vorliegenden Erfindung werden klarer verständlich aus
der nachfolgenden detaillierten Beschreibung, die in Verbindung
mit den beiliegenden Zeichnungen zu sehen ist, in denen:
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1A und 1B Schaltungsdiagramme sind,
die Ausbildungen konventioneller Reihendecoderschaltungen zum Treiben
von Wortleitungen in einer Halbleiter-Speichervorrichtung illustrieren;
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2 ein
Schaltungsdiagramm ist, das die Ausbildung in einem Subreihendecoder
illustriert, der erfindungsgemäß in einem
Wortleitungs-Treiberkreis angewendet wird;
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3 ist
ein Zeitdiagramm, das ein erstes Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung
illustriert;
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4 ist
ein Zeitdiagramm, das ein zweites Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung
illustriert;
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5 ist
ein Zeitdiagramm, das ein drittes Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung
illustriert; und
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6A und 6B sind
Schaltkreis-Diagramme, die unterschiedliche Ausführungsformen eines Hochpegel-Spannungstransfer-Transistors in 2 illustrieren.
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2 ist
ein Schaltungsdiagramm, das den Aufbau eines Subreihendecoders in
einem Wortleitungs-Treib-Schaltkreis illustriert, der bei der vorliegenden
Erfindung verwendet wird. Der Aufbau des Subreihendecoders in 2 ist
derselbe wie der eines konventionellen Subreihendecoders 12 in
den 1A und 1B, so
daß eine
eigene Beschreibung dieses Subreihendecoders weggelassen wird.
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3 ist
ein Zeitdiagramm, das ein erstes Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung
illustriert. Diese Wortleitungs-Treib-Methode wird nachfolgend unter Bezug
auf die 2 und 3 im Detail
erläutert.
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Im
Ausgangs-Status hat das Signal am Knoten N2 den Erdungs-Spannungs-Pegel Vss.
In dem Fall, in dem die Spannung VXG von Vcc + 0,5 V auf das Schaltglied
des Urlader-Transistors MN4 aufgebracht wird, hat das Signal am
Knoten N4 den Netzspannungspegel Vcc, während das Signal am Urlader-Knoten
N3 den Erdungsspannungspegel Vss hat. Auch das Output-Signal pxi
des Hochpegelspannungstransfer-Decoders hat den Erdungsspannungspegel
Vss. Daraus resultiert, daß die
Erdungsspannung Vss an die korrespondierende Wortleitung WL transferiert
wird. Wenn dann das Signal am Knoten N2 geändert wird vom Erdungsspannungspegel Vss
auf den Netzspannungspegel Vcc und das Signal an dem Knoten N4 geändert wird
vom Netzspannungspegel Vcc auf den Erdungsspannungspegel Vss (ground
voltage level Vss), dann hat das Signal am Urlader-Knoten N3 den
Spannungspegel von Vcc + 0,5 V – Vtn
(die Schwellwertspannung des NMOS-Transistors MN4). Wenn zu diesem
Zeitpunkt das Output-Signal pxi des Hochpegel-Spannungstransfer-Decoders
sich ändert
vom dem Erdungs spannungspegel Vss auf den hohen Spannungspegel Vpp,
dann hat das Signal am Urlader-Knoten N3 einen Spannungspegel von
Vcc + 0,5 V – Vtn
(die Schwellwertspannun des NMOS-Transistors MN4) + Vpp unter der
Annahme, daß der
Wirkungsgrad 100% beträgt.
Daraus ergibt sich, daß die
Hochpegel-Spannung Vpp durch den Hochpegel-Spannungstransfer-Transistor
MN5 an die korrespondierende Wortleitung WL transferiert wird.
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Alternativ
kann der Urlader-Transistor MN4 so ausgebildet sein, daß er eine
Schwellwertspannung hat, die niedriger ist als die Schwellwertspannung
des allgemeinen NMOS-Transistors. Zum Beispiel ist in einem Fall,
in dem der Urlader-Transistor MN4 eine um 0,5 V niedrigere Schwellwertspannung hat
als der allgemeine NMOS-Transistor, das Signal an dem Urlader-Knoten
N3 auf einem Spannungspegel von Vcc – Vtn (der Schwellwertspannung
des NMOS-Transistors MN4) – 0,5
V, sobald das Signal an dem Knoten N2 geändert wird von dem Erdungsspannungspegel
Vss auf den Netzspannungspegel Vcc.
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Ferner
muß, um
ein Gleiten oder Floaten der Wortleitung zu verhindern, der Spannungspegel
am Urlader-Knoten N3 höher
sein als der Spannungspegel von Vpp + Vtn (die Schwellwertspannung
des NMOS-Transistors MN5) bei der Kondition, daß ein REihenadressier-Abtast-
oder Zeitsignal RAS eine lange Dauer hat. Der Hochpegel-Spannungstransfer-Transistor
MN5 kann dann so ausgelegt sein, daß er eine Schwellwertspannung
niedriger als die Schwellwertspannung des allgemeinen NMOS-Transistors
hat. Alternativ kann ein Sperrschicht-NMOS-Transistor verwendet
werden als der Hochpegel-Spannungstransfer-Transistor MN5. Im Resultat
wird die Gleitkondition der Wortleitung derart vermindert, daß die Wortleitung
nicht für
längere
Zeit gleiten oder abtriften kann.
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4 ist
ein Zeitdiagramm, das ein zweites Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung
illustriert. Diese Wortleitung- Treibmethode
wird nachstehend unter Bezug auf die 2 und 4 erläutert.
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Im
Ausgangsstatus hat das Signal am Knoten N2 den Grund- oder Erdungsspannungspegel Vss,
die Netzspannung Vcc liegt am Schaltelement des Urlader-Transistors
MN4 an, und das Output-Signal
pxi des Hochpegel-Spannungstransfer-Decoders hat den Grund- oder
Erdungsspannungspegel Vss. Sobald die Netzspannung Vcc auf das Schaltelement
des Urlader-Transistors MN4 aufgebracht wird, hat das Signal am
Urlader-Knoten N3 den Grund- oder
Erdungsspannungspegel Vss. Wenn dann das Signal am Knoten N2 geändert wird
vom Grund- oder Erdungsspannungspegel Vss auf den Netzspannungspegel
Vcc, dann wird das Signal am Urlader-Knoten N3 vom Grund- oder Erdungsspannungspegel
Vss auf den Spannungspegel von Vcc – Vtn (die Schwellwertspannung
des NMOS-Transistors MN4) geändert.
Wenn zu diesem Zeitpunkt die Schaltelement- oder Schaltspannung
für den
Urlader-Transistor MN4 geändert
wird von dem Netzspannungspegel Vcc auf den Erdungsspannungspegel
Vss und das Output-Signal pxi des Hochpegelspannungstransfer-Decoders
geändert
wird vom Erdungsspannungspegel Vss auf den hohen Spannungspegel
Vpp, dann wird die Hochpegelspannung Vpp durch den Hochpegel-Spannungstransfer-Transistor MN5 an
die korrespondierende Wortleitung WL übertragen. Auch hat eine Steuerquellenspannung Vgs
des Urlader-Transistors
MN4 einen Pegel von – Vcc,
wenn die Schaltspannung zum Urlader-Transistor MN4 geändert wird
vom Netzspannungspegel Vcc auf den Erdungsspannungspegel Vss, was
bewirkt, daß der
Urlader-Transistor MN4 abgeschaltet wird. Daraus resultiert, daß das Ausmaß eines
Sperrstroms (OFF-current), der vom Urlader-Knoten N3 zum Knoten
N2 fließt,
reduziert werden kann. Bei diesem zweiten Verfahren braucht der
Hochpegelspannungstransfer-Transistor MN5 keine Schwellwertspannung
niedriger als die Schwellwertspannung des allgemeinen NMOS-Transistors
zu haben. Ferner kann das zweite Verfahren auch das Wortleitungs-Gleitproblem
lösen,
das aus dem Sperrstrom resultiert, der von dem Urlader-Knoten N3
zum Knoten N2 fließt,
wenn das Reihenadressier-Abtast- oder Zeitsignal RAS eine lange
Dauer hat.
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Andererseits
kann im Ausgangsstatus die Spannung VXG auf das Schaltelement des
Urlader-Transistors MN4 in einer Kondition aufgebracht werden, bei
der das Signal an Knoten N2 und das Output-Signal pxi des Hochpegelspannungstransfer-Decoders
den Erdungsspannungspegel Vss hat. Daraus resultiert, daß das Signal
am Urlader-Knoten N3 den Erdnungsspannungspegel Vss hat. In diesem Fall
wird, sobald das Signal am Knoten N2 geändert wird vom Erdungsspannungspegel
Vss auf den Netzspannungspegel Vcc, das Signal am Urlader-Knoten N3
geändert
vom Erdungsspannungspegel Vss auf den Spannungspegel von VXG – Vtn (die
Schwellwertspannung des NMOS-Transistors MN4). Wenn zu diesem Zeitpunkt
die Schaltelement-Spannung für den
Urlader-Transistor MN4 geändert
wird vom Spannungspegel VXG auf den Erdungsspannungspegel Vss und
das Output-Signal pxi vom Hochpegelspannungstransfer-Decoder geändert wird
vom Erdungsspannungspegel Vss auf den hohen Spannungspegel Vpp,
dann wird die Hochpegelspannung Vpp durch den Hochpegel-Spannungstransfer-Transistor MN5 an
die korrespondierende Wortleitung WL übertragen. In diesem zweiten
Verfahren braucht der Hochpegelspannungstransfer-Transistor MN5
keine niedrigere Schwellwertspannung zu haben als der allgemeine
NMOS-Transistor. Auch kann das zweite Verfahren das Wortleitungs-Gleitproblem
lösen,
das aus dem Sperrstrom resultiert, der vom Urlader-Knoten N3 zum
Knoten N2 fließt,
wenn das Reihenadressier-Abtast- oder Zeitsignal RAS eine lange
Dauer hat. Weiterhin kann das zweite Verfahren die Ladewirkung verbessern.
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Alternativ
kann im Ausgangsstatus die Hochpegelspannung Vpp auf das Schaltelement
des Urlader-Transistors MN4 unter der Voraussetzung aufgebracht
werden, daß das
Signal am Knoten N2 und das Output-Signal pxi von dem Hochpegelspannungstransfer-Decoder den Erdungsspannungspegel
Vss haben. Daraus resultiert, daß das Signal am Urlader-Knoten
N3 den Erdungsspan nungspegel Vss hat. In diesem Fall wird, falls
das Signal am Knoten N2 geändert
wird vom Erdungsspannungspegel Vss auf den hohen Spannungspegel
Vpp, das Signal am Urlader-Knoten N3 geändert vom Erdnungsspannungspegel
Vss auf den Spannungspegel von Vpp – Vtn (die Schwellwertspannung
des NMOS-Transistors MN4). Wenn zu diesem Zeitpunkt die Schaltelements-
oder Steuerspannung für
den Urlader-Transistor MN4 geändert
wird vom hohen Spannungspegel Vpp auf den Erdungsspannungspegel
Vss und das Output-Signal pxi von dem Hochpegelspannungstransfer-Decoder vom Erdungsspannungspegel
Vss auf den hohen Spannungspegel Vpp geändert wird, dann wird die hohe
Pegelspannung Vpp durch den Hochpegelspannungstransfer-Transistor MN5
an die korrespondierende Wortleitung WL übertragen.
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Im
Resultat wird bei dem zweiten Verfahren die Schalt- oder Steuerspannung
für den
Urlader-Transistor MN4 von einem spezifischen Spannungspegel auf
den niedrigeren Spannungspegel oder den Erdungsspannungspegel Vss
abgesenkt, ehe das Output-Signal pxi von dem Hochpegelspannungstransfer-Decoder
geändert
wird von dem Erdungsspannungspegel Vss auf den hohen Spannungspegel
Vpp.
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5 ist
ein Zeitdiagramm, das ein Verfahren zum Treiben von Wortleitungen
in einer Halbleiter-Speichervorrichtung gemäß einem dritten Verfahren illustriert.
Diese Wortleitungs-Treib-Methode
wird nachstehend unter Bezug auf die 2 und 5 im Detail
erläutert.
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Im
Ausgangsstatus wird die Hochpegelspannung Vpp, die Netzspannung
Vcc oder die Spannung VXG auf das Schaltelement des Urlader-Transistors MN4
bei einer Kondition aufgebracht, bei der das Signal am Knoten N2
und das Output-Signal pxi von dem Hochpegelspannungstransfer-Decoder
den Erdungsspannungspegel Vss haben. Im Resultat hat dann das Signal
am Urlader-Knoten N3 den Erdungsspannungspegel Vss. Wenn dann das
Output-Signal pxi von dem Hochpegelspannungstransfer-Decoder geändert wird vom
Erdungsspannungspegel Vss auf den hohen Spannungspegel Vpp, dann
wird die Schalt- oder Steuerspannung für den Urlader-Transistor MN4
geändert
vom hohen Spannungspegel Vpp, vom Netzspannungspegel Vcc oder vom
Spannungspegel VXG auf den niedrigeren Spannungspegel. Im Resultat
wird dann die hohe Pegelspannung Vpp durch den Hochpegelspannungstransfer-Transistor
MN5 auf die korrespondierende Wortleitung WL übertragen.
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Die 6A und 6B sind
Schaltkreisdiagramme, die verschiedene Ausführungsformen des Hochpegelspannungstransfer-Transistors
MN5 in 2 illustrieren. 6A zeigt
eine Auslegung oder Ausstattung eines allgemeinen NMOS-Transistors, wie
er als der Hochpegelspannungstransfer-Transistor MN5 benutzt wird.
In 6B besitzt der Hochpegelspannungstransfer-Transistor
MN5 eine gesteigerte Kanallänge
an einer Poly-Region a des Urlader-Knotens N3, um die Urlade- oder
Lade-Wirkung zu erhöhen.
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Allgemein
wird die in 6A gezeigte Transistor-Kanallänge verwendet,
um die Geschwindigkeit eines Treibers zu steigern. Jedoch kann die
Transistor-Kanallänge
gemäß 6A benutzt
werden, um eine Schaltelement-Überlappungs-Kapazität zu erhöhen und
die Urlade- bzw. Lade-Wirksamkeit zu verbessern.
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Wie
sich aus der vorstehenden Beschreibung ergibt, kann diese Wortleitungs-Treib-Methode verhindern,
daß eine
selektierte Wortleitung aufgrund eines Sperrstroms gleitet, der
aus einem niedrigen Spannungspegel am Urlade-Knoten resultiert,
sobald das Reihenadressier-Abtast- oder Zeitsignal eine lange Dauer
hat. Ferner hat diese Wortleitungs-Treib-Methode den Effekt einer
Verbesserung des Urlade- oder Lade-Wirkungsgrades.