JPS5979488A - Ｍｏｓメモリ回路 - Google Patents
Ｍｏｓメモリ回路Info
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- JPS5979488A JPS5979488A JP57189717A JP18971782A JPS5979488A JP S5979488 A JPS5979488 A JP S5979488A JP 57189717 A JP57189717 A JP 57189717A JP 18971782 A JP18971782 A JP 18971782A JP S5979488 A JPS5979488 A JP S5979488A
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- JP
- Japan
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- word line
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- 230000004913 activation Effects 0.000 claims abstract description 16
- 230000003213 activating effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 235000017399 Caesalpinia tinctoria Nutrition 0.000 description 1
- 241000388430 Tara Species 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に絶縁ゲート形電界トランジスタ（以下〜１０Ｓ
トランジスタという）を用いたＭＯＳメモリ回路に関す
る。
トランジスタという）を用いたＭＯＳメモリ回路に関す
る。
近年、ｌトランジスタ形ダイナミックＲＡＭの大容量化
が著しい。それに伴って轟然メモリセルは小形ｖｒ−な
るので、電荷を蓄積するメモリセル容量に減少し、−万
デイジツト線の寄生容量が増大する。従ってよみ出し電
圧にかなり減衰をうける。
が著しい。それに伴って轟然メモリセルは小形ｖｒ−な
るので、電荷を蓄積するメモリセル容量に減少し、−万
デイジツト線の寄生容量が増大する。従ってよみ出し電
圧にかなり減衰をうける。
センス増幅器に高感度であるが、技術的に困難で感度の
余裕７ｊＸないから、メモリセル容量ｆ−蓄えられた電
荷を極力早く放電させねばならない。このようにメモリ
セルの信号を効率よく使用するためＫにセンス増幅器活
性化前にワード線を電源電圧ｖ上の１ノベルＩ／ｒ、−
Ｊ−る必要が生じてさた３、第１図に示す従来の回路で
に上記の要求を満たすことができないことを先ず酸２明
する。この回路はｍ列（ｍに４の倍数）に配列σれたワ
ード線のうち、同一デコーダによる４本分の選択回路で
ある。すなわちワード線活性化信号条Ｗが゛′ｌ″レベ
ルで、トランジスタＱｌｏのゲートにデコーダＮ０ｉ（
節点の信号φＮＤＩが印加されると、４本のワード線が
先ず選択される。ワード線１〜４はトランジスタＱ、〜
Ｑ４ヲ介して節点Ｎ１に連らなっているからさらにワー
ド線選択信号ＣＡ１〜φ４４のうちの１コが” ｌ ”
Ｖヘルｌ／ｃｉ ９−ッ（７） ”）−ド線が選択キ
！１パ１″レベルＶＣなる。各ワード線はワード線フロ
ーティング防止用信号謁が入力した場合トランジスタＱ
Ａ１〜ＱＡ４全介して接地される。上記のトランジスタ
ＱＡＩ〜ＱＡ４の作用を以下に説明する。デコーダＮ
０１（、節点の信号ρＮＤＩが非選択の場合１丁なわち
１１０＃レベルのときワード線１〜４はセンス増幅器活
性時に図示していないティジット線との寄性容ｆ＆ｌ’
？−よるカツプリングがあるからグラウンドレベルかう
負１ノベルｖｃｆｘｔ）トランジスタＱ１〜Ｑ４′ｆ！
：介して節膚Ｎ１のレベルを、またトランジスタＱ１ｏ
を介してワード憩活恰−化信号〜のレベルを下げるよ′
）にｒＪ、たら〈。しかしワード線７０−ティング防止
用伯号右が“１″レベルに設定されてお９．ワードａ！
１〜４μグラウンドレベルに固定されている。次にデコ
ーダＮＯＲ節点の信号”ＭＤＩが゛′ｌ″レベルで、仮
９にワード線選択信号ρＡ１が′″１”レベルでワード
線ｌが選択された場合を考える。
余裕７ｊＸないから、メモリセル容量ｆ−蓄えられた電
荷を極力早く放電させねばならない。このようにメモリ
セルの信号を効率よく使用するためＫにセンス増幅器活
性化前にワード線を電源電圧ｖ上の１ノベルＩ／ｒ、−
Ｊ−る必要が生じてさた３、第１図に示す従来の回路で
に上記の要求を満たすことができないことを先ず酸２明
する。この回路はｍ列（ｍに４の倍数）に配列σれたワ
ード線のうち、同一デコーダによる４本分の選択回路で
ある。すなわちワード線活性化信号条Ｗが゛′ｌ″レベ
ルで、トランジスタＱｌｏのゲートにデコーダＮ０ｉ（
節点の信号φＮＤＩが印加されると、４本のワード線が
先ず選択される。ワード線１〜４はトランジスタＱ、〜
Ｑ４ヲ介して節点Ｎ１に連らなっているからさらにワー
ド線選択信号ＣＡ１〜φ４４のうちの１コが” ｌ ”
Ｖヘルｌ／ｃｉ ９−ッ（７） ”）−ド線が選択キ
！１パ１″レベルＶＣなる。各ワード線はワード線フロ
ーティング防止用信号謁が入力した場合トランジスタＱ
Ａ１〜ＱＡ４全介して接地される。上記のトランジスタ
ＱＡＩ〜ＱＡ４の作用を以下に説明する。デコーダＮ
０１（、節点の信号ρＮＤＩが非選択の場合１丁なわち
１１０＃レベルのときワード線１〜４はセンス増幅器活
性時に図示していないティジット線との寄性容ｆ＆ｌ’
？−よるカツプリングがあるからグラウンドレベルかう
負１ノベルｖｃｆｘｔ）トランジスタＱ１〜Ｑ４′ｆ！
：介して節膚Ｎ１のレベルを、またトランジスタＱ１ｏ
を介してワード憩活恰−化信号〜のレベルを下げるよ′
）にｒＪ、たら〈。しかしワード線７０−ティング防止
用伯号右が“１″レベルに設定されてお９．ワードａ！
１〜４μグラウンドレベルに固定されている。次にデコ
ーダＮＯＲ節点の信号”ＭＤＩが゛′ｌ″レベルで、仮
９にワード線選択信号ρＡ１が′″１”レベルでワード
線ｌが選択された場合を考える。
ワード線１はワード線活性化信号〜によって、トランジ
スタＱ、。、Ｑ、ｆｆｉ介して゛（、ｑレベルになる。
スタＱ、。、Ｑ、ｆｆｉ介して゛（、ｑレベルになる。
しかしこの場合にもトランジスタＱＡｕ’！４通してい
るから、ワード線１ｉ）ランジ２りＱＡ１ヲ介して直流
電流を流［〜なから°゛１″１″レベルしなければなら
ない。従ってワード線活性化信号へそ電流電圧以上にす
るために電流宵、圧工９高い）・イ・フロート信号を用
いても、負荷が大きいのでワード線活性化信号へｎ低い
レベルにおと芒れてしまう結果１／Ｃなる。それ故従来
の回路ではワード線活性化信号φＷぼノ・イ・フロート
信号を使用でさず。
るから、ワード線１ｉ）ランジ２りＱＡ１ヲ介して直流
電流を流［〜なから°゛１″１″レベルしなければなら
ない。従ってワード線活性化信号へそ電流電圧以上にす
るために電流宵、圧工９高い）・イ・フロート信号を用
いても、負荷が大きいのでワード線活性化信号へｎ低い
レベルにおと芒れてしまう結果１／Ｃなる。それ故従来
の回路ではワード線活性化信号φＷぼノ・イ・フロート
信号を使用でさず。
電源電圧レベルの信号までしか使用できなかった。
ワード線を電源電圧以上のレベルにするため回路構成を
第１図と異に、した従来例を第２図に示す。
第１図と異に、した従来例を第２図に示す。
第１図でげワード線にトランジスタＱ、、１〜ＱＡ４カ
接続されていたが、この回路でにフリップフロップ回路
１〜４の一端子がワード線１〜４に接続されろ。このフ
リップフロップ回路はすべて同一であるが、フリップフ
ロップ回路１について説明するとトランジスタＱ１□ｌ
Ｑ１□は７リツノ７０ツブの対のトランジスタであり、
トランジスタＱ１．■ドレインがワード線Ｉ Ｖｃ＊
まｆｃトランジスタＱ１□のド１ツインＨ７ｋＴ、源ｖ
９ＤとトランジスタＱ、３Ｔｈ介して接続される。トラ
ンジスタＱ１３のゲートにプリチャージ信号ｌ７１Ｐが
入力式れる。第２図の回路でにワード線活性化信号へよ
電源電圧以上のレベルにすることができること全以下説
明する。デコーダＮ ＯｒＬ節点の信号φＮＤＩが１”
レベルで、ワード線選択信号鏝４□が゛１″レベルの場
合にワード線１が選択される。このときワードｍ１はワ
ード線活性化信号〜がトランジスタＱ、。、Ｑｌを介し
て入力され゛′ｌ″レベルＶＣする。このときフリップ
フロッグ回路１のトランジスタＱ１□のゲートがｔｔ
、ｐｒレヘルＶＣするカラ、）ランジスタＱ１□ｆｌ
、ｔ ７ ＶＣ３Ｌ対のトランジスタＱ１１げオフにな
る。従ってワード線１に直流霜、流に流れず、ワード線
清注化情号φｗｔ市源電圧以上のハイ・フロート信号を
用イテもワード線１０レベルに電源電圧以上のレベルを
保持でさる。またデコーダＮ ＯＲ節点の信号φＮＤ、
カｔ（ｏ ｎ ｖ ヘルで非選択の場合、フリッフロッ
グ回路１のトランジスタＱ１□はオン、トランジスタＱ
１□はオフとなるからワード線１がグラウンドレベルに
固定される。このよ５１’Ｃ第２図の回路はセンス増幅
器活性化前にワード線ｆｃ電源電圧以上のレベルＩ’Ｃ
するという目的を達しているが。
接続されていたが、この回路でにフリップフロップ回路
１〜４の一端子がワード線１〜４に接続されろ。このフ
リップフロップ回路はすべて同一であるが、フリップフ
ロップ回路１について説明するとトランジスタＱ１□ｌ
Ｑ１□は７リツノ７０ツブの対のトランジスタであり、
トランジスタＱ１．■ドレインがワード線Ｉ Ｖｃ＊
まｆｃトランジスタＱ１□のド１ツインＨ７ｋＴ、源ｖ
９ＤとトランジスタＱ、３Ｔｈ介して接続される。トラ
ンジスタＱ１３のゲートにプリチャージ信号ｌ７１Ｐが
入力式れる。第２図の回路でにワード線活性化信号へよ
電源電圧以上のレベルにすることができること全以下説
明する。デコーダＮ ＯｒＬ節点の信号φＮＤＩが１”
レベルで、ワード線選択信号鏝４□が゛１″レベルの場
合にワード線１が選択される。このときワードｍ１はワ
ード線活性化信号〜がトランジスタＱ、。、Ｑｌを介し
て入力され゛′ｌ″レベルＶＣする。このときフリップ
フロッグ回路１のトランジスタＱ１□のゲートがｔｔ
、ｐｒレヘルＶＣするカラ、）ランジスタＱ１□ｆｌ
、ｔ ７ ＶＣ３Ｌ対のトランジスタＱ１１げオフにな
る。従ってワード線１に直流霜、流に流れず、ワード線
清注化情号φｗｔ市源電圧以上のハイ・フロート信号を
用イテもワード線１０レベルに電源電圧以上のレベルを
保持でさる。またデコーダＮ ＯＲ節点の信号φＮＤ、
カｔ（ｏ ｎ ｖ ヘルで非選択の場合、フリッフロッ
グ回路１のトランジスタＱ１□はオン、トランジスタＱ
１□はオフとなるからワード線１がグラウンドレベルに
固定される。このよ５１’Ｃ第２図の回路はセンス増幅
器活性化前にワード線ｆｃ電源電圧以上のレベルＩ’Ｃ
するという目的を達しているが。
ワード線１本ごとにフリップフロップ回路を接続するこ
とげ回路素子数全増加σせ、またワード線間の間隔を減
少させることに制限を与えるから、チップザイズを犬き
く（７ないかぎりメモリを大容量化で＠ないという欠点
を有する。
とげ回路素子数全増加σせ、またワード線間の間隔を減
少させることに制限を与えるから、チップザイズを犬き
く（７ないかぎりメモリを大容量化で＠ないという欠点
を有する。
本発明の目的ａ上記の欠点を除去し、センス増幅器の活
性化前にワード線を電源電圧以上のレベルにしてメモリ
セルの信号を効率的に使用し、しかも大容量化に適した
ＭＯＳメモリ回路ケ提供することにめる０ 本発明によるＭＯＢメモリ回路は選択６丁能な手段を有
する複数個のワード線を連ねる節点・ワード線活性化信
号入力端子間にテコーダ出力ｖｃエク開閉されるトラン
ジスタと、該節点・グラウンド間にフリップフロッグ回
路と全備え、該フリップフロップ回路は出力の一端が前
記節点に接続でれ。
性化前にワード線を電源電圧以上のレベルにしてメモリ
セルの信号を効率的に使用し、しかも大容量化に適した
ＭＯＳメモリ回路ケ提供することにめる０ 本発明によるＭＯＢメモリ回路は選択６丁能な手段を有
する複数個のワード線を連ねる節点・ワード線活性化信
号入力端子間にテコーダ出力ｖｃエク開閉されるトラン
ジスタと、該節点・グラウンド間にフリップフロッグ回
路と全備え、該フリップフロップ回路は出力の一端が前
記節点に接続でれ。
他端が同回路をプリチャージする手段に接続されている
ことを！特徴とする。
ことを！特徴とする。
本発明に工ろ回路を図面により詳しく説明する。
第３図が本発明の一実施例である。第３陶μｍ列（ｍは
４の倍数）に配列妊れたワード線の９ち同一デコーダで
♂ぺ択されたワー ド線４本分の選択回路の中にフリッ
プフロップ回路を１個接続した例である。ワード線１〜
４にはそれぞれワード線選択信号りＡ１〜ρＡ４がゲー
トに入力するトランジスタＱ、−Ｑ４が接続され、４本
のワード線の節点Ｎ１とワード線活性化信号ρいの入力
端子との間にデコーダＮ０ＩＬ節点の信号’ＮＤ１がゲ
ートに入力ずろトランジスタＱ１ｏが接続される。さら
に節点Ｎ１とグラウンドとの間１’ｃＨ１コのフリップ
フロップ回路５を設けろ。このフリップフロッグ回路５
の対になるトランシフタＱ１０１１Ｑ１０２のうち一万
のトランジスタＱ１．１のドレインμ節点Ｎ１１ｃ 、
他方のトランジスタＱ１０２のドレインぼチャージ信号
ｌＰが入力するゲートをもつトランジスタＱ１ｏＪ！：
介して’ＡＵ ＲＶ ＤＤに接続される０、 次にこの回路の動作を２コの場合ＶＣわけて説明する。
４の倍数）に配列妊れたワード線の９ち同一デコーダで
♂ぺ択されたワー ド線４本分の選択回路の中にフリッ
プフロップ回路を１個接続した例である。ワード線１〜
４にはそれぞれワード線選択信号りＡ１〜ρＡ４がゲー
トに入力するトランジスタＱ、−Ｑ４が接続され、４本
のワード線の節点Ｎ１とワード線活性化信号ρいの入力
端子との間にデコーダＮ０ＩＬ節点の信号’ＮＤ１がゲ
ートに入力ずろトランジスタＱ１ｏが接続される。さら
に節点Ｎ１とグラウンドとの間１’ｃＨ１コのフリップ
フロップ回路５を設けろ。このフリップフロッグ回路５
の対になるトランシフタＱ１０１１Ｑ１０２のうち一万
のトランジスタＱ１．１のドレインμ節点Ｎ１１ｃ 、
他方のトランジスタＱ１０２のドレインぼチャージ信号
ｌＰが入力するゲートをもつトランジスタＱ１ｏＪ！：
介して’ＡＵ ＲＶ ＤＤに接続される０、 次にこの回路の動作を２コの場合ＶＣわけて説明する。
先ずρＮＤＩが非選択の場合、センス増幅器が活性時に
ぼワード線１〜４ ＰＩ図示していないティ ′ジット
線との′Ｘ駐容斬によるカップリングによりグラウンド
レベルから負のレベルに、従ってまた節点Ｎ１のレベル
も負になるようＶＣＶ′Ｘ、たらく。しかしフリップフ
ロップ回路５のトランジスタＱ１ｏ３のゲートｖｃプリ
チャーシイｇ号ｐＰがｌ″で、トランジスタＱ１ｏｔが
オンの状態にあｆ）節点１’ＪｆＬグラウントサレテイ
ル。従って節点Ｎ、はグラウンドレベルＶＣ固定された
状態を保持している。次にデコーダＮ ０１Ｌ節点の信
号φＮＩＩＨが゛ｌ″レベルで、ワード線１〜４のうち
仮りにワード線選択信号ρえ、が°゛ｌ″ｌ″レヘルド
線１が選択σれ１こ場合にはワード線活囲化信号へ趙ト
ランジスタＱ１ｏ ＋ Ｑｌ ｋ介してワード線１ｆ：
Ｉ１１”レベルにする０このときフリップフロッグ回路
５の対のトランジスタＱ１ｏ、Ｑ、。２は反転して、ト
ランジスタＱ＋ｏｔがオフ、トランジスタＱ１ｏ２がオ
ンの状態（Ｃ々る。フリラグフロッグ回路５μワード線
活曲化信号いがこ幻して単に谷星注の負荷になるだけで
ある。−万ワード＋ｉＪｉ！２〜４に］角折びれｌかっ
たのでグラウンドレベルから負のレベルになり節点Ｎ１
のレベルケ負にしようとするが、節点Ｎ１［附加された
フリップフロップ回路５の容置に比較しそこれらのワー
ド線２〜４の答惜は非常に微少であり１節点Ｎ１のレベ
ルを殆ど下げない。以上のことからワード線活性化信号
へ次電源電圧以上のハイ・フロート信号にすることが可
能である。
ぼワード線１〜４ ＰＩ図示していないティ ′ジット
線との′Ｘ駐容斬によるカップリングによりグラウンド
レベルから負のレベルに、従ってまた節点Ｎ１のレベル
も負になるようＶＣＶ′Ｘ、たらく。しかしフリップフ
ロップ回路５のトランジスタＱ１ｏ３のゲートｖｃプリ
チャーシイｇ号ｐＰがｌ″で、トランジスタＱ１ｏｔが
オンの状態にあｆ）節点１’ＪｆＬグラウントサレテイ
ル。従って節点Ｎ、はグラウンドレベルＶＣ固定された
状態を保持している。次にデコーダＮ ０１Ｌ節点の信
号φＮＩＩＨが゛ｌ″レベルで、ワード線１〜４のうち
仮りにワード線選択信号ρえ、が°゛ｌ″ｌ″レヘルド
線１が選択σれ１こ場合にはワード線活囲化信号へ趙ト
ランジスタＱ１ｏ ＋ Ｑｌ ｋ介してワード線１ｆ：
Ｉ１１”レベルにする０このときフリップフロッグ回路
５の対のトランジスタＱ１ｏ、Ｑ、。２は反転して、ト
ランジスタＱ＋ｏｔがオフ、トランジスタＱ１ｏ２がオ
ンの状態（Ｃ々る。フリラグフロッグ回路５μワード線
活曲化信号いがこ幻して単に谷星注の負荷になるだけで
ある。−万ワード＋ｉＪｉ！２〜４に］角折びれｌかっ
たのでグラウンドレベルから負のレベルになり節点Ｎ１
のレベルケ負にしようとするが、節点Ｎ１［附加された
フリップフロップ回路５の容置に比較しそこれらのワー
ド線２〜４の答惜は非常に微少であり１節点Ｎ１のレベ
ルを殆ど下げない。以上のことからワード線活性化信号
へ次電源電圧以上のハイ・フロート信号にすることが可
能である。
本発明の実施例にｍ列（ｒｎは４の倍数）に配列きれた
ワード線のうちワード線４本分の選択回路内にフリップ
フロップ回路をｌコ接続しているが。
ワード線のうちワード線４本分の選択回路内にフリップ
フロップ回路をｌコ接続しているが。
Ｉｎ列（ｍにｎの倍数）に配列されたワード線のうち同
一デコーダで選択されたワード線ｎ本分の選択回路中Ｖ
ｃ７リツプフロツプ回路を１個接続した場合も本発明は
同様に成立することにいうまでもない。
一デコーダで選択されたワード線ｎ本分の選択回路中Ｖ
ｃ７リツプフロツプ回路を１個接続した場合も本発明は
同様に成立することにいうまでもない。
以上説明したように１本発明によるメモリ回路１ＰＪ−
デコーダで選択されｆｃ複数個のワード線の選択回路に
ただ１個のフリップフロップ回路全附加することによっ
て、センス増幅器の活性化前にワード線のレベルを電流
甫圧以」二Ｖ？−′１−ることＫｊ９効率的にメモリセ
ル信号を利用することを可能としたものである。これＹ
ＣよＶ素子数の極めて少ない大容量のＭＯＳメモリ回路
′？ｆ：笑現することができる。
デコーダで選択されｆｃ複数個のワード線の選択回路に
ただ１個のフリップフロップ回路全附加することによっ
て、センス増幅器の活性化前にワード線のレベルを電流
甫圧以」二Ｖ？−′１−ることＫｊ９効率的にメモリセ
ル信号を利用することを可能としたものである。これＹ
ＣよＶ素子数の極めて少ない大容量のＭＯＳメモリ回路
′？ｆ：笑現することができる。
第１図は従来のＭＯＳメモリ回路回路ケス、第２図はワ
ード線のレベルを電源電圧以上にすることのできる従来
のＭＯＳメモリ回路を示す図、第３図は本発明の実施例
を示す図である。１〜５・・・フリップフロッグ回路５
〜・・・ワード線活注化信号。 φＮＤＩ・・・デコーダＮＯＲ節点の信号、ｐい１〜ρ
４４・・・ワード線選択信号、ｎＦ・・・ワード線フロ
ーテインク防止用信号、右１・・プリチャージ信号、Ｑ
１〜Ｑ４ ＋ ＱＩＯｒＱＩＯＩ國１０３ ”・トラン
ジスタ、Ｎ１・・・１ｍ点。 吟２Ｆ）７ 図 ＋７−７季亀ｌ ワ斗季泉Ｚ ワード奮
［ワーＬ寺泉４篤 ３ 図 クー１−棄褒ｆ 口斗櫓？ ワ斗（槃３
ｗ−ｐ°棄檗４５２０−
ード線のレベルを電源電圧以上にすることのできる従来
のＭＯＳメモリ回路を示す図、第３図は本発明の実施例
を示す図である。１〜５・・・フリップフロッグ回路５
〜・・・ワード線活注化信号。 φＮＤＩ・・・デコーダＮＯＲ節点の信号、ｐい１〜ρ
４４・・・ワード線選択信号、ｎＦ・・・ワード線フロ
ーテインク防止用信号、右１・・プリチャージ信号、Ｑ
１〜Ｑ４ ＋ ＱＩＯｒＱＩＯＩ國１０３ ”・トラン
ジスタ、Ｎ１・・・１ｍ点。 吟２Ｆ）７ 図 ＋７−７季亀ｌ ワ斗季泉Ｚ ワード奮
［ワーＬ寺泉４篤 ３ 図 クー１−棄褒ｆ 口斗櫓？ ワ斗（槃３
ｗ−ｐ°棄檗４５２０−
Claims (1)
- 選択可能な手段を有する複数個のワード線を連ねる節点
・ワード線活性化信号入力端子間にデコーダ出力ｖｃ、
ｃｖ開閉されるトランジスタと、該節点・グラウンド間
ｖｃ７リツプフロツク回路とを備え、該フリップフロッ
プ回路に出力の一端が前記節点に接続され、他端が同回
路全プリチャージする手段に接続されていることを特徴
とするＭＯＳメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189717A JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Ｍｏｓメモリ回路 |
| US06/546,759 US4610002A (en) | 1982-10-28 | 1983-10-28 | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines |
| EP83110822A EP0107864A3 (en) | 1982-10-28 | 1983-10-28 | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189717A JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Ｍｏｓメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979488A true JPS5979488A (ja) | 1984-05-08 |
Family
ID=16246007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189717A Pending JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Ｍｏｓメモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4610002A (ja) |
| EP (1) | EP0107864A3 (ja) |
| JP (1) | JPS5979488A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764902A (en) * | 1985-07-01 | 1988-08-16 | Nec Corporation | Memory circuit with improved word line noise preventing circuits |
| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP2829135B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| US5544112A (en) * | 1995-06-02 | 1996-08-06 | International Business Machines Corporation | Word line driver circuit |
| EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
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