DE4324651C2 - Boosting-Schaltung und Verwendung der Boosting-Schaltung - Google Patents

Description

Die Erfindung betrifft eine Boosting-Schaltung (Hochtreibschaltung) sowie eine Verwendung der Boosting-Schaltung. Die Erfindung betrifft insbesondere eine Boosting-Schaltung, die stabil in einem weiten Versorgungsspannungsbereich arbeitet. Die vorliegende Erfindung ist insbesondere auf einen Halbleiterspeicher, wie z. B. einen dynamischen Direktzugriffsspeicher (DRAM) und einen statischen Direktzugriffsspeicher (SRAM) anwendbar.

Eine Boosting-Schaltung wird in verschiedenen Schaltungen einer integrierten Halbleiterschaltungsvorrichtung benutzt, um eine hochgetriebene Spannung zu erzeugen, die einen vorbestimmten Versorgungsspannungspegel übersteigt. Zum Beispiel wird eine Boosting-Schaltung in Halbleiterspeichern, wie z. B. dynamischen Direktzugriffsspeichern und statischen Direktzugriffsspeichern verwendet, um eine ausgewählte Wortleitung auf einen höheren Pegel als die Versorgungsspannung zu treiben. Die vorliegende Erfindung ist auf Boosting-Schaltungen in verschiedenen integrierten Halbleiterschaltungsvorrichtungen anwendbar. Im folgenden werden eine Boosting-Schaltung und deren Probleme beschrieben.

Fig. 31 zeigt das Schaltbild einer Boosting-Schaltung, wie sie in vergleichbarer Weise aus der JP 2-177716 A bekannt ist. Wie in Fig. 31 dargestellt ist, weist die Boosting-Schaltung einen NMOS- Transistor Q21, der zwischen die Versorgungsspannung Vcc und einen Ausgangsknoten N1 geschaltet ist, und einen MOS-Kondensator C0 zum Hochtreiben (Boosten), der mit dem Ausgangsknoten N1 geschaltet ist, auf. Das Gate des Transistors Q21 ist mit dem Versorgungsspannungspotential Vcc verbunden. Im Ausgangsknoten N1 existiert eine parasitäre Kapazität C21. Es wird angenommen, daß der Transistor Q21 eine Schwellenspannung Vth1 aufweist.

Im Betrieb wird der Ausgangsknoten N1 vor dem Hochtreiben auf das Potential Vcc-Vth1 vorgeladen. Beim Hochtreiben wird das Potential V_N1 des Ausgangsknotens N1 aufgrund der kapazitiven Kopplung des MOS-Kondensators C0 hochgetrieben, wie durch die folgende Gleichung dargestellt ist, wenn ein Taktsignal S2 vom Masse- zum Versorgungspotential Vcc hochgetrieben wird.

V_N1 = Vcc - Vth1 + {C0/(C0 + C21)} _* Vcc (1).

Wenn z. B. Vcc=5V, Vth1=1V und C0=2*C21 gilt, wird das Potential V_N1 nach dem Hochtreiben ungefähr gleich 7,3V.

Der Vorlade-Spannungspegel des Ausgangsknotens N1 muß größer als die Schwellenspannung Vth0 des MOS-Kondensators C0 für die Boosting- Schaltung der Fig. 31 sein, damit diese korrekt arbeitet. Das heißt, daß die oben angeführte Bedingung, also Vcc=Vth1<Vth0 erfüllt sein muß, weil vor dem Hochtreiben eine Inversionsschicht unter der Gate- Elektrode des MOS-Kondensators C0 gebildet werden muß. Diese Bedingung wird durch folgende Ungleichung dargestellt.

Vcc < Vth0 + Vth1 (2).

Unter der Annahme, daß z. B. Vth0 = 1,5V und Vth1 = 1,0V ist, kann die Boosting-Schaltung der Fig. 31 nicht korrekt arbeiten, wenn die Bedingung Vcc < 2,5V nicht erfüllt ist. Mit anderen Worten kann die Boosting-Schaltung der Fig. 31 nur mit einer Versorgungsspannung Vcc von nicht weniger als 2,5V korrekt arbeiten.

Fig. 32 zeigt den Bereich der Versorgungsspannung Vcc, in dem die Boosting-Schaltung korrekt arbeiten kann. Wie in Fig. 32(a) dargestellt ist, kann die in Fig. 31 gezeigte Boosting-Schaltung in einem Bereich korrekt arbeiten, in dem die Versorgungsspannung Vcc größer als ungefähr 2,5V ist.

Die Entwicklung in der letzten Zeit tendiert zu einer reduzierten Versorgungsspannung aufgrund der Anforderungen eines höheren Integrationsgrades und geringerer Leistungsaufnahme von Halbleitervorrichtungen. Das Anlegen einer niedrigeren Versorgungsspannung an eine Halbleitervorrichtung erlaubt einen dünneren Isolierfilm für MOS-Transistoren und MOS-Kondensatoren, was zu einer höheren Integrationsdichte führt. Ferner kann die Leistungsaufnahme vermindert werden.

Unter diesen Umständen kann eine Boosting-Schaltung, die nur für eine Versorgungsspannung Vcc höher als 2,5V korrekt arbeiten kann, nicht in großem Umfang auf Halbleitervorrichtungen angewandt werden. Mit anderen Worten ist die Anwendung einer Boosting-Schaltung im Hinblick auf den Trend zu einer niedrigeren Versorgungsspannung wegen des engen Betriebsrahmens ihrer Versorgungsspannung begrenzt. Darüber hinaus ist die Verminderung (der Abfall) des hochgetriebenen Spannungspegels um die Schwellenspannung Vth1 in der Ausgangsspannung der Boosting-Schaltung von Fig. 31 im Hinblick auf eine niedrigere Versorgungsspannung unerwünscht.

Aus der EP 0233734 A2 ist eine Schaltungsanordnung bekannt, an derem Ausgangsknoten ein Kondensator angeschlossen ist und dessen Eingang ein Taktsignal zugeführt ist. Ferner weist die Schaltung ein Treiber­ mittel auf, das zwischen ein erstes Versorgungspotential den Ausgangsknoten geschaltet ist.

Aufgabe der Erfindung ist es, eine Boosting-Schaltung zu schaffen, die in einem weiteren Versorgungsspannungsbereich korrekt arbeiten kann und insbesondere mit einer niedrigeren Versorgungsspannung korrekt arbeiten kann.

Die Aufgabe wird gelöst durch die in Anspruch 1 gekennzeichnete Vorrichtung sowie die Verwendung nach den Ansprüchen 6, 7, 8, 10. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Weil die Back-Gate-Elektrode des ersten Feldeffekttransistors mit dem Ausgangsknoten verbunden ist, fließt beim Hochtreiben ein Strom vom Ausgangsknoten zum ersten Versorgungspotential, wenn der erste Feldeffekttransistor z. B. vom P-Typ ist. Das verhindert daher, daß der Boosting-Betrieb (das Hochtreiben) nicht korrekt ausgeführt wird. Damit kann ein korrekter Boosting-Betrieb selbst dann ausgeführt werden, wenn eine niedrigere Versorgungsspannung angelegt wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein Schaltbild der Boosting-Schaltung nach einer Ausführungsform der Erfindung;

Fig. 2 ein Signaldiagramm zum Beschreiben des Betriebs der Boosting-Schaltung von Fig. 1;

Fig. 3 die Querschnittstruktur der Boosting-Schaltung von Fig. 1 auf einem Halbleitersubstrat;

Fig. 4 die Querschnittstruktur einer Boosting-Schaltung nach einer weiteren Ausführungsform der Erfindung;

Fig. 5 das Schaltbild einer Boosting-Schaltung mit einem PMOS-Transistor Q22′, dessen Back-Gate-Elektrode mit einem Versorgungspotential verbunden ist;

Fig. 6 die Querschnittstruktur der Boosting-Schaltung von Fig. 5;

Fig. 7 das Schaltbild einer Boosting-Schaltung mit einem PMOS-Transistor Q23′, dessen Back-Gate-Elektrode mit einem Knoten N4 verbunden ist;

Fig. 8 die Querschnittstruktur der Boosting-Schaltung von Fig. 7;

Fig. 9 das Blockschaltbild eines SRAM mit Einzelbitleitungs- Konfiguration nach einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 10 das Schaltbild einer Speicherzelle, die im SRAM der Fig. 9 verwendet wird;

Fig. 11 die Gate-Spannungs/Drain-Strom-Kennlinie des in Fig. 10 dargestellten Transistors Q1;

Fig. 12 die Gate-Spannungs/Drain-Strom-Kennlinie des in Fig. 10 dargestellten Transistors Q3;

Fig. 13 ein Ersatzschaltbild des Inverters 2a von Fig. 10;

Fig. 14 eine Eingangs/Ausgangskennlinie des Inverters 2a von Fig. 10;

Fig. 15 eine Eingangs/Ausgangskennlinie der Inverter 2a und 2b, die die Datenspeicherschaltung von Fig. 10 implementieren;

Fig. 16 die Eingangs/Ausgangskennlinie für verschiedene Beta-Verhältnisse des Inverters 2b von Fig. 10;

Fig. 17 ein Graph zum Beschrieben eines bevorzugten Beta-Verhältnis-Bereichs;

Fig. 18 ein Diagramm, das bevorzugte Eingangs/Ausgangskennlinien für zwei Inverter, die die Datenspeicherschaltung einer Speicherzelle implementieren, darstellt;

Fig. 19 das Schaltbild der X-Wortleitungs-Boosting-Schaltung (oder Y-Wortleitungs-Boosting-Schaltung) der Fig. 9;

Fig. 20 ein Signaldiagramm zur Erläuterung des Betriebs der Schaltung von Fig. 19;

Fig. 21 das Blockschaltbild eines SRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 22 das Schaltbild zweier benachbarter Speicherzellen, die in Fig. 21 dargestellt sind;

Fig. 23 das Schaltbild einer Boosting-Schaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 24 die Querschnittstruktur der Boosting-Schaltung von Fig. 23;

Fig. 25: das Schaltbild einer Bitleitungs-Peripherieschaltung eines DRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 26 ein Signaldiagramm für das Transfersteuersignal, das von der Transfersteuerschaltung von Fig. 25 geliefert wird;

Fig. 27 das Schaltbild der Transfersteuerschaltung von Fig. 25;

Fig. 28 ein Signaldiagramm zum Beschreiben des Betriebs der Schaltung von Fig. 27;

Fig. 29 das Schaltbild einer verbesserten Transfersteuerschaltung, die eine weitere Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 30 ein Signaldiagramm zum Beschreiben des Betriebs der Schaltung von Fig. 29;

Fig. 31 das Schaltbild einer Boosting-Schaltung; und

Fig. 32 einen Graphen des Versorgungsspannungsbereichs, in dem eine Boosting-Schaltung korrekt arbeiten kann.

Wie in Fig. 1 dargestellt ist, weist eine Boosting-Schaltung PMOS- Transistoren Q22 und Q23, einen NMOS-Transistor Q24 und einen MOS- Kondensator C0 zum Hochtreiben auf. Der Transistor Q22 ist zwischen ein Versorgungspotential Vcc und einen Ausgangsknoten N1 geschaltet. Die Back-Gate-Elektrode des Transistors Q22 ist mit dem Ausgangsknoten N1 verbunden. Der Transistor Q23 ist zwischen den Ausgangsknoten N1 und die Gate-Elektrode (Knoten N4) des Transistors Q22 geschaltet. Der Transistor Q24 ist zwischen den Knoten N4 und das Massepotential geschaltet.

Die Gate-Elektrode des MOS-Kondensators C0 ist mit dem Ausgangsknoten N1 verbunden. Die Drain-Elektrode und die Source- Elektrode des MOS-Kondensators C0 sind zum Empfangen eines Taktsignals S2 zum Hochtreiben geschaltet. Die Gate-Elektroden der Transistoren Q23 und Q24 sind zum Empfangen eines invertierten Taktsignals S3 geschaltet. Es wird angenommen, daß im Ausgangsknoten die parasitäre Kapazität C21 existiert.

Fig. 2 zeigt ein Signaldiagramm zur Erläuterung des Betriebs der Boosting-Schaltung von Fig. 1. Wie in Fig. 1 und 2 dargestellt ist, werden vor dem Hochtreiben ein Signal S3 mit hohem Pegel (z. B. Vcc) und ein Signal S2 mit niedrigem Pegel (z. B. Massepotential) zugeführt. Als Reaktion auf das Signal S3 schaltet der Transistor Q24 durch und der Transistor Q23 sperrt. Weil über den Transistor Q24 das Massepotential an die Gate-Elektrode des Transistors Q22 angelegt wird (siehe das Potential des Knotens N4 in Fig. 2), leitet der Transistor Q22. Damit wird vor dem Hochtreiben der Ausgangsknoten N1 auf den Pegel des Versorgungspotentials Vcc vorgeladen (siehe V_N1 in Fig. 2).

Zu Beginn des Boosting-Zustands wird das Signal S2 auf einen hohen Pegel gebracht, und das Signal S3 wird auf das Massepotential gezogen. Als Reaktion auf das Signal S3 schaltet der Transistor Q23 durch und der Transistor Q24 sperrt. Wegen der Leitung des Transistors Q23 steigt das Potential des Knotens N4 auf das Potential des Ausgangsknotens N1 an, d. h. auf das vorgeladene Potential Vcc, wodurch der Transistor Q24 gesperrt wird.

Als Reaktion auf den Anstieg des Signals S2 wird darüber hinaus das Potential des Ausgangsknotens N1 wegen der kapazitiven Kupplung des MOS-Kondensators C0 auf Vcc+α hochgetrieben. Genauer gesagt wird die hochgetriebene Spannung V_N1 mit dem hochgetriebenen Potential Vcc+α über den Ausgangsknoten n1 abgegeben.

Die hochgetriebene Spannung V_N1 wird durch die folgende Gleichung angegeben:

V_N1 = Vcc + {C0/(C0 + C21)} _* Vcc (3).

Wenn z. B. Vcc=3V und C0=2_*C21 gilt, wird der Ausgangsknoten N1 von 3V auf 5V angehoben. Mit anderen Worten wird eine hochgetriebene Spannung V_N1 von 5V geliefert.

Fig. 3 zeigt die Querschnittstruktur der Boosting-Schaltung von Fig. 1 auf einem Halbleitersubstrat. Wie in Fig. 3 dargestellt ist, sind P-Wannen 42 und 44 sowie eine N-Wanne 43 in der Umgebung der Hauptoberfläche in einem P-Siliziumsubstrat 41 gebildet. Ein P- Dotierbereich (oder Diffusionsbereich) 81 ist in der P-Wanne 42 gebildet, um die Back-Gate-Elektrode des Transistors Q24 zu implementieren. N-Dotierbereiche (oder Diffusionsbereiche) 82 und 83 sind in der P-Wanne 42 geschaffen, um die Source- und Drain- Elektroden des Transistors Q24 zu bilden.

Die P-Dotierbereiche 84 und 85 sind in der N-Wanne 43 gebildet, um die Source/Drain-Elektroden des Transistors Q23 zu bilden. P- Dotierbereiche 87 und 88 sind in der N-Wanne 43 gebildet, um die Source- und Drain-Elektroden des Transistors Q22 zu bilden. Der N- Dotierbereich 86 in der N-Wanne 43 bildet die Back-Gate-Elektrode der Transistoren Q22 und Q23.

Die N-Dotierbereiche 89 und 90 sind in der P-Wanne 44 gebildet, um eine erste Elektrode des MOS-Kondensators C0 zu implementieren. Die Gate-Elektrode des MOS-Kondensators C0 implementiert die zweite Elektrode. Der P-Dotierbereich 91 in der P-Wanne 44 bildet die Back- Gate-Elektrode des MOS-Kondensators C0.

Fig. 4 zeigt die Querschnittstruktur einer Boosting-Schaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 4 dargestellt ist, weist diese Boosting-Schaltung eine zweifache Wannenstruktur auf. Genauer gesagt ist ein P-Wanne 45 in einem N-Siliziumsubstrat 40 geschaffen. Eine N-Wanne 46 ist in der P-Wanne 45 gebildet. Dotierbereiche 81 und 91 sind in der P-Wanne 45 und der N-Wanne 46 geschaffen, wodurch Transistoren Q22-Q24 und ein MOS-Kondensator C0 gebildet werden.

Wie in Fig. 1 gezeigt ist, ist die Back-Gate-Elektrode des PMOS- Transistors Q22 mit dem Ausgangsknoten N1 verbunden. Obwohl die parasitäre Kapazität am Ausgangsknoten N1 aufgrund der PN- Übergangskapazität zwischen dem P-Substrat 41 und der N-Wanne 43 erhöht wird, beträgt die Erhöhung nicht mehr als ungefähr 1% der parasitären Kapazität des Knotens N1 und hat daher praktisch keinen Einfluß auf den Boosting-Vorgang. Wenn die Back-Gate-Elektrode des Transistors Q22 mit dem Versorgungspotential Vcc verbunden ist, tritt das folgende Problem auf.

Wie in Fig. 5 dargestellt ist, die eine Boosting-Schaltung ähnlich der in Fig. 1 zeigt, ist die Back-Gate-Elektrode eines PMOS- Transistors Q22′ mit dem Versorgungspotential Vcc verbunden. Die Struktur der anderen Komponenten in dieser Schaltung ist ähnlich denen der Struktur der in Fig. 2 gezeigten Boosting-Schaltung. In Fig. 6 ist eine Querschnittstruktur der Boosting-Schaltung von Fig. 5 dargestellt.

Wie in Fig. 6 gezeigt ist, sind N-Wannen 43a und 43b in einem P- Siliziumsubstrat 41 gebildet. P-Dotierbereiche 87 und 88 sind in einer N-Wanne 43b geschaffen, um einen Transistor Q22′ zu implementieren. Ein N-Dotierbereich 92, der in der N-Wanne 43b geschaffen ist, implementiert die Back-Gate-Elektrode des Transistors Q22′. Die Dotierbereiche 88 und 92 sind mit einem Versorgungspotential Vcc verbunden.

Der in Fig. 6 dargestellten Boosting-Schaltung wird während des Boosting-Zustands ein Signal S2 mit hohem Pegel und ein Signal S3 mit niedrigem Pegel zugeführt. Das bedeutet, daß der Ausgangsknoten N1 im Boosting-Zustand auf Vcc+α hochgetrieben wird, wodurch der PN- Übergang zwischen dem P-Dotierbereich 87 und der N-Wanne 43b in Vorwärtsrichtung vorgespannt wird. Damit fließt ein Strom vom Ausgangsknoten N1 über den P-Dotierbereich 87 und die N-Wanne 43b zum N-Dotierbereich 92, wie in Fig. 6 dargestellt ist. Die Spannung V_N1 des hochgetriebenen Ausgangsknotens N1 wird durch diesen Strom vermindert.

Unter der Annahme, daß das eingebaute Potential im PN-Übergang, der vom P-Dotierbereich 87 und der N-Wanne 43 b gebildet wird, gleich V_D ist, fließt genauer gesagt ein Strom vom Ausgangsknoten N1 zum Versorgungspotential Vcc, wenn das Potential des Ausgangsknotens N1 (Vcc+V_D) übersteigt. Daher ist das Potential des Ausgangsknotens N1 auf nicht mehr als (Vcc+V_D) begrenzt. Unter der Annahme, daß z. B. Vcc = 3V und V_D = 0,8V gilt, beträgt die hochgetriebene Spannung 3,8 V. Das ist ersichtlich geringer als der hochgetriebene Spannungspegel (=5V) bei der in Fig. 1 gezeigten Schaltung.

Die Boosting-Schaltung mit der in Fig. 3 gezeigten Querschnittstruktur erreicht das Potential Vcc+α der N-Wanne 43, wenn der Ausgangsknoten N1 im Boosting-Zustand auf Vcc+α hochgetrieben wird. Daher wird der PN-Übergang zwischen der N-Wanne 43 und dem P-Dotierbereich 88 in Sperrichtung vorgespannt, so daß kein Strom vom Knoten N1 zum Versorgungspotential Vcc fließt. Das bedeutet, daß der Pegel der hochgetriebenen Spannung V_N1 nicht vermindert wird. Somit wird das bei der Boosting-Schaltung von Fig. 5 auftretende Problem verhindert.

Im folgenden wird das Problem beschrieben, das auftritt, wenn die Back-Gate-Elektrode des in Fig. 1 gezeigten Transistors Q23 mit dem Knoten N4 verbunden ist. Wie in Fig. 7 dargestellt ist, ist die Back-Gate-Elektrode des PMOS-Transistors Q23′ mit dem Knoten N4 verbunden. In diesem Fall weist der Transistor Q23′ die in Fig. 8 gezeigte Querschnittstruktur auf. Wie in Fig. 8 dargestellt ist, ist in der N-Wanne 43a ein N-Dotierbereich 93 gebildet, der als Back- Gate-Elektrode des Transistors Q23′ dient. Der N-Dotierbereich 93 ist mit dem Knoten N4 verbunden.

Vor dem Hochtreiben wird ein Signal S1 mit niedrigem Pegel und ein Signal S3 mit hohem Pegel zugeführt. Weil der Transistor Q24 als Reaktion auf das Signal S3 leitend wird, erreicht der Knoten N4 das Massepotential. Damit erreicht die N-Wanne 43a über den N- Dotierbereich 93 das Massepotential. Demgegenüber leitet der Transistor Q22 in Abhängigkeit vom Massepotential des Knotens N4, wodurch der Ausgangsknoten N1 das Versorgungspotential Vcc annimmt. Somit wird der PN-Übergang zwischen dem P-Dotierbereich 85 und der N-Wanne 43a in Vorwärtsrichtung vorgespannt, wodurch ein Strom vom Ausgangsknoten n1 zum Knoten N4 fließt, wie in Fig. 8 durch die gestrichelte Linie dargestellt ist. Genauer gesagt fließt ein Strom vom Versorgungspotential Vcc über die Transistoren Q22, Q23′ und Q24 zum Massepotential, um die Leistungsaufnahme zu erhöhen. Dieser Strompfad ist in Fig. 7 durch eine gestrichelte Linie dargestellt.

Demgegenüber weist die Boosting-Schaltung mit der in Fig. 3 dargestellten Querschnittstruktur den oben beschriebenen Strompfad nicht auf, weil der N-Dotierbereich 86, der die Back-Gate-Elektrode des Transistors Q23 bildet, mit dem Ausgangsknoten N1 verbunden ist. Genauer gesagt erreicht die N-Wanne 43 das Versorgungspotential Vcc vor dem Hochtreiben, wodurch der PN-Übergang zwischen dem P- Dotierbereich 84 und der N-Wanne 43 in Sperrichtung vorgespannt wird. Daher wird kein Strompfad gebildet.

Weil bei der in Fig. 1 gezeigten Boosting-Schaltung der Ausgangsknoten N1 vor dem Hochtreiben auf das Versorgungspotential Vcc vorgeladen wird, wird die Bedingung für diese Boosting- Schaltung, um einen normalen Boosting-Vorgang auszuführen, durch die folgende Ungleichung dargestellt:

Vcc<Vth0 (4).

Durch Vergleichen der Ungleichung (4) mit der oben angeführten (2) ist ersichtlich, daß der Bereich der Versorgungsspannung zum Ausführen eines korrekten Hochtreibvorgangs durch Verwenden der in Fig. 1 gezeigten Boosting-Schaltung vergrößert wird. Unter der Annahme, daß z. B. Vth0 = 1,5 V gilt, kann die Boosting-Schaltung von Fig. 1 in einem Bereich von Vcc<1,5V korrekt arbeiten, wie in Fig. 32(b) dargestellt ist. Das bedeutet, daß ein ausreichender Betriebsrahmen selbst dann möglich ist, wenn die in Fig. 1 gezeigte Boosting-Schaltung in einer Halbleitervorrichtung benutzt wird, an die eine Versorgungsspannung Vcc von 3V angelegt ist.

In der folgenden Beschreibung wird eine weitere Ausführungsform der vorliegenden Erfindung als Anwendung der in Fig. 1 dargestellten Boosting-Schaltung beschrieben. Zuerst wird ein Ausführungsform beschrieben, bei der die Boosting-Schaltung von Fig. 1 auf ein SRAM mit einer Einzelbitleitungs-Konfiguration angewandt wird. Die Beschreibung beginnt mit der Schaltungsstruktur und dann dem Schaltungsbetrieb des SRAM mit Einzelbitleitungs-Konfiguration.

Fig. 9 zeigt ein Blockschaltbild eines SRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 9 dargestellt ist, weist ein SRAM 100 einen Zeilenadreßpuffer 3, der ein extern angelegtes Zeilenadreßsignal RA0-RAm empfängt, einen Spaltenadreßpuffer 4, der ein extern angelegtes Spaltenadreßsignal CA0-CAn empfängt, einen Zeilendekoder 5 zum Dekodieren eines Zeilenadreßsignals, einen Spaltendekoder 6 zum Dekodieren eines Spaltenadreßsignals, eine X-Wortleitungs-Boosting-Schaltung 7 zum Hochtreiben einer X-Wortleitung, die vom Zeilendekoder 5 ausgewählt worden ist, eine Y-Wortleitungs-Boosting-Schaltung 8 zum Hochtreiben einer Y-Wortleitung, die vom Spaltendekoder 6 ausgewählt worden ist, und eine Y-Gatterschaltung 10, die von einem Ausgangssignal vom Spaltendekoder 6 abhängig ist, zum Auswählen einer Bitleitung auf.

Das SRAM 100 weist ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen MCa auf, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind. In jeder Zeile ist eine Speicherzelle MCa mit einer entsprechenden Wortleitung XWL1, XWL2, . . . verbunden. In jeder Spalte ist eine Speicherzelle MCa mit einer entsprechenden Bitleitung BL1, BL2, . . . und einer entsprechenden Y-Wortleitung YWL1, YWL2, . . . verbunden. Die X-Wortleitungen XWL1, XWL2, . . . sind mit der X-Wortleitungs-Boosting-Schaltung 7 verbunden. Die Y- Wortleitungen YWL1, YWL2, . . . sind mit der Y-Wortleitungs-Boosting- Schaltung 8 verbunden. Die Bitleitungen BL1, BL2, . . . sind mit der Y-Gatterschaltung 10 verbunden.

Die Bitleitungen BL1, BL2, . . . sind über die Y-Gatterschaltung 10 und eine IO-Leitung 14 mit einem Leseverstärker 9 verbunden. Die Y- Gatterschaltung 10 reagiert auf ein Spaltenauswahlsignal vom Spaltendekoder 6, um eine der Bitleitungen BL1, BL2, . . . selektiv mit der IO-Leitung 14 zu verbinden. Der Leseverstärker 9 wird in Abhängigkeit von einem Schreibaktivierungssignal/WE aktiviert, das über den Schreibsteuerpuffer 13 zugeführt wird. Das aus einer Speicherzelle ausgelesene Datensignal wird vom Leseverstärker 9 verstärkt, um über den Ausgabepuffer 12 als Ausgabewert D0 ausgegeben zu werden. Das zu schreibende Datensignal Di wird über den Eingabepuffer 11, die IO-Leitung 14 und die Y-Gatterschaltung 10 an eine Bitleitung angelegt, die von der Y-Gatterschaltung 10 ausgewählt wird.

Fig. 10 zeigt das Schaltbild einer Speicherzelle MCa, die im SRAM 100 der Fig. 9 benutzt wird. Wie in Fig. 10 dargestellt ist, weist die Speicherzelle MCa eine Datenspeicherschaltung 1 auf, die durch PMOS-Transistoren Q1 und Q2, die von Dünnschichttransistoren (im weiteren als "TFT" bezeichnet) realisiert werden, und NMOS- Transistoren Q3 und Q4, die als Treibertransistoren dienen, implementiert wird. Genauer gesagt weist die Datenspeicherschaltung 1 zwei kreuzgekoppelte CMOS-Inverter 2a und 2b auf. Der Inverter 2a ist aus den Transistoren Q1 und Q3, der Inverter 2b aus den Transistoren Q2 und Q4 gebildet.

Die Datenspeicherschaltung 1 ist über die NMOS-Transistoren Q5 und Q6, die als Zugriffsgatter dienen, mit einer Einzelbitleitung BL verbunden. Das Gate des Transistors Q5 ist mit der X-Wortleitung XWL und das Gate des Transistors Q6 mit der Y-Wortleitung YWL verbunden.

Die Wortleitungen XWL und YWL sind mit der X-Wortleitungs-Boosting- Schaltung 7 bzw. der Y-Wortleitungs-Boosting-Schaltung 8 verbunden. Der PMOS-Transistor Q7 ist als Last zwischen die Einzelbitleitung BL und die Versorgungsspannung VDD geschaltet. Obwohl in Fig. 10 nur eine Speicherzelle MCa dargestellt ist, weisen die anderen Speicherzellen in Fig. 9 dieselbe Schaltungskonfiguration auf.

Unter Bezugnahme auf die Fig. 9 und 10 wird im folgenden der Betrieb beschrieben. Im Schreibbetrieb wird ein extern angelegtes Schreibaktivierungssignal/WE nach unten gezogen. Der in Fig. 9 dargestellte Schreibsteuerpuffer 13 reagiert auf den Abfall des Signals/WE und liefert ein internes Schreibsteuersignal Swe. Der Zeilendekoder 5 dekodiert die angelegten Zeilenadreßsignale RA0-RAm, um eine der X-Wortleitungen auszuwählen. Die X-Wortleitungs- Boosting-Schaltung 7 reagiert auf das interne Schreibsteuersignal Swe und treibt die ausgewählte X-Wortleitung XWL hoch. In gleicher Weise dekodiert der Spaltendekoder 6 die extern angelegten Spaltenadreßsignale CA0-CAn, um eine Y-Wortleitung auszuwählen. Die Y-Wortleitungs-Boosting-Schaltung 8 reagiert auf das interne Schreibsteuersignal Swe und treibt die ausgewählte Y-Wortleitung YWL hoch.

Im Schreibbetrieb wird der zu schreibende Eingabewert Di über den Eingabepuffer 11 an die Y-Gatterschaltung 10 angelegt. Die Y- Gatterschaltung 10 reagiert auf das Spaltenauswahlsignal vom Spaltendekoder 6, um das Eingabedatensignal an die ausgewählte Bitleitung anzulegen.

Wie in Fig. 19 dargestellt ist, werden die Wortleitungen XWL und YWL von der X-Wortleitungs-Boosting-Schaltung 7 bzw. der Y-Wortleitungs- Boosting-Schaltung 8 hochgetrieben, wodurch die Gate-Spannungen der Transistoren Q5 und Q6 hochgetrieben werden. Als Reaktion auf das Hochtreiben der Gate-Spannungen schalten die Transistoren Q5 und Q6 mit niedriger Leitfähigkeit durch, wodurch der Wert, der durch das Potential auf der Einzelbitleitung BL bestimmt wird, in der Datenspeicherschaltung 1 gespeichert wird.

Im Lesebetrieb werden die Boosting-Vorgänge durch die Wortleitungs- Boosting-Schaltungen 7 und 8 nicht ausgeführt, und die Wortleitungs- Boosting-Schaltungen 7 und 8 geben statt dessen eine Ausgangsspannung mit dem Pegel der Versorgungsspannung VDD ab. Wenn auf die in Fig. 10 gezeigte Speicherzelle MCa zugegriffen wird, legen die Wortleitungs-Boosting-Schaltungen 7 und 8 genauer gesagt eine Ausgangsspannung mit dem Versorgungsspannungspegel VDD an die Wortleitungen XWL und YWL an. Damit werden die Transistoren Q5 und Q6 mit gewöhnlicher Leitfähigkeit durchgeschaltet, wodurch das in der Datenspeicherschaltung 1 gespeicherte Datensignal der Einzelbitleitung BL zugeführt wird.

Das der Bitleitung BL zugeführte Datensignal wird über die in Fig. 9 gezeigte Y-Gatterschaltung 10 an den Leseverstärker 9 angelegt. Das vom Leseverstärker 9 verstärkte Signal wird über den Ausgabepuffer 12 als Ausgabewert D0 abgegeben.

Der Betrieb der in Fig. 10 gezeigten Speicherzelle MCa ist oben schematisch beschrieben worden. Im folgenden wird das Betriebsprinzip der Speicherzelle MCa im Detail beschrieben.

Wie in Fig. 10 dargestellt ist, ist der Inverter 2a, der die Datenspeicherschaltung 1 bildet, durch einen PMOS-Transistor Q1 und den NMOS-Transistor Q3 implementiert, der durch einen TFT realisiert wird. Es wird angenommen, daß die Eingangsspannung des Inverters 2a gleich V1 und die Ausgangsspannung gleich V2 ist. Weil der Transistor Q1 von einem TFT gebildet wird, erhält man den Drain- Strom y des Transistors Q1 durch die folgende Gleichung, vorausgesetzt, die Gate-Spannung des Transistors Q1 ist gleich x.

Aus Gleichung (5) wird die Gate-Spannung/Drain-Strom-Kennlinie des Transistors Q1 ermittelt, die in Fig. 11 gezeigt ist. Aus Fig. 11 ist ersichtlich, daß der Transistor Q1 in dem Bereich eine Sub- Schwellenspannungskennline zeigt, in dem die Gate-Spannung x geringer als 3V ist.

Aus Fig. 11 ist ersichtlich, daß über den Transistor Q1 ein Strom von nicht mehr als 1µA fließt. Im Strombereich bis 1µA zeigt auch der Treibertransistor Q3 eine Sub-Schwellenspannungskennline. Der Drain-Strom z des Treibertransistors Q3 im Sub- Schwellenspannungsbereich wird durch folgende Gleichung ausgedrückt, wobei x die Gate-Spannung darstellt.

Die Gate-Spannung/Drain-Strom-Kennlinie des Treibertransistors Q3 ist in Fig. 12 gezeigt.

Aus den Kennlinien von Fig. 11 und 12 ist ersichtlich, daß die Transistoren Q1 und Q3 im Sub-Schwellenspannungsbereich arbeiten, und die Ausgangsspannung V2 des Inverters 2a vom Strom bestimmt wird, der über die Transistoren Q1 und Q3 fließt.

Zur Vereinfachung ist der Inverter 2a durch das Ersatzschaltbild der Fig. 13 dargestellt. Genauer gesagt wird angenommen, daß der Transistor Q1 durch einen Widerstand R1, der einen Stromfluß y führt, und der Transistor Q3 durch einen Widerstand R3, der einen Stromfluß z führt, ersetzt ist. Die Ausgangsspannung v der Ersatzschaltung von Fig. 13 wird durch die folgende Gleichung angegeben, wenn man annimmt, daß die Versorgungsspannung VDD gleich 3V ist.

Unter der Annahme, daß ein Drain-Strom einer bestimmten Größe über den Transistor Q1 fließt, wird die Ausgangsspannung v des Inverters 2a, der durch die Ersatzschaltung der Fig. 13 dargestellt wird, durch die folgende Gleichung erhalten.

Für den Fall, daß gegenüber dem Fall der Gleichung (8) der Drain- Strom des Transistors Q1 um eine Größenordnung gesenkt und der Drain-Strom des Treibertransistors Q3 um eine Größenordnung angehoben wird, ergibt sich die Ausgangsspannung w des Inverters 2a durch folgende Gleichung.

Für den Fall, daß gegenüber dem Fall der Gleichung (8) der Drain- Strom des Transistors Q1 um eine Größenordnung angehoben und der Drain-Strom des Treibertransistors Q3 um eine Größenordnung gesenkt wird, ergibt sich die Ausgangsspannung u des Inverters 2a durch folgende Gleichung.

Die Beziehung zwischen den Ausgangsspannungen v, w und u des Inverters 2a und der Gate-Spannung x in den verschiedenen Fällen der oben angeführten Gleichungen (8)-(10) ist in Fig. 14 dargestellt.

Fig. 14 zeigt ein Diagramm der Eingangs/Ausgangskennlinien, die die Beziehung zwischen der Eingangsspannung V1 und der Ausgangsspannung V2 des Inverters 2a darstellen. Wie in Fig. 14 gezeigt ist, gibt die Abszisse die Eingangsspannung V1 (äquivalent der Gate-Spannung x der Transistoren Q1 und Q3) und die Ordinate die Ausgangsspannung V2 (entspricht den angeführten Ausgangsspannungen v, w und u) an. Die Kurven v, w und u zeigen die Ausgangsspannungen, wie sie durch die Gleichungen (8), (9) bzw. (10) erhalten werden.

Im folgenden wird der zweite Inverter 2b beschrieben, der die in Fig. 10 gezeigte Datenspeicherschaltung bildet. Durch Ausführen einer Analyse für den Inverter 2b ähnlich der für den Inverter 2a kann man die in Fig. 15 dargestellten Eingangs/Ausgangskennlinien C5 und C6 erhalten. In Fig. 15 gibt die Abszisse die Spannung V1 und die Ordinate die Spannung V2 an. Die Spannung V2 entspricht der Eingangsspannung des Inverters 2b und die Spannung V1 der Ausgangsspannung des Inverters 2b. Wenn die Gate-Spannungen der in Fig. 10 dargestellten Zugriffsgattertransistoren Q5 und Q6 nicht hochgetrieben sind (d. h., wenn Gate-Spannungen mit dem Pegel der Versorgungsspannung VDD angelegt sind), wird die Eingangs/Ausgangskennlinie des Inverters 2b durch die Kurve C5 dargestellt. Wenn die Gate-Spannungen der Transistoren Q5 und Q6 hochgetrieben sind (d. h., wenn Gate-Spannungen angelegt sind, die den Pegel der Versorgungsspannung VDD übersteigen), wird die Eingangs/Ausgangskennlinie des Inverters 2b durch die Kurve C6 dargestellt. Das bedeutet, daß die Eingangs/Ausgangskennlinie des Inverters 2b in Abhängigkeit davon, ob die Gate-Spannungen der Transistoren Q5 und Q6 hochgetrieben sind oder nicht, verschoben wird.

Es wird angenommen, daß der Inverter 2a die durch Kurve v dargestellte Kennlinie und der Inverter 2b die durch die Kurven C5 und C6 dargestellten Kennlinien aufweist. Im Lesebetrieb wird die Eingangs/Ausgangskennlinie des Inverters 2b durch die Kurve C5 dargestellt, weil die Gate-Spannungen der Transistoren Q5 und Q6 nicht hochgetrieben sind. Daher kreuzen sich die Kurven v und C5 in den Punkten Pa und Pc (der dazwischen liegende Kreuzungspunkt Pd wird vernachlässigt, weil er instabil ist). Mit anderen Worten weist die Datenspeicherschaltung 1 zwei stabile Zustände auf, d. h. die Kreuzungspunkte Pa und Pc, wenn das Hochtreiben der Gate-Spannungen der Transistoren Q5 und Q6 nicht ausgeführt wird. Daher wird der gespeicherte Werte in einem der beiden Zustände der Datenspeicherschaltung 1 gehalten.

Im Schreibbetrieb werden die Gate-Spannungen der Transistoren Q5 und Q6 hochgetrieben, wodurch die Eingangs/Ausgangskennlinie des Inverters 2b verschoben wird, wie durch Kurve C6 dargestellt ist. Es gibt keine Kreuzung zwischen den Kurven v und C6, so daß die Datenspeicherschaltung 1 in einen instabilen Zustand gebracht wird. In diesem instabilen Zustand wird das Datensignal, das vom Potential der Einzelbitleitung BL bestimmt wird, über die Transistoren Q5 und Q6 zur Datenspeicherschaltung 1 übertragen. Mit anderen Worten wird der Datenspeicherungszustand aufgrund der Tatsache, daß die Datenspeicherschaltung 1 instabil ist, auf einfache Weise verändert. Somit kann auf einfache Weise ein Datenschreiben ausgeführt werden.

Im folgenden werden die Bedingungen für die Inverter 2a und 2b beschrieben, die zur Bildung der in Fig. 15 gezeigten Kennlinien notwendig sind. Es wird angenommen, daß der Beta-Wert β des Transistors Q4 durch β_Q4 angegeben wird. Darüber hinaus wird angenommen, daß die Zugriffsgattertransistoren Q5 und Q6 äquivalent durch einen Transistor dargestellt werden können, und der Wert β dieses äquivalenten Transistors durch β_Q56 dargestellt wird.

Das Beta-Verhältnis βr ist durch die folgende Gleichung definiert.

br = β_Q4/β_Q56 (11).

Fig. 16 zeigt ein Diagramm der Eingangs/Ausgangskennlinie für den Inverter 2b der Fig. 10 unter verschiedenen β-Verhältnissen βr. In Fig. 16 gibt die Abszisse die Eingangsspannung V2 und die Ordinate die Ausgangsspannung V1 des Inverters 2b an. Die Kurven C11 und C12 stellen die Kennlinien dar, wenn βr=1,0 ist. Die Kurven C21 und C22 stellen die Kennlinien dar, wenn βr=2,0 und die Kurven C31 und C32 die Kennlinien, wenn βr=2,5 ist. Die Kurven C11, C21 und C31 zeigen die Kennlinien, wenn die Gate-Spannungen der Zugriffsgattertransistoren Q5 und Q6 nicht hochgetrieben sind (=VDD=3V). Die Kurven C12, C22 und C32 zeigen die Kennlinien, wenn die Gate-Spannungen der Transistoren Q5 und Q6 hochgetrieben sind (=5 V).

Aus Fig. 16 ist ersichtlich, daß die Spannungsdifferenz VD1-VD3 allmählich sinkt, wenn das Beta-Verhältnis βr ansteigt.

Unter Bezugnahme auf Fig. 15 wird im folgenden der bevorzugte Bereich des Beta-Verhältnisses βr beschrieben. Die Kurven w und u in Fig. 15 ziehen die Änderungen der Kennlinien der Transistoren Q1 und Q3, die den Inverter 2a bilden, in Betracht. Das bedeutet, daß die tatsächliche Kennlinie des Inverters in einem Bereich liegt, der von den Kurven w und u eingerahmt wird. Aus Fig. 15 ist ersichtlich, daß die Differenz ΔV_TL des Logikschwellenwertes ungefähr 0,35V beträgt.

Bei der in Fig. 15 gezeigten Ausführungsform beträgt die Versorgungsspannung VDD drei Volt. Daher beträgt die Spannung der Wortleitung, die während des Lesebetriebs aktiviert wird, drei Volt. Die Spannung der hochgetriebenen Wortleitung während des Schreibbetriebs beträgt fünf Volt.

Die in Fig. 15 dargestellten Spannungsdifferenzen ΔV_RL und ΔV_RH müssen für die Kurve C5 einen ausreichend hohen Wert annehmen, damit sie sich in einem Datenauslesezustand, d. h. einem stabilen Zustand, an den beiden Kreuzungspunkten Pa und Pc mit der Kurve w oder u schneidet. Unter der Annahme, daß die Spannungsdifferenz ΔV_RL = ΔV_RH = 0,2V ist, erhält man die folgende Gleichung.

V1(Pc) - V1(Pa) = ΔV_RL + ΔV_TL + ΔV_RH = 0,2 + 0,35 + 0,2 = 0,75V (12).

Im Schreibbetrieb ist es notwendig, daß der Punkt Pb nicht auf der Kurve u liegt. Unter der Annahme, daß ΔV_W 0,2V übersteigt, kann man daher die folgende Beziehung erhalten.

V1(Pb) - V1(Pa) = ΔV_RL + ΔV_TL + ΔV_W = 0,75 V (13).

Aus den Gleichungen (12) und (13) ist ersichtlich, daß der Schaltungsentwurf so ausgeführt werden muß, daß die Spannungsdifferenz V1(Pc)-V1(Pa) und die Spannungsdifferenz V1(Pb)- V1(Pa) einen Wert von nicht weniger als etwa 0,8V erreichen.

Fig. 17 zeigt einen Graphen der Beziehung zwischen dem Beta- Verhältnis βr und der oben angeführten Spannungsdifferenz. In Fig. 17 gibt die Abszisse das Beta-Verhältnis βr und die Ordinate die Spannungsdifferenz (V) an. Die Kurve C7 gibt die Änderung der Spannungsdifferenz V1(Pc)-V1(Pa) und die Kurve C8 die Änderung in der Spannungsdifferenz V1(Pb)-V1(Pa) an. Die Spannungsdifferenz V1(Pc)-V1(Pa) wird allmählich vermindert, wenn das Beta-Verhältnis βr sinkt. Der Grund dafür ist, daß die Spannung (V1) des Kreuzungspunktes Pa größer wird, wenn das Beta-Verhältnis βr sinkt.

Die Spannungsdifferenz V1(Pb)-V1(Pa) sinkt, wenn das Beta-Verhältnis βr ansteigt. Der Grund dafür ist, daß die Kreuzungspunkte Pa und Pb beide bei einem niedrigen Wert unterdrückt werden, wenn das Beta- Verhältnis βr ansteigt. Damit kann man den bevorzugten Bereich des Beta-Verhältnisses βr durch folgende Ungleichung erhalten.

0,2βr1,0 (14).

Daher werden die Transistoren Q4, Q5 und Q6 in der Speicherzelle MCa der Fig. 10 so entworfen, daß man ein Beta-Verhältnis βr erhält, das die Ungleichung (14) erfüllt. Ein Beispiel für die bevorzugten Eingangs/Ausgangskennlinien der beiden Inverter 2a und 2b ist in Fig. 18 gezeigt.

In Fig. 18 geben die Kurven C1 und C2 die Eingangs/Ausgangskennlinie des Inverters 2a an, wenn die Änderung der Kennlinie der Transistoren Q1 und Q2 in Betracht gezogen wird. Die Kurven C3 und C4 geben die Eingangs/Ausgangskennlinie des Lesebetriebs bzw. Schreibbetriebs für den Inverter 2b an. Im Beispiel der Fig. 18 ist das Beta-Verhältnis βr gleich 1,0, die Versorgungsspannung VDD beträgt 3V, die hochgetriebene Wortleitungsspannung 5 V und die nicht-hochgetriebene Wortleitungsspannung 3 V.

Durch Anwenden der Inverter 2a und 2b mit der in Fig. 15 gezeigten Eingangs/Ausgangskennlinie auf die Datenspeicherschaltung 1 der Speicherzelle MCa, die in Fig. 10 dargestellt ist, erhält man ein bevorzugtes SRAM mit Einzelbitleitungskonfiguration. Genauer gesagt sind Zugriffsgattertransistoren Q5 und Q6, die im Schreibbetrieb über die X-Wortleitung XWL und die Y-Wortleitung YWL hochgetrieben werden, in jeder Speicherzelle MCa gebildet, die in Fig. 9 gezeigt sind, so daß das Datenschreiben nur in der gewünschten Speicherzelle MCa ausgeführt werden kann.

Fig. 19 zeigt ein Schaltbild der X-Wortleitungs-Boosting-Schaltung 7 (oder der Y-Wortleitungs-Boosting-Schaltung 8), die in Fig. 9 dargestellt ist. Wie Fig. 19 zeigt, weist die X-Wortleitungs- Boosting-Schaltung 7 (oder Y-Wortleitungs-Boosting-Schaltung 8) eine Boosting-Schaltung 50, die die in Fig. 1 dargestellte Schaltung enthält, und Auswahlschaltungen 6 _n-2, 6 _n-1 und 6 _n, die die hochgetriebene Spannung V_N1 empfangen, um eine X-Wortleitung auszuwählen, auf. Die Boosting-Schaltung 50 weist zusätzlich zu den in Fig. gezeigten Komponenten Inverter 51 und 52 sowie ein Verzögerungselement 53 auf. Der Inverter 52 empfängt ein Schreibaktivierungssignal Swe vom Inverter 13, der in Fig. 9 dargestellt ist.

Fig. 20 zeigt ein Signaldiagramm zum Erläutern des Betriebs der in Fig. 19 dargestellten Schaltung. Wie in Fig. 20 gezeigt ist, wird während des Lesebetriebs ein Schreibaktivierungssignal Swe mit niedrigem Pegel zugeführt. Daher empfängt der MOS-Kondensator C0 das Signal S2 mit einem niedrigen Pegel, und die Gate-Elektroden der Transistoren Q23 und Q24 empfangen das Signal S3 mit hohem Pegel. Daher wird die in Fig. 19 dargestellte Boosting-Schaltung 50 im Lesebetrieb in einen Zustand vor dem Hochtreiben der Spannung gebracht. Genauer gesagt schaltet der Transistor Q22 durch und der Transistor Q23 sperrt, wodurch die Ausgangsspannung V_N1 mit einem Vcc-Pegel ausgegeben wird.

Wenn z. B. die eine X-Wortleitung XWL_n während des Lesebetriebs aktiviert wird, wird ein Wortleitungs-Auswahlsignal Xn mit niedrigem Pegel ausgegeben. Die Auswahlschaltung 6n wird in Abhängigkeit vom Signal Xn betrieben, wodurch die X-Wortleitung XWL_n den Pegel des Versorgungspotentials Vcc annimmt. Die anderen X-Wortleitungen werden auf dem Massepotential gehalten.

Im Wartezustand wird ein Schreibaktivierungssignal Swe mit niedrigem Pegel zugeführt. Daher ist der Wartezustand äquivalent zum Zustand vor dem Hochtreiben. Genauer gesagt schaltet der Transistor Q24 im Wartezustand durch und der Transistor Q23 sperrt, wodurch der Ausgangsknoten N1 über den Transistor Q22 auf das Versorgungspotential Vcc vorgeladen wird. Weil im Wartezustand alle Wortleitungs-Auswahlsignale X_n-2, X_n-1, X_n (oder Y_n-2, Y_n-1, Y_n) mit niedrigem Pegel vom Zeilendekoder 5 (oder Spaltendekoder 6), der in Fig. 9 dargestellt ist, abgegeben werden, werden alle X- Wortleitungen (oder Y-Wortleitungen) auf das Massepotential gebracht.

Im Schreibzustand nimmt die Boosting-Schaltung 50 einen Boosting- Zustand (Spannung hochtreibenden Zustand) ein. Genauer gesagt wird in diesem Zustand ein Schreibaktivierungssignal swe mit hohem Pegel abgegeben, so daß das Signal S2 nach dem Abfallen des Signals S3 ansteigt. Das in Fig. 19 gezeigte Verzögerungselement 53 legt die Zeitspanne fest, die mit dem Abfallen des Signals S3 beginnt und dem Anstieg des Signals S2 endet.

Die in Fig. 19 gezeigte Boosting-Schaltung 50 liefert eine hochgetriebene Spannung V_N1 mit einem Pegel Vcc+α entsprechend einem Mechanismus, der dem für die in Fig. 1 gezeigte Schaltung ähnlich ist. Wenn z. B. im Schreibbetrieb die X-Wortleitung XWL_n aktiviert wird, wird der Auswahlschaltung 6n die hochgetriebene Spannung V_N1 zugeführt, wodurch das Potential der X-Wortleitung XWn auf Vcc+α ansteigt. Damit wird der vom Zeilendekoder 5 (oder Spaltendekoder 6) ausgewählten Wortleitung eine hochgetriebene Spannung zugeführt, die zum Datenschreiben in einem SRAM mit Einzelbitleitungskonfiguration erforderlich ist. Durch die Verwendung der Boosting-Schaltung von Fig. 19 kann ein SRAM mit geringer Leistungsaufnahme geschaffen werden.

Fig. 21 zeigt das Blockdiagramm eines SRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 21 gezeigt ist, weist das SRAM 200 eine Schaltungskonfiguration ähnlich dem des SRAM 100 von Fig. 9 auf. Es besteht aber ein Unterschied im Verbindungsschema der Bitleitung. Genauer gesagt ist eine geteilte Bitleitung SBL für jeweils zwei Spalten gebildet. Daher ist beim SRAM 200 der Fig. 21 die Anzahl der Bitleitungen auf die Hälfte der im SRAM 100 der Fig. 9 gebildeten vermindert. Beispielsweise sind die zwei benachbarten Speicherzellen MCc1 und MCc2 in der ersten Spalte mit einer geteilten Bitleitung SBL1 verbunden. Die geteilte Bitleitung SBL1 ist mit einer Y-Gatterschaltung 10′ verbunden.

Fig. 22 zeigt das Schaltbild von zwei benachbarten Speicherzellen MCc1 und MCc2 von Fig. 21. Wie in Fig. 22 dargestellt ist, weisen die Speicherzellen MCc1 und MCc2 eine funktional identische und symmetrische Schaltungskonfiguration auf. Die Speicherzelle MCc1 weist eine Datenspeicherschaltung 1 und NMOS-Transistoren Q8 und Q10, die zwischen der Datenspeicherschaltung 1 und der geteilten Bitleitung SBL1 in Reihe geschaltet sind, auf. In gleicher Weise weist die Speicherzelle MCc2 eine Datenspeicherschaltung 1′ und NMOS-Transistoren Q8′ und Q10′, die zwischen der Datenspeicherschaltung 1′ und der geteilten Bitleitung SBL1 in Reihe geschaltet sind, auf. Die Gates der Transistoren Q10 und Q10′ sind mit der X-Wortleitung XWL1 verbunden. Das Gate des Transistors Q8 ist mit der Y-Wortleitung YWL1 verbunden. Das Gate des Transistors Q8′ ist mit der Y-Wortleitung YWL2 verbunden. Jede der in Fig. 22 dargestellten Speicherzellen MCc1 und MCc2 weist Schaltungseigenschaften wie die in Fig. 10 gezeigte Speicherzelle MCa auf, die die in Fig. 15 dargestellte Beziehung erfüllen.

Obwohl eine Bitleitung SBL1 von zwei Speicherzellen MCc1 und MCc2 in zwei benachbarten Spalten geteilt wird, tritt durch das Teilen der Bitleitung kein Problem auf, weil die Transistoren Q8 und Q8′ nicht gleichzeitig durchgeschaltet werden.

Wenn ein Datenschreiben bezüglich der Speicherzelle MCc1 ausgeführt wird, werden genauer gesagt die Gates der Transistoren Q10 und Q8 durch die X-Wortleitungs-Boosting-Schaltung 7 bzw. die Y- Wortleitungs-Boosting-Schaltung 8 hochgetrieben. Daher wird ein Datensignal, das vom Potential der geteilten Bitleitung SBL1 bestimmt wird, über die Transistoren Q8 und Q10 an die Datenspeicherschaltung 1 angelegt. In der Speicherzelle MCc2, die nicht angesprochen werden soll, wird die Gate-Spannung des Transistors 10′ durch die Y-Wortleitungs-Boosting-Schaltung 7 hochgetrieben, und die Gate-Spannung des Transistors Q8′ wird auf einem niedrigen Pegel gehalten. Daher wird der Transistor Q8′ gesperrt, so daß kein fehlerhaftes Datenschreiben in die Speicherzelle MCc2 auftritt.

Beim Datenlesen werden die Boosting-Operationen der Wortleitungs- Boosting-Schaltungen 7 und 8 unterdrückt, und die Spannung mit dem Pegel der Versorgungsspannung VDD wird an die Gates der Transistoren der anzusprechenden Speicherzellen angelegt, z. B. an die Gates der Transistoren Q8 und Q10. Daher wird ein normaler Datenlesebetrieb ausgeführt.

Oben ist die Anwendung der in Fig. 1 gezeigten Boosting-Schaltung auf ein SRAM mit Einzelbitleitungskonfiguration beschrieben worden. Im folgenden wird eine weitere Ausführungsform beschrieben, bei der die in Fig. 23 gezeigte Boosting-Schaltung benutzt wird.

Fig. 23 zeigt das Schaltbild einer Boosting-Schaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 23 dargestellt ist, weist diese Boosting-Schaltung einen PMOS- Transistor Q25, der zwischen einen Ausgangsknoten N1 und die Drain- Elektrode eines PMOS-Transistors Q22 geschaltet ist, und einen NMOS- Transistor Q26, der zwischen den Ausgangsknoten N1 und das Massepotential geschaltet ist, auf. Das Gate des Transistors Q25 ist zum Empfangen eines Taktsignals S12 geschaltet. Das Gate des Transistors Q26 ist zum Empfangen eines Taktsignals S13 geschaltet.

Fig. 24 zeigt eine Querschnittstruktur der Boosting-Schaltung von Fig. 23. Wie in Fig. 24 dargestellt ist, implementieren P- Dotierbereiche 94 und 95, die in einer N-Wanne geschaffen sind, die Source/Drain-Elektroden des Transistors Q25.

Die in Fig. 23 gezeigte Boosting-Schaltung führt einen Betrieb ähnlich wie die in Fig. 1 dargestellte Boosting-Schaltung aus, wobei dieser Betrieb durch das Signaldiagramm von Fig. 2 gezeigt wird. Die Boosting-Schaltung von Fig. 23 weist zusätzlich einen im folgenden ausgeführten Betriebsmodus auf.

In diesem zusätzlichen Betriebsmodus werden ein Signal S2 mit niedrigem und ein Signal S3 mit hohem Pegel zugeführt. Ferner wird ein Signal S12 mit hohem Pegel dem Gate des Transistors Q25 und ein Signal S13 mit hohem Pegel der Gate-Elektrode des Transistors Q26 zugeführt. Daher wird der Transistor Q25 gesperrt und der Transistor Q26 durchgeschaltet. Damit erreicht das Potential der Drain- Elektrode des Transistors Q22, d. h. das Potential des Knotens N11, in diesem zusätzlichen Betriebsmodus das Versorgungspotential Vcc, und das Potential des Ausgangsknotens N1 erreicht den Pegel des Massepotentials.

Somit kann die in Fig. 23 gezeigte Boosting-Schaltung vor dem Boosting-Betrieb, während des Boosting-Betriebs und im oben angeführten zusätzlichen Betriebsmodus die Spannungen Vcc, Vcc+α bzw. 0V als Ausgangsspannung V_n1 liefern.

Im folgenden wird die Anwendung der in Fig. 23 gezeigten Boosting- Schaltung auf ein DRAM mit einem geteilten Leseverstärker beschrieben. Fig. 25 zeigt das Schaltbild einer Bitleitungs- Peripherieschaltung für ein DRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 25 dargestellt ist, weist eine Bitleitungs-Peripherieschaltung, die zu einer Spalte gehört, eine Ausgleichsschaltung 71 zum Ausgleichen eines Paars von Bitleitungen BL und /BLK, einen Leseverstärker 72 zum Verstärken der kleinen Potentialdifferenz zwischen den Bitleitungen BL und /BL, und eine IO-Leitungs-Verbindungsschaltung 73, die von einem Spaltenauswahlsignal Y abhängig ist, zum Verbinden der Bitleitungen BL und /BL mit den IO-Leitungen IO und /IO auf. Die Ausgleichsschaltung 71 empfängt eine Bitleitungs-Ausgleichsspannung V_BL. Der Leseverstärker 72 wird in Abhängigkeit vom Leseverstärker- Aktivierungssignal S_B und S_N aktiviert.

Das Paar der Bitleitungen BL und /BL ist über die NMOS-Transistoren Q31 und Q32 mit dem linken Paar von Bitleitungen BL_L und /BL_L verbunden. Das Paar der Bitleitungen BL und /BL ist über die NMOS- Transistoren Q33 und Q34 mit dem rechten Paar von Bitleitungen BL_R und /BL_R verbunden. Die Transfersteuerschaltung 70 mit einer Boosting-Schaltung legt hochgetriebene Transfersteuersignale Φ_SL und Φ_SR an die Transistoren Q31 und Q34 an.

Fig. 26 zeigt ein Signaldiagramm der Transfersteuersignale Φ_SL und Φ_SR von der Transfersteuerschaltung 70, die in Fig. 25 dargestellt ist. Wie in Fig. 26 gezeigt ist, wird während der Zeit T_R, in der die Potentialdifferenz zwischen den Bitleitungen BL_R und /BL_R der rechten Seite vom Leseverstärker 72 verstärkt wird, das auf den Pegel Vcc+α hochgetriebene Transfersteuersignale Φ_SR den Gate- Elektroden der Transistoren Q33 und Q34 zugeführt. Während der Zeit T_R wird ein Transfersteuersignal Φ_SL mit 0V an die Gate-Elektroden der Transistoren Q31 und Q32 angelegt. Während der Zeit T_L, in der die Potentialdifferenz zwischen den Bitleitungen BL_L und /BL_L der linken Seite vom Leseverstärker 72 verstärkt wird, das auf den Pegel Vcc+α hochgetriebene Transfersteuersignale Φ_SL den Gate-Elektroden der Transistoren Q31 und Q32 zugeführt. Während dieser Zeit T_L wird ein Transfersteuersignal Φ_SR mit 0V an die Gate-Elektroden der Transistoren Q33 und Q34 angelegt. Während anderer Zeiten werden Transfersteuersignale Φ_SL und Φ_SR mit dem Pegel des Versorgungspotentials Vcc an die Gate-Elektroden der Transistoren Q31 und Q34 angelegt.

Fig. 27 zeigt ein Schaltbild der Transfersteuerschaltung 70 von Fig. 25. Wie in Fig. 27 dargestellt ist, weist diese Transfersteuerschaltung Boosting-Schaltungen 75 und 76, deren Schaltungsstruktur im wesentlichen gleich der Struktur der in Fig. 23 gezeigten Boosting-Schaltung ist, und eine Ausgangsspannungs- Steuerschaltung 74 auf. Die Signale Φ_R und /Φ_R fordern einen Zugriff auf eine Speicherzelle an, die mit dem Paar rechter Bitleitungen BL_R und /BL_R verbunden ist, wie sie in Fig. 25 dargestellt sind. Die Signale Φ_L und /Φ_L fordern einen Zugriff auf eine Speicherzelle an, die mit dem Paar linker Bitleitungen BL_L und /BL_L verbunden ist. Die Signale Φ_P und /Φ_P fordern die Ausgabe der hochgetriebenen Transfersteuersignale Φ_SL und Φ_SR an. Diese Steuersignale Φ_R, /Φ_R, Φ_L, /Φ_L, Φ_P und /Φ_P werden von einer nicht dargestellten und im DRAM gebildeten Taktsignal-Steuerschaltung erzeugt.

Fig. 28 zeigt ein Signaldiagramm zur Erläuterung des Betriebs der Transfersteuerschaltung, die in Fig. 27 dargestellt ist. Während der Zeit T_R, in der eine Speicherzelle mit dem rechten Bitleitungspaar BL_R und /BL_R verbunden ist, das in Fig. 25 dargestellt ist, werden ein Signal Φ_R mit hohem Pegel und ein Signal /Φ_R mit niedrigem Pegel ausgegeben. Daher wird das Signal S3 von einem hohen auf einen niedrigen Pegel gezogen, wodurch der Transistor Q23 durchgeschaltet und der Transistor Q24 gesperrt wird. Ferner steigt das Signal Φ_P an und das Signal /Φ_P fällt ab, so daß das Signal S2 einen hohen Pegel erreicht. Das bewirkt, daß das Ausgangssignal, d. h. das Transfersteuersignal Φ_SR durch den MOS-Kondensator C0 hochgetrieben wird. Nach dem Hochtreiben erreichen die Signale Φ_R und /Φ_R einen niedrigen bzw. hohen Pegel. Somit kehrt das Transfersteuersignal Φ_SR auf den Pegel des Versorgungspotentials Vcc zurück. Die in Fig. 27 dargestellte Ausgangsspannungs-Steuerschaltung 74 unterstützt das hochgetriebene Signal Φ_SR beim Zurückkehren auf den Vcc-Pegel.

Im Wartezustand T_S werden die Signale Φ_R, Φ_L, Φ_P mit einem niedrigen und die Signale /Φ_R, /Φ_L, /Φ_P mit einem hohen Pegel geliefert. Daher erreichen die Signale S2, S3 und S12 einen niedrigen, hohen bzw. niedrigen Pegel. Weil das Signal S3 einen hohen Pegel aufweist, sperrt der Transistor Q23 und der Transistor Q24 schaltet durch.

Damit wird der Knoten N4 auf ein Potential von 0V gebracht, und der Transistor Q22 schaltet durch. Weil das Signal S12 einen niedrigen Pegel aufweist, schaltet der Transistor Q25 durch und ein Transfersteuersignal Φ_SR mit Vcc-Pegel wird ausgegeben.

Während der Zeit T_L, in der eine Speicherzelle angesprochen wird, die mit dem linken Paar von Bitleitungen BL_L und /BL_L verbunden ist, werden ein Signal Φ_L mit hohem und ein Signal /Φ_L mit niedrigem Pegel geliefert. Damit erreichen die Signale S2 und S3 einen niedrigen bzw. hohen Pegel. Weil das Signal S12 einen hohen Pegel erreicht, sperrt der Transistor Q25. Auch der Transistor Q26 schaltet durch, wodurch das Transfersteuersignal Φ_SR mit dem Massepegel ausgegeben wird.

Weil die in Fig. 27 gezeigte Transfersteuerschaltung hochgetriebene Transfersteuersignale Φ_SL und Φ_SR an die Gate-Elektroden der Transistoren Q31 und Q34 anlegt, während der in Fig. 25 gezeigte Leseverstärker aktiviert ist, kann die vom Leseverstärker 72 verstärkte Spannung ohne Reduzierung zu den Bitleitungspaaren BL_L, /BL_L und BL_R, /BL_R übertragen werden. Weil durch die Transfersteuerschaltung der Fig. 27 ausreichend hochgetriebene Signale Φ_SR und /Φ_SR an die Gate-Elektroden der Transistoren Q31 und Q34 angelegt werden, werden genauer gesagt diese Transistoren Q31- Q34 mit einem niedrigeren Leitwiderstand durchgeschaltet. Daher kann eine Verminderung der vom Leseverstärker 72 verstärkten Spannung verhindert werden.

Die in Fig. 27 gezeigte Transfersteuerschaltung kann jedoch die folgenden Probleme aufweisen. Wie in Fig. 28 dargestellt ist, werden während der ersten kurzen Zeitspanne im Zustand T_R die Potentiale des Ausgangssignals Φ_SR und des Knotens N11 zeitweise reduziert, wie durch die Pfeile AR1 und AR2 gezeigt ist. Das bedeutet, daß während dieser kurzen Zeit keine ausreichend hochgetrieben Spannung erzielt werden kann. Das führt möglicherweise zu einer Verzögerung des Betriebs. In Fig. 29 ist eine verbesserte Transfersteuerschaltung gezeigt, die dieses Problem löst.

Fig. 29 zeigt das Schaltbild einer verbesserten Transfersteuerschaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung. Die in Fig. 29 dargestellte Schaltung kann als Transfersteuerschaltung 70 von Fig. 25 benutzt werden. Wie in Fig. 29 dargestellt ist, weist die verbesserte Transfersteuerschaltung im Vergleich zur Schaltung von Fig. 27 ferner einen NMOS-Transistor Q27, der zwischen das Versorgungspotential Vcc und den Knoten N11 geschaltet ist, und eine Boosting-Schaltung 77 zum Hochtreiben der Gate-Elektrode des Transistors Q27 auf. Im Hinblick auf das Transfersteuersignal Φ_SL der linken Seite sind ein NMOS-Transistor Q28 und eine Boosting- Schaltung 78 hinzugefügt worden. Dasselbe gilt für das Transfersteuersignal der rechten Seite. Die zusätzlichen Schaltungen arbeiten folgendermaßen.

Wenn das Signal Φ_R ansteigt, wird das hochgetriebene Signal S14 der Gate-Elektrode des Transistors Q27 zugeführt. Daher wird der Transistor Q27 mit einem niedrigeren Leitwiderstand durchgeschaltet, und das Potential des Knotens N11 wird auf dem Versorgungspotential Vcc festgeklemmt. Damit wird verhindert, daß das Potential des Ausgangssignals Φ_SR vermindert wird, wie durch die Pfeile AR3 und AR4 im Signaldiagramm der Fig. 30 dargestellt ist. Mit anderen Worten wird die Verminderung des Potentials, die durch die Pfeile AR1 und AR2 in Fig. 28 dargestellt ist, kompensiert.

Wenn ein Signal Φ_P mit einem hohen Pegel und ein Signal /Φ_P mit einem niedrigen Pegel ausgegeben werden, dann wird der Gate- Elektrode des Transistors Q27 ein Signal S14 mit niedrigem Pegel zugeführt. Somit wird der Transistor Q27 gesperrt, wodurch der Knoten N11 vor dem Hochtreiben vom Versorgungspotential getrennt wird.

Obwohl bei den oben angeführten Ausführungsformen die grundlegenden Boosting-Schaltungen, die in Fig. 1 und 23 dargestellt sind, auf ein SRAM und ein DRAM angewandt sind, kann die erfindungsgemäße Boosting-Schaltung in verschiedenen Halbleitervorrichtungen benutzt werden. Die erfindungsgemäße Boosting-Schaltung kann in jeder Halbleitervorrichtung benutzt werden, die eine hochgetriebene Spannung benötigt, die den vorbestimmten Pegel der Versorgungsspannung übersteigt. Weil die erfindungsgemäße Boosting- Schaltung einen weiten Betriebsrahmen aufweist, wie in Fig. 32(b) dargestellt ist, kann sie entsprechend dem aktuellen Trend zu einer niedrigeren Versorgungsspannung in verschiedenen Halbleitervorrichtungen angewandt werden.

Claims (10)

1. Boosting-Schaltung mit einem Mittel zum Erzeugen eines ersten und zweiten komplementären Taktsignals zum Hochtreiben,
einem Kondensator (C0), dessen erste Elektrode zum Empfangen eines ersten komplementären Taktsignals geschaltet und dessen zweite Elektrode mit einem Ausgangsknoten (N1) verbunden ist,
einem ersten Feldeffekttransistor (Q22) eines ersten Leitfähigkeitstyps, der zwischen ein erstes Versorgungspotential und den Ausgangsknoten geschaltet ist und eine Back-Gate-Elektrode aufweist, die mit dem Ausgangsknoten verbunden ist, und
einem zweiten Feldeffekttransistor (Q23) des ersten Leitfähigkeitstyps, der zwischen den Ausgangsknoten und die Steuer- Gate-Elektrode des ersten Feldeffekttransistors geschaltet ist, wobei der zweite Feldeffekttransistor (Q23) eine Back-Gate-Elektrode aufweist, die mit dem Ausgangsknoten verbunden ist, und
die Gate-Elektrode des zweiten Feldeffekttransistors zum Empfangen des zweiten komplementären Taktsignals geschaltet ist.

2. Boosting-Schaltung nach Anspruch 1, gekennzeichnet durch einen dritten Feldeffekttransistor (Q24) eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei der dritte Feldeffekttransistor zwischen das zweite Versorgungspotential und die Steuer-Gate-Elektrode des ersten Feldeffekttransistors geschaltet ist und eine Back-Gate-Elektrode aufweist, die mit dem Ausgangsknoten verbunden ist,
wobei die Gate-Elektroden des dritten Feldeffekttransistors zum Empfangen des zweiten komplementären Taktsignals geschaltet ist.

3. Boosting-Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Feldeffekttransistor (Q22) und ein erstes Schaltmittel (Q25) zwischen dem ersten Versorgungspotential (Vcc) und dem Ausgangsknoten in Reihe geschaltet sind, und
ein zweites Schaltmittel (Q26) zwischen das zweite Versorgungspotential und den Ausgangsknoten geschaltet ist, wobei die ersten und zweiten Schaltmittel in Abhängigkeit von einem zugeführten Ausgabesteuersignal (S12, S13) abwechselnd leitend gemacht werden.

4. Boosting-Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Schaltmittel einen vierten Feldeffekttransistor (Q25) des ersten Leitfähigkeitstyps aufweist, der zwischen den ersten Feldeffekttransistor und den Ausgangsknoten geschaltet ist, wobei der vierte Feldeffekttransistor eine Back-Gate-Elektrode aufweist, die mit dem gemeinsamen Knoten verbunden ist,
das zweite Schaltmittel einen fünften Feldeffekttransistor (Q26) eines zweiten Leitfähigkeitstyps aufweist, der zwischen das zweite Versorgungspotential und den Ausgangsknoten geschaltet ist, und die vierten und fünften Feldeffekttransistoren in Abhängigkeit von einem zugeführten Ausgabesteuersignal abwechselnd leitend gemacht werden.

5. Boosting-Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Kondensator ein Feldeffektkondensator (C0) ist, der auf einem Substrat gebildet ist.

6. Verwendung der Boosting-Schaltung nach Anspruch 1 in einem statischen Direktzugriffsspeicher (100), mit einem Speicherzellenfeld mit einer Mehrzahl von Speicherzellen (MCa), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, einer Mehrzahl von Bitleitungen (BL1, BL2), die jeweils in einer entsprechenden Spalte von Speicherzellen gebildet und mit den Speicherzellen in der entsprechenden Spalte verbunden sind,
wobei jede der Speicherzellen ein Datenspeichermittel (1) mit einem einzelnen Eingabe/Ausgabeknoten zum Speichern eines Datensignals, das über den Eingabe/Ausgabeknoten zugeführt wird, aufweist,
wobei dem Datenspeichermittel eine Versorgungsspannung mit einem vorbestimmten Spannungspegel zugeführt wird,
einen ersten und zweiten Feldeffekttransistor (Q5, Q6), die zwischen einer Bitleitung der entsprechenden Spalte und dem Eingabe/Ausgabeknoten in Reihe geschaltet sind, aufweist,
wobei die Boosting-Schaltung als erstes Boosting-Mittel (7), das von einem extern angelegten Schreibsteuersignal abhängig ist, zum Hochtreiben der Gate-Spannung der jeweiligen ersten Feldeffekttransistoren in den Speicherzellen einer Zeile, die von einem Zeilenadreßsignal ausgewählt worden ist, auf einen Spannungspegel, der die Versorgungsspannung übersteigt, und
als zweites Boosting-Mittel (8), das von einem extern angelegten Schreibsteuersignal abhängig ist, zum Hochtreiben der Gate-Spannung der jeweiligen zweiten Feldeffekttransistoren in den Speicherzellen einer Spalte, die von einem Spaltenadreßsignal ausgewählt worden ist, auf einen Spannungspegel, der die Versorgungsspannung übersteigt, verwendet wird, und
das Taktsignal-Erzeugungsmittel das Taktsignal in Abhängigkeit vom Schreibsteuersignal erzeugt.

7. Verwendung der Boosting-Schaltung nach Anspruch 1 in einem statischen Direktzugriffsspeicher (200), mit einem Speicherzellenfeld mit einer Mehrzahl von Speicherzellen (MCc), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, einer Mehrzahl von gemeinsamen Bitleitungen (SBL1), die jeweils für jeweils zwei entsprechende Spalten im Speicherzellenfeld gebildet und mit den Speicherzellen in den zwei entsprechenden Spalten verbunden sind,
wobei jede der Speicherzellen ein Datenspeichermittel (1) mit einem einzelnen Eingabe/Ausgabeknoten zum Speichern eines Datensignals, das über den Eingabe/Ausgabeknoten zugeführt wird, aufweist,
wobei dem Datenspeichermittel eine Versorgungsspannung mit einem vorbestimmten Spannungspegel zugeführt wird, einen ersten und zweiten Feldeffekttransistor (Q10, Q8), die zwischen eine gemeinsame Bitleitung von zwei entsprechenden Spalten und den Eingabe/Ausgabeknoten in Reihe geschaltet sind, aufweist,
wobei die Boosting-Schaltung als erstes Boosting-Mittel (7), das von einem extern angelegten Schreibsteuersignal abhängig ist, zum Hochtreiben der Gate-Spannung der jeweiligen ersten Feldeffekttransistoren in den Speicherzellen einer Zeile, die von einem Zeilenadreßsignal ausgewählt worden ist, auf einen Spannungspegel, der die Versorgungsspannung übersteigt, und
als zweites Boosting-Mittel (8), das von einem extern angelegten Schreibsteuersignal abhängig ist, zum Hochtreiben der Gate-Spannung der jeweiligen zweiten Feldeffekttransistoren in den Speicherzellen einer Spalte, die von einem Spaltenadreßsignal ausgewählt worden ist, auf einen Spannungspegel, der die Versorgungsspannung übersteigt, verwendet wird, und
das Taktsignal-Erzeugungsmittel das Taktsignal in Abhängigkeit vom Schreibsteuersignal erzeugt.

8. Verwendung der Boosting-Schaltung nach Anspruch 1 in einer integrierten Halbleiterschaltungsvorrichtung, mit einer ersten und einer zweiten Datenleitung (BL, BL_L) zum Übertragen von Daten, und
einem Feldeffekttransistor (Q31), der zwischen die erste und zweite Datenleitung geschaltet ist und eine Steuer-Gate-Elektrode aufweist,
wobei die Boosting-Schaltung als Boosting-Mittel (70) zum Hochtreiben der Steuer-Gate-Elektrode des Feldeffekttransistors in einem Datenübertragungsmodus verwendet wird und der Ausgangsknoten mit der Steuer-Gate-Elektrode des Feldeffekttransistors verbunden ist.

9. Verwendung nach Anspruch 8, dadurch gekennzeichnet, daß
das erste Versorgungspotential ein positives Versorgungspotential (Vcc) ist,
das zweite Versorgungspotential ein Massepotential (GND) ist,
der Feldeffekttransistor einen N-Kanal MOS-Transistor (Q31) ist, und das Boosting-Mittel die Steuer-Gate-Spannung des MOS-Transistors auf ein Potential hochtreibt, das das positive Versorgungspotential übersteigt.

10. Verwendung der Boosting-Schaltung nach Anspruch 1 in einem dynamischen Direktzugriffsspeicher, mit einer Datenleitung (BL),
einem Verstärkermittel (72) zum Verstärken des Datensignals auf einer Datenleitung,
ersten und zweiten Speicherzellen (MC) zum Speichern von Daten,
einer ersten Bitleitung (BL_L), die mit der ersten Speicherzelle verbunden ist, zum Übertragen eines Datensignals, das von der ersten Speicherzelle geliefert wird,
einem ersten Feldeffekttransistor (Q31), der zwischen die Datenleitung und die erste Bitleitung geschaltet ist und eine Steuer-Gate-Elektrode aufweist,
einer zweiten Bitleitung (BL_R), die mit der zweiten Speicherzelle verbunden ist, zum Übertragen eines Datensignals, das von der zweiten Speicherzelle geliefert wird,
einem zweiten Feldeffekttransistor (Q33), der zwischen die Datenleitung und die zweite Bitleitung geschaltet ist und eine Steuer-Gate-Elektrode aufweist, und
einem alternierenden Boosting-Mittel (70) zum abwechselnden Hochtreiben der Steuer-Gate-Elektroden des ersten und zweiten Feldeffekttransistors und Ziehen derselben auf das Massepotential,
wobei das alternierende Boosting-Mittel eine erste und eine zweite Boosting-Schaltung (75, 76) nach Anspruch 1 aufweist.