JP2009238323A - 半導体記憶装置、画像処理システムおよび画像処理方法 - Google Patents

Abstract

【課題】 活性化されるメモリブロックの数を最小限に設定することで、半導体メモリの消費電力を削減する。
【解決手段】 半導体メモリは、２^ｎ（ｎは正の整数）個のメモリセルグループと、２^ｎ個のメモリセルグループの各々に対して設けられた第１デコーダと、第２デコーダとを有している。第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいてメモリセルグループの単位でワード線を活性化する。第２デコーダは、第２アドレスに基づいてビット線を活性化する。第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。この結果、メモリの消費電力を削減できる。
【選択図】 図１４

Description

本発明は、互いに独立に活性化される複数のメモリブロックを有する半導体記憶装置と、この半導体記憶装置を含む画像処理システムに関する。

一般に、半導体記憶装置に保持された画像データは、画像データの用途に応じて読み出し順序または書き込み順序が異なる。例えば、画像データを表示装置に表示するとき、画像データは、画面の表示ラインに対応して順次に読み出される（水平アクセス）。符号化等の画像処理を行うとき、画像データは、複数の表示ラインを跨いで矩形状に読み出される（矩形アクセス）。

アクセス速度を向上するために、画像データを複数のメモリブロックに分散して保持し、水平アクセスおよび矩形アクセスの両方において複数のメモリブロックを交互にアクセスする手法が提案されている（例えば、特許文献１参照）。また、画像データを半導体記憶装置に書き込むときに（水平アクセス）、複数のメモリブロックの１つを活性化し、画像データを半導体記憶装置から読み出すときに（矩形アクセス）、複数のメモリブロックを同時に活性化する手法が提案されている（例えば、特許文献２参照）。
特開２００７−１２８２３３号公報 特開２０００−９０２５６号公報

同時に活性化するメモリブロックの数が増えると、消費電力が増加する。しかしながら、消費電力を削減するために、活性化されるメモリブロックの数を最小限に設定する手法は提案されていない。

本発明の目的は、活性化されるメモリブロックの数を最小限に設定することで、半導体記憶装置の消費電力を削減することである。

半導体記憶装置は、２^ｎ（ｎは正の整数）個のメモリセルグループと、２^ｎ個のメモリセルグループの各々に対して設けられた第１デコーダと、第２デコーダとを有している。第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいてメモリセルグループの単位でワード線を活性化する。第２デコーダは、第２アドレスに基づいてビット線を活性化する。

第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。この結果、メモリの消費電力を削減できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。

メモリＭＥＭは、コマンド入力回路１０、コマンドデコーダ１２、ロウタイミング制御回路１４、コラムタイミング制御回路１６、アドレスモード制御回路１８、ページ制御回路２０、アドレス入力回路２２、２３、コラムアドレスラッチ２４、ロウアドレスラッチ２６、コラムアドレス制御回路２８、ロウアドレス制御回路３０、バンクアドレス入力回路３２、バンクアドレスラッチ３４、バンクアドレス制御回路３６、データ入出力回路３８およびバンクＢＫ０−ＢＫ３を有している。

コマンド入力回路１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。

コマンドデコーダ１２は、コマンド信号ＩＣＭＤをデコードし、バンクＢＫ０−３のアクセス動作（読み出し動作または書き込み動作）を実行するために読み出しコマンド信号ＲＤＺ（読み出しコマンド）または書き込みコマンド信号ＷＲＺ（書き込みコマンド）を出力する。

ロウタイミング制御回路１４は、読み出しコマンド信号ＲＤＺおよび書き込みコマンド信号ＷＲＺの活性化に応答して各バンクＢＫ０−３を活性化するためにワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＯＮＺを活性化する。また、ロウタイミング制御回路１４は、読み出しコマンド信号ＲＤＺおよび書き込みコマンド信号ＷＲＺの非活性化に応答して、各バンクＢＫ０−３を非活性化するためにワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＯＮＺを非活性化する。ワード制御信号ＷＬＯＮＺは、ワード線ＷＬを活性化するためのタイミング信号である。センスアンプ制御信号ＳＡＯＮＺは、センスアンプＳＡを活性化するためのタイミング信号である。さらに、ロウタイミング制御回路１４は、グローバルロウアドレス信号ＧＲＡ、グローバルバンクアドレス信号ＧＢＡのバンクＢＫ０−３への供給タイミングを設定するロウアドレス制御信号ＲＡＣＺを読み出しコマンド信号ＲＤＺおよび書き込みコマンド信号ＷＲＺの活性化に応答して出力する。

ロウタイミング制御回路１４は、図示した以外にも、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号を生成するためのタイミング信号、図５に示す接続スイッチＢＴを制御するためのビット制御信号を生成するためのタイミング信号を出力する。また、ロウタイミング制御回路１４は、リフレッシュ動作を周期的に実行するために、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成するリフレッシュ要求生成回路、および外部アクセスコマンド（読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作（読み出し動作または書き込み動作）とリフレッシュ動作の優先順を決めるアービタを有している。

コラムタイミング制御回路１６は、読み出しコマンド信号ＲＤＺに応答して、各バンクＢＫ０−３から読み出しデータを出力するためにコラム制御信号ＣＬＯＮＺを活性化する（読み出し動作）。また、コラムタイミング制御回路１６は、書き込みコマンド信号ＷＲＺに応答して、各バンクＢＫ０−３に書き込みデータを入力するためにコラム制御信号ＣＬＯＮＺを活性化する（書き込み動作）。コラム制御信号ＣＬＯＮＺは、図５に示すコラムスイッチＣＳＷをオンするためのタイミング信号である。コラムタイミング制御回路１６は、ロウタイミング制御回路１４の制御によりリフレッシュ動作が実行されるとき、コラム制御信号ＣＬＯＮＺの出力を禁止する。さらに、コラムタイミング制御回路１６は、グローバルコラムアドレス信号ＧＣＡのバンクＢＫ０−３への供給タイミングを設定するコラムアドレス制御信号ＣＡＣＺを読み出しコマンド信号ＲＤＺおよび書き込みコマンド信号ＷＲＺの活性化に応答して出力する。

アドレスモード制御回路１８は、外部端子を介して供給されるアクセスモード信号ＣＭＯＤＥ（外部制御信号）を矩形エリア選択信号ＡＳＥＬＶＺとして出力する。アドレスモード制御回路１８は、アクセスモード信号ＣＭＯＤＥの入力回路として動作する。矩形エリア選択信号ＡＳＥＬＶＺの論理レベルは、アクセスモード信号ＣＭＯＤＥの論理レベルと同じである。図２に示すメモリコントローラＭＣＮＴは、表示画面内の横方向に長いエリアをアクセスするときに（水平アクセス；図１５）、低レベルのアクセスモード信号ＣＭＯＤＥを出力する。メモリコントローラＭＣＮＴは、表示画面内の縦方向に長いエリアをアクセスするときに（矩形アクセス；図１６）、高レベルのアクセスモード信号ＣＭＯＤＥを出力する。

ページ制御回路２０は、矩形エリア選択信号ＡＳＥＬＶＺおよび２ビットのコラムアドレス信号ＣＡ３、ＣＡ７を受け、ページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘ（制御信号）を出力する。ページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘは、ワード線ＷＬを選択的に活性化するためにロウデコーダＲＤＥＣに供給される。ページ制御回路２０の詳細は、図３に示す。

アドレス入力回路２２は、外部端子を介して供給されるアドレス信号ＡＤ（ＡＤ７−０）を、内部アドレス信号ＩＡＤ（ＩＡＤ７−０）として出力する。アドレス入力回路２３は、外部端子を介して供給されるアドレス信号ＡＤ（ＡＤ１９−８）を、内部アドレス信号ＩＡＤ（ＩＡＤ１９−８）として出力する。アドレス入力回路２２、２３は、アドレス信号ＡＤ７−０、ＡＤ１９−８を異なる端子で同時に受ける。アドレス信号ＡＤ７−０は、ビット線対ＢＬ、／ＢＬを選択（活性化）するためのコラムアドレス信号である。アドレス信号ＡＤ１９−８は、ワード線ＷＬを選択（活性化）するためのロウアドレス信号である。

コラムアドレスラッチ２４は、アドレス入力回路２２からの内部アドレス信号ＩＡＤをラッチし、コラムアドレス信号ＣＡ７−０（第２アドレス）として出力する。ロウアドレスラッチ２６は、アドレス入力回路２３からの内部アドレス信号ＩＡＤをラッチし、ロウアドレス信号ＲＡ１１−０（第１アドレス）として出力する。

コラムアドレス制御回路２８は、コラムアドレス信号ＣＡ７−０をコラムアドレス制御信号ＣＡＣＺに同期してラッチし、グローバルコラムアドレス信号ＧＣＡ（ＧＣＡ７−０）として出力する。ロウアドレス制御回路３０は、ロウアドレス信号ＲＡ１１−０をロウアドレス制御信号ＲＡＣＺに同期してラッチし、グローバルロウアドレス信号ＧＲＡ（ＧＲＡ１１−０）として出力する。なお、ロウアドレス制御回路３０は、リフレッシュアドレス信号を生成するリフレッシュアドレスカウンタと、リフレッシュアドレス信号およびロウアドレス信号ＲＡ１１−０のいずれかを選択するアドレスセレクタとを有している。リフレッシュアドレス信号は、リフレッシュするメモリセルＭＣに接続されるワード線ＷＬを示す。そして、アドレスセレクタにより選択されたアドレス信号がグローバルロウアドレス信号ＧＲＡとして出力される。

バンクアドレス入力回路３２は、外部端子を介して供給されるバンクアドレス信号ＢＡＤ（ＢＡＤ１−０）を、内部バンクアドレス信号ＩＢＡＤ（ＩＢＡＤ１−０）として出力する。バンクアドレス信号ＢＡＤ１−０は、バンクＢＫ０−３を選択するために供給される。バンクアドレスラッチ３４は、内部バンクアドレス信号ＩＢＡをラッチし、バンクアドレス信号ＢＡ１−０として出力する。バンクアドレス制御回路３６は、バンクアドレス信号ＢＡ１−０、ロウアドレス制御信号ＲＡＣＺに同期してラッチし、グローバルバンクアドレス信号ＧＢＡ（ＧＢＡ１−０）として出力する。

データ入出力回路３８は、読み出し動作時に、メモリセルＭＣから読み出される読み出しデータを相補のデータバスＤＢを介して受信し、受信した読み出しデータをデータ端子ＤＱ（ＤＱ３１−０）に出力する。データ入出力回路３８は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢに出力する。

バンクＢＫ０−３は、互いに同じ構成を有している。各バンクＢＫ０−３は、複数のメモリブロックＲＢＬＫ、ロウデコーダＲＤＥＣ（第１デコーダ）、コラムデコーダＣＤＥＣ（第２デコーダ）、センスアンプ領域ＳＡＡおよびデータバススイッチＤＢＳＷを有している。各メモリブロックＲＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。

コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＧＣＡをデコードする。データバススイッチＤＢＳＷは、読み出しアクセス動作時に、センスアンプ領域ＳＡＡから出力される相補の読み出しデータをデータバスＤＢに出力する。また、データバススイッチＤＢＳＷは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータをセンスアンプ領域ＳＡＡに出力する。バンクＢＫ０−３の詳細は、図４に示す。センスアンプ領域ＳＡＡの詳細は、図５に示す。ロウデコーダＲＤＥＣの詳細は、図８から図１０に示す。

図２は、図１に示したメモリＭＥＭが搭載されるシステム（画像処理システム）の例を示している。システムＳＹＳは、例えば、デジタルカメラやパーソナルコンピュータ等の機器の少なくとも一部を含む。なお、後述する実施形態においても、メモリＭＥＭの種類が異なることを除き、図２と同じシステムＳＹＳが構成される。

システムＳＹＳは、メモリＭＥＭ、メモリコントローラＭＣＮＴ、画像データ制御部ＩＭＧＣＮＴ、表示データ制御部ＤＩＳＰＣＮＴ、外部メモリＥＭＥＭ、ＣＣＤ等のカメラＣＡＭおよび液晶表示装置等の表示装置ＤＩＳＰを有している。例えば、メモリコントローラＭＣＮＴ、画像データ制御部ＩＭＧＣＮＴおよび表示データ制御部ＤＩＳＰＣＮＴは、シリコン基板上に複数のマクロを集積したシステムオンチップＳｏＣとして設計されている。例えば、メモリチップＭＥＭ、ＳｏＣチップおよび外部メモリＥＭＥＭは、互いに積層され、マルチチップパッケージＭＣＰとして設計されている。例えば、ＭＣＰ、カメラＣＡＭ、表示装置ＤＩＳＰは、プリント基板上に搭載される。なお、画像処理システムは、少なくともメモリＭＥＭ、メモリコントローラＭＣＮＴ、画像データ制御部ＩＭＧＣＮＴおよび表示データ制御部ＤＩＳＰＣＮＴを有している。

画像データ制御部ＩＭＧＣＮＴは、画像データの符号化および復号化を制御する。例えば、画像データ制御部ＩＭＧＣＮＴは、カメラＣＡＭからの画像データＩＭＧまたは内部データ線ＩＤＴを介してメモリコントローラＭＣＮＴから転送される画像データを符号化し、符号化されたデータを外部メモリＥＭＥＭに書き込む（画像データの圧縮）。外部メモリＥＭＥＭは、例えば、ＳＲＡＭまたはＤＲＡＭである。画像データ制御部ＩＭＧＣＮＴは、外部メモリＥＭＥＭに保持された符号化されたデータを内部データ線ＩＤＴを介して読み出し、読み出したデータを復号する（画像データの伸張）。なお、画像データ制御部ＩＭＧＣＮＴは、画像データの符号化または復号化のいずれかのみを制御してもよい。例えば、外部メモリＥＭＥＭが不揮発性の記録媒体（ＤＶＤ−ＲＯＭ等）のとき、画像データ制御部ＩＭＧＣＮＴは、外部メモリＥＭＥＭから読み出されるデータを復号のみする。

画像データ制御部ＩＭＧＣＮＴは、符号化する画像データをメモリＭＥＭから読み出すときに、アクセスエリア、読み出し、転送データ数を示す情報とともに矩形アクセス要求ＲＲＥＱをメモリコントローラＭＣＮＴに出力する。また、画像データ制御部ＩＭＧＣＮＴは、復号された画像データをメモリＭＥＭに書き込むときに、アクセスエリア、書き込み、転送データ数を示す情報とともに矩形アクセス要求ＲＲＥＱをメモリコントローラＭＣＮＴに出力する。なお、画像データ制御部ＩＭＧＣＮＴは、後述するページＰＡＧＥ内の全てのデータを読み出す（または書き込む）ための通常のアクセス要求をメモリコントローラＭＣＮＴに出力してもよい。

表示データ制御部ＤＩＳＰＣＮＴは、画像データの表示装置ＤＩＳＰへの表示を制御する。例えば、表示データ制御部ＤＩＳＰＣＮＴは、アクセスエリア、読み出し、転送データ数を示す情報とともに水平アクセス要求ＨＲＥＱをメモリコントローラＭＣＮＴに出力する。表示データ制御部ＤＩＳＰＣＮＴは、表示データ線ＤＤＴを介してメモリコントローラＭＣＮＴから転送される画像データを表示装置ＤＩＳＰに出力する。表示装置ＤＩＳＰは、表示データ制御部ＤＩＳＰＣＮＴからの画像データを表示する。なお、表示データ制御部ＤＩＳＰＣＮＴは、通常のアクセス要求をメモリコントローラＭＣＮＴに出力してもよい。

メモリコントローラＭＣＮＴは、モード制御部ＭＯＤＥＣＮＴを有している。モード制御部ＭＯＤＥＣＮＴは、水平アクセス要求ＨＲＥＱ（第１制御信号、第１メモリアクセス要求信号）を受けたときに、アクセスモード信号ＣＭＯＤＥを低レベルに設定し、コマンド信号ＣＭＤ、アドレス信号ＡＤをメモリＭＥＭに出力する。モード制御部ＭＯＤＥＣＮＴは、矩形アクセス要求ＲＲＥＱ（第２制御信号、第２メモリアクセス要求信号）を受けたときに、アクセスモード信号ＣＭＯＤＥを高レベルに設定し、コマンド信号ＣＭＤ、アドレス信号ＡＤをメモリＭＥＭに出力する。なお、書き込み動作では、データ信号ＤＱもメモリＭＥＭに出力される。

メモリＭＥＭは、アクセスモード信号ＣＭＯＤＥが低レベルのときに、第１のワード線アクセスモードで動作する（図１５の水平アクセス）。メモリＭＥＭは、アクセスモード信号ＣＭＯＤＥが高レベルのときに、第２のワード線アクセスモードで動作する（図１６の矩形アクセス）。換言すれば、メモリＭＥＭは、表示データ制御部ＤＩＳＰＣＮＴからの水平アクセス要求ＨＲＥＱに応答して第１のワード線アクセスモードで動作し、メモリブロックＲＢＬＫから画像データを読み出す。また、メモリＭＥＭは、画像データ制御部ＩＭＧＣＮＴからの矩形アクセス要求ＲＲＥＱに応答して第２のワード線アクセスモードで動作し、メモリブロックＲＢＬＫから画像データを読み出す。

第１のワード線アクセスモードは、画像データ制御部ＩＭＧＣＮＴを用いて表示装置ＤＩＳＰに画像を表示するための動作モードである。第２のワード線アクセスモードは、画像データ制御部ＩＭＧＣＮＴを用いて画像データを符号化または復号化する動作モードである。このように、アクセスモード信号ＣＭＯＤＥは、メモリブロックＲＢＬＫに保持される画像データの画像処理に関する信号である。第１のワード線アクセスモードおよび第２のワード線アクセスモードは、メモリブロックＲＢＬＫに保持される画像データの画像処理に関する動作モードである。後述するように、第１のワード線アクセスモードでは、隣り合う分割単位でワード線ＷＬが活性化される。第２のワード線アクセスモードでは、隣り合わない分割単位でワード線ＷＬが活性化される。

図３は、図１に示したページ制御回路２０の例を示している。ページ制御回路２０は、ページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘを出力する矩形制御回路ＲＥＣＴＣＮＴおよびページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘを出力する水平制御回路ＨＯＲＩＣＮＴを有している。矩形制御回路ＲＥＣＴＣＮＴは、矩形エリア選択信号ＡＳＥＬＶＺが高レベルに活性化されているときに、後述する矩形アクセスを実行するためにページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘをともに高レベルに設定する。矩形制御回路ＲＥＣＴＣＮＴは、矩形エリア選択信号ＡＳＥＬＶＺが低レベルに非活性化されているときに、コラムアドレス信号ＣＡ７の論理に応じてページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘの論理レベルを設定する。

水平制御回路ＨＯＲＩＣＮＴは、矩形エリア選択信号ＡＳＥＬＶＺが低レベルに非活性化されているときに（水平信号ＨＯＲＩＺ＝高レベル）、後述する水平アクセスを実行するためにページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘをともに高レベルに設定する。水平制御回路ＨＯＲＩＣＮＴは、矩形エリア選択信号ＡＳＥＬＶＺが高レベルに活性化されているときに、コラムアドレス信号ＣＡ３の論理に応じてページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘの論理レベルを設定する。このように、ページ制御回路２０は、コラムアドレス信号の２ビットＣＡ３、ＣＡ７に基づいて、ワード線ＷＬの活性化のための制御信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７ＸをロウデコーダＲＤＥＣに供給する。

図４は、図１に示したバンクＢＫ（ＢＫ０−３）のレイアウトの例を示している。バンクＢＫは、上位のロウアドレスＲＡ１１−６で識別される６４個のメインメモリブロックＲＢＬＫ（ＲＢＬＫ０−６３）を有している。各メインメモリブロックＲＢＬＫは、コラムアドレスＣＡ３、ＣＡ７で識別されるサブメモリブロックＲＢＬＫａ、ＲＢＬＫｂ、ＲＢＬＫｃ、ＲＢＬＫｄ（メモリセルグループ；例えば、ＲＢＬＫ０ａ、ＲＢＬＫ０ｂ、ＲＢＬＫ０ｃ、ＲＢＬＫ０ｄ）を有している。メインメモリブロックＲＢＬＫ内で図の横方向（第１方向）に延在するワード線ＷＬは、サブメモリブロックＲＢＬＫａ−ｄ毎に分割されている（ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄ）。分割されたワード線ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄは、コラムアドレス信号ＣＡ７、ＣＡ３により選択され、アドレス順に配列されている。

ブロックデコーダＢＤＥＣ（ＢＤＥＣ０−６３）は、メインメモリブロックＲＢＬＫ０−６３を選択するために、ロウアドレスＲＡ１１−６をデコードする。例えば、ブロックデコーダＢＤＥＣは、図１に示したロウデコーダＲＤＥＣ内に配置されている。ブロックデコーダＢＤＥＣの詳細は、図６に示す。ロウデコーダＲＤＥＣ（例えば、ＲＤＥＣ０ａ、ＲＤＥＣ０ｂ、ＲＤＥＣ０ｃ、ＲＤＥＣ０ｄ）は、サブメモリブロックＲＢＬＫａ−ｄの各々に対応して設けられている。

各サブメモリブロックＲＢＬＫａ−ｄの両側（図の上下方向）には、センスアンプ領域ＳＡＡ（例えば、ＳＡＡ０ａ、ＳＡＡ０１ａ）が配置されている。この実施形態では、いわゆる共有センスアンプ方式が採用されている。共有センスアンプ方式では、互いに隣接する一対のメモリブロックＲＢＬＫの間に配置されるセンスアンプＳＡは、一対のメモリブロックＲＢＬＫに共有される。センスアンプ領域ＳＡＡのに付加した数字は、共有されるメモリブロックＲＢＬＫの番号を示している。

センスアンプ制御回路ＳＣＮＴ（例えば、ＳＣＮＴ０ａ、ＳＣＮＴ０ｂ、ＳＣＮＴ０ｃ、ＳＣＮＴ０ｄ）は、各センスアンプ領域ＳＡＡ（例えば、ＳＡＡ０ａ、ＳＡＡ０ｂ、ＳＡＡ０ｃ、ＳＡＡ０ｃ）の脇に配置されている。センスアンプ制御回路ＳＣＮＴの詳細は、図７に示す。図示していないが、コラムデコーダＣＤＥＣは、図の縦方向に並ぶサブメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０ａ、ＲＢＬＫ０１ａ、...、ＲＢＬＫ６３ａ）のグループ毎に配置されている。なお、コラムデコーダＣＤＥＣは、サブメモリブロックＲＢＬＫ毎に配置してもよい。

図５は、図１および図４に示したセンスアンプ領域ＳＡＡの例を示している。図５は、図４のセンスアンプ領域ＳＡＡを９０度回転させた状態を示している。例えば、図は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。

プリチャージ制御信号が伝達されるプリチャージ制御信号線ＢＲＳ（ＢＲＳ０またはＢＲＳ１）は、センスアンプ領域ＳＡＡのプリチャージ回路ＰＲＥに共通に接続される。ビット制御信号が伝達されるビット制御信号線ＭＵＸ０（またはＭＵＸ１）は、センスアンプ領域ＳＡＡの接続スイッチＢＴに共通に接続される。接続スイッチＢＴは、ｎＭＯＳトランジスタを含み、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）との接続を制御する。

センスアンプ活性化信号を伝達するセンスアンプ活性化信号線ＰＳＡ０１ａ、ＮＳＡ０１ａは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号線ＰＳＡ０１ａは、センスアンプ制御信号ＳＡＯＮＺに同期して低レベルに活性化される。センスアンプ活性化信号線ＮＳＡ０１ａは、センスアンプ制御信号ＳＡＯＮＺに同期して高レベルに活性化される。コラム選択信号を伝達するコラム選択信号線ＣＬ２０−２２は、コラムスイッチＣＳＷにそれぞれ接続される。コラム選択信号は、コラムアドレス信号ＣＡ７−０に応じて、コラム制御信号ＣＬＯＮＺに同期して高レベルに活性化される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭのセンスアンプ領域と同じであるため、詳細な説明は省略する。

図６は、図４に示したブロックデコーダＢＤＥＣ（ＢＤＥＣ０−６３）の例を示している。ブロックデコーダＢＤＥＣ０−６３は、互いに同じ論理を有するため、ブロックデコーダＢＤＥＣ０のみを説明する。

ブロックデコーダＢＤＥＣ０は、プリデコード信号ＧＲＡ１１Ｘ−ＧＲＡ６Ｘが全て高レベルのときに、ブロック制御信号ＢＬＫＯＮＺに同期してブロック選択信号ＢＬＫ０Ｚを活性化する。プリデコード信号ＧＲＡ１１Ｘ−ＧＲＡ６Ｘは、図１に示したグローバルロウアドレス信号ＧＲＡ１１−６をプリデコードすることで生成される。末尾にＸが付くプリデコード信号ＧＲＡ１１Ｘ−ＧＲＡ６Ｘは、グローバルロウアドレス信号ＧＲＡ１１−６の論理を反転させた信号である。末尾にＺが付くプリデコード信号ＧＲＡ１１Ｘ−ＧＲＡ６Ｚは、グローバルロウアドレス信号ＧＲＡ１１−６と同じ論理を有する信号である。ブロック制御信号ＢＬＫＯＮＺは、図１に示したロウアドレス制御信号ＲＡＣＺを遅延して生成される。ブロック選択信号ＢＬＫ０Ｚは、図４に示したサブメモリブロックＲＢＬＫ０ａ−０ｄに共通に使用される。

図７は、図4に示したセンスアンプ制御回路ＳＣＮＴの例を示している。センスアンプ制御回路ＳＣＮＴ０ａ−ｄは、互いに同じ論理を有する。センスアンプ制御回路ＳＣＮＴ０１ａ−０１ｄは、互いに同じ論理を有する。このため、センスアンプ制御回路ＳＣＮＴ０ａ、ＳＣＮＴ０１ａのみを説明する。

センスアンプ制御回路ＳＣＮＴ０ａは、ページ活性化信号ＰＡ０３Ｘ、ＰＡ０７Ｘがともに高レベルのとき、センスアンプ制御信号ＳＡＯＮＺおよびブロック選択信号ＢＬＫ０Ｚに同期して高レベルのセンスアンプ活性化信号ＮＳＡ０ａおよび低レベルのセンスアンプ活性化信号ＰＳＡ０ａを出力する。センスアンプ活性化信号ＮＳＡ０ａ、ＰＳＡ０ａは、サブメモリブロックＲＢＬＫ０ａに対応するセンスアンプＳＡ０ａに供給される。センスアンプ制御回路ＳＣＮＴ０ａ−０ｄは、供給されるページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘのみが異なる。

センスアンプ制御回路ＳＣＮＴ０１ａは、ページ活性化信号ＰＡ０３Ｘ、ＰＡ０７Ｘがともに高レベルのとき、センスアンプ制御信号ＳＡＯＮＺおよびブロック選択信号ＢＬＫ０Ｚ（または、ＢＬＫ１Ｚ）に同期して高レベルのセンスアンプ活性化信号ＮＳＡ０１ａおよび低レベルのセンスアンプ活性化信号ＰＳＡ０１ａを出力する。センスアンプ活性化信号ＮＳＡ０１ａ、ＰＳＡ０１ａは、サブメモリブロックＲＢＬＫ０ａ、ＲＢＬＫ１ａに対応するセンスアンプＳＡ０１ａに供給される。センスアンプ制御回路ＳＣＮＴ０１ａ−０１ｄは、供給されるページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘのみが異なる。

図８は、図４に示したロウデコーダＲＤＥＣの一部の例を示している。ロウデコーダＲＤＥＣは、例えば、１６個のリセットデコーダＲＳＴＤＥＣを有している。リセットデコーダＲＳＴＤＥＣは、互いに同じ回路である。各リセットデコーダＲＳＴＤＥＣの詳細は、図１０に示す。図の縦方向に並ぶ４個のリセットデコーダＲＳＴＤＥＣを含む４個のリセットデコーダグループＲＤＧは、サブメモリブロックＲＢＬＫａ−ｄをそれぞれアクセスするために使用される。

ワードリセット信号ＲＳＴ０ａＺ−ＲＳＴ３ａＺを出力するリセットデコーダグループＲＤＧは、例えば、図４に示したロウデコーダＲＤＥＣ０ａ内に配置され、サブメモリブロックＲＢＬＫ０ａ−６３ａに共通に使用される。同様に、ワードリセット信号ＲＳＴ０ｂＺ−ＲＳＴ３ｂＺを出力するリセットデコーダグループＲＤＧ、ワードリセット信号ＲＳＴ０ｃＺ−ＲＳＴ３ｃＺを出力するリセットデコーダグループＲＤＧ、およびワードリセット信号ＲＳＴ０ｄＺ−ＲＳＴ３ｄＺを出力するリセットデコーダグループＲＤＧは、ロウデコーダＲＤＥＣ０ｂ、ＲＤＥＣ０ｃ、ＲＤＥＣ０ｄ内にそれぞれ配置され、図４に示したサブメモリブロックＲＢＬＫ０ｂ−６３ｂ、ＲＢＬＫ０ｃ−６３ｃおよびＲＢＬＫ０ｄ−６３ｄに、それぞれ共通に使用される。

サブメモリブロックＲＢＬＫ０ｃ−６３ｃおよびＲＢＬＫ０ｄ−６３ｄに対応するリセットデコーダグループＲＤＧは、出力信号の名称を省略している。これ等出力信号の名称は、小文字の”ａ”の代わりに”ｃ”または”ｄ”が付くことを除き、ＲＢＬＫ０ａ−６３ａに対応するリセットデコーダグループＲＤＧからの出力信号の名称と同じである。

リセットデコーダグループＲＤＧ内のリセットデコーダＲＳＴＤＥＣは、プリデコード信号ＧＲＡ１Ｘ、ＧＲＡ１Ｚ、ＧＲＡ０Ｘ、ＧＲＡ０Ｚに応じて、ドライバ制御信号ＤＶＯＮＸ（例えば、ＤＶＯＮ０ａＸ）およびワードリセット信号ＲＳＴＺ（例えば、ＲＳＴ０ａＺ）を出力する。リデコード信号ＧＲＡ１Ｘ、ＧＲＡ１Ｚ、ＧＲＡ０Ｘ、ＧＲＡ０Ｚは、下位のロウアドレス信号ＲＡ１−０をプリデコードすることで生成される。

図９は、図４に示したロウデコーダＲＤＥＣ０ａ−０ｄおよびサブメモリブロックＲＢＬＫ０ａ−０ｄのレイアウトの例を示している。他のロウデコーダＲＤＥＣ（例えば、ＲＤＥＣ１ａ−１ｄ）および他のサブメモリブロックＲＬＢＫ（例えば、ＲＢＬＫ１ａ−１ｄ）のレイアウトも図９と同じである。各サブメモリブロックＲＢＬＫ０ａ−０ｄにおいて、図の縦方向に並ぶビット線対ＢＬ、／ＢＬは、センスアンプ列ＳＡ（例えば、ＳＡ０ａまたはＳＡ０１ａ）に交互に接続されている。各ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬまたは／ＢＬに接続されている。

例えば、ロウデコーダＲＤＥＣ０ａは、共通のブロック選択信号ＢＬＫ０Ｚ、図示しないプリデコード信号ＧＲＡ５Ｘ−ＧＲＡ２Ｘ、ＧＲＡ５Ｚ−ＧＲＡ２Ｚおよびワード制御信号ＷＬＯＮＺを受け、ワード選択信号ＷＬＳＥＬＸ（例えば、ＷＬＳＥＬ０Ｘ）を生成する１６個のワード選択デコーダＳＥＬＤＥＣを有している。プリデコード信号ＧＲＡ５Ｘ−ＧＲＡ２Ｘ、ＧＲＡ５Ｚ−ＧＲＡ２Ｚは、図１に示したグローバルロウアドレス信号ＧＲＡ５−２をプリデコードすることで生成される。ワード選択信号ＷＬＳＥＬＸは、メモリブロックＲＢＬＫ０ａ−０ｄに共通に配線される。ワード選択信号ＷＬＳＥＬＸは、４本のワード線ＷＬ（サブワード線）のいずれかを活性化するためのメインワード線として機能する。なお、ワード選択デコーダＳＥＬＤＥＣは、ブロックデコーダＢＤＥＣ０内に配置されてもよい。あるいは、ワード選択デコーダＳＥＬＤＥＣは、各ロウデコーダＲＤＥＣ０ａ−０ｄ内に独立に配置されてもよい。

各ロウデコーダＲＤＥＣ０ａ−０ｄは、ワード線ＷＬ（ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄのいずれか）に接続された６４個のワードドライバＷＬＤＲＶを有している。共通のワード選択信号ＷＬＳＥＬＸ（例えば、ＷＬＳＥＬ０Ｘ）を受ける４個のワードドライバＷＬＤＲＶを有するワードドライバグループは、ドライバ制御信号ＤＶＯＮ０Ｘ−３Ｘ（例えば、ＤＶＯＮ０ａＸ−ＤＶＯＮ３ａＸ）およびワードリセット信号ＲＳＴ０Ｚ−ＲＳＴ３Ｚ（例えば、ＲＳＴ０ａＺ−ＲＳＴ３ａＺ）を受ける。各ロウデコーダＲＤＥＣ０ａ−０ｄにおいて、１６個のワードドライバグループは、共通のドライバ制御信号ＤＶＯＮ０Ｘ−３Ｘおよびワードリセット信号ＲＳＴ０Ｚ−ＲＳＴ３Ｚを受ける。

ロウデコーダＲＤＥＣ０ｃ−０ｄに対応するワードドライバＷＬＤＲＶは、一部の入力信号の名称を省略している。これ等入力信号の名称は、小文字の”ａ”の代わりに”ｃ”または”ｄ”が付くことを除き、ロウデコーダＲＤＥＣ０ａに対応するワードドライバＷＬＤＲＶに供給される入力信号の名称と同じである。

図１０は、図８に示したリセットデコーダＲＳＴＤＥＣと、図９に示したワード選択デコーダＳＥＬＤＥＣ、ワードドライバＷＬＤＲＶとの例を示している。この例では、メモリブロックＲＢＬＫ０ａにおいて、ロウアドレス信号ＲＡ５−０が全て”０”のときに活性化されるワード線ＷＬ０ａに関係する回路を示す。

ワード選択デコーダＳＥＬＤＥＣは、プリデコード信号ＧＲＡ５Ｘ−２Ｘが全て高レベルのときにメインワード活性化信号ＭＷＬＡＺを高レベルに活性化し、ワード制御信号ＷＬＯＮＺに同期してワード選択信号ＷＬＳＥＬ０Ｘを低レベルに活性化する。プリデコード信号ＧＲＡ５Ｘ−ＧＲＡ２Ｘ、ＧＲＡ５Ｚ−ＧＲＡ２Ｚは、図１に示したグローバルロウアドレス信号ＧＲＡ５−２をプリデコードすることで生成される。ワード選択デコーダＳＥＬＤＥＣは、ワード選択信号ＷＬＳＥＬＸの高レベルを内部電源電圧（例えば、１．６Ｖ）から昇圧電圧ＶＰＰ（例えば、２．８Ｖ）に変換するレベル変換回路ＬＣＮＶを有している。内部電源電圧および昇圧電圧ＶＰＰは、メモリＭＥＭ内に設けられる内部電圧生成回路により生成され、外部電源電圧の変動の影響を受けない定電圧である。

ワードドライバＷＬＤＲＶは、直列に接続されたｐＭＯＳトランジスタＰＭ１−２および並列に接続されたｎＭＯＳトランジスタＮＭ１−２を有するＮＯＲゲート構造を有している。ワードドライバＷＬＤＲＶは、ワード選択信号ＷＬＳＥＬ０Ｘ、ドライバ制御信号ＤＶＯＮ０ａＸおよびワードリセット信号ＲＳＴ０ａＺがともに低レベルのときに、ワード線ＷＬ０ａを高レベルＶＰＰに設定する。ワードドライバＷＬＤＲＶは、ワード選択信号ＷＬＳＥＬ０Ｘまたはワードリセット信号ＲＳＴ０ａＺのいずれかかが高レベルのときに、ワード線ＷＬ０ａを低レベルＶＳＳ（接地電圧）に設定する。

リセットデコーダＲＳＴＤＥＣは、プリデコード信号ＧＲＡ１Ｘ−０Ｘおよびページ活性化信号ＰＡ０７Ｘ、ＰＡ０３Ｘが全て高レベルのときにサブワード活性化信号ＳＷＬＡＺを活性化し、ワード制御信号ＷＬＯＮＺに同期してドライバ制御信号ＤＶＯＮ０ａＸおよびワードリセット信号ＲＳＴ０ａＺを低レベルに活性化する。

ページ活性化信号ＰＡ０７Ｘ、ＰＡ０７Ｚ、ＰＡ０３Ｘ、ＰＺ０３Ｚは、コラムアドレスＣＡ７、ＣＡ３に対応してページ制御回路２０により生成される。アクセスモード信号ＣＭＯＤＥが低レベルに設定されているとき（水平アクセス）、ページ活性化信号ＰＡ０３Ｘ、ＰＺ０３Ｚは、高レベルに維持される。アクセスモード信号ＣＭＯＤＥが高レベルに設定されているとき（矩形アクセス）、ページ活性化信号ＰＡ０７Ｘ、ＰＡ０７Ｚは、高レベルに維持される。

これにより、水平アクセスが指定されるとき、図４に示したロウブロックＲＢＬＫａ（ＲＢＬＫ０ａ−６３ａのいずれか）およびロウブロックＲＢＬＫｂ（ＲＢＬＫ０ｂ−６３ｂのいずれか）のワード線ＷＬａ、ＷＬｂが同時に活性化される。あるいは、ロウブロックＲＢＬＫｃ（ＲＢＬＫ０ｃ−６３ｃのいずれか）とおよびロウブロックＲＢＬＫｄ（ＲＢＬＫ０ｄ−６３ｄのいずれか）のワード線ＷＬｃ、ＷＬｄが同時に活性化される。矩形アクセスが指定されるとき、ロウブロックＲＢＬＫａ（ＲＢＬＫ０ａ−６３ａのいずれか）およびロウブロックＲＢＬＫｃ（ＲＢＬＫ０ｃ−６３ｃのいずれか）のワード線ＷＬａ、ＷＬｃが同時に活性化される。あるいは、ロウブロックＲＢＬＫｂ（ＲＢＬＫ０ｂ−６３ｂのいずれか）およびロウブロックＲＢＬＫｄ（ＲＢＬＫ０ｄ−６３ｄのいずれか）のワード線ＷＬｂ、ＷＬｄが同時に活性化される。

図１１は、図２に示した表示装置ＤＩＳＰ内の画素のアドレスマップの例を示している。例えば、表示装置ＤＩＳＰは、横１９２０画素、縦１０８０画素を有している。図１に示したメモリＭＥＭは、表示装置ＤＩＳＰの１画面の画像データを一度に保持できる記憶容量を有する。この実施形態では、ＲＧＢの３色を含む１画素を表示するための情報量は、例えば、３２ビットである。このため、１画素のための画像データは、１つのアドレスに割り当てられた３２個のメモリセルＭＣに保持される。

例えば、１画面は、横６４、縦６４に配列されたページＰＡＧＥにより構成される。各ページＰＡＧＥは、図１２に示すように、２５６コラムアドレス（横１６アドレス、縦１６アドレス）により区画されている。ページＰＡＧＥを矩形に配列された画素により構成することで、矩形の画素データを符号化、復号化する画像データ制御部ＩＭＧＣＮＴによるメモリＭＥＭのアクセス効率を向上できる。

互いに隣接するページＰＡＧＥは、バンクアドレスＢＡ１−０により、異なるバンクＢＫ３−０に割り当てられている。これは、バンクアドレスＢＡ１−０をロウアドレスＲＡ１１−０より下位に割り当てらることで実現される。バンクアドレスＢＡ１−０を下位に割り当てることで、メモリＭＥＭのアクセスが隣接するページＰＡＧＥに跨って連続して実行されるときにも、あるバンクＢＫのワード線ＷＬの切り換え動作を、他のバンクＢＫのアクセス動作により隠すことができる。この結果、メモリＭＥＭのアクセス効率を向上できる。

図１２は、図１１に示したページＰＡＧＥ内のアドレスマップの例を示している。ページＰＡＧＥ内の数字（１６進数）は、２５６コラムアドレスの割り当てを示している。ページＰＡＧＥは、６４コラムアドレス（横８アドレス、縦８アドレス）毎に区画された４個の領域ａ−ｄを有している。領域ａ−ｄは、コラムアドレスＣＡ７、ＣＡ３によりマッピングされている。領域ａ−ｄは、例えば、図４に示したメモリブロックＲＢＬＫ０ａ−０ｄの１本のワード線ＷＬａ−ＷＬｄに接続されたメモリセルＭＣを含んでいる。換言すれば、領域ａ−ｄは、互いに異なるロウデコーダＲＤＥＣａ−ｄを用いてそれぞれアクセスされる。

図１３は、図１２に示したページＰＡＧＥ内の画素とコラムアドレスとの関係を示している。この実施形態のメモリＭＥＭは、３２ビットのデータ端子ＤＱを有するため、１つのコラムアドレスＣＡで３２ビットのデータＤＱ０−３２をアクセスできる。例えば、１画素を構成するＲ（赤）、Ｇ（緑）、Ｂ（青）の素子は、８ビットの階調（ＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３）を表現できる。データＤＱ２４−３２は、予備の素子ＲＳＶである。予備の素子ＲＳＶは、例えば、ＲＧＢの少なくともいずれかの階調数を増やすときに使用される。あるいは、予備の素子ＲＳＶは、画素の色合いや輝度を調整するときに使用される。なお、図１１に示した表示装置ＤＩＳＰ内で、ＲＧＢの素子は、図の横方向に並んでいる。

図１４は、図１２に示したページＰＡＧＥをアクセスするための制御回路の例を示している。図中のメモリセル領域ＭＣＡａ−ＭＣＡｄは、図１２に示した領域ａ−ｄに対応しており、１ページ分のメモリセルＭＣを有している。各メモリセル領域ＭＣＡａ−ＭＣＡｄのメモリセルＭＣは、１本ワード線ＷＬ（図４に示したＷＬａ−ＷＬｄ）に接続されている。

例えば、低レベルのアクセスモード信号ＣＭＯＤＥがメモリＭＥＭに供給され、矩形エリア選択信号ＡＳＥＬＶＺが低レベルに設定されるとき、ページ制御回路２０は、ページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘを強制的に高レベルに設定し、ページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘを、コラムアドレスＣＡ７に応じたレベルに設定する。これにより、互いに隣接するメモリセル領域ＭＣＡａ−ｂまたはＭＣＡｃ−ｄがアクセスされる。換言すれば、図４の横方向（第１方向）に延在し、４つに分割されたワード線ＷＬａ−ＷＬｄは、隣り合う分割単位（ＷＬａ−ｂまたはＷＬｃ−ｄ）で活性化される。ここで、隣り合う分割単位は、コラムアドレス信号ＣＡ７、ＣＡ３のうち上位のＣＡ７が同じワード線ＷＬ（ＷＬａ−ｂ（ＣＡ７＝０）またはＷＬｃ−ｄ（ＣＡ７＝１））である。

一方、高レベルのアクセスモード信号ＣＭＯＤＥがメモリＭＥＭに供給され、矩形エリア選択信号ＡＳＥＬＶＺが高レベルに設定されるとき、ページ制御回路２０は、ページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘを強制的に高レベルに設定し、ページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘを、コラムアドレスＣＡ３に応じたレベルに設定する。これにより、互いに隣接しないメモリセル領域ＭＣＡａ、ＭＣＡｃまたはＭＣＡｂ、ＭＣＡｄがアクセスされる。換言すれば、図４の横方向（第１方向）に延在し、４つに分割されたワード線ＷＬａ−ＷＬｄは、隣り合わない分割単位（ＷＬａ、ＷＬｃまたはＷＬｂ、ＷＬｄ）で活性化される。ここで、隣り合わない分割単位は、コラムアドレス信号ＣＡ７、ＣＡ３のうち下位のＣＡ３が同じワード線ＷＬ（ＷＬａ、ＷＬｃ（ＣＡ３＝０）またはＷＬｂ、ＷＬｄ（ＣＡ３＝１））である。

画像データの画像処理の種類に応じて活性化するメモリセル領域ＭＣＡを切り換えることで、常に最小限のメモリセル領域ＭＣＡ（ワード線ＷＬ）のみを活性化できる。アクセスされないメモリセル領域ＭＣＡは、画像処理の種類に応じて選択的に非活性化される。このため、画像処理の種類に関わりなくメモリＭＥＭの消費電力を常に最小限にできる。

図１５は、図１に示したメモリＭＥＭの水平アクセスの例を示している。水平アクセスは、図２に示した表示データ制御部ＤＩＳＰＣＮＴからの水平アクセス要求ＨＲＥＱに応答して、メモリコントローラＭＣＮＴが低レベルのアクセスモード信号ＣＭＯＤＥを出力することで実行される。この例では、メモリコントローラＭＣＮＴは、論理０のコラムアドレス信号ＣＡ７（ＡＤ７）および論理０のコラムアドレス信号ＣＡ３（ＡＤ３）をメモリＭＥＭに出力する。しかし、低レベルのアクセスモード信号ＣＭＯＤＥによりコラムアドレス信号ＣＡ３の論理はマスクされる。このため、太枠で囲った領域ａ、ｂのみが活性化される。例えば、領域ａ、ｂは、分割されたワード線ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄのうち、奇数番目の分割部分ＷＬａと偶数番目の分割部分ＷＬｂに対応する。

例えば、読み出しコマンドとともに、２進数で”０１００”のコラムアドレス信号ＣＡＤ７−４がメモリＭＥＭに供給され、”００００”から”１１１１”のコラムアドレス信号ＣＡＤ３−０が順次メモリＭＥＭに供給されることで、網掛けで示した領域から画像データが順次に読み出される。表示データ制御部ＤＩＳＰＣＮＴは、表示装置ＤＩＳＰの水平方向に沿った表示ラインに画像を表示するために、読み出された画像データを表示装置ＤＩＳＰに出力する（線順次走査）。表示ラインの画素の並びに合わせて領域ａ、ｂのみを活性化し、表示ラインと関係しない領域ｃ、ｄを非活性化することで、メモリＭＥＭの消費電力を削減できる。

図１６は、図１に示したメモリＭＥＭの矩形アクセスの例を示している。矩形アクセスは、図２に示した画像データ制御部ＩＭＧＣＮＴからの矩形アクセス要求ＲＲＥＱに応答して、メモリコントローラＭＣＮＴが高レベルのアクセスモード信号ＣＭＯＤＥを出力することで実行される。この例では、メモリコントローラＭＣＮＴは、論理０のコラムアドレス信号ＣＡ７（ＡＤ７）および論理０のコラムアドレス信号ＣＡ３（ＡＤ３）をメモリＭＥＭに出力する。しかし、高レベルのアクセスモード信号ＣＭＯＤＥによりコラムアドレス信号ＣＡ７の論理はマスクされる。このため、太枠で囲った領域ａ、ｃのみが活性化される。例えば、領域ａ、ｃは、分割されたワード線ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄのうち、奇数番目の分割部分ＷＬａ、ＷＬｃに対応する。

矩形アクセスでは、例えば、横８素子、縦８素子を基本単位（ＭＣＵ；Ｍｉｎｉｍｕｍ Ｃｏｄｅ Ｕｎｉｔ）として画像データが読み書きされる。コラムアドレスＣＡ＝４１、４２の領域の各々は、予備の素子ＲＳＶを含めて横方向に４素子の画像データを有している。このため、図中の網掛けの領域（４１、４２、５１、５２、...、Ｂ１、Ｂ２）は、６４素子に対応する画像データを保持する１つのＭＣＵ領域である。

そして、読み出しコマンドとともに、コラムアドレスＣＡを変更しながら網掛けのＭＣＵ領域がアクセスされ、画像データが順次に読み出される。画像データ制御部ＩＭＧＣＮＴは、読み出された画像データを符号化し、外部メモリＥＭＥＭに書き込む。あるいは、書き込みコマンドとともに、コラムアドレスＣＡを変更しながら網掛けのＭＣＵ領域がアクセスされ、復号化された画像データが順次にメモリＭＥＭに書き込まれる。網掛けのＭＣＵ領域は、コラムアドレスＣＡ３＝０の領域ａ、ｃに含まれるが、ＣＡ３＝１の領域ｂ、ｄに含まれない。領域ｂ、ｄは、活性化されないため、メモリＭＥＭの消費電力を削減できる。

図１５および図１６に示したように、水平アクセス（第１のワード線アクセスモード）では、表示ラインに沿って横方向に並ぶ領域ａ、ｂ（またはｃ、ｄ）に対応するメモリブロックＲＢＬＫのみを活性化することで、消費電力が削減される。反対に、矩形アクセス（第２のワード線アクセスモード）では、表示ラインに交わる方向に沿って縦方向に並ぶ領域ａ、ｃ（またはｂ、ｄ）に対応するメモリブロックＲＢＬＫのみを活性化することで、消費電力が削減される。本実施形態が提案される前、例えば、水平アクセスに合わせて、横方向に並ぶ領域ａ、ｂ（またはｃ、ｄ）に対応するメモリブロックＲＢＬＫのみを活性化すると、矩形アクセスでは、４つの領域ａ−ｄに対応するメモリブロックＲＢＬＫを全て活性化する必要がある。一方、矩形アクセスに合わせて、縦方向に並ぶ領域ａ、ｃ（またはｂ、ｄ）に対応するメモリブロックＲＢＬＫのみを活性化すると、水平アクセスでは、４つの領域ａ−ｄに対応するメモリブロックＲＢＬＫを全て活性化する必要がある。したがって、画像処理に関係する複数の動作モードにおいて、メモリＭＥＭの消費電力を常に最小限にすることはできなかった。ここで、動作モードは、画像表示のための水平アクセス動作モードと、画像データの符号化または復号化のための矩形アクセス動作モードを含む。

以上、この実施形態では、ロウアドレス信号ＲＡだけでなく、コラムアドレス信号ＣＡの一部に基づいて、メモリブロックＲＢＬＫａ−ｄの単位でワード線ＷＬを活性化することで、アクセスに必要な活性化されたワード線ＷＬの数を常に最小限にできる。この結果、メモリＭＥＭの消費電力を削減できる。具体的には、メモリブロックＲＢＬＫをコラムアドレスＣＡ７、ＣＡ３により識別される４個のサブメモリブロックＲＢＬＫａ、ＲＢＬＫｂ、ＲＢＬＫｃ、ＲＢＬＫｄ（４つのサブワード線ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄ）に分割し、動作モードに応じて、サブメモリブロックＲＢＬＫａ−ｄの活性化パターンを変えることで、メモリＭＥＭの消費電力を常に最小限にできる。

画像処理の種類により異なる動作モードに応じて、サブメモリブロックＲＢＬＫａ−ｄの活性化パターンを変えることで、画像データを保持するメモリＭＥＭの消費電力を、動作モードに関わりなく常に最小限にできる。分割されるサブメモリブロックＲＢＬＫａ−ｄ（サブワード線ＷＬａ−ｄ）の配列を、表示装置ＤＩＳＰの画素の配列に合わせることで、メモリＭＥＭを動作モードに応じて効率よくアクセスできる。

外部端子で受けるアクセスモード信号ＣＭＯＤＥにより動作モードを認識することで、メモリＭＥＭをアクセスする外部デバイスの要求に応じて、動作モードを迅速に切り換えることができる。特に、従来、メモリコントローラＭＣＮＴ内でアドレス等の算出のために使用していた矩形アクセスおよび水平アクセスの情報を、アクセスモード信号ＣＭＯＤＥとしてメモリＭＥＭに供給することで、メモリコントローラＭＣＮＴの変更を最小限にできる。

コラムアドレス信号ＣＡがロウアドレス信号ＲＡとともに供給される擬似ＳＲＡＭに適用することで、コラムアドレスＣＡ７、ＣＡ３の論理に応じて、センスアンプ制御回路ＳＣＮＴおよびロウデコーダＲＤＥＣの動作を容易に制御できる。換言すれば、センスアンプ制御回路ＳＣＮＴ、ロウデコーダＲＤＥＣおよびこれ等回路ブロックに供給される信号を生成する回路の論理設計およびタイミング設計を容易にできる。

図１７は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１に示したコマンドデコーダ１２およびページ制御回路２０の代わりにコマンドデコーダ１２Ａおよびページ制御回路２０Ａを有している。また、メモリＭＥＭは、新たにモードレジスタ４０Ａを有している。その他の構成は、図１と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。

コマンドデコーダ１２Ａは、図１に示したコマンドデコーダ１２の機能に加えて、モードレジスタ４０Ａを設定するためのモードレジスタ設定コマンド信号ＭＲＳＺを出力する機能を有している。例えば、モードレジスタ設定コマンド信号ＭＲＳＺは、所定のコマンド信号ＣＭＤとアドレス信号ＡＤを所定の回数受けたときに出力される。あるいは、モードレジスタ設定コマンド信号ＭＲＳＺは、通常のアクセス動作では使用しない組み合わせのコマンド信号ＣＭＤ（制御信号）を受けたときに出力される。

モードレジスタ４０Ａは、モードレジスタ設定コマンド信号ＭＲＳＺに同期して、例えば、ロウアドレス信号ＩＲＡＤの値に応じて設定される複数のレジスタを有している。なお、モードレジスタ４０Ａは、コラムアドレス信号ＩＣＡＤまたはデータ信号ＤＱにより設定されてもよい。モードレジスタ４０Ａは、コンフィギュレーションレジスタとも称される。

モードレジスタ４０Ａは、例えば、モードレジスタ設定コマンド信号ＭＲＳＺとともに受けるロウアドレス信号ＲＡ０（外部制御信号）の値を保持するページ制御レジスタを有している。ページ制御レジスタに保持されている値は、ページ制御イネーブル信号ＰＥＮとして出力される。

ページ制御回路２０Ａは、図１および図３に示したページ制御回路２０の機能に加えて、低レベルのページ制御イネーブル信号ＰＥＮを受けたときに、全てのページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘを高レベルに設定する機能を有している。全てのページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘ、ＰＡ０７Ｚ、ＰＡ０７Ｘが高レベルに設定されることにより、図１４に示した４個のメモリセル領域ＭＣＡａ−ｄ（ＲＢＬＫａ−ｄ）は、常に同時に活性化される。

図１８は、図１７に示したページ制御回路２０Ａの例を示している。ページ制御回路２０Ａは、ページ制御イネーブル信号ＰＥＮを受け、矩形信号ＲＥＣＴＺおよび水平信号ＨＯＲＩＺをそれぞれ出力するＮＡＮＤゲートを有している。その他の構成は、図３に示したページ制御回路２０とほぼ同じである。ＮＡＮＤゲートにより、ページ制御イネーブル信号ＰＥＮが低レベルのとき、矩形信号ＲＥＣＴＺおよび水平信号ＨＯＲＩＺは、矩形エリア選択信号ＡＳＥＬＶＺにレベルに関わりなく、ともに高レベルに活性化される。これにより、矩形制御回路ＲＥＣＴＣＮＴは、コラムアドレス信号ＣＡ７の値に関わりなく高レベルのページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘを出力する。水平制御回路ＨＯＲＩＣＮＴは、コラムアドレス信号ＣＡ３の値に関わりなく高レベルのページ活性化信号ＰＡ０３Ｚ、ＰＡ０３Ｘを出力する。

例えば、ブロック選択信号ＢＬＫ０Ｚが活性化されるとき、図７に示した８個のセンスアンプ制御回路ＳＣＮＴは、高レベルのページ活性化信号ＰＡ０７Ｚ、ＰＡ０７Ｘ、ＰＡ０３Ｚ、ＰＡ０３Ｘに応答して全てのセンスアンプ活性化信号ＮＳＡ、ＰＳＡを活性化する。そして、メモリブロックＲＢＬＫ０ａ−０ｄに対応する全てのセンスアンプＳＡ０ａ−０ｄ、ＳＡ０１ａ−０１ｄが活性化される。同様に、図８に示した共通のプリデコード信号ＧＲＡ１−０（例えば、ＧＲＡ１Ｘ−０Ｘ）を受ける４個のリセットデコーダＲＳＴＤＥＣは、ドライバ制御信号ＤＶＯＮ０ａＸ−０ｄＸおよびワードリセット信号ＲＳＴ０ａＺ−ＲＳＴ０ｄＺを活性化する。これにより、図９に示したメモリブロックＲＢＬＫ０ａ−０ｄ（メモリセルグループ）に対応する４個のワードドライバＷＬＤＲＶは、分割されたワード線ＷＬａ−ＷＬｄの全てを活性化する。

このように、ページ制御イネーブル信号ＰＥＮが低レベルのとき、コラムアドレス信号ＣＡ７、ＣＡ３による制御はマスクされ、ロウアドレス信号ＲＡ１１−０のみに応じて、図１２に示したページＰＡＧＥ内の全ての領域ａ−ｄが活性化される。ページ制御イネーブル信号ＰＥＮが高レベルのときの動作は、上述した実施形態と同じである。２つのＮＡＮＤゲートは、ワード線ＷＬａ−ＷＬｄを活性化する単位を判断する判定回路として動作する。例えば、図２に示したメモリコントローラＭＣＮＴは、水平アクセス要求ＨＲＥＱおよび矩形アクセス要求ＲＲＥＱがともに低レベルのときに、ページ制御イネーブル信号ＰＥＮを低レベルに設定するためにモードレジスタ４０Ａをアクセスする。あるいは、図２に示したメモリコントローラＭＣＮＴは、ページＰＡＧＥ内の３つ以上の領域から画像データを読み出すとき、またはページＰＡＧＥ内の３つ以上の領域に画像データを書き込むとき、ページ制御イネーブル信号ＰＥＮを低レベルに設定するためにモードレジスタ４０Ａをアクセスする。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ４０Ａの設定値に応じて、アクセスモード信号ＣＭＯＤＥのレベルに関わりなく、分割されたワード線ＷＬａ−ＷＬｄの全てを活性化できる。例えば、ページアドレスアクセス機能を有するメモリＭＥＭにおいて、ワード線ＷＬａ−ＷＬｄを切り換えることなくページＰＡＧＥ内の領域ａ−ｄのうち３つ以上の領域をアクセスできる。ページアドレスアクセス機能は、コラムアドレスＣＡのみを順次に切り換えることで、ワード線ＷＬの活性化状態を保持したまま読み出し動作または書き込み動作を連続して実行する機能であり、データ転送レートを向上できる。この結果、画像処理の種類により異なる動作モードに応じて、消費電力を最小限に設定でき、かつ、ページＰＡＧＥ内の３つ以上の領域の画像データをアクセスするときには、アクセス効率を向上できる。

図１９は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１７に示したモードレジスタ４０Ａおよびページ制御回路２０Ａの代わりにモードレジスタ４０Ｂおよびページ制御回路２０Ｂを有している。その他の構成は、ロウデコーダＲＤＥＣ、センスアンプ制御回路ＳＣＮＴおよびメモリブロックＲＢＬＫが異なることを除き図１７と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。

モードレジスタ４０Ｂは、図１７のモードレジスタ４０Ａの機能に加え、例えば、モードレジスタ設定コマンド信号ＭＲＳＺとともに受けるロウアドレス信号ＲＡ１−０（外部制御信号）の値を保持する折り返し制御レジスタを有している。折り返し制御レジスタに保持されている値は、折り返し信号ＦＯＬＤ２Ｚ、ＦＯＬＤ３Ｚとして出力される。ページ制御回路２０Ｂは、図１８に示したページ制御回路２０Ａの機能に加えて、折り返し信号ＦＯＬＤ２Ｚ、ＦＯＬＤ３Ｚに応じて、コラムアドレス信号ＣＡ２またはＣＡ３に応じてページ活性化信号ＰＡ０ＦＺ、ＰＡ０ＦＸを生成する機能を有している。

図２０は、図１９に示したページ制御回路２０Ｂの例を示している。ページ制御回路２０Ｂは、スイッチＳＷ１−２を有することを除き、図１８に示したページ制御回路２０Ａと同じである。スイッチＳＷ１は、折り返し信号ＦＯＬＤ２Ｚが高レベルのときにオンし、コラムアドレス信号ＣＡ２を水平制御回路ＨＯＲＩＣＮＴに伝達する。スイッチＳＷ２は、折り返し信号ＦＯＬＤ３Ｚが高レベルのときにオンし、コラムアドレス信号ＣＡ３を水平制御回路ＨＯＲＩＣＮＴに伝達する。

図２１は、図１９に示したロウデコーダＲＤＥＣの例を示している。ロウデコーダＲＤＥＣは、リセットデコーダＲＳＴＤＥＣで受ける信号が、上述した実施形態に比べて異なる。リセットデコーダＲＳＴＤＥＣは、ページ活性化信号ＰＡ０３Ｘ（またはＰＡ０３Ｚ）の代わりに、ページ活性化信号ＰＡ０ＦＸ（またはＰＡ０ＦＺ）を受ける。その他の構成は、図１０と同じである。

図２２は、図１９に示したバンクＢＫ（ＢＫ０−３）のレイアウトの例を示している。バンクＢＫは、上位のロウアドレスＲＡ１１−６で識別される６４個のメインメモリブロックＲＢＬＫ（ＲＢＬＫ０−６３）を有している。各メインメモリブロックＲＢＬＫは、コラムアドレスＣＡ２、ＣＡ３、ＣＡ７で識別されるサブメモリブロックＲＢＬＫａ、ＲＢＬＫｂ、ＲＢＬＫｃ、ＲＢＬＫｄ、ＲＢＬＫｅ、ＲＢＬＫｆ、ＲＢＬＫｇ、ＲＢＬＫｈ（メモリセルグループ；例えば、ＲＢＬＫ０ａ、ＲＢＬＫ０ｂ、ＲＢＬＫ０ｃ、ＲＢＬＫ０ｄ、ＲＢＬＫ０ｅ、ＲＢＬＫ０ｆ、ＲＢＬＫ０ｇ、ＲＢＬＫ０ｈ）を有している。

メインメモリブロックＲＢＬＫ内で図の横方向（第１方向）に延在するワード線ＷＬは、サブメモリブロックＲＢＬＫａ−ｈ毎に分割されている（ＷＬａ、ＷＬｂ、ＷＬｃ、ＷＬｄ、ＷＬｅ、ＷＬｆ、ＷＬｇ、ＷＬｈ）。分割されたワード線ＷＬａ−ＷＬｈは、コラムアドレス信号ＣＡ７、ＣＡ３、ＣＡ２により選択され、アドレス順に配列されている。ロウデコーダＲＤＥＣおよびセンスアンプ制御回路ＳＣＮＴは、サブメモリブロックＲＢＬＫａ−ｈ毎に配置されている。その他の構成は、図４と同じである。

図２３は、図１１に示したページＰＡＧＥ内のアドレスマップの例を示している。この実施形態では、ページＰＡＧＥは、３２コラムアドレス（横４アドレス、縦８アドレス）に区画された８個の領域ａ−ｈを有している。領域ａ−ｈは、コラムアドレスＣＡ７、ＣＡ３、ＣＡ２によりマッピングされている。領域ａ−ｈは、例えば、図２２に示したメモリブロックＲＢＬＫ０ａ−０ｈの１本のワード線ＷＬａ−ＷＬｈに接続されたメモリセルＭＣを含んでいる。換言すれば、領域ａ−ｈは、互いに異なるロウデコーダＲＤＥＣａ−ｈを用いてそれぞれアクセスされる。

図２４は、図２３に示したページＰＡＧＥ内の画素とコラムアドレスとの関係を示している。この実施形態では、画像データは、Ｙデータ（輝度成分）、Ｃｂデータ（青の色差成分）およびＣｒデータ（赤の色差成分）を含む。Ｙデータは、１６ビットの階調を有し、ＣｂデータおよびＣｒデータは、８ビットの階調を有する。これにより、１つの画素は、３２ビットの情報を用いて表示される。

また、この実施形態では、連続するコラムアドレスＣＡ（００−０３）に８個のＹデータ（Ｙ０−Ｙ７）が割り当てられ、連続するコラムアドレスＣＡ（０４−０７）にこれ等Ｙデータに対応する８組のＣｂデータおよびＣｒデータ（Ｃｂ０−７、Ｃｒ０−７）が割り当てられる。そして、ＲＧＢの素子を含む画素ＰＸが、Ｙデータ、ＣｂデータおよびＣｒデータ（例えば、Ｙ５、Ｃｂ５、Ｃｒ５）により表示される。

図２５は、図１９に示したメモリＭＥＭの矩形アクセスの例を示している。水平アクセスは、図１５と同じである。矩形アクセスは、図２に示した画像データ制御部ＩＭＧＣＮＴからの矩形アクセス要求ＲＲＥＱに応答して、メモリコントローラＭＣＮＴが高レベルのアクセスモード信号ＣＭＯＤＥを出力することで実行される。

この例では、予め設定された値に応じてモードレジスタ４０Ｂは、低レベルのページ制御イネーブル信号ＰＥＮＺ、高レベルの折り返し信号ＦＯＬＤ２Ｚおよび低レベルの折り返し信号ＦＯＬＤ３Ｚを出力する。コラムアドレス信号ＣＡ２は、低レベルである。これにより、低レベル（＝０）のコラムアドレス信号ＣＡ２が割り当てられた領域ａ、ｃ、ｅ、ｇ（網掛けの領域）のみが活性化される。すなわち、ロウアドレス信号ＲＡ１１−０により選択可能な８本のワード線ＷＬのうち、ワード線ＷＬａ、ＷＬｃ、ＷＬｅ、ＷＬｇのみが活性化される。

コラムアドレス信号ＣＡ２＝０に対応する領域ａ、ｃ、ｅ、ｇは、図２４に示したデータＹ０−Ｙ７を保持している。これにより、図２に示した矩形制御回路ＲＥＣＴＣＮＴまたは他の画像処理回路が、輝度成分Ｙのみを用いて画像データの符号化等の処理をするとき、最小限のメモリブロックＲＢＬＫ（メモリセルグループ）のみを活性化できる。

なお、低レベルのアクセスモード信号ＣＭＯＤＥ、低レベルのページ制御イネーブル信号ＰＥＮＺが出力されるときの動作は、図１５と同じである。高レベルのアクセスモード信号ＣＭＯＤＥ、低レベルのページ制御イネーブル信号ＰＥＮＺ、低レベルの折り返し信号ＦＯＬＤ２Ｚおよび高レベルの折り返し信号ＦＯＬＤ３Ｚが出力されるときの動作は、図１６と同じである。高レベルのページ制御イネーブル信号ＰＥＮＺが出力されるときの動作は、図１８で説明した動作と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、画像データ中の特定の成分のみを用いて画像処理を実行するときに、メモリＭＥＭの消費電力を最小限にできる。

図２６は、別の実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）である。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。

メモリＭＥＭは、図１のコマンド入力回路１０、コマンドデコーダ１２、ロウタイミング制御回路１４、アドレス入力回路２２、２３およびロウアドレス制御回路３０の代わりに、コマンド入力回路１０Ｃ、コマンドデコーダ１２Ｃ、ロウタイミング制御回路１４Ｃ、アドレス入力回路２２Ｃおよびロウアドレス制御回路３０Ｃを有している。その他の構成は、図１と同じである。また、特に図示していないが、メモリＭＥＭは、セルフリフレッシュモード中にリフレッシュ動作を周期的に実行するために、内部リフレッシュ要求を周期的に生成するリフレッシュ要求生成回路、およびリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタ等を有している。

コマンド入力回路１０Ｃは、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。

コマンドデコーダ１２Ｃは、コマンド信号ＩＣＭＤをデコードし、バンクＢＫ０−３のアクセス動作を実行するためにアクティブコマンド信号ＡＣＴＺ（アクティブコマンド）、読み出しコマンド信号ＲＤＺ（読み出しコマンド）、書き込みコマンド信号ＷＲＺ（書き込みコマンド）、リフレッシュコマンド信号ＲＥＦＺ（リフレッシュコマンド）またはプリチャージコマンド信号ＰＲＥＺ（プリチャージコマンド）を出力する。

ロウタイミング制御回路１４Ｃは、アクティブコマンド信号ＡＣＴＺおよびリフレッシュコマンド信号ＲＥＦＺに応答して各バンクＢＫ０−３を活性化するためにワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＯＮＺを活性化する。また、ロウタイミング制御回路１４Ｃは、プリチャージコマンド信号ＰＲＥＺの活性化に応答して、各バンクＢＫ０−３を非活性化するためにワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＯＮＺを非活性化する。ロウタイミング制御回路１４Ｃのその他の機能は、リフレッシュ要求生成回路およびアービタを有していないことを除き、図１に示したロウタイミング制御回路１４と同じである。

アドレス入力回路２２Ｃは、アドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを時分割で受ける。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するためにロウアドレスストローブ信号／ＲＡＳに同期してアドレス端子ＡＤ１１−０に供給される。コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するためにコラムアドレスストローブ信号／ＣＡＳに同期してアドレス端子ＡＤ７−０に供給される。

ロウアドレス制御回路３０Ｃは、ロウアドレス信号ＲＡ１１−０をロウアドレス制御信号ＲＡＣＺではなく、コラムアドレス制御信号ＣＡＣＺに同期してラッチし、グローバルロウアドレス信号ＧＲＡ（ＧＲＡ１１−０）として出力する。その他の構成は、リフレッシュアドレスカウンタおよびアドレスセレクタを有していないことを除き、図１に示したロウアドレス制御回路３０と同じである。この実施形態では、各バンクＢＫ０−３のロウデコーダＲＤＥＣは、コラムアドレス信号ＣＡの受信（コラムアドレス制御信号ＣＡＣＺ）に同期して、グローバルロウアドレス信号ＧＲＡを受け、デコード動作を開始する。

この実施形態のメモリＭＥＭの動作は、ロウデコーダＲＤＥＣの動作が開始するタイミングを除き、図１４から図１６で説明した動作と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ロウアドレス信号ＲＡとコラムアドレス信号ＣＡが時分割で供給されるメモリＭＥＭにおいても、画像処理の種類により異なる動作モードに応じて、メモリＭＥＭの消費電力を常に最小限にできる。

図２７は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２６に示したコマンドデコーダ１２Ｃおよびページ制御回路２０の代わりにコマンドデコーダ１２Ｄおよびページ制御回路２０Ａを有している。また、メモリＭＥＭは、新たにモードレジスタ４０Ａを有している。その他の構成は、図２６と同じである。半導体メモリＭＥＭは、図２６と同様に、ＤＲＡＭである。

モードレジスタ４０Ａおよびページ制御回路２０Ａは、図１７と同じである。コマンドデコーダ１２Ｄは、図２６に示したコマンドデコーダ１２Ｃの機能に加えて、モードレジスタ４０Ａを設定するためのモードレジスタ設定コマンド信号ＭＲＳＺを出力する機能を有している。モードレジスタ設定コマンド信号ＭＲＳＺの生成シーケンスは、図１７に示したコマンドデコーダ１２Ａと同じである。

この実施形態のメモリＭＥＭの動作は、ロウデコーダＲＤＥＣの動作が開始するタイミングを除き、図１７および図１８で説明した動作と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２８は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２７に示したモードレジスタ４０Ａおよびページ制御回路２０Ａの代わりにモードレジスタ４０Ｂおよびページ制御回路２０Ｂを有している。その他の構成は、ロウデコーダＲＤＥＣ、センスアンプ制御回路ＳＣＮＴおよびメモリブロックＲＢＬＫが異なることを除き図２７と同じである。ロウデコーダＲＤＥＣ、センスアンプ制御回路ＳＣＮＴおよびメモリブロックＲＢＬＫは、図２２と同じである。半導体メモリＭＥＭは、図２６と同様に、ＤＲＡＭである。

モードレジスタ４０Ｂおよびページ制御回路２０Ｂは、図１９と同じである。この実施形態のメモリＭＥＭの動作は、ロウデコーダＲＤＥＣの動作が開始するタイミングを除き、図２３から図２５で説明した動作と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭおよびＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、ＳＲＡＭあるいは強誘電体メモリ等に適用してもよい。

上述した実施形態では、ページＰＡＧＥを４分割または８分割することでサブメモリブロックＲＢＬＫ（領域ａ−ｄまたは領域ａ−ｈ）を設け、ページＰＡＧＥ内で活性化するサブメモリブロックＲＢＬＫをコラムアドレス信号ＣＡの一部のビットにより指定する例について述べた。しかし、例えば、ページＰＡＧＥを２のｎ乗個（ｎは正の整数）に分割し、ページＰＡＧＥ内で活性化するサブメモリブロックＲＢＬＫを、コラムアドレス信号ＣＡのｎビットを用いて指定してもよい。

図１７、図１９、図２７および図２８に示した半導体メモリＭＥＭでは、モードレジスタ４０Ａ（または４０Ｂ）によりページ制御イネーブル信号ＰＥＮＺの論理レベルを設定する例について述べた。しかし、例えば、ページ制御イネーブル信号ＰＥＮＺは、外部端子を介して直接メモリＭＥＭに供給されてもよい。同様に、図１９および図２８に示した半導体メモリＭＥＭでは、折り返し信号ＦＯＬＤ２Ｚ、ＦＯＬＤ３Ｚは、外部端子を介して直接メモリＭＥＭに供給されてもよい。

図１、図１７、図２６および図２７に示した半導体メモリＭＥＭは、ＲＧＢデータを有する画像データを保持する例について述べた。しかし、例えば、半導体メモリＭＥＭは、Ｙデータ（輝度成分）、Ｃｂデータ（青の色差成分）およびＣｒデータ（赤の色差成分）を有する画像データを保持してもよい。

図１から図２８に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
２^ｎ（ｎは正の整数）個のメモリセルグループと、
前記２^ｎ個のメモリセルグループの各々に対して設けられた第１デコーダと、第２デコーダと、
を備え、
前記第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいて前記メモリセルグループの単位でワード線を活性化し、
前記第２デコーダは、第２アドレスに基づいてビット線を活性化すること
を特徴とする半導体記憶装置。
（付記２）
外部制御信号と前記第２アドレス内のｎ個のビットとに基づいて、ワード線活性化のための制御信号を前記第１デコーダに供給するページ制御回路を備えること
を特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記外部制御信号は、前記メモリセルグループに保持される画像データの画像処理に関する信号であること
を特徴とする付記２に記載の半導体記憶装置。
（付記４）
外部制御信号に基づいて、前記第１アドレスと前記第２アドレスのｎ個のビットとに基づいて選択される少なくとも１つのメモリセルグループ単位で前記ワード線を活性化又は前記第１アドレスに基づいて選択される複数のメモリセルグループ単位で前記ワード線を活性化するかを判断する判定回路を備えること
を特徴とする付記１、付記２又は付記３に記載の半導体記憶装置。
（付記５）
ワード線を分割単位で活性化する半導体記憶装置において、
第１のワード線アクセスモードと第２のワード線アクセスモードとを備え、
前記第１のワード線アクセスモードでは、隣り合う分割単位でワード線を活性化させ、
前記第２のワード線アクセスモードでは、隣り合わない分割単位でワード線を活性化させること
を特徴とする半導体記憶装置。
（付記６）
前記第１のワード線アクセスモードと前記第２のワード線アクセスモードとは、前記メモリセルグループに保持される画像データの画像処理に関する動作モードであること
を特徴とする付記５に記載の半導体記憶装置。
（付記７）
前記第１のワード線アクセスモードは、画像表示の動作モードであり、
前記第２のワード線アクセスモードは、画像データの符号化又は復号化の動作モードであること
を特徴とする付記５に記載の半導体記憶装置。
（付記８）
前記ワード線を活性化させるために第１アドレスと、ビット線を活性化させる第２アドレスとは同時に前記半導体記憶装置に供給されること
を特徴とする付記５、付記６又は付記７に記載の半導体記憶装置。
（付記９）
メモリと、
画像データの表示を制御する表示データ制御部と、
画像データの符号化又は復号化を制御する画像データ制御部と、
を備え、
前記メモリは、
前記表示データ制御部が前記メモリをアクセスするための第１制御信号、又は、前記画像データ制御部が前記メモリをアクセスするための第２制御信号に基づいて、ワード線を所定の分割単位で活性化させること
を特徴とする画像処理システム。
（付記１０）
前記メモリは、
前記第１制御信号に基づいて、隣り合う分割単位でワード線を活性化させ、
前記第２制御信号に基づいて、隣り合わない分割単位でワード線を活性化させること
を特徴とする付記９に記載の画像処理システム。
（付記１１）
前記メモリは、
２^ｎ（ｎは正の整数）個のメモリセルグループと、
前記２^ｎ個のメモリセルのグループの各々に対して設けられた第１デコーダと第２デコーダと、
を備え、
前記第１デコーダは、 第１アドレスと第２アドレス内のｎ個のビットとに基づいて前記メモリセルグループの単位でワード線を活性化し、
前記第２デコーダは、第２アドレスに基づいてビット線を活性化すること
を特徴とする付記９に記載の画像処理システム。
（付記１２）
前記第１制御信号又は前記第２制御信号が活性化されていないときに、分割された前記ワード線の全てを活性化すること
を特徴とする付記９、付記１０又は付記１１に記載の画像処理システム。
（付記１３）
前記第１制御信号又は前記第２制御信号を受信して、前記ワード線を所定の分割単位で活性化するためのアクセスモード信号を前記メモリに出力するメモリコントローラを備えること
を特徴とする付記９、付記１０、付記１１又は付記１２に記載の画像処理システム。
（付記１４）
前記メモリにアドレスを供給し、
前記表示データ制御部と前記画像データ制御部とに前記メモリから読み出されたデータを供給するメモリコントローラを備えること
を特徴とする付記９、付記１０、付記１１又は付記１２に記載の画像処理システム。
（付記１５）
前記メモリは、
第１アドレスと第２アドレスの一部とに基づいて前記ワード線を選択する第１デコーダと、
前記第２アドレスに基づいてビット線を選択する第２デコーダと
を備えること
を特徴とする付記９、付記１０、付記１１、付記１２、付記１３又は付記１４に記載の画像処理システム。
（付記１６）
画像表示を行うための第１メモリアクセス要求信号、及び、画像データの符号化若しくは復号化を行うための第２メモリアクセス要求信号を受信し、
前記第１メモリアクセス要求信号又は前記第２メモリアクセス要求信号に基づいて、複数に分割されたワード線を部分的に活性化し、
活性化されたワード線に接続されたメモリセルから読み出される画像データを処理すること
を特徴とする画像処理方法。
（付記１７）
前記第１メモリアクセス要求信号に基づいて、ｎ個（ｎは正の整数）に分割された前記１本のワード線の奇数番目の分割部分と偶数番目の分割部分との組み合わせを選択し、
前記第２メモリアクセス要求信号に基づいて、ｎ個（ｎは正の整数）に分割された前記１本のワード線の奇数番目の分割部分同士の組み合わせ又は偶数番目の分割部分同士の組み合わせを選択すること
を特徴とする付記１６に記載の画像処理方法。
（付記１８）
前記ワード線をアクセスするための第１アドレスとビット線をアクセスするための第２アドレスとを受信し、
前記第１アドレスと前記第２アドレスの一部とに基づいて、複数に分割された前記ワード線を部分的に活性化すること
を特徴とする付記１６又は付記１７に記載の画像処理方法。
（付記１９）
前記第１メモリアクセス要求信号及び前記第２メモリアクセス要求信号がともに活性化されないときに、分割された前記ワード線の全てを活性化すること
を特徴する付記１６、付記１７又は付記１８に記載の画像処理方法。 以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示したメモリが搭載されるシステム（画像処理システム）の例を示している。 図１に示したページ制御回路の例を示している。 図１に示したバンクの例を示している。 図１および図４に示したセンスアンプ領域の例を示している。 図４に示したブロックデコーダの例を示している。 図4に示したセンスアンプ制御回路の例を示している。 図４に示したロウデコーダの一部の例を示している。 図４に示したロウデコーダおよびメモリブロックのレイアウトの例を示している。 図８に示したリセットデコーダと、図９に示したワード選択デコーダ、ワードドライバとの例を示している。 図２に示した表示装置内の画素のアドレスマップの例を示している。 図１１に示したページ内のアドレスマップの例を示している。 図１２に示したページ内の画素とコラムアドレスとの関係を示している。 図１２に示したページをアクセスするための制御回路の例を示している。 図１に示したメモリの水平アクセスの例を示している。 図１に示したメモリの矩形アクセスの例を示している。 別の実施形態における半導体メモリを示している。 図１７に示したページ制御回路の例を示している。 別の実施形態における半導体メモリを示している。 図１９に示したページ制御回路の例を示している。 図１９に示したロウデコーダの例を示している。 図１９に示したバンクのレイアウトの例を示している。 図１１に示したページ内のアドレスマップの例を示している。 図２３に示したページ内の画素とコラムアドレスとの関係を示している。 図１９に示したメモリの矩形アクセスの例を示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。

符号の説明

１０、１０Ｃ‥コマンド入力回路；１２、１２Ａ、１２Ｃ、１２Ｄ‥コマンドデコーダ；１４、１４Ｃ‥ロウタイミング制御回路；１６‥コラムタイミング制御回路；１８‥アドレスモード制御回路；２０、２０Ａ、２０Ｂ‥ページ制御回路；２２、２２Ｃ、２３‥アドレス入力回路；２４‥コラムアドレスラッチ；２６‥ロウアドレスラッチ；２８‥コラムアドレス制御回路；３０、３０Ｃ‥ロウアドレス制御回路；３２‥バンクアドレス入力回路；３４‥バンクアドレスラッチ；３６‥バンクアドレス制御回路；３８‥データ入出力回路；４０Ａ、４０Ｂ‥モードレジスタ；ＢＬ、／ＢＬ‥ビット線；ＢＫ０−ＢＫ３‥バンク；ＣＡＭ‥カメラ；ＣＤＥＣ‥コラムデコーダ；ＣＭＯＤＥ‥アクセスモード信号；ＤＢＳＷ‥データバススイッチ；ＤＩＳＰ‥表示装置；ＤＩＳＰＣＮＴ‥表示データ制御部；ＥＭＥＭ‥外部メモリ；ＨＲＥＱ‥水平アクセス要求；ＩＭＧＰＲＣ‥画像データ処理部；ＭＣ‥ダイナミックメモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥メモリ；ＲＢＬＫ‥メモリブロック；ＲＤＥＣ‥ロウデコーダ；ＲＲＥＱ‥矩形アクセス要求；ＳＡＡ‥センスアンプ領域；ＷＬ‥ワード線

Claims (10)

1. ２^ｎ（ｎは正の整数）個のメモリセルグループと、
   前記２^ｎ個のメモリセルグループの各々に対して設けられた第１デコーダと、第２デコーダと、
   を備え、
   前記第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいて前記メモリセルグループの単位でワード線を活性化し、
   前記第２デコーダは、第２アドレスに基づいてビット線を活性化すること
   を特徴とする半導体記憶装置。
2. 外部制御信号と前記第２アドレス内のｎ個のビットとに基づいて、ワード線活性化のための制御信号を前記第１デコーダに供給するページ制御回路を備えること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 外部制御信号に基づいて、前記第１アドレスと前記第２アドレスのｎ個のビットとに基づいて選択される少なくとも１つのメモリセルグループ単位で前記ワード線を活性化又は前記第１アドレスに基づいて選択される複数のメモリセルグループ単位で前記ワード線を活性化するかを判断する判定回路を備えること
   を特徴とする請求項１又は請求項２に記載の半導体記憶装置。
4. ワード線を分割単位で活性化する半導体記憶装置において、
   第１のワード線アクセスモードと第２のワード線アクセスモードとを備え、
   前記第１のワード線アクセスモードでは、隣り合う分割単位でワード線を活性化させ、
   前記第２のワード線アクセスモードでは、隣り合わない分割単位でワード線を活性化させること
   を特徴とする半導体記憶装置。
5. 前記第１のワード線アクセスモードと前記第２のワード線アクセスモードとは、前記メモリセルグループに保持される画像データの画像処理に関する動作モードであること
   を特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１のワード線アクセスモードは、画像表示の動作モードであり、
   前記第２のワード線アクセスモードは、画像データの符号化又は復号化の動作モードであること
   を特徴とする請求項４に記載の半導体記憶装置。
7. メモリと、
   画像データの表示を制御する表示データ制御部と、
   画像データの符号化又は復号化を制御する画像データ制御部と、
   を備え、
   前記メモリは、
   前記表示データ制御部が前記メモリをアクセスするための第１制御信号、又は、前記画像データ制御部が前記メモリをアクセスするための第２制御信号に基づいて、ワード線を所定の分割単位で活性化させること
   を特徴とする画像処理システム。
8. 前記メモリは、
   前記第１制御信号に基づいて、隣り合う分割単位でワード線を活性化させ、
   前記第２制御信号に基づいて、隣り合わない分割単位でワード線を活性化させること
   を特徴とする請求項７に記載の画像処理システム。
9. 画像表示を行うための第１メモリアクセス要求信号、及び、画像データの符号化若しくは復号化を行うための第２メモリアクセス要求信号を受信し、
   前記第１メモリアクセス要求信号又は前記第２メモリアクセス要求信号に基づいて、複数に分割されたワード線を部分的に活性化し、
   活性化されたワード線に接続されたメモリセルから読み出される画像データを処理すること
   を特徴とする画像処理方法。
10. 前記第１メモリアクセス要求信号に基づいて、ｎ個（ｎは正の整数）に分割された前記１本のワード線の奇数番目の分割部分と偶数番目の分割部分との組み合わせを選択し、
    前記第２メモリアクセス要求信号に基づいて、ｎ個（ｎは正の整数）に分割された前記１本のワード線の奇数番目の分割部分同士の組み合わせ又は偶数番目の分割部分同士の組み合わせを選択すること
    を特徴とする請求項９に記載の画像処理方法。

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