DE69510834T2

DE69510834T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69510834T2
Application number: DE69510834T
Authority: DE
Inventors: Fumihiro Kohno
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-01-31
Filing date: 1995-01-31
Publication date: 1999-12-02
Anticipated expiration: 2015-02-01
Also published as: US6044035A; EP0665557A2; EP0665557A3; US6141291A; EP0665555A2; EP0665555A3; EP0991077A3; CN1117645A; US5825714A; US5838629A; EP1005046A2; KR950024217A; DE69526460T2; EP0665557B1; JPH07254275A; EP0665556A2; DE69518343D1; CN1044526C; EP1005046A3; EP0665556B1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere eine Wortleitungs-Wählschaltung zum Wählen und Ansteuern einer Wortleitung,
Da die Integrationsdichte von Halbleiterspeichern zunimmt, wird zunehmend gefordert, daß die Energieversorgungsspannung VCC des Speichers herabgesetzt wird und Daten aus dem Speicher schneller gelesen werden können.
Fig. 1 zeigt herkömmliche Wortleitungs-Wählschaltungen, die identisch sind und in einem Halbleiterspeicher eingebaut sind. Wie in Fig. 1 dargestellt weist jede Wortleitungs- Wählschaltung einen P-Kanal MOS Feldeffekttransistor (PMOSFET) und einen N-Kanal MOS Feldeffekttransistor (NMOSFET) auf. Ein geboostetes Potential VPP wird an die Source des PMOSFET angelegt. Das Potential VPP ist höher als die Energieversorgungsspannung VCC, die an die Schaltung von einer externen Energieversorgung angelegt wird. Das Potential VPP wird in den meisten Fällen durch eine Boostpotential- Erzeugungsschaltung (nicht gezeigt) erzeugt, die in dem Speicherchip vorgesehen ist. Ein Massepotential VSS wird an die Source des NMOSFET angelegt.
Der PMOSFET und der NMOSFET sind an ihren Drains verbunden. Der Knoten der Drains der MOSFETs ist mit einem Ende einer Wortleitung WL verbunden. Verbunden mit der Wortleitung WL sind Speicherzellen, wobei nur eine davon in Fig. 1 gezeigt ist. Die Gates des PMOSFETs und das Gate des NMOSFET sind miteinander verbunden. Der Knoten der Gates ist über eine Pegelverschiebeschaltung mit einem Zeilendecoder verbunden. Die Energieversorgungsspannung VCC wird an den Zeilendecoder angelegt. Der Zeilendecoder wird durch Steuersignale gesteuert, beispielsweise Adressensignale und Vorladesignale, um ein Ausgangssignal 3vcc zu erzeugen, welches ei·n VCCgestütztes Signal ist. Die Pegelverschiebeschaltung ändert den Pegel des Ausgangssignal, um ein VPP-gestütztes Signal S~PP zu erzeugen, dessen hoher Pegel gleich zu dem VPP Pegel ist. Das Signal SVPP wird an das Gate des PMOSFETs und an das Gate des NMOSFETs angelegt.
In der Wortleitungs-Wählschaltung in Fig. 1 ist der PMOSFET zwischen der Wortleitung WL und dem Anschluß für das geboostete Potential VPP vorgesehen, um die Wortleitung WL anzusteuern. Der PMOSFET wird anstelle einer Bootstrap- Schaltung verwendet, die in die gewöhnliche Wortleitungs- Wählschaltung eingebaut ist. Die Bootstrap-Schaltung umfaßt einen NMOSFET zum Ansteuern einer Wortleitung und einen Isolationstransistor, um die Energieversorgungsspannung herabzusetzen und die Zeit zum Wählen einer Wortleitung zu verkürzen.
Mit der Wortleitungs-Wählschaltung in Fig. 1, bei der der PMOSFET anstelle einer Bootstrap-Schaltung verwendet wird, ist es erforderlich, daß das an sein Gate geführte Steuersignal ein VPP-gestütztes Signal ist, dessen hoher Pegel gleich zu dem VPP Pegel ist. Dies liegt daran, daß der PMOSFET nicht ausgeschaltet werden würde, wenn ein VCCgestütztes Signal auf seinem hohen Pegel (d. h. dem VCC Pegel) liegt, da die Sourcespannung des PMOSFET auf das geboostete Potential VPP eingestellt ist. Obwohl der PMOSFET durch ein VPP-gestütztes Signal gesteuert werden muß, kann das Ausgangssignal des Zeilendecoders ein VCC-gestütztes sein. Es ist erforderlich, das VCC-gestützte Signal in ein VPP- gestütztes Signal umzuwandeln. Dies ist der Grund, warum die Pegelverschiebeschaltung an der in Fig. 1 gezeigten Wortleitungs-Wählschaltung unabdingbar ist.
Eine Speichereinrichtung dieses Typs ist z. B. in dem U. S. Patent mit der Nr. 4,344,005 offenbart.
Das U. S. Patent mit der Nummer 4,344,005 offenbart ebenfalls eine Wortleitungs-Rauschkillerschaltung sowie eine Pegelverschiebeschaltung. Die Wortleitungs- Rauschkillerschaltung stellt eine Wortleitung auf das Massepotential ein, wenn ein geboostetes Potential VPP an eine andere Wortleitung angelegt wird. Die Wortleitungs- Rauschkillerschaltung wird von einer Killer-Ansteuerschaltung angesteuert. Wie die Pegelverschiebeschaltung verwendet die Killer-Ansteuerschaltung das geboostete Potential VPP als Energieversorgungsspannung.
Fig. 2 zeigt eine andere herkömmliche Wortleitungs- Wählschaltung. Diese Schaltung umfaßt zwei PMOSFETs (in der Box LS mit der gestrichelten Linie gezeigt), die der Pegelverschiebeschaltung entsprechen, die in der Schaltung der Fig. 1 verwendet wird. Die PMOSFETs sind in den Zeilendecoderabschnitt für eine Wortleitung eingebaut und ihre Gates sind über Kreuz verbunden.
Eine Speichereinrichtung dieses Typs ist z. B. in dem IEEE Journal of Solid-State Circuits, Vol. 26, Nr. 8, August 1991, auf den Seiten 1171-1175 offenbart.
Die japanische Patentanmeldung KOKAI Veröffentlichung Nr. 4-106794 offenbart ein EPROM. In dem EPROM werden Adressensignale im Pegel verschoben, bevor sie einem Zeilendecoder eingegeben werden.
Die Verwendung der zwei Typen von herkömmlichen Wortleitungs- Wählschaltungen, die beide voranstehend beschrieben wurden, ist in folgender Hinsicht nachteilig.
Die in den Fig. 1 und 2 gezeigte Speichereinrichtung benötigt eine Anzahl von Pegelverschiebeschaltungen. Der Grund hierfür ist, daß jede Wortleitungs-Wählschaltung mit einer Pegelverschiebeschaltung versehen werden muß. Genauer gesagt werden exakt genauso viele Pegelverschiebeschaltungen wie Wortleitungen in der Speichereinrichtung der Fig. 1 und 2 benötigt.
In ähnlicher Weise muß eine Speichereinrichtung, bei der Adressensignale im Pegel verschoben werden, bevor sie einem Zeilendecoder eingegeben werden, eine Anzahl von Pegelverschiebeschaltungen aufweisen. Der Grund hierfür ist, daß eine Pegelverschiebeschaltung für jede Adressensignalleitung vorgesehen werden muß.
Je größer die Anzahl von bereitgestellten Pegelverschiebeschaltungen ist, desto größer ist die Chipgröße. Je größer die Anzahl von Pegelverschiebeschaltungen ist, desto größer ist der Energieverbrauch, der zum Erzeugen des geboosteten Potentials VPP verwendet wird. Die liegt daran, daß jede Pegelverschiebeschaltung das geboostete Potential VPP als Energieversorgungsspannung verwendet.
Der Energieverbrauch, der zum Erzeugen des geboosteten Potentials VPP verwendet wird, steigt auch für den Fall an, daß Schaltungen unter Verwendung des geboosteten Potentials VPP als Energieversorgungsspannung im Chip in großer Anzahl vorgesehen sind.
Wenn der Energieverbrauch, der zum Erzeugen des Potentials VPP verwendet wird, zunimmt, nimmt die Tendenz einer Änderung des geboosteten Potentials VPP zu. Insbesondere neigt ein niedriges geboostetes Potential VPP dazu, abzusinken. Um die Variation des Potentials VPP zu unterdrücken, muß ein ausreichend hohes Potential an die geboostete Potentialleitung angelegt werden. Um ein derartiges Potential an die geboostete Potentialleitung anzulegen, muß der Kondensator, der in die Erzeugungsschaltung für das geboostete Potential eingebaut ist, eine große Fläche aufweisen. Je größer die Fläche des Kondensators ist, desto größer ist die Chipgröße.
Als drittes macht die Pegelverschiebeschaltung Fehler, da sie angrenzend an den Speicherzellenbereich aufgrund des Chiplayouts angeordnet werden muß und unweigerlich von dem Rauschen beeinflußt wird, das in dem Speicherzellenfeld erzeugt wird. Je höher die Integrationsdichte des Speichers ist, desto größer ist der Einfluß, den das Rauschen auf die Pegelverschiebeschaltung ausübt. Die Wortleitungs- Wählschaltung neigt sehr dazu, Fehler zu machen, wenn sie in einem 64-MB oder 256-MB dynamischen RAM eingebaut ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichereinrichtung bereitzustellen, die eine relativ kleine Chipgröße aufweist und die fast kein geboostetes Potential verschwendet.
Um die Aufgabe zu lösen, ist gemäß dieser Erfindung eine Halbleiterspeichereinrichtung vorgesehen, wie im Anspruch 1 angegeben. Sie umfaßt die Besonderheit, daß ein Vorladesignal im Pegel verschoben wird, bevor es den Zeilendecodern zusammen mit den Adressensignalen eingegeben wird.
Es ist nicht erforderlich, daß jeder Zeilendecoder mit einer Pegelverschiebeschaltung versehen wird. Die Anzahl von Pegelverschiebeschaltungen, die in der Speichereinrichtung benötigt werden, ist deshalb klein. Somit ist die Chipgröße der Halbleiterspeichereinrichtung relativ klein und der Verbrauch des geboosteten Potentials ist ebenfalls klein.
Ferner benötigt die Halbleiterspeichereinrichtung viel weniger Pegelverschiebeschaltungen als eine Halbleiterspeichereinrichtung, bei der Adressensignale im Pegel verschoben sind.
Diese Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichen zeigen:
Fig. 1 ein Blockschaltbild, das herkömmliche Wortleitungs- Wählschaltungen zeigt, die identisch und in einen Halbleiterspeicher eingebaut sind;
Fig. 2 ein Schaltbild, das eine andere herkömmliche Wortleitungs-Wählschaltung zur Verwendung in einem Halbleiterspeicher zeigt;
Fig. 3 ein Blockschaltbild, das die VPP- Erzeugungsschaltung, die Pegelverschiebeschaltung, Wortleitungs-Wählschaltungen und Speicherzellen zeigt, die alle in einem dynamischen RAM gemäß einer ersten Ausführungsform dieser Erfindung eingebaut sind;
Fig. 4 ein Schaltbild der in Fig. 3 gezeigten Wortleitungs-Wählschaltungen;
Fig. 5 ein Schaltbild der in Fig. 3 gezeigten Pegelverschiebeschaltung;
Fig. 6 ein Schaltbild der in Fig. 3 gezeigten VPP- Erzeugungsschaltung;
Fig. 7 ein Schaltbild, das eine Modifikation der in Fig. 4 dargestellten Wortleitungs-Wählschaltungen zeigt;
Fig. 8 ein Blockschaltbild, das die VPP- Erzeugungsschaltung, die Pegelverschiebeschaltung, Wortleitungs-Wählschaltungen und Speicherzellen zeigt, die alle in einem dynamischen RAM gemäß einer zweiten Ausführungsform dieser Erfindung eingebaut sind;
Fig. 9 ein Blockschaltbild, das die Pegelverschiebeschaltungen, die Wortleitungs- Wählschaltungen und Teildecoder zeigt, die alle in einem dynamischen RAN gemäß einer dritten Ausführungsform der Erfindung eingebaut sind;
Fig. 10 ein Blockschaltbild, das ein dynamisches RAM gemäß einer vierter. Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ein Schaltbild von einer der identischen Wortleitungs-Wählschaltungen, die in dem dynamischen RAM der Fig. 10 verwendet werden;
Fig. 12 ein Schaltbild der in Fig. 10 gezeigten Wortleitungs-Ansteuersignal-Wählschaltung;
Fig. 13 ein Diagramm, das das Chiplayout des in Fig. 10 gezeigten dynamischen RAMs darstellt;
Fig. 14 ein Diagramm, das das Feld der Wortleitungs- Ansteuerschaltungen und das Feld von Wortleitungs- Rauschkillerschaltungen zeigt, die beide in dem dynamischen RAM der Fig. 10 eingebaut sind;
Fig. 15A ein Diagramm, das das Feld der Wortleitungs- Ansteuersignalschaltungen und das Feld der Killeransteuerschaltungen zeigt;
Fig. 15B ein Diagramm, daß das Feld der Wortleitungs- Ansteuersignalschaltungen und das Feld der Killeransteuerschaltung zeigt;
Fig. 16 ein Verdrahtungsmusterdiagramm eines Teils des in Fig. 10 gezeigten dynamischen RAMs;
Fig. 17 eine Draufsicht auf das Speicherzellenfeld, das in dem dynamischen RAM der Fig. 10 eingebaut ist, wobei das Verdrahtungsmuster des Speicherzellenfelds gezeigt ist;
Fig. 18 eine Querschnittsansicht eines Teils des Speicherzellenfelds, wobei zwei benachbarte BPT Zellen gezeigt sind, die in dem Speicherzellenfeld enthalten sind;
Fig. 19 eine Querschnittsansicht des Substrats des in Fig. 10 gezeigten dynamischen RAMs, wobei das Feld der Wortleitungs-Ansteuerschaltungen, das Feld der Wortleitungs-Rauschkillerschaltungen und das Speicherzellenfeld gezeigt ist;
Fig. 20 ein Diagramm, das das Chiplayout des Speicherblocks des in Figur. 10 gezeigten dynamischen RAMs zeigt;
Fig. 21 ein Schaltbild, das eine Wortleitungs-Wählschaltung eines Typs zeigt, der in das in Fig. 21 gezeigte dynamische RAM eingebaut werden kann.
Ausführungsformen der Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen identische Bezugszeichen die gleiche Komponente, deren Erläuterung in der folgenden Beschreibung nicht wiederholt wird.
Die vorliegende Erfindung kann auf verschiedene Arten von Halbleiterspeichern angewendet werden, beispielsweise auf das dynamische RAM, das statische RAM, das löschbare programmierbare ROM, das Masken-ROM. Trotzdem eignet sich die Erfindung insbesondere für ein dynamisches RAM: Einige dynamische RAMs werden nachstehend beschrieben, wobei diese Ausführungsformen der Erfindung sind.
Fig. 3 zeigt ein dynamisches RAM gemäß einer ersten Ausführungsform der Erfindung. Genauer gesagt ist Fig. 3 ein Blockschaltbild, das eine VPP-Erzeugungsschaltung 14, eine Pegelverschiebeschaltung 15, Wortleitungs-Wählschaltungen 16-0 bis 16-n und Speicherzellen 10 - die allein dem dynamischen RAM enthalten sind - zeigt.
Wie in Fig. 3 gezeigt sind Speicherzellen 10 mit jeder der Wortleitungen WL0 bis WLn verbunden. Die Wortleitungs- Wählschaltungen 16-0 bis 16-n sind jeweils mit den Wortleitungen WL0 bis WLn verbunden. Jede Wortleitungs- Wählschaltung umfaßt einen Zeilendecoder (nachstehend als ein "VPP-gestützter Zeilendecoder bezeichnet) 13, eine Boostpotential-Zuführungsschaltung (nachstehend als eine "VPP-Zuführungsschaltung bezeichnet) 12 und eine Wortleitungs-Ansteuerschaltung 11.
Jede der Wortleitungs-Ansteuerschaltungen 11-0 bis 11-n umfaßt einen P-Kanal MOS Feldeffekttransistor (nachstehend als ein "PMOSFET" bezeichnet) 23. Die Drain des PMOSFET 23 ist mit der Wortleitung WL verbunden. Das heißt, die Drains der PMOSFETs 23-0 bis 23-n sind jeweils mit den Wortleitungen WL0 bis WLn verbunden. Die Sourcen der PMOSFETs 23-0 bis 23-n sind jeweils mit den VPP-Zuführungsschaltungen 12-0 bis 12-n verbunden. Die Schaltungen 12-0 bis 12-n sind mit der VPP- Erzeugungsschaltung 14 verbunden, die in den Speicherchip eingebaut ist. Die VPP-Erzeugungsschaltung 14 erzeugt ein geboostetes Potential VPP aus der Energieversorgungsspannung VCC, die an sie angelegt wird. Das geboostete Potential VPP ist höher als die Energieversorgungsspannung VCC. Somit können die VPP-Zuführungsschaltungen 12-0 bis 12-n das geboostete Potential VPP an die Sourcen der PMOSFETs 23-0 bis 23-n liefern.
Die VPP-Zuführungsschaltungen 12-0 bis 12-n können durch Leitungen ersetzt werden. Wenn dies der Fall ist, wird das geboostete Potential VPP an die Sourcen der PMOSFETs 23-0 bis 23-n angelegt, vorausgesetzt, daß das dynamische RMA arbeitet. Alternativ kann jede VPP-Zuführungsschaltung 12 einen Schalttransistor umfassen und ein Teildecoder kann mit dem Gate des Schalttransistors verbunden sein. In diesem Fall wird der Transistor eingeschaltet werden, wenn er von dem Teildecoder gewählt ist, wodurch das geboostete Potential VPP an die Source des PMOSFET 23 angelegt wird, der in der Wortleitungs-Ansteuerschaltung 11 verwendet wird.
Die Gates der PMOSFETs 23-0 bis 23-n sind jeweils mit den VPP-gestützten Zeilendecodern 13-0 bis 13-n verbunden und werden durch die Signale gesteuert, die von den Zeilendecodern 13-0 bis 13-n gesteuert werden. Ein Schaltelement, beispielsweise ein Inverter, kann zwischen jedem VPP-gestützten Zeilendecoder 13 und dem PMOSFET 23 vorgesehen sein, wobei in diesem Fall der PMOSFET 23 von einem Signal gesteuert wird, das dem Ausgangssignal des Zeilendecoders 13 entspricht. Die VPP-gestützten Zeilendecoder 13-0 bis 13-n werden von einem Steuersignal gesteuert, beispielsweise einem Vorladesignal oder einem Adressensignal. In der vorliegenden Erfindung ist es wichtig, daß das Steuersignal ein VPP-gestütztes ist, dessen hoher Pegel gleich zu dem VPP Pegel ist. Das VPP-gestützte Steuersignal ist ein Signal, das die Pegelverschiebeschaltung 15 erzeugt hat, indem sie ein VCC-gestütztes Steuersignal verschiebt, dessen hoher Pegel gleich zu dem VCC Pegel ist.
In dem dynamischen RAM der Fig. 3 ist das Steuersignal, das den VPP-gestützten Zeilendecodern 13-0 bis 13-n eingegeben wird, ein VPP-gestütztes, welches die Pegelverschiebeschaltung 15 durch Umwandeln eines VCCgestützten Steuersignals erzeugt hat. Das dynamische RAM muß nicht eine Vielzahl von Pegelverschiebeschaltungen aufweisen, die jeweils für eine Wortleitungs-Wählschaltung vorgesehen sind, wie in den Schaltungen, die in den Fig. 1 und 2 dargestellt sind. Nur eine Pegelverschiebeschaltung wird benötigt, um eine Vielzahl von VPP-gestützten Zeilendecodern 13-0 bis 13-n zu steuern. Deshalb kann das dynamische RAM aus Fig. 3 eine kleine Chipgröße aufweisen und bei einem geringen Energieverbrauch arbeiten.
In dem dynamischen RAM der Fig. 3 muß die Pegelverschiebeschaltung 15 nicht in irgendeiner Wortleitungs-Wählschaltung 16 angeordnet sein, im Gegensatz zu den Schaltungen, die in den Fig. 1 und 2 gezeigt sind. Anstelle davon ist die Schaltung 15 weit von dem Speicherzellenfeld, welches eine Tendenz aufweist, Rauschen zu erzeugen, entfernt. Die Pegelverschiebeschaltung 15 wird von dem Rauschen, das von dem Speicherzellenfeld erzeugt wird, kaum beeinträchtigt. Die Schaltung 15 macht keine Fehler, selbst wenn ein relativ großes Rauschen in dem Speicherzellenfeld erzeugt wird. Andererseits, wie voranstehend beschrieben, kann die Wortleitungs-Wählschaltung Fehler machen, genauso wie die in den Fig. 1 und 2 gezeigten Schaltungen, weil sie aufgrund der Chipelementanordnung in der Nähe des Speicherzellenfelds vorgesehen werden muß. Je höher die Integrationsdichte des Speichers ist, desto mehr wird das Rauschen, das in dem Speicherzellenbereich erzeugt wird, die Pegelverschiebeschaltung beeinflussen. Die Wortleitungs-Wählschaltungen der Fig. 1 und 2 würden eine starke Tendenz aufweisen, Fehler zu machen, wenn sie in einem 64-MB oder 256-MB dynamischen RAM eingebaut wären.
Je weiter entfernt die Pegelverschiebeschaltung 15 von den Wortleitungs-Wählschaltungen 16-1 bis 16-n angeordnet ist, desto geringer ist der Einfluß des Rauschens, welches in dem Speicherzellenbereich erzeugt wird, desto länger sind aber die Leitungen, die die Schaltung 15 mit den Wortleitungs- Wählschaltungen 16-0 bis 16-n verbindet. Hierbei ergibt sich ein Problem. Je länger die Leitungen sind, desto größer ist deren parasitäre Kapazität und desto geringer ist die Betriebsgeschwindigkeit der Wortleitungs-Wählschaltungen 16-0 bis 16-n. Es ist wünschenswert, daß der Speicherzellenbereich auf einer Seite des Substratbereichs angeordnet wird, in dem die Schaltungen 16-0 bis 16-n vorgesehen sind, um so die Wortleitungen WL0 bis WLn soweit wie möglich zu verkürzen, um dadurch einen Anstieg in der parasitären Kapazität jeder Wortleitung zu verhindern. Ferner ist es wünschenswert, daß die Pegelverschiebeschaltung 15 auf einer anderen Seite (vorzugsweise der gegenüberliegenden Seite) von diesem Substratbereich und benachbart zu den Wortleitungs- Wählschaltungen 16-0 bis 16-n angeordnet ist.
Der Wortleitungs-Schaltungsbereich ist zwischen dem Pegelverschiebe-Schaltungsbereich im Speicherzellenbereich in dem in Fig. 3 gezeigten dynamischen RAM angeordnet. Die Pegelverschiebeschaltung 15 ist deshalb durch den Substratbereich, in dem die Wortleitungs-Wählschaltungen 16-0 bis 16-n vorgesehen sind, in einem Abstand getrennt von den Speicherzellen 10 angeordnet. Es wird zuverlässig verhindert, daß die Pegelverschiebeschaltung 15 von dem Rauschen beeinflußt wird, das in dem Speicherzellenbereich erzeugt wird. Ferner sind die Leitungen, die die Schaltung 15 mit den Wortleitungs-Wählschaltungen 16-0 bis 16-n verbinden, relativ kurz, wobei die Betriebsgeschwindigkeit der Wortleitungs- Wählschaltungen 16-0 bis 16-n nicht verkleinert wird. Zusätzlich kann das dynamische RAM eine verringerte Chipgröße aufweisen.
Die VPP-Erzeugungsschaltung 14, die Pegelverschiebeschaltung 15, die Wortleitungs-Wählschaltungen 16-0 bis 16-n und die Speicherzellen 10 -- die alle in das dynamische RAM eingebaut sind, welches die erste Ausführungsform dieser Erfindung ist -- werden nachstehend mit näheren Einzelheiten unter Bezugnahme auf die Fig. 4, 5 und 6 beschrieben. Fig. 4 ist ein Schaltbild der Wortleitungs-Wählschaltungen 16-0 bis 16-n. Fig. 5 ist ein Schaltbild der Pegelverschiebeschaltung 15. Fig. 6 ist ein Schaltbild der VPP-Erzeugungsschaltung 14.
Wie in Fig. 4 gezeigt sind die Speicherzellen 10 mit jeder der Wortleitungen WL0 bis WLn verbunden. Jede Speicherzelle 10 ist eine dynamische RAM Zelle mit einem Transistor 21 und einem Kondensator 22. Jede Wortleitung WL ist mit der Wortleitungs-Ansteuerschaltung 11 (11-0, 11-1, ... 11-n) verbunden, die in der Wortleitungs-Wählschaltung 16 (16-0, 16-1, ... 16-n) enthalten ist, die zum Wählen der Wortleitung WL vorgesehen ist.
Jede Wortleitungs-Wählschaltung 16 wird nun beschrieben. Wie sich der Fig. 4 entnehmen läßt, umfaßt die Wortleitungs- Ansteuerschaltung 11 einen PMOSFET 23 (23-0, 23-1, ... oder 23-n) und einen NMOSFET 24 (24-0, 24-1, ... oder 24-n). Die Drain des PMOSFETs 23 ist mit der Drain des NMOSFETs 24 verbunden. Ein geboostetes Potential VPP wird an die Source des PMOSFET 23 angelegt, wohingegen ein Massepotential VSS an die Source des NMOSFET 24 angelegt wird. Die Leitung, die die Source des PMOSFETs 23 mit dem geboosteten Potential VPP verbindet, entspricht der VPP-Zuführungsschaltung 12, die in Fig. 3 dargestellt ist. Das Gate des PMOSFET 23 und das Gate des NMOSFET 24 sind miteinander verbunden. Der Knoten der Gates von diesen MOSFETs 23 und 24 ist mit dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 verbunden.
Der VPP-gestützte Zeilendecoder 13 ist an einem Ende mit dem geboosteten Potential VPP und dem Massepotential VSS verbunden. Er umfaßt einen PMOSFET 26 (26-0, 26-1, ... 26-n) und eine Decoderschaltung 29 (29-0, 29-1, ... 29-n), die in Reihe geschaltet sind. Der PMOSFET 26 ist ein Vorladetransistor und die Decodierungs-Schaltungsanordnung 29 ist ein NAND Gatter. Der PMOSFET 26 wird von einem Vorladesignal PRCH' gesteuert und die Decodierungs- Schaltungsanordnung 29 wird von Zeilenadressensignalen A0 bis Ak oder Zeilenadressensignalen /A0 bis /Ak gesteuert. Die Zeilenadressensignale /A0 bis /Ak sind erhalten worden, indem die Signale A0 bis Ak invertiert werden. Das Vorladesignal PRCH' ist ein VPP-gestütztes Steuersignal, welches die Pegelverschiebeschaltung 15 durch eine Pegelverschiebung eines VPP-gestützten Steuersignals PRCH erzeugt hat.
Wie in Fig. 4 gezeigt, weist jede Wortleitungs-Wählschaltung 16 eine Rauschkillerschaltung 17 (17-0, 17-1, ... oder 17-n) auf. Die Rauschkillerschaltung 17 ist mit dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 verbunden. Die Schaltung 17 umfaßt einen Last-PMOSFET 28 (28-0, 28-1, ... oder 28-n) und einen Inverter 30 (30-0, 30-1, ... 30-n). Die Source des PMOSFET 28 ist mit dem geboosteten Potential VPP verbunden und seine Drain ist mit dem Ausgangsknoten a verbunden. Der Eingangsanschluß des Inverters 30 ist mit dem geboosteten Potential VPP verbunden und ist dafür ausgelegt, den Potentialpegel an dem Ausgangsknoten a zu invertieren und diesen an das Gate des PMOSFET 28 anzulegen.
Die Pegelverschiebeschaltung 15 weist den Aufbau auf, der in Fig. 5 gezeigt ist. Wie sich der Fig. 5 entnehmen läßt, ist die Schaltung dafür ausgelegt, den Pegel des VPP-gestützten Steuersignals PRCH zu verschieben, um dadurch ein Vorladesignal PRCH' zu erzeugen. Das Vorladesignal PRCH', welches ebenfalls ein VPP-gestütztes Steuersignal ist, wird an den PMOSFET 26 des VPP-gestützten Zeilendecoders 13 geliefert, wodurch der PMOSFET 26 gesteuert wird.
Wie in Fig. 6 gezeigt, umfaßt die VPP-Erzeugungsschaltung 14 einen Taktsignalgenerator 30, einen Inverter 31, einen ersten Spannungserhöhungskondensator 32, einen ersten MOSFET 33, einen zweiten MOSFET 34, einen zweiten Spannungserhöhungskondensator 35, zwei andere MOSFETs 24 und 27 und einen Ausgangsanschluß 38. Der Taktsignalgenerator 30 erzeugt ein Taktsignal CP2, welches an den Inverter 31 geliefert wird. Der Inverter 31 invertiert den Taktimpuls CP2, wobei ein Taktsignal CP1 erzeugt wird, welches zu dem Taktsignal CP2 komplementär ist. Das Taktsignal CP1 wird an ein Ende des ersten Spannungserhöhungskondensators 32 geführt. Der erste MOSFET 33 ist zwischen einen Anschluß zum Anlegen der Energieversorgungsspannung VCC und den ersten Spannungsboostkondensator 32 geschaltet und sein Gate ist zum Empfang des Taktsignals CP2, das von dem Taktsignalgenerator 30 erzeugt wird, verbunden. Der zweite MOSFET 34 ist zwischen den Anschluß zum Anlegen der Energieversorgungsspannung VCC und den zweiten Spannungserhöhungskondensator 35 geschaltet und sein Gate ist zum Empfangen des Taktsignals CP1, das von dem Inverter 31 erzeugt wird, verbunden. Die Drain und das Gate des MOSFET 24 ist mit dem Knoten des ersten MOSFET 33 und des ersten Spannungsboostkondensators 32 verbunden. Die Source des MOSFET 24 ist mit dem Ausgangsanschluß 38 verbunden. Die Drain und das Gate des MOSFET 27 sind mit dem Knoten des zweiten MOSFET 34 und des zweiten Spannungsboostkondensators 34 verbunden. Die Source des MOSFET 27 ist dem Ausgangsanschluß 38 verbunden.
Bei der VPP-Erzeugungsschaltung 14 handelt es sich um den Typ, der allgemein verwendet wird, um die Wortleitungen von dynamischen RAMs anzusteuern. Sie erzeugt ein geboostetes Potential VPP, welches durch die Energieversorgungsleitungen an die Wortleitungs-Wählschaltungen 16-0 bis 16-n geführt wird.
Nachstehend wird unter Bezugnahme auf die Fig. 4 der Betrieb jeder Wortleitungs-Wählschaltung 16 erläutert.
Bevor die Zeilenadressensignale A0 bis Ak oder /A0 bis /Ak dem NAND Gatter (der Decodierungs-Schaltungsanordnung) 2 eingegeben werden, wird das Vorladesignal PRCH', d. h. ein VPP-gestütztes Steuersignal, innerhalb einer vorgegebenen Zeit, d. h. einer Vorladezeit, von dem hohen Pegel auf den niedrigen Pegel und zurück auf den hohen Pegel verändert. Genauer gesagt wird das Signal PRCH' von dem VPP Pegel auf den VSS Pegel und auf den VPP Pegel zurück verändert. Der PMOSFET 26 wird eingeschaltet, wenn sich das Signal PRCH' auf den VSS Pegel ändert, und er wird ausgeschaltet, nachdem der Ausgangsknoten a auf den VPP Pegel geladen ist.
Der PMOSFET 28 verhindert, daß sich der Potentialpegel an dem Ausgangsknoten a aufgrund von Rauschen oder dergleichen ändert, wenn der PMOSFET 26 ausgeschaltet wird, wobei der Ausgangsknoten a vorübergehend in einen Schwebungszustand gebracht wird. Der Inverter 30, dessen Ausgang mit dem Gate des PMOSFET 28 verbunden ist, umfaßt einen PMOSFET und einen NMOSFET, die zwischen dem geboosteten Potential VPP und dem Massepotential VSS in Reihe geschaltet sind. Das geboostete Potential VPP wird als die Energieversorgungsspannung des Inverters 30 wegen dem folgenden Grund verwendet. Würde das geboostete Potential VPP durch die Energieversorgungsspannung VCC ersetzt, dann könnte der PMOSFET, der in dem Inverter 30 eingebaut ist, nicht vollständig ausgeschaltet werden, wenn der Ausgangsknoten a sich auf dem hohen Potentialpegel befindet. Sollte dies auftreten, würde der Inverter nicht zuverlässig arbeiten, was es schwierig macht, die Wortleitung WL bei ausreichend hoher Geschwindigkeit anzusteuern.
Nach dem Ablauf der vorgegebenen Zeit (d. h. der Vorladezeit) werden die Adressensignale A0 bis Ak oder /A0 bis /Ak in einer bestimmten Kombination dem NAND Gatter 29 eingegeben. Dann wird nur der Ausgangsknoten a auf den VSS Pegel eingestellt, wenn die mit der Wortleitungs-Ansteuerschaltung 11 verbundene Wortleitung WL gewählt worden ist. Der PMOSFET 23 wird eingeschaltet, wohingegen der NMOSFET 24 ausgeschaltet wird. Infolgedessen steigt das Potential der gewählten Wortleitung WL auf den VPP Pegel an. Die Transistoren 21 der Speicherzellen 10, die mit der Wortleitung WL verbunden sind, werden eingeschaltet. Die in den Kondensatoren 22 der Speicherzellen 10 gespeicherten Daten werden dadurch an die Bitleitungen (nicht gezeigt) des dynamischen RAMs transferiert.
Es sei angenommen, daß die mit der Wortleitungs- Ansteuerschaltung 11 verbundene Wortleitung WL nicht gewählt worden ist. In diesem Fall bleibt der Ausgangsknoten a auf dem VPP Pegel. Der PMOSFET 23 wird ausgeschaltet, wohingegen der NMOSFET 24 eingeschaltet wird. Das Potential der nicht gewählten Wortleitung WL steigt nicht auf den VPP Pegel an. Demzufolge werden keine Daten aus den Speicherzellen 10 gelesen.
Der NMOSFET 24 ist eingeschaltet, während die Wortleitung WL nicht gewählt bleibt, um so das Potential der Wortleitung auf den Null-Pegel festzulegen. Der NMOSFET 24 verhindert nämlich, daß die Wortleitung WL einen Schwebungszustand einnimmt. Somit wird zuverlässig verhindert, daß die Wortleitung WL fehlerhaft gewählt wird, wenn ihr Potential sich aufgrund von Rauschen ändert.
Von den Signalen zum Steuern des VPP-gestützten Zeilendecoders 13 ist nur das Vorladesignal PRCH', welches ein VPP-gestütztes Steuersignal ist, durch die Pegelverschiebung des Vorladesteuersignals PRCH erzeugt worden und wird an den PMOSFET 26 des VPP-gestützten Zeilendecoders 13 geführt. Die Zeilenadressensignale A0 bis Ak oder /A0 bis /Ak, die an die Gates der NMOSFETs geführt werden, die das NAND Gatter 29 bilden, sind im Gegensatz zu dem Vorladesignal PRCH' VCC-gestützte Steuersignale. Dies liegt daran, daß irgendein Signal zum Steuern eines PMOSFET ein VPP-gestütztes Steuersignal sein muß, wohingegen irgendein Signal zum Steuern eines NMOSFET nicht ein VPPgestütztes Steuersignal sein muß. Ein PMOSFET kann nicht vollständig ausgeschaltet werden, wenn er von einem VCCgestützten Signal gesteuert wird, welches sich auf seinen hohen Pegel (d. h. dem VCC Pegel) befindet. Im Gegensatz dazu wird ein NMOSFET vollständig ausgeschaltet, wenn er von einem VCC-gestützten Signal gesteuert wird, welches sich auf seinem niedrigen Pegel (d. h. dem VSS Pegel) befindet.
Es erübrigt sich zu erwähnen, daß die NMOSFETs des NAND Gatters 29 von VPP-gestützten Steuersignalen gesteuert werden können, was keine Fehlfunktion des VPP-gestützten Zeilendecoders 13 verursacht. Mit anderen Worten, sämtliche Signale, die die Wortleitungs-Wählschaltung 16 steuern, können VPP-gestützte Steuersignale sein. Es ist jedoch erforderlich, die VPP-gestützten Signale zu verwenden, um wenigstens die PMOSFETs zu steuern, die in der Wortleitungs- Wählschaltung 16 eingebaut sind.
Wie voranstehend erwähnt, wird der PMOSFET 26 des Zeilendecoders 13 als ein Vorladetransistor verwendet. Dies liegt daran, daß die Schwellenspannung eines PMOSFET kaum abnimmt, während diejenige eines NMOSFET wahrscheinlich abnimmt. Somit funktioniert der PMOSFET 26 effektiv als ein Vorladetransistor.
In dem in Fig. 3 gezeigten dynamischen RAM muß wenigstens ein Signal der Signale, die jede Wortleitungs-Wählschaltung 16 steuern (z. B. das Signal, welches irgendeinen PMOSFET steuert), ein VPP-gestütztes Steuersignal sein. Wie das VPPgestützte Steuersignal erzeugt werden sollte, ist nicht wesentlich.
Das in Fig. 3 gezeigte dynamische RAM benötigt nur eine Pegelverschiebeschaltung, d. h. die Schaltung 15, zur Pegelverschiebung des Vorladesteuersignals PRCH, um dadurch das Vorladesignal PRCH' zu erzeugen, welches ein VPP- gestütztes Steuersignal ist. Genauso viele Pegelverschiebeschaltungen wie Wortleitungs-Wählschaltungen müssen wie in dem herkömmlichen Halbleiterspeicher, der die Wortleitungs-Wählschaltungen des in Fig. 1 oder Fig. 2 gezeigten Typs aufweist, nicht verwendet werden. Wenn nur eine Pegelverschiebeschaltung benötigt wird, kann das dynamische RAM der Fig. 3 eine kleinere Chipgröße aufweisen und bei einem geringeren Energieverbrauch als der herkömmliche Halbleiterspeicher arbeiten. Ferner kann das dynamische RAM in zuverlässiger Weise arbeiten, wobei fast keine Fehler gemacht werden, wie unter Bezugnahme auf die Fig. 3 erläutert worden ist.
In dem dynamischen RAM, das in Fig. 3 gezeigt ist, benötigt jede Wortleitungs-Wählschaltung 16 nur zwei Energieversorgungen, d. h. das geboostete Potential VPP und das Massepotential VSS. Es benötigt nicht das Potential VCC, da keine VCC Leitungen in dem Substratbereich gebildet sind, wo die Wortleitungs-Wählschaltung gebildet ist. In diesem Substratbereich sind nur zwei Energieversorgungsleitungen vorgesehen, d. h. eine VSS Leitung und eine VPP Leitung. Die VSS Leitung und die VPP Leitungen können breiter als in dem Fall gebildet werden, bei dem eine VCC Leitung auch in diesem Substratbereich gebildet ist. Wenn die VSS Leitung und die VPP Leitung eine ausreichende Breite aufweisen, kann verhindert werden, daß sich ihre Potentialpegel aufgrund von Rauschen oder dergleichen ändern. Zusätzlich würde es einfacher sein, die Schaltungskonfiguration zu entwerfen, im Gegensatz zu dem Fall, bei dem eine VCC Leitung auch in ihrem Substratbereich vorgesehen ist, zusätzlich zu der VSS Leitung und der VPP Leitung.
In jeder Wortleitungs-Wählschaltung 16 ist der Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 direkt mit dem Gate des PMOSFET 23und demjenigen des NMOSFET 24, die beide in der Wortleitungs-Ansteuerschaltung 11 enthalten sind, verbunden. Alternativ kann der Knoten a mit den Gates der MOSFETs 23 und 24 mit Hilfe einer Vielzahl von VPP-gestützten Invertern verbunden werden. Dieses Verbindungsschema kann in anderen Ausführungsformen verwendet werden, die nachstehend beschrieben werden.
Fig. 7 zeigt eine modifizierte Wortleitungs-Wählschaltung, bei der der VPP-gestützte Zeilendecoder 13 nicht direkt mit dem Gate des PMOSFET 23, der in die Wortleitungs- Ansteuerschaltung 11 eingebaut ist, verbunden ist, sondern damit über zwei VPP-gestützte Inverter 18 (18-0, 18-1, ... 18-n) und 19 (19-0, 18-1, ... 18-n) verbunden ist. Diese Inverter 18 und 19 sind zum Steuern des Steuerzeitpunkts des PMOSFET 23 vorgesehen.
Es macht keinen Unterschied, ob der Zeilendecoder 13 und die Wortleitungs-Ansteuerschaltung 11 direkt verbunden sind, wie in Fig. 4 gezeigt, oder über Inverter oder dergleichen indirekt verbunden sind, wie in Fig. 7 gezeigt. In jedem Verbindungsschema kann der PMOSFET 23 und der NMOSFET 24, die beide zum Ansteuern der Wortleitung WL vorgesehen sind, in Abhängigkeit von dem Potential an dem Ausgangsknoten a des VPP-gestützten Zeilendecoders 13 gesteuert werden.
Fig. 8 zeigt ein dynamisches RAM gemäß einer zweiten Ausführungsform der Erfindung. Genauer gesagt zeigt Fig. 8 ein Blockschaltbild, das eine VPP-Erzeugungsschaltung 14, eine Pegelverschiebeschaltung 15, Wortleitungs- Wählschaltungen 16-0 bis 16-n, und Speicherzellen 10 -- die alle in diesem dynamischen RAM eingebaut sind, zeigt.
In dem in Fig. 3 gezeigten dynamischen RAM, d. h. in der ersten Ausführungsform, werden die VPP-Zuführungsschaltungen 12-0 bis 12-n jeweils in den Wortleitungs-Wählschaltungen 16-0 bis 16-n verwendet. In dem in Fig. 8 gezeigten dynamischen RAM, d. h. in der zweiten Ausführungsform, ist nur eine VPP-Zuführungsschaltung 12 zum Zuführen des geboosteten Potentials VPP an sämtliche Wortleitungs-Wählschaltungen 16-0 bis 16-n vorgesehen.
In den dynamischen RAMs, die in den Fig. 3 und 8 (d. h. in den ersten und zweiten Ausführungsformen der vorliegenden Erfindung) dargestellt sind, verschiebt nur eine Pegelverschiebeschaltung 15 den Pegel des Vorladesteuersignals PRCH, wodurch das Vorladesignal PRCH' erzeugt wird. Anstelle davon kann eine Vielzahl von Pegelverschiebeschaltungen, die exakt den gleichen Betrieb ausführen, verwendet werden, um den Pegel von ein und dem gleichen Steuersignal zu verschieben, in Anbetracht der parasitären Kapazität von Leitungen und der Ansteuerungsfähigkeit jeder Pegelverschiebeschaltung. Zum Beispiel könnte eine Pegelverschiebeschaltung für Speicherzellenblöcke bzw. für Gruppen von Speicherzellenblöcken vorgesehen werden. Dieses Entwurfsschema kann auf andere Ausführungsformen angewendet werden, die nachstehend beschrieben werden.
Fig. 9 zeigt ein dynamisches RAM gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Insbesondere ist Fig. 9 ein Blockschaltbild, das Pegelverschiebeschaltungen 15-1 und 15-2, Wortleitungs-Wählschaltungen 16A-0 bis 16A-n und Teildecoder 40a bis 40d -- die alle in diesem dynamischen RAM eingebaut sind --, darstellt.
Bei dem in Fig. 9 gezeigten dynamischen RAM handelt es sich um einen Teildecodierungs-Typ. Ein dynamisches RAM eines Teildecodierungs-Typs kann mit einer niedrigen Spannung betrieben werden, weil eine relativ geringe Anzahl von Transistoren zwischen den Energieversorgungspotentialen in Reihe geschaltet sind. Es wird deshalb als zur Verwendung für einen Halbleiterspeicher mit einer großen Speicherkapazität geeignet angesehen.
Das dynamische RAM gemäß der dritten Ausführungsform unterscheidet sich von den dynamischen RAMs, die in den Fig. 3 und 8 (d. h. in den ersten und zweiten Ausführungsformen) gezeigt ist, darin, daß vier Teildecoder 40a bis 40d anstelle der VPP-Zuführungsschaltungen 12-0 bis 12-n (Fig. 3) oder der einzelnen VPP-Zuführungsschaltung 12 (Fig. 8) verwendet werden. Die Decoder 40a bis 40d führen eine Funktion aus, die als "teilweises Decodieren" oder "Vordecodieren" bezeichnet wird.
Die Teildecoder 40a bis 40d sind zum Empfang eines VPP Pegelsignals verschaltet, welches die zweite Pegelverschiebeschaltung 15-2 durch eine Pegelverschiebung eines zweiten Steuersignals auf dem VPP Pegel erzeugt hat. Die Teildecoder 40a bis 40d erzeugen Wortleitungs- Ansteuersignale WDRV1 bis WDRV4 aus dem VPP-Pegelsignal. Die Ansteuersignale WDRV1 bis WDRV4, jeweils auf dem VCC Pegel, werden an jede Wortleitungs-Wählschaltung 16A geführt. Jede Wortleitungs-Wählschaltung 16A unterscheidet sich ein wenig von ihrer entsprechenden Schaltung 16, die in den dynamischen RAMs eingebaut ist, die in den Fig. 3 und 8 gezeigt ist. Genauer gesagt weist sie vier Wortleitungs- Ansteuerschaltungen 11a bis 11d auf, die mit den Teildecodern 40a bis 40d verbunden sind, um jeweils die Ansteuersignale WDRV1 bis WDRV4 zu empfangen.
Die Wortleitungs-Ansteuerschaltung 11a umfaßt einen PMOSFET 23a, dessen Gate mit dem Ausgangsknoten a des Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40a verbunden ist und dessen Drain mit der Wortleitung WL1 verbunden ist. In ähnlicher Weise umfaßt die Wortleitungs-Ansteuerschaltung 11b einen PMOSFET 23b, dessen Gate mit dem Ausgangsknoten a eines Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40b verbunden ist, und dessen Drain mit der Wortleitung VIL2 verbunden ist. Die Wortleitungs-Ansteuerschaltung 11c umfaßt einen PMOSFET 23c, dessen Gate mit dem Ausgangsknoten a eines Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 14c verbunden ist, und dessen Drain mit der Wortleitung WL3 verbunden ist. Die Wortleitungs-Ansteuerschaltung 11d beinhaltet einen PMOSFET 23d, dessen Gate mit dem Ausgangsknoten a eines Hauptzeilendecoders 13 verbunden ist, dessen Source mit dem Ausgangsknoten b des Teildecoders 40d verbunden ist, und dessen Drain mit der Wortleitung WL4 verbunden ist.
Wie voranstehend angegeben, weist das dynamische RAM eine Vielzahl von Wortleitungs-Wählschaltungen 16A-0 bis 16A-n auf, genauso wie irgendein dynamisches RAM eines Teildecodierungs-Typs. Jede Wortleitungs-Wählschaltung'16A umfaßt einen Hauptzeilendecoder 13. Somit weist das dynamische RAM insgesamt Hauptzeilendecoder 13-0 bis 13-n auf. An jeden Hauptzeilendecoder 13 wird ein VPP-Pegel Steuersignal geführt, welches die erste Pegelverschiebeschaltung 15-1 durch eine Pegelverschiebung eines ersten Steuersignals auf dem VCC Pegel erzeugt hat, wie in den dynamischen RAMs gemäß der ersten und zweiten Ausführungsform.
In dem herkömmlichen Halbleiterspeicher des Teildecodierungstyps muß jede Wortleitungs-Wählschaltung und jeder Teildecoder jeweils eine Pegelverschiebeschaltung aufweisen. Der herkömmliche Speicher umfaßt unvermeidbar eine relativ große Anzahl von Schaltungen. Dies bedeutet, daß der herkömmliche Speicher eine sehr große Anzahl von Transistoren aufweist. Im Gegensatz dazu benötigt das dynamische RAM gemäß der dritten Ausführungsform der Erfindung nur zwei Pegelverschiebeschaltungen, nämlich die erste Pegelverschiebeschaltung 15-1, die das VPP-Pegel Signal zum Steuern der Hauptzeilendecoder 13-0 bis 13-n erzeugt, und die zweite Pegelverschiebeschaltung 15-2, die das VPP-Pegel Signal zum Steuern der Teildecoder 40a bis 40d erzeugt. Das in Fig. 9 gezeigte dynamische RAM weist weniger Schaltungen als der herkömmliche Halbleiterspeicher auf. Somit weist es sehr viel weniger Transistoren auf und kann eine kleine Chipgröße und eine hohe Integrationsdichte aufweisen, genauso wie dies die dynamischen RAMs gemäß der ersten und zweiten Ausführungsformen tun. Die Verwendung von nur zwei Pegelverschiebeschaltungen führt zu einer Verringerung der Energie, die zum Erzeugen des geboosteten Potentials VPP verbraucht wird.
Die dritte Ausführungsform ist auch dahingehend vorteilhaft, daß die Wortleitungen WL1 bis WLm bei höherer Geschwindigkeit als in einem herkömmlichen Halbleiterspeicher gewählt werden.
Jede Wortleitungs-Wählschaltung, die in den herkömmlichen Speicher eingebaut ist, weist eine Bootstrap-Schaltung auf, die einen Wortleitungsansteuerungs-NMOSFET und einen Isolations-MOSFET umfaßt. Der Isolations-MOSFET wird zum Unterdrücken eines umgekehrten Flusses von Trägern von dem Gate des Wortleitungsansteuerungs-NMOSFET verwendet. Der Ausgang eines Teildecoders wird an die Source des NMOSFETs geführt, um das Gate und die Source des NMOSFET zu koppeln. Um zu verhindern, daß die Schwellspannung des NMOSFET abnimmt, muß der Ausgang des Teildecoders zugeführt werden, nachdem der Hauptzeilendecoder einen Ausgang erzeugt hat und das Gate des NMOSFET dadurch in ausreichendem Maße geladen worden ist. Es ist erforderlich, die Ausgabe eines Wortleitungs-Ansteuersignals WDRV an den NMOSFET zu verzögern. Infolgedessen werden die Wortleitungen bei einer niedrigen Geschwindigkeit gewählt.
In dem in Fig. 9 gezeigten dynamischen RAM werden PMOSFETs als Wortleitungs-Ansteuertransistoren verwendet. Die Schwellspannung jedes PMOSFET nimmt kaum ab. Es ist nicht erforderlich, ein Vorladesignal PRCH2' an die Teildecoder 40a bis 40d nach Ablauf einer vorgegebenen Zeit von der Zuführung eines Vorladesignals PRCH1' an den Hauptzeilendecoder 13 zu führen. Anstelle davon kann das Signal PRCH2' an die Teildecoder 40a bis 40d gleichzeitig geführt werden, wenn das Signal PRCH1' an den Hauptzeilendecoder 13 geführt. Somit können die Wortleitungen WL1 bis WLm bei höherer Geschwindigkeit als in einem herkömmlichen Halbleiterspeicher gewählt werden.
Fig. 10 zeigt ein dynamisches RAM gemäß einer vierten Ausführungsform der Erfindung, das ähnlich wie das dynamische RAM gemäß der dritten Ausführungsform ist.
Wie sich aus dem Blockdiagramm der Fig. 10 entnehmen läßt, erzeugt eine Vorladesignal-Erzeugungsschaltung 1 ein VCC- Pegel Vorladesignal PRCH, welches zum Vorladen und zum Entladen von Hauptzeilendecodern 13-0 bis 13-7 und Teildecodern 40a bis 40d verwendet wird. Das Vorladesignal PRCH wird an eine Pegelverschiebeschaltung 15 geführt. Die Schaltung 15 verschiebt den Pegel des Vorladesignals PRCH, wobei ein erstes Vorladesignal PRCH1' und ein zweites Vorladesignal PRCH2' erzeugt wird, die auf dem VPP Pegel liegen. Das erste Vorladesignal PRCH1' wird direkt den Hauptzeilendecodern 13-0 bis 13-7 eingegeben, und das zweite Vorladesignal PRCH2' den Teildecodern 40a bis 40d. Anstelle davon kann das Signal PRCH1' an die Hauptzeilendecoder über eine Pufferschaltung einschließlich eines Inverters geführt werden und das Signal P. RH2' kann an die Teildecoder über eine Pufferschaltung mit einem Inverter geführt werden. Dieses Verfahren zum Zuführen der Vorladesignale kann für den Fall verwendet werden, daß die Signale PRCH1' und PRCH2' den Hauptzeilendecodern und den Teildecodern zu unterschiedlichen Zeiten eingegeben werden müssen, oder die Signale PRCH1' und PRCH2' müssen unterschiedliche Stromansteuerungsfähigkeiten aufweisen.
Wie in Fig. 10 gezeigt weist das dynamische RAM acht Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 und vier Ansteuersignalleitungs-Wählschaltungen 39a bis 39d auf. Jede Wortleitungs-Wählschaltung 16a weist einen Hauptzeilendecoder 13 auf und jede Ansteuersignalleitungs-Wählschaltung 39 weist einen Teildecoder 40 auf. Es folgt daraus, daß das dynamische RAM acht Hauptzeilendecoder 13-0 bis 13-7 und vier Teildecoder 40a bis 40d aufweist.
Das erste Vorladesignal PRCH1', das durch eine Pegelverschiebung des Vorladesignals PRCH erzeugt worden ist, wird an die Hauptzeilendecoder 13-0 bis 13-7 geführt. Drei der sechs Zeilenadressensignale A3, A4, A5, /A3, /A4 und /A5 werden jedem Hauptzeilendecoder 13 eingegeben. Acht Kombinationen von Zeilenadressensignalen, die jeweils aus drei Signalen bestehen, werden deshalb jeweils an die Hauptzeilendecoder 13-0 bis 13-7 geführt.
Jede Wortleitungs-Wählschaltung 16A-0 bis 16A-7 umfaßt einen Hauptzeilendecoder 13, eine Ausgangsleitung a, vier Teilausgangsleitungen aa bis ad, vier Wortansteuerungsschaltungen 11a bis 11d, und vier Wortleitungs-Rauschkillerschaltungen 41a bis 41d. Die Ausgangsleitung a ist mit einem Ende des Hauptzeilendecoders 13 und an dem anderen Ende mit den Teilausgangsleitungen aa bis ad verbunden. Die Teilausgangsleitungen aa bis ad sind mit den Wortleitungs-Ansteuerschaltungen 11a bis 11d verbunden. Die Schaltungen 11a bis 11d sind mit Rauschkillerschaltungen 41a bis 41d gekoppelt, die wiederum mit vier Wortleitungen WL verbunden sind.
Das zweite Vorladesignal PRCH2', das durch eine Pegelverschiebung des Vorladesignals PRCH erzeugt worden ist, wird an die Teildecoder 40a bis 40d geliefert, die in den Ansteuersignalleitungs-Wählschaltungen 39a bis 39d eingebaut sind. Zwei der vier Zeilenadressensignale A0, A1, /A0 und /A1 werden jedem Hauptzeilendecoder 13 eingegeben. Somit werden vier Kombinationen von Zeilenadressensignalen, die jeweils aus zwei Signalen bestehen, jeweils an die Teildecoder 40a bis 40d geführt.
In der vierten Ausführungsform (Fig. 10) sind vier verschiedene Zeilenadressensignale verfügbar, die den Teildecodern 40a bis 40d eingegeben werden können. Alternativ können sechs verschiedene Zeilenadressensignale verwendet werden. Wenn dies der Fall ist, werden acht Kombinationen von Zeilenadressensignalen vorhanden sein, und acht Teilausgangsleitungen, anstelle von vier, werden in jeder Wortleitungs-Wählschaltung 16A vorgesehen sein.
Ein Paar von Leitungen sind mit der Ansteuersignalleitungs- Wählschaltung 39a zum Zuführen von Wortleitungs- Ansteuersignalen WDRV1 und /WDRV1 verbunden. Die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11a-7 sind an den Überschneidungen der Leitung zum Zuführen des Wortleitungs- Ansteuersignals WDRV1 und den Teilausgangsleitungen aa der Wortleitungs-Wählschaltungen 16a-0 bis 16a-7 angeordnet. Wie sich deutlich der Fig. 10 entnehmen läßt, sind die anderen Wortleitungs-Ansteuerschaltungen 11b-0 bis 11b-7, 11c-0 bis 11c-7, 11d-0 bis 11d-7 in einer ähnlichen Weise angeordnet. Die Wortleitungs-Rauschkillerschaltungen 41a-0 bis 41a-7 sind an den Überschneidungen der Leitung zum Zuführen des Wortleitungs-Ansteuersignals /WDRV1 und der Teilausgangsleitungen aa der Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 angeordnet. Wie in Fig. 10 gezeigt sind die anderen Wortleitungs-Rauschkillerschaltungen 41b-0 bis 41b-7, 41c-0 bis 41c-7, 41d-0 bis 41d-7 in einer ähnlichen Weise angeordnet.
Die Wortleitungs-Wählschaltungen 16A-0 bis 16A-7 sind hinsichtlich des Aufbaus identisch. Die Wortleitungs- Wählschaltung 16A-0 wird unter Bezugnahme auf die Fig. 11 mit näheren Einzelheiten erläutert.
Wie Fig. 11 zeigt ist die Wortleitungs-Wählschaltung 16A-0 ähnlich wie diejenigen, die in der ersten Ausführungsform eingebaut und in Fig. 4 gezeigt sind. Sie unterscheidet sich dadurch, daß die Ausgangsleitung a mit vier Teilausgangsleitungen aa, ab, ac und ad verbunden ist. Die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11d-0 weisen fast den gleichen Aufbau wie diejenigen auf, die in Fig. 4 gezeigt sind, aber Wortleitungs-Ansteuersignale WDRV1 bis WDRV4 werden jeweils an die Sourcen der PMOSFETs 23a-0 bis 23d-0 geführt. Die Signale WDRV1-WDRV4, die auf dem VPP liegen, erregen die Wortleitungs-Ansteuerschaltungen 11a-0 bis 11d-0. Die Ausgänge der Wortleitungs-Ansteuerschaltungen 11a-0 bis 11d-0 sind mit den Wortleitungen WL1 bis WL4 verbunden. Mit den Wortleitungen WL1 bis WL4 sind die Wortleitungs- Rauschkillerschaltungen 41a-0 bis 41d-0 verbunden. Die Wortleitungs-Rauschkillerschaltungen umfassen jeweils NMOSFETs 42A-0 bis 42D-0. Die Drains dieser NMOSFETs sind mit den Wortleitungen WL1 bis WL4 verbunden. Invertierte Wortleitungs-Ansteuersignale /WDRV1 bis /WDRV4 werden den Gates der NMOSFETs 42a-0 bis 42d-0 eingegeben. Jeder von diesen NMOSFETs wird eingeschaltet, wenn sich das Eingangssignal /WDRV auf dem hohen Pegel befindet, wobei das Potential der Wortleitung WL auf den VSS Pegel eingestellt wird.
Es sei angenommen, daß die Wortleitungs- Rauschkillerschaltungen 41a-0 bis 41d-0 nicht vorgesehen sind. Selbst wenn dem so ist, kann das Potential der Wortleitung WL auf dem niedrigen Pegel bleiben, wenn der Ausgang des Hauptzeilendecoders 13-0 und das Wortleitungs- Ansteuersignal WDRV auf den niedrigen Pegel gesetzt sind. In der Praxis verändert sich jedoch das Potential der Wortleitung WL unweigerlich aufgrund von Rauschen oder dergleichen zwischen 0V und einer Schwellspannung Vth. Es ist relativ unmöglich, daß jede Wortleitungs-Ansteuerschaltung Fehler macht.
Wie voranstehend angegeben wird der MOSFET, der in jeder Wortleitungs-Rauschkillerschaltung eingebaut ist, eingeschaltet, wenn sich das invertierte Wortleitungs- Ansteuersignal /WDRV auf dem hohen Pegel befindet -- das heißt, wenn sich das Wortleitungs-Ansteuersignal WDRV auf dem niedrigen Pegel befindet. Das Potential der Wortleitung WL wird dadurch auf den VSS Pegel fixiert. Dies unterdrückt eine Änderung des Potentials an der Wortleitung WL trotz Rauschen oder dergleichen. Inder vorliegenden Ausführungsform sind die invertierten Wortleitungs-Ansteuersignale /WDRV1 bis /WDRV4 auf den VCC Pegel eingestellt. Trotzdem können die Signale /WDRV1 bis /WDRV4 auf den VPP Pegel eingestellt werden, wie die Wortleitungs-Ansteuersignale WDRV1 bis WDRV4.
Die Ansteuersignalleitungs-Wählschaltungen 39a bis 39d weisen einen identischen Aufbau auf. Die Ansteuersignalleitungs- Wählschaltung 39a wird nachstehend mit näheren Einzelheiten unter Bezugnahme auf Fig. 12 beschrieben.
Wie Fig. 12 zeigt beinhaltet die Ansteuersignalleitungs- Wählschaltung 39a den Teildecoder 40a. Der Teildecoder 40a ist im Aufbau ähnlich wie der Hauptzeilendecoder 13-0 (Fig. 11). Die Ausgangsleitung c des Teildecoders 40a ist mit einer Ansteuersignalleitungs-Ansteuerschaltung 43a verbunden. Mit einer Rauschkillerschaltung 44a, die im Aufbau ähnlich wie die in Fig. 4 gezeigte Rauschkillerschaltung 17-0 ist, ist die Ausgangsleitung c verbunden.
Die Ansteuersignalleitungs-Ansteuerschaltung 43a weist einen PMOSFET 45a und einen NMOSFET 46a auf. Die Source des PMOSFET 45a ist mit einem geboosteten Potential VPP verbunden, seine Drain ist mit der Ausgangsleitung b verbunden und sein Gate ist mit der Ausgangsleitung c verbunden. Die Source des NMOSFET 46a ist mit dem niedrigen Potential VSS verbunden, seine Drain ist mit der Ausgangsleitung b verbunden und sein Gate ist mit der Ausgangsleitung c gekoppelt. Die Schaltung 43a erzeugt das Wortleitungs-Ansteuersignal WDRV1, das durch die Ausgangsleitung b ausgegeben wird.
Mit der Ausgangsleitung b ist eine Killeransteuerschaltung 47a verbunden, die zum Ansteuern der Wortleitungs- Rauschkillerschaltung 41a-0 ausgelegt. Die Killeransteuerschaltung 47a umfaßt einen Inverter, der das Wortleitungs-Ansteuersignal WDRV1 invertiert, um dadurch das Wortleitungs-Ansteuersignal /WDRV1 zu erzeugen. Der Inverter umfaßt einen PMOSFET 48a und einen NMOSFET 49a. Die Source des PMOSFET 48a ist mit einem hohen Potential VCC gekoppelt, seine Drain ist mit einer Ausgangsleitung d gekoppelt und sein Gate ist mit der Ausgangsleitung b gekoppelt. Die Source des NMOSFET 49a ist mit dem niedrigen Potential VSS verbunden, seine Drain ist mit der Ausgangsleitung d gekoppelt und sein Gate ist mit der Ausgangsleitung b gekoppelt. Die Killeransteuerschaltung 47a erzeugt das Wortleitungs-Ansteuersignal /WDRV1, das über die Ausgangsleitung d ausgegeben wird.
Der Inverter, der in der Killeransteuerschaltung 47a eingebaut ist, verwendet das hohe Potential VCC als Eingangsenergie. Deshalb kann eine Energie, die zum Erzeugen eines geboosteten Potentials VPP verbraucht wird, verringert werden. Der Inverter kann durch einen Inverter ersetzt werden, der das geboostete Potential VPP als Eingangsenergie verwendet. In diesem Fall kann das Potential der Wortleitung WL schnell auf den VSS Pegel geändert werden, wodurch die Wortleitung WL bei hoher Geschwindigkeit angesteuert wird und die Leitung zum Anlegen des hohen Potentials VCC kann weggelassen werden.
Für einen Speicher mit einer großen Speicherkapazität ist es wünschenswert, die zum Erzeugen des geboosteten Potentials VPP verbrauchte Energie zu minimieren. Je kleiner die Energie ist, die zum Erzeugen des geboosteten Potentials VPP· verwendet wird, desto geringer ist die VPP Schwankung und desto kleiner ist ein Potential-Boostkondensator.
Die Ansteuersignalleitungs-Wählschaltungen 39a bis 39d können den gleichen Aufbau aufweisen wie die modifizierte Wortleitungs-Wählschaltung, die in Fig. 7 gezeigt ist.
Das dynamische RAM gemäß der vierten Ausführungsform muß nur eine Pegelverschiebeschaltung aufweisen. Die Pegelverschiebeschaltung 15 verschiebt den Pegel des Vorladesignals PRCH und erzeugt zwei Vorladesignale PRCH1' und PRCH2'. Das Signal PRCH1' wird den Hauptzeilendecodern 13-0 bis 13-7 eingegeben, und das Signal PRCH2 den Teildecodern 40a bis 40d. Wenn nur eine Pegelverschiebeschaltung vorgesehen ist, umfaßt das dynamische RAM weniger Schaltungen und somit viel weniger Transistoren als der herkömmliche Halbleiterspeicher.
Da ferner nur eine Pegelverschiebeschaltung verwendet wird, kann die zum Erzeugen eines geboosteten Potentials VPP benötigte Energie mehr als in der dritten Ausführungsform (Fig. 9) verringert werden, die zwei Pegelverschiebeschaltungen aufweist, nämlich die Schaltung 15-1 zum Erzeugen eines VPP-Pegel Signals zum Steuern der Hauptzeilendecoder 13-0 bis 13-n, und die Schaltung 15-2 zum Erzeugen eines VPP-Pegel Signals zum Steuern der Teildecoder 40a bis 40d.
Wie voranstehend angegeben wird das invertierte Wortleitungs- Ansteuersignal /WDRV1 von einem Inverter erzeugt, der das hohe Potential VCC als Energie verwendet. Dies trägt ebenfalls zum Verringern der Energie bei, die zum Erzeugen des geboosteten Potentials VPP verbraucht wird.
Das Chiplayout des dynamischen RAMs gemäß der vierten Ausführungsform wird nachstehend beschrieben. Die Komponenten des dynamischen RAMs sind in einem neuartigen und nützlichen Muster angeordnet, welches die Integrationsdichte erhöht, die Herstellung erleichtert und eine Rauschstörung unterdrückt.
Fig. 13 ist ein Diagramm, das das Chiplayout des dynamischen RAMs zeigt. Wie Fig. 13 zeigt weist das RAM ein Feld 100 von Speicherzellen, ein Feld 101 von Wortleitungs- Ansteuerschaltungen, ein Feld 102 von Wortleitungs- Rauschkillerschaltungen, ein Feld 103 von Ansteuersignalleitungs-Ansteuerschaltungen, und ein Feld 104 von Killeransteuerschaltungen auf.
Das Feld 100 umfaßt Speicherzellen, die in Spalten und Zeilen angeordnet sind.
Das Feld 101 umfaßt die PMOSFETs 23a-0 bis 23a-7, 23b-0 bis 23b-7, 23c-0 bis 23c-7 und 23d-0 bis 23d-7 und die NMOSFETs 24a-0 bis 24a-7, 24b-0 bis 24b-8, 24c-0 bis 24c-7 und 24d-0 bis 24d-7, die in den Wortleitungs-Ansteuerschaltungen eingebaut sind und die in einem vorgegebenen Muster angeordnet sind.
Das Feld 102 von Wortleitungs-Rauschkillerschaltungen ist zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs-Ansteuerschaltungen angeordnet. Das Feld 102 umfaßt die NMOSFETs 42a-0 bis 42-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs- Rauschkillerschaltungen verwendet werden und die in einem spezifischen Muster angeordnet sind.
Das Feld 103 von Ansteuersignalleitungs-Ansteuerschaltungen befindet sich benachbart zu dem Feld 101 von Wortleitungs- Ansteuerschaltungen. Genauer gesagt besteht das Feld 103 aus zwei Unterfeldern 103-1 und 103-2, die jeweils auf zwei gegenüberliegenden Seiten des Felds 101 positioniert sind. Das erste Unterfeld 103-1 umfaßt die PMOSFETs 45a und 45c und die NMOSFETs 46a und 46c, die in der Ansteuersignalleitungs- Ansteuerschaltung verwendet werden. Das zweite Unterfeld 103-2 umfaßt die PMOSFETs 45b und 45d und die NMOSFETs 46b und 46d, die in der Ansteuersignalleitungs-Ansteuerschaltung verwendet werden.
Das Feld 104 von Killeransteuerschaltungen ist benachbart zu dem 102 von Wortleitungs-Rauschkillerschaltungen vorgesehen. Genauer gesagt besteht das Feld 104 aus zwei Unterfeldern 104-1 und 104-2, die jeweils auf zwei gegenüberliegenden Seiten des Felds 102 positioniert sind. Das erste Unterfeld 104-1 umfaßt die PMOSFETs 48a und 48c und die NMOSFETs 49a und 49c, die in die Killer-Ansteuerschaltung eingebaut sind. Das zweite Unterfeld 104-2 umfaßt die PMOSFETs 48b und 48d und die NMOSFETs 49b und 49d, die in der Killer- Ansteuerschaltung verwendet werden.
Fig. 14 ist ein Diagramm, welches ausführlich das Feld 101 der Wortleitungs-Ansteuerschaltungen und dasjenige 102 von Wortleitungs-Rauschkillerschaltungen zeigt. Fig. 15A ist ein Diagramm, welches ausführlich das erste Unterfeld 103-1 der Ansteuersignalleitungs-Ansteuerschaltungen und das erste Unterfeld 104-1 von Killeransteuerschaltungen darstellt. Fig. 15A ist ein Diagramm, welches ausführlich das zweite Unterfeld 103-2 von Ansteuersignalleitungs- Ansteuerschaltungen und das zweite Unterfeld 104-2 von Killeransteuerschaltungen zeigt.
Die Felder 101 und 102 werden unter Bezugnahme auf Fig. 14 ausführlich beschrieben. Wie in Fig. 14 gezeigt, sind die NMOSFETs 42a-0 bis 42-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs- Rauschkillerschaltungen verwendet werden, um 90º in bezug auf die PMOSFETs 23a-0 bis 23a-7, 23b-0 bis 23b-7, 23c-0 bis 23c-7 und 23d-0 bis 23d-7 und den NMOSFETs 24a-0 bis 24a-7, 24b-0 bis 24b-7, 24c-0 bis 24c-7 und 24d-0 bis 24-7, die in die Wortleitungs-Ansteuerschaltungen eingebaut sind, orientiert. Jeder Pfeil, der in Fig. 14 gezeigt ist, bezeichnet die Richtung, in der ein Strom durch den entsprechenden MOSFET fließt und in die sich das Gate des MOSFETs erstreckt.
Die Unterfelder 103-1, 103-2, 104-1 und 104-2 werden nachstehend unter Bezugnahme auf die Fig. 15A und 15b beschrieben. Wie in den Fig. 15A und 15B gezeigt, sind die PMOSFETs 45a bis 45d und die NMOSFETs 46a bis 46d, die in den Ansteuersignalleitungs-Ansteuerschaltungen verwendet werden, in der gleichen Richtung orientiert wie die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs-Rauschkillerschaltungen enthalten sind. In ähnlicher Weise werden die PMOSFETs 48a bis 48d und die NMOSFETs 49a bis 49d, die in den Killeransteuerschaltungen verwendet werden, in der gleichen Richtung orientiert wie die NMOSFETs 42a-0 bis 42a-7, 42b-0 bis 42b-7, 42c-0 bis 42c-7 und 42d-0 bis 42d-7, die in den Wortleitungs-Rauschkillerschaltungen enthalten sind. Jeder in den Fig. 15A und 15B gezeigte Pfeil bezeichnet wie diejenigen in Fig. 14 die Richtung, in der ein Strom durch den entsprechenden MOSFET fließt und in die sich das Gate des MOSFETs erstreckt.
Wie voranstehend beschrieben und in Fig. 13 gezeigt ist das Feld 102 von Wortleitungs-Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs-Ansteuerschaltungen angeordnet. Somit befindet sich das Feld 101 der Wortleitungs-Ansteuerschaltungen beabstandet weit weg von dem Feld 100 von Speicherzellen. Die Rauschstörung zwischen den Feldern 100 und 101 wird unterdrückt, wobei die Möglichkeit verringert wird, daß das dynamische RAM während eines Betriebs Fehler macht.
Wie voranstehend erwähnt und aus den Fig. 14, 15A und 15B ersichtlich, sind die NMOSFETs, die in den Wortleitungs- Rauschkillerschaltungen enthalten sind, um 90º bezüglich der PMOSFETs und NMOSFETs, die in den Wortleitungs- Ansteuerschaltungen enthalten sind, orientiert. Dies verhindert eine Zunahme in dem Substratoberflächengebiet, das von den Wortleitungs-Rauschkillerschaltungen belegt wird. Mit anderen Worten, das dynamische RAM gemäß der vierten Ausführungsform der Erfindung kann eine hohe Integrationsdichte aufweisen.
Mit dem Chiplayout der Fig. 13 ist es möglich, die Wortleitungen über dem Feld 102 von Wortleitungs- Rauschkillerschaltungen -- die von den Wortleitungs- Ansteuerschaltungen zu dem Feld 100 von Speicherzellen verlaufen, wie in Fig. 16 dargestellt -- anzuordnen. Das heißt, die Wortleitungen können gerade verlaufen. Gerade Wortleitungen können, obwohl sie sehr dünn sind, leichter gebildet werden als Wortleitungen, die genauso dünn und an mehreren Positionen gebogen sind.
Fig. 17 ist eine Draufsicht auf das Feld 100 von Speicherzellen, die in dem dynamischen RAM eingebaut sind (Fig. 10). Wie in Fig. 17 gezeigt umfaßt das Feld 100 Speicherzellen 200, die jeweils einen Transfertransistor und einen Kondensator umfassen. Die Transfertransistoren der Zellen 200 sind um 90º zu den NMOSFETs, die in die Wortleitungs-Rauschkillerschaltungen eingebaut sind, orientiert. Die Speicherzellen 200 sind Zellen mit einem Graben mit einer vergrabenen Platte (Buried-Plate Trench BPT), die in einer hohen Dichte gebildet werden können.
Fig. 18 ist eine Querschnittsansicht die zwei benachbarte BPT Zellen 200 zeigt. Wie sich der Fig. 18 entnehmen läßt wird ein Plattenpotential VPL an den Kondensator 201 jeder BPT Zelle 200 von einer N-Typ Siliciumschicht 202, die innerhalb des P-Typ Siliciumsubstrats vorgesehen ist, angelegt. Die Schicht 202 ist gebildet worden, indem eine N-Typ Verunreinigung von dem Boden eines Grabens 203, der in dem Substrat gebildet ist, diffundiert wird. Die Schicht 202 ist in dem Substrat vergraben und ist somit auch als "vergrabene Verdrahtungsschicht" bekannt.
Der Vorteil des Chiplayouts der Fig. 13 zeigt sich, nachdem die BPT Zellen 200 in dem Speicherzellenbereich gebildet sind. Dieser Vorteil wird unter Bezugnahme auf Fig. 19 erläutert, die eine Querschnittsansicht des Substrats ist, wobei das Feld 101 von Wortleitungs-Ansteuerschaltungen, das Feld 102 von Wortleitungs-Rauschkillerschaltungen und das Feld 100 von Speicherzellen gezeigt ist.
Wie in Fig. 19 gezeigt weist jede BPT Zelle 200 eine N-Typ vergrabene Verdrahtungsschicht 202 auf. Das Plattenpotential VPL wird an die vergrabene Verdrahtungsschicht 202 angelegt (gewöhnlicherweise ist das Potential VPL ungefähr die Hälfte des Energieversorgungspotentials VCC). Das Feld 101 der Wortleitungs-Ansteuerschaltungen weist eine N-Typ Wanne auf, in der PMOSFETs gebildet sind. Es ist genau die N-Typ Wanne, an die das geboostete Potential VPP angelegt wird. Wenn sich die N-Typ Wanne in der Nähe der N-Typ vergrabenen Verdrahtungsschicht 202 befinden würde, dann würde das Potential der Schicht 202 aufgrund des Potentials der N-Typ Wanne schwanken. Wie in Fig. 19 gezeigt ist das Feld 102 der Wortleitungs-Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Feld 101 von Wortleitungs- Ansteuerschaltungen vorgesehen Das Feld. 102 isoliert die N-Typ Wanne von der N-Typ vergrabenen Verdrahtungsschicht 202. Die Fluktuation in dem Potential der Schicht 202 wird dadurch unterdrückt.
Fig. 20 ist ein Diagramm, das das Chiplayout des Speicherblocks des dynamischen RAM gemäß der vierten Ausführungsform der Erfindung zeigt. Wie in Fig. 20 dargestellt ist das Feld 105 von Hauptzeilendecodern benachbart zu dem Feld 101 von Wortleitungs- Ansteuerschaltungen vorgesehen. Das Feld 106 von Teildecodern besteht aus zwei Unterfeldern 106-1 und 106-2. Das erste Unterfeld 106-1 ist nahe zu dem ersten Unterfeld 103-1 von Ansteuersignalleitungs-Ansteuerschaltungen angeordnet, und das zweite Unterfeld 106-2 benachbart zu dem zweiten Unterfeld 103-2 von Ansteuersignalleitungs- Ansteuerschaltungen. Der Bereich 107 der Pegelverschiebeschaltung 15 (Fig. 10) ist in der Nähe des Felds 105 von Hauptzeilendecodern angeordnet. Der Bereichskondensator 108 befindet sich in der Nähe zu dem Bereich 109 von VPP-Erzeugungsschaltungen.
In dem in Fig. 20 gezeigten Chiplayout sind das Feld 105 von Hauptzeilendecodern, das zweite Unterfeld 106-2 von Teildecodern, das Feld 101 von Wortleitungs- Ansteuerschaltungen und das Feld 102 von Wortleitungs- Rauschkillerschaltungen zwischen dem Feld 100 von Speicherzellen und dem Bereich 107 der Pegelverschiebeschaltung 15 angeordnet. Deshalb kann die Rauschinterferenz zwischen der Pegelverschiebeschaltung 15 und dem Feld 100 von Speicherzellen unterdrückt werden. Da der Bereich 107 der Pegelverschiebeschaltung 15 in der Nähe des Felds 105 von Hauptzeilendecodern vorgesehen ist, ist ferner der Abstand zwischen der Schaltung 15 und den Hauptzeilendecodern kurz und die Leitungen, die die Schaltung 15 mit den Hauptzeilendecodern verbinden, sind kurz. Das Vorladesignal PRCH1' kann deshalb von der Pegelverschiebeschaltung 15 an die Hauptzeilendecoder 13-0 bis 13-7 ohne irgendeine bemerkenswerte Verzögerung geführt werden. Da beide Unterfelder 106-1 und 106-2 der Teildecoder in der Nähe des Felds 105 der Hauptzeilendecoder angeordnet sind, ist noch weiter der Abstand zwischen der Pegelverschiebeschaltung 15 und den Teildecodern 40a bis 40d auch kurz.
In der Praxis werden eine Vielzahl von identischen Speicherblöcken des in Figur. 20 gezeigten Typs in einem einzelnen Halbleiterchip integriert, wodurch ein Speicher mit einer großen Speicherkapazität gebildet wird. Jeder der Speicherblöcke beinhaltet einen Kondensatorbereich 108 und einen Bereich 109 von Spannungserhöhungsschaltungen. Infolgedessen kann in jedem Speicherblock ein geboostetes Potential VPP erzeugt werden, welches sich kaum ändert. Es sei darauf hingewiesen, daß eine Änderung des Potentials VPP eine Ursache einer Fehlfunktion des dynamischen RAMs ist.
In den ersten bis vierten Ausführungsformen, die voranstehend beschrieben wurden, sind die Zeilendecoder NAND Gatter. Trotzdem können NOR Gatter anstelle davon verwendet werden. Fig. 21 zeigt eine Wortleitungs-Wählschaltung mit einem NOR Gatter 60, welches als ein Zeilendecoder verwendet wird. Das NOR Gatter 60 umfaßt NMOSFETs. Wie in Fig. 22 gezeigt ist der PMOSFET 61, der in der Rauschkillerschaltung enthalten ist, nicht direkt mit der Ausgangsleitung a des NOR Gatters 60 verbunden. Anstelle davon ist der PMOSFET 61 mit der Ausgangsleitung a über einen VPP-gestützten Inverter 62 verbunden.
In der obigen Beschreibung bedeuten die Ausdrücke "verbunden" und "gekoppelt" entweder eine direkte Verbindung oder eine indirekte Verbindung, außer wenn dem Ausdruck "direkt mit" oder "indirekt mit" folgt.

Claims

1. Dynamische Speichereinrichtung mit wahlfreiem Zugriff, umfassend eine Energieversorgungsleitung für ein niedriges Potential, an die ein niedriges Potential (VSS) angelegt wird; eine Energieversorgungsleitung für ein hohes Potential, an die ein hohes Potential (VCC) angelegt wird; ein Speicherzellenfeld (100) mit einer Vielzahl von dynamischen Speicherzellen (10) mit wahlfreiem Zugriff; eine geboostete Potentialleitung; eine Boostpotential-Zuführungsschaltung (12) zum Empfangen und Zuführen eines geboosteten Potentials (VPP) an die geboostete Potentialleitung; wenigstens eine Wortleitung (WL), mit der die Speicherzellen verbunden sind; wenigstens eine Wortleitungs- Wählschaltung (16) mit einem Zeilendecoder (13); eine Zeilendecoder-Ausgangsleitung, die mit einem Ausgang des Zeilendecoders (13) verbunden ist; eine Wortleitungs- Ansteuerschaltung (11) mit einem P-Kanal Isolationsgate- FET (23), der ein Gate aufweist, welches elektrisch mit der Zeilendecoder-Ausgangsleitung gekoppelt ist, eine Source, die mit der geboosteten Potentialleitung verbunden ist, und eine Drain, die mit wenigstens einer Wortleitung (WL) verbunden ist;

eine Boostspannungs-Erzeugungsschaltung (14) zum Erzeugen des geboosteten Potentials (VPP), welches höher als das hohe Potential ist; eine Vorladesignal- Erzeugungsschaltung zum Erzeugen eine Vorladesignals (PRCH); und eine Pegelverschiebeschaltung; dadurch gekennzeichnet, daß die Pegelverschiebeschaltung (15) das Vorladesignal (PRCH) im Pegel verschiebt, um ein geboostetes Vorladesignal (PRCH') zu erzeugen, welches auf das geboostete Potential (VPP) eingestellt ist, und daß an den Zeilendecoder (13) das geboostete Vorladesignal (PRCH') und die Adressensignale, die zum Einstellen der Zeilendecoder-Ausgangsleitung auf das geboostete Potential verwendet werden, geführt wird.

2. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Wortleitungs-Wählschaltungen (16) vorgesehen sind, wobei jede einen Zeilendecoder (13) umfaßt, und das geboostete Vorladesignal den Zeilendecodern (13) der Wortleitungs-Wählschaltungen eingegeben wird.

3. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 2, dadurch gekennzeichnet, daß jede Wortleitungs-Wählschaltung (16) eine Wortleitungs- Ansteuerschaltung (11) mit einem P-Kanal Isolationsgate- FET (23) umfaßt, und die geboostete Potentialleitung mit den P-Kanal Isolationsgate-FETs (23) verbunden ist, die in den Wortleitungs-Wählschaltungen (16) enthalten sind.

4. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die Boostpotential-Zuführungsschaltung (12) eine Wählschaltung für eine geboostete Potentialleitung ist.

5. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 4, dadurch gekennzeichnet, daß die Wählschaltung für die geboostete Potentialleitung umfaßt:

wenigstens erste und zweite Teildecoder (40a, 40b) zum Empfangen eines anderen geboosteten Vorladesignals (PRCH2'), anderen Adressensignalen, und dem geboosteten Potential (VPP), welches als eine Ansteuerspannung verwendet wird;

eine erste Teildecoder-Ausgangsleitung, die mit dem Ausgang des ersten Teildecoders (40a) verbunden ist;

eine zweite Teildecoder-Ausgangsleitung, die mit einem Ausgang des zweiten Teildecoders (40b) verbunden ist;

eine erste Boostpotentialleitungs-Ansteuerschaltung (43b) mit einem P-Kanal Isolationsgate-FET (45a), der ein Gate aufweist, welches elektrisch mit der ersten Zeilendecoder-Teilausgangsleitung verbunden ist, einer Source, die mit dem geboosteten Potential verbunden ist, und einer Drain, die mit der ersten geboosteten Potentialleitung verbunden ist; und

eine zweite Boostpotentialleitungs-Ansteuerschaltung (43b) mit einem P-Kanal Isolationsgate-FET (45b), der ein Gate aufweist, welches elektrisch mit der zweiten Zeilendecoder-Teilausgangsleitung verbunden ist, einer Source, die mit dem geboosteten Potential verbunden ist, und einer Drain, die mit der zweiten geboosteten Potentialleitung verbunden ist.

6. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 5, dadurch gekennzeichnet, daß sie ferner umfaßt: eine erste Invertierungsschaltung (47a) mit wenigstens einem Inverter, der mit einem Ausgang der ersten Boostpotentialleitungs-Ansteuerschaltung verbunden ist; eine zweite Invertierungsschaltung (47b) mit wenigstens einem Inverter, der mit einem Ausgang der zweiten Boostpotentialleitungs-Ansteuerschaltung verbunden ist; eine erste Wortleitungs- Rauschkillerschaltung (41a) mit einem N-Kanal Isolationsgate-FET (42a) mit einem Gate, welches mit einem Ausgang der ersten Invertierungsschaltung verbunden ist, einer Drain, die mit der ersten Wortleitung verbunden ist, und einer Source, die mit dem niedrigen Potential verbunden ist; und eine zweite Wortleitungs-Rauschkillerschaltung (41b) mit einem N-Kanal Isolationsgate-FET (42b) mit einem Gate, welches mit einem Ausgang der zweiten Invertierungsschaltung verbunden ist, einer Drain, die mit der zweiten Wortleitung verbunden ist, und einer Source, die mit dem niedrigen Potential verbunden ist.