JPH0684354A - 行デコーダ回路 - Google Patents
行デコーダ回路Info
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- JPH0684354A JPH0684354A JP4133127A JP13312792A JPH0684354A JP H0684354 A JPH0684354 A JP H0684354A JP 4133127 A JP4133127 A JP 4133127A JP 13312792 A JP13312792 A JP 13312792A JP H0684354 A JPH0684354 A JP H0684354A
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- potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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Abstract
(57)【要約】
【目的】ワード線の昇圧を必要とする半導体メモリ装置
の行デコーダの消費電力と回路の占有面積を最小にす
る。 【構成】ソースを昇圧電源に接続したＰＭＯＳフリップ
・フロップ回路のドレイン節点に、アドレスとプリチャ
ージ信号を受けるＮＭＯＳゲートを設け、その出力をワ
ード・ドライバに入力することによって、電圧変換回路
とデコード回路を一体化している。
の行デコーダの消費電力と回路の占有面積を最小にす
る。 【構成】ソースを昇圧電源に接続したＰＭＯＳフリップ
・フロップ回路のドレイン節点に、アドレスとプリチャ
ージ信号を受けるＮＭＯＳゲートを設け、その出力をワ
ード・ドライバに入力することによって、電圧変換回路
とデコード回路を一体化している。
Description
【０００１】
【産業上の利用分野】本発明は、行デコーダ回路に関
し、特にワード線を昇圧動作させる半導体メモリ装置の
行デコーダ回路に関する。
し、特にワード線を昇圧動作させる半導体メモリ装置の
行デコーダ回路に関する。
【０００２】
【従来の技術】１個の容量と１個のＮ型トランジスタか
らなるメモリセルを有するダイナミック型半導体メモリ
装置（以下、ＤＲＡＭという）では、ビット線に書き込
まれる電位差をメモリセルに１００％書き込むために
は、書き込み時のセルトランジスタのゲート節点、すな
わちワード線の電位をビット線の電位よりもセルトラン
ジスタのしきい値電圧分だけ高い電位にしなければなら
ない。集積化とともに低電圧化の進む１６Ｍ、また６４
Ｍ以降のＤＲＡＭの安定した動作を保証するために、少
しでも多くの電荷をメモリセル内に蓄えるために、ワー
ド線を昇圧するのは、今や必須となっている。
らなるメモリセルを有するダイナミック型半導体メモリ
装置（以下、ＤＲＡＭという）では、ビット線に書き込
まれる電位差をメモリセルに１００％書き込むために
は、書き込み時のセルトランジスタのゲート節点、すな
わちワード線の電位をビット線の電位よりもセルトラン
ジスタのしきい値電圧分だけ高い電位にしなければなら
ない。集積化とともに低電圧化の進む１６Ｍ、また６４
Ｍ以降のＤＲＡＭの安定した動作を保証するために、少
しでも多くの電荷をメモリセル内に蓄えるために、ワー
ド線を昇圧するのは、今や必須となっている。
【０００３】ＤＲＡＭのワード線選択回路は、通常、図
７，図８に示すようにデコーダとワード・ドライバに分
けることができる。ワード・ドライバは、ワード・ドラ
イバ選択信号ＸＳＷと、ワード線駆動信号φａの論理に
よって、選択されたワード線を駆動する機能を有する。
現在の１６ＭまでのＤＲＡＭでは、図７のように、行デ
コーダ１台の出力はワード・ドライバ１台だけに入力さ
れるが、６４Ｍ以降のＤＲＡＭでは動作速度と加工技術
の制限から、図８の様に、１台の行デコーダに複数のワ
ード・ドライバが接続される分割デコード方式も提案さ
れている。
７，図８に示すようにデコーダとワード・ドライバに分
けることができる。ワード・ドライバは、ワード・ドラ
イバ選択信号ＸＳＷと、ワード線駆動信号φａの論理に
よって、選択されたワード線を駆動する機能を有する。
現在の１６ＭまでのＤＲＡＭでは、図７のように、行デ
コーダ１台の出力はワード・ドライバ１台だけに入力さ
れるが、６４Ｍ以降のＤＲＡＭでは動作速度と加工技術
の制限から、図８の様に、１台の行デコーダに複数のワ
ード・ドライバが接続される分割デコード方式も提案さ
れている。
【０００４】ＤＲＡＭのワード・ドライバには、大きく
分けて２種類のタイプが存在する。図９に示すようにＮ
型のトランジスタだけでワード線を駆動するタイプと、
図１１に示すようにＣＭＯＳ回路で駆動するタイプであ
る。
分けて２種類のタイプが存在する。図９に示すようにＮ
型のトランジスタだけでワード線を駆動するタイプと、
図１１に示すようにＣＭＯＳ回路で駆動するタイプであ
る。
【０００５】図９に示すワード・ドライバは、セルフブ
ート機能を使ってワード線をワード駆動信号φａと同じ
電位まで駆動する。行デコーダの出力信号ＸＳＷＯ，Ｘ
ＳＷＯＢによって、ワード・リセット用のトランジスタ
Ｑ９０２がオフし、ＮＢＯＯＴ節点の電位は、Ｑ９０３
のゲート電位よりもしきい値電圧分低い電位付近まで上
昇した後、ワード駆動信号φａの上昇にともなって、Ｑ
９０１のゲート・ドレイン間の容量結合によって、ＮＢ
ＯＯＴ節点の電位は更に高い電位まで上昇する。このと
き、ＸＳＷＯの到達電位をＶＸＳＷ、φａの到達電位を
Ｖφａ、トランジスタＱ９０１，Ｑ９０３のしきい値電
圧をＶｔＮ、Ｑ９０１のゲート容量ＣG、ＮＢＯＯＴ節
点の負荷容量をＣＬとすると、ＮＢＯＯＴ節点の到達電
位ＶＮＢＯＯＴは、 ＶＮＢＯＯＴ＝（ＶＸＳＷ−ＶｔＮ）＋Ｖφａ・ＣＧ／（ＣＧ＋ＣＬ） …（ １） で与えられる。このとき、ワード線ＷＬ０の電位がφａ
の到達電位まで上がるためには、ＶＮＢＯＯＴは、 ＶＮＢＯＯＴ≧Ｖφａ＋ＶｔＮ …（２） を満たさなくてはならない。（１）式（２）式より、 （ＶＸＳＷ−２ＶｔＮ）／Ｖφａ≧ＣＬ／（ＣＧ＋ＣＬ） …（３） となるから、ＶＸＳＷの電位を高くするか、Ｑ９０１の
ゲートを大きくしてＣＧを大きくしなければならない。
動作電流を最小に抑えるため、ワード線に電流を供給す
る信号φａ以外は、極力昇圧したくないが、図８に示す
ような分割デコード方式の場合、ワード・ドライバがチ
ップ面積のかなりの部分を占めるため、Ｑ９０１のサイ
ズを小さくする必要があり、ＮＢＯＯＴを十分昇圧する
ためには、ＶＸＳＷも昇圧しなくてはならない。φａ，
ＶＸＳＷの昇圧電位をＶＢＯＯＴとしたときの各節点の
動作波形を図１０に示す。一方、ＶＸＳＷを外部電源Ｖ
ＣＣ（３．３Ｖ相当）で駆動した場合では、ＣＧとＣＬ
の容量比を４：１、Ｖφａを４Ｖ、ＶｔＮを０．８Ｖと
仮定すると、電源電圧が局部的に２０％程度低下した場
合ＮＢＯＯＴ節点の電位は５．１Ｖまでしか上がらな
い。このため、ワード線の電位が上昇してＶφａの電位
４Ｖに近づくと、トランジスタＱ９０１のソース・ドレ
イン間の電圧はＶｔＮに近づいて、飽和領域で動作する
ことになり、ワードの立ち上がりが遅いものになってし
まう。
ート機能を使ってワード線をワード駆動信号φａと同じ
電位まで駆動する。行デコーダの出力信号ＸＳＷＯ，Ｘ
ＳＷＯＢによって、ワード・リセット用のトランジスタ
Ｑ９０２がオフし、ＮＢＯＯＴ節点の電位は、Ｑ９０３
のゲート電位よりもしきい値電圧分低い電位付近まで上
昇した後、ワード駆動信号φａの上昇にともなって、Ｑ
９０１のゲート・ドレイン間の容量結合によって、ＮＢ
ＯＯＴ節点の電位は更に高い電位まで上昇する。このと
き、ＸＳＷＯの到達電位をＶＸＳＷ、φａの到達電位を
Ｖφａ、トランジスタＱ９０１，Ｑ９０３のしきい値電
圧をＶｔＮ、Ｑ９０１のゲート容量ＣG、ＮＢＯＯＴ節
点の負荷容量をＣＬとすると、ＮＢＯＯＴ節点の到達電
位ＶＮＢＯＯＴは、 ＶＮＢＯＯＴ＝（ＶＸＳＷ−ＶｔＮ）＋Ｖφａ・ＣＧ／（ＣＧ＋ＣＬ） …（ １） で与えられる。このとき、ワード線ＷＬ０の電位がφａ
の到達電位まで上がるためには、ＶＮＢＯＯＴは、 ＶＮＢＯＯＴ≧Ｖφａ＋ＶｔＮ …（２） を満たさなくてはならない。（１）式（２）式より、 （ＶＸＳＷ−２ＶｔＮ）／Ｖφａ≧ＣＬ／（ＣＧ＋ＣＬ） …（３） となるから、ＶＸＳＷの電位を高くするか、Ｑ９０１の
ゲートを大きくしてＣＧを大きくしなければならない。
動作電流を最小に抑えるため、ワード線に電流を供給す
る信号φａ以外は、極力昇圧したくないが、図８に示す
ような分割デコード方式の場合、ワード・ドライバがチ
ップ面積のかなりの部分を占めるため、Ｑ９０１のサイ
ズを小さくする必要があり、ＮＢＯＯＴを十分昇圧する
ためには、ＶＸＳＷも昇圧しなくてはならない。φａ，
ＶＸＳＷの昇圧電位をＶＢＯＯＴとしたときの各節点の
動作波形を図１０に示す。一方、ＶＸＳＷを外部電源Ｖ
ＣＣ（３．３Ｖ相当）で駆動した場合では、ＣＧとＣＬ
の容量比を４：１、Ｖφａを４Ｖ、ＶｔＮを０．８Ｖと
仮定すると、電源電圧が局部的に２０％程度低下した場
合ＮＢＯＯＴ節点の電位は５．１Ｖまでしか上がらな
い。このため、ワード線の電位が上昇してＶφａの電位
４Ｖに近づくと、トランジスタＱ９０１のソース・ドレ
イン間の電圧はＶｔＮに近づいて、飽和領域で動作する
ことになり、ワードの立ち上がりが遅いものになってし
まう。
【０００６】図１１に示すワード・ドライバは、ＣＭＯ
Ｓ構成であるため、非選択ワードのＸＳＷＯＢの電位
は、Ｑ１１０１をオフするためφａの到達電位と同じに
しなければならない。この回路の動作波形を図１２に示
す。行デコーダの出力ＸＳＷＯＢの電位が下がると、Ｑ
１１０２がオフし、ワード線のリセットは解除され、ま
たＱ１１０１がオンして、ワード線は駆動信号φａによ
って駆動される。ただし、ＸＳＷＯＢが下がってφａが
非選択状態になっている場合、ワード線は上昇しない
が、Ｑ１１０２がオフしてしまうため、ワードを確実に
接地しておくためには、φａの反転信号φａ（オーバー
・バー）をＱ１１０３に入力する必要がある。
Ｓ構成であるため、非選択ワードのＸＳＷＯＢの電位
は、Ｑ１１０１をオフするためφａの到達電位と同じに
しなければならない。この回路の動作波形を図１２に示
す。行デコーダの出力ＸＳＷＯＢの電位が下がると、Ｑ
１１０２がオフし、ワード線のリセットは解除され、ま
たＱ１１０１がオンして、ワード線は駆動信号φａによ
って駆動される。ただし、ＸＳＷＯＢが下がってφａが
非選択状態になっている場合、ワード線は上昇しない
が、Ｑ１１０２がオフしてしまうため、ワードを確実に
接地しておくためには、φａの反転信号φａ（オーバー
・バー）をＱ１１０３に入力する必要がある。
【０００７】図１１，図１２に示したワード・ドライバ
を用いてワード選択を行う場合、行デコーダの出力ＸＳ
ＷＯＢは、ＶＢＯＯＴ電位に昇圧されていなければなら
ない。昇圧された信号を出力する従来の行デコーダの例
を図１３，図１５に示す。図１３の行デコーダでは、リ
セット期間はＰＭＯＳトランジスタＱ１３０１がオンし
て、節点１３０１はＶＢＯＯＴ電位にプリチャージして
いる。アクティブ期間に入ってＰＸ信号によってプリチ
ャージを解除した後、アドレスＸ１〜３が入力されるこ
とによって、ＸＳＷＯが昇圧電位ＶＢＯＯＴまであが
り、ＸＳＷＯＢはＶＢＯＯＴ電位から接地電位に下が
る。このとき非選択のデコーダで、節点１３０１がフロ
ーティングになるのを防ぐためＰＭＯＳトランジスタＱ
１３０２で帰還をかけている。動作波形を図１４に示
す。なお、アドレス信号は昇圧する必要はないが、ＰＸ
信号は、プリチャージ期間中の電位をＶＢＯＯＴにして
おかなければならない。ＰＸ信号は一般に動作ブロック
中全てのデコーダに入力されるため、この信号を昇圧す
ることによる消費電流の増加は極めて大きい。６４Ｍの
場合で、３．３Ｖの電源を４Ｖまで昇圧すると、消費電
流の増加は、約３〜５ｍＡ程度になってしまう。
を用いてワード選択を行う場合、行デコーダの出力ＸＳ
ＷＯＢは、ＶＢＯＯＴ電位に昇圧されていなければなら
ない。昇圧された信号を出力する従来の行デコーダの例
を図１３，図１５に示す。図１３の行デコーダでは、リ
セット期間はＰＭＯＳトランジスタＱ１３０１がオンし
て、節点１３０１はＶＢＯＯＴ電位にプリチャージして
いる。アクティブ期間に入ってＰＸ信号によってプリチ
ャージを解除した後、アドレスＸ１〜３が入力されるこ
とによって、ＸＳＷＯが昇圧電位ＶＢＯＯＴまであが
り、ＸＳＷＯＢはＶＢＯＯＴ電位から接地電位に下が
る。このとき非選択のデコーダで、節点１３０１がフロ
ーティングになるのを防ぐためＰＭＯＳトランジスタＱ
１３０２で帰還をかけている。動作波形を図１４に示
す。なお、アドレス信号は昇圧する必要はないが、ＰＸ
信号は、プリチャージ期間中の電位をＶＢＯＯＴにして
おかなければならない。ＰＸ信号は一般に動作ブロック
中全てのデコーダに入力されるため、この信号を昇圧す
ることによる消費電流の増加は極めて大きい。６４Ｍの
場合で、３．３Ｖの電源を４Ｖまで昇圧すると、消費電
流の増加は、約３〜５ｍＡ程度になってしまう。
【０００８】図１５に示す行デコーダは、入力段を外部
電源ＶCCで動作させ、出力段に電圧変換回路を備えて、
ＶＢＯＯＴ電位の出力としている。トランジスタＱ１５
０１〜１５０５からなる入力段の回路動作は図１３のデ
コーダと同様である。ただし、外部電源ＶＣＣで動作す
るため節点１５０１はＶＣＣ電位までしか上昇しない。
節点１５１の信号と、その反転信号となる節点１５０２
の電位がＰＭＯＳフリップ・フロップを含むＱ１５０８
〜１５１１からなる電圧変換回路に入力され、昇圧され
た信号ＸＳＷＯ，ＸＳＷＯＢが出力される。このため、
ＰＸ信号をあらかじめ昇圧しなくても良いが、回路が複
雑になりデコーダの占有面積がかなり増加してしまうと
いう欠点がある。
電源ＶCCで動作させ、出力段に電圧変換回路を備えて、
ＶＢＯＯＴ電位の出力としている。トランジスタＱ１５
０１〜１５０５からなる入力段の回路動作は図１３のデ
コーダと同様である。ただし、外部電源ＶＣＣで動作す
るため節点１５０１はＶＣＣ電位までしか上昇しない。
節点１５１の信号と、その反転信号となる節点１５０２
の電位がＰＭＯＳフリップ・フロップを含むＱ１５０８
〜１５１１からなる電圧変換回路に入力され、昇圧され
た信号ＸＳＷＯ，ＸＳＷＯＢが出力される。このため、
ＰＸ信号をあらかじめ昇圧しなくても良いが、回路が複
雑になりデコーダの占有面積がかなり増加してしまうと
いう欠点がある。
【０００９】
【発明が解決しようとする課題】上述した従来の行デコ
ーダは、行デコーダの面積を小さくしようとすると消費
電流が大きくなり、消費電流を小さくしようとすると面
積が大きくなるという欠点があり、行デコーダとして最
適の設計にはなっていなかった。
ーダは、行デコーダの面積を小さくしようとすると消費
電流が大きくなり、消費電流を小さくしようとすると面
積が大きくなるという欠点があり、行デコーダとして最
適の設計にはなっていなかった。
【００１０】
【課題を解決するための手段】本発明の行デコーダ回路
は、アドレス入力段にＰＭＯＳフリップ・フロップを有
し、アドレス信号とプリチャージ信号をＰＭＯＳフリッ
プ・フロップに接続したＮ型トランジスタのみで受ける
ことによって、デコード回路と電圧変換回路が一体化さ
れていることを特徴とする。
は、アドレス入力段にＰＭＯＳフリップ・フロップを有
し、アドレス信号とプリチャージ信号をＰＭＯＳフリッ
プ・フロップに接続したＮ型トランジスタのみで受ける
ことによって、デコード回路と電圧変換回路が一体化さ
れていることを特徴とする。
【００１１】
【実施例】次に本発明の実施例を図面を用いて説明す
る。図１は本発明の第１の実施例を示す回路図である。
ソースが昇圧電源ＶＢＯＯＴに接続され、ゲートとドレ
インが互いに交差接続されたＰＭＯＳトランジスタＱ１
０１，Ｑ１０２のうち、Ｑ１０１のドレイン節点には、
ＮＭＯＳトランジスタＱ１０３のドレインが接続され、
Ｑ１０３のソースは接地され、ゲートにはプリチャージ
信号ＰＣが入力される。また、Ｑ１０２のドレイン節点
は直列に接続されたアドレス入力用のＮＭＯＳトランジ
スタＱ１０４〜１０６のうちＱ１０４のドレインが接続
され、Ｑ１０６のソースは接地されている。Ｑ１０１の
ドレイン節点はＸＳＷＯとして、Ｑ１０２のドレイン節
点はＸＳＷＯＢとしてワード・ドライバに入力される。
る。図１は本発明の第１の実施例を示す回路図である。
ソースが昇圧電源ＶＢＯＯＴに接続され、ゲートとドレ
インが互いに交差接続されたＰＭＯＳトランジスタＱ１
０１，Ｑ１０２のうち、Ｑ１０１のドレイン節点には、
ＮＭＯＳトランジスタＱ１０３のドレインが接続され、
Ｑ１０３のソースは接地され、ゲートにはプリチャージ
信号ＰＣが入力される。また、Ｑ１０２のドレイン節点
は直列に接続されたアドレス入力用のＮＭＯＳトランジ
スタＱ１０４〜１０６のうちＱ１０４のドレインが接続
され、Ｑ１０６のソースは接地されている。Ｑ１０１の
ドレイン節点はＸＳＷＯとして、Ｑ１０２のドレイン節
点はＸＳＷＯＢとしてワード・ドライバに入力される。
【００１２】リセット期間はＰＭＯＳトランジスタＱ１
０３がオンして、ＸＳＷＯ信号はＧＮＤ電位にＸＳＷＯ
Ｂ信号はＶＢＯＯＴ電位にプリチャージしている。アク
ティブ期間に入ってＰＣ信号によってプリチャージを解
除した後、アドレスＸ１〜３が入力されることによっ
て、ＸＳＷＯＢがＧＮＤ電位に下がり、ＸＳＷＯＢがＶ
ＢＯＯＴ電位に上昇する。図２は、第１の実施例の選択
時の動作を示す各部信号の波形図である。ただし、図１
１に示したようなＣＭＯＳ構成のワード・ドライバを使
う場合、ＸＳＷＯＢのみワード・ドライバに入力する。
０３がオンして、ＸＳＷＯ信号はＧＮＤ電位にＸＳＷＯ
Ｂ信号はＶＢＯＯＴ電位にプリチャージしている。アク
ティブ期間に入ってＰＣ信号によってプリチャージを解
除した後、アドレスＸ１〜３が入力されることによっ
て、ＸＳＷＯＢがＧＮＤ電位に下がり、ＸＳＷＯＢがＶ
ＢＯＯＴ電位に上昇する。図２は、第１の実施例の選択
時の動作を示す各部信号の波形図である。ただし、図１
１に示したようなＣＭＯＳ構成のワード・ドライバを使
う場合、ＸＳＷＯＢのみワード・ドライバに入力する。
【００１３】図３は、本発明の第２の実施例を示す回路
図である。ソースが昇圧電源ＶＢＯＯＴに接続され、ゲ
ートとドレインが互いに交差接続されたＰＭＯＳトラン
ジスタＱ３０１，Ｑ３０２のうち、Ｑ３０１のドレイン
節点３０１にはＮＭＯＳトランジスタＱ３０３のドレイ
ンが接続され、Ｑ３０３のソースは接地され、ゲートに
はプリチャージ信号ＰＣが入力される。また、Ｑ３０２
のドレイン節点３０２には直列に接続されたアドレス入
力用のＮＭＯＳトランジスタＱ３０４〜３０６のうちＱ
３０４のドレインが接続され、Ｑ３０６のソースは接地
されている。節点３０２はＰＭＯＳトランジスタＱ３０
７とＱ３０８からなるインバータのゲートに接続され、
Ｑ３０７のソースはＶＢＯＯＴ節点に接続され、Ｑ３０
８のソースは接地されている。このインバータの出力が
ＸＳＷＯとしてワード・ドライバに入り、また、ＸＳＷ
Ｏ信号はＰＭＯＳトランジスタＱ３０９とＱ３１０から
なるインバータのゲートに接続され、Ｑ３０９のソース
はＶＣＣ電源に接続され、Ｑ３１０のソースは接地され
ている。リセット期間はＰＭＯＳトランジスタＱ３０１
がオンして、節点３０１とＸＳＷＯはＧＮＤ電位に、節
点３０２はＶＢＯＯＴ電位に、また、ＸＳＷＯＢはＶＣ
Ｃ電位にプリチャージしている。アクティブ期間に入っ
てＰＣ信号によってプリチャージを解除した後、アドレ
スＸ１〜３が入力されることによって、節点３０２がＧ
ＮＤ電位に下がり、節点３０１がＶＢＯＯＴ電位に上昇
する。よって、ＸＳＷＯはＶＢＯＯＴ電位に上昇し、Ｘ
ＳＷＯＢはＧＮＤ電位に下がる。
図である。ソースが昇圧電源ＶＢＯＯＴに接続され、ゲ
ートとドレインが互いに交差接続されたＰＭＯＳトラン
ジスタＱ３０１，Ｑ３０２のうち、Ｑ３０１のドレイン
節点３０１にはＮＭＯＳトランジスタＱ３０３のドレイ
ンが接続され、Ｑ３０３のソースは接地され、ゲートに
はプリチャージ信号ＰＣが入力される。また、Ｑ３０２
のドレイン節点３０２には直列に接続されたアドレス入
力用のＮＭＯＳトランジスタＱ３０４〜３０６のうちＱ
３０４のドレインが接続され、Ｑ３０６のソースは接地
されている。節点３０２はＰＭＯＳトランジスタＱ３０
７とＱ３０８からなるインバータのゲートに接続され、
Ｑ３０７のソースはＶＢＯＯＴ節点に接続され、Ｑ３０
８のソースは接地されている。このインバータの出力が
ＸＳＷＯとしてワード・ドライバに入り、また、ＸＳＷ
Ｏ信号はＰＭＯＳトランジスタＱ３０９とＱ３１０から
なるインバータのゲートに接続され、Ｑ３０９のソース
はＶＣＣ電源に接続され、Ｑ３１０のソースは接地され
ている。リセット期間はＰＭＯＳトランジスタＱ３０１
がオンして、節点３０１とＸＳＷＯはＧＮＤ電位に、節
点３０２はＶＢＯＯＴ電位に、また、ＸＳＷＯＢはＶＣ
Ｃ電位にプリチャージしている。アクティブ期間に入っ
てＰＣ信号によってプリチャージを解除した後、アドレ
スＸ１〜３が入力されることによって、節点３０２がＧ
ＮＤ電位に下がり、節点３０１がＶＢＯＯＴ電位に上昇
する。よって、ＸＳＷＯはＶＢＯＯＴ電位に上昇し、Ｘ
ＳＷＯＢはＧＮＤ電位に下がる。
【００１４】図４は、第２の実施例の選択時の動作を示
す各部信号の波形図である。本回路は、第１の実施例の
出力をインバータで増幅しているため、ワード・ドライ
バが図８に示すように分散配置されて出力信号配線が長
く負荷が大きいときに用いると、効果的である。また、
Ｑ３０９のソースを昇圧しないことによって、消費電流
を抑える効果もある。ただし、ワード・ドライバがＮＭ
ＯＳ構成の場合のみ有効である。
す各部信号の波形図である。本回路は、第１の実施例の
出力をインバータで増幅しているため、ワード・ドライ
バが図８に示すように分散配置されて出力信号配線が長
く負荷が大きいときに用いると、効果的である。また、
Ｑ３０９のソースを昇圧しないことによって、消費電流
を抑える効果もある。ただし、ワード・ドライバがＮＭ
ＯＳ構成の場合のみ有効である。
【００１５】分散配置されたＣＭＯＳ構成のワード・ド
ライバを用いる場合、つぎに示す第３の実施例が有効で
ある。図５は、本発明の第３の実施例を示す回路図であ
る。ソースが昇圧電源ＶＢＯＯＴに接続され、ゲートと
ドレインが互いに交差接続されたＰＭＯＳトランジスタ
Ｑ５０１，Ｑ５０２のうち、Ｑ５０１のドレイン節点５
０１にはＮＭＯＳトランジスタＱ５０３のドレインが接
続され、Ｑ５０３のソースは接地され、ゲートにはプリ
チャージ信号ＰＣが入力される。また、Ｑ５０２のドレ
イン節点５０２には直列に接続されたアドレス入力用の
ＮＭＯＳトランジスタＱ５０４〜５０６のうちＱ５０４
のドレインが接続され、Ｑ５０６のソースは接地されて
いる。節点５０１はＰＭＯＳトランジスタＱ５０７とＱ
５０８からなるインバータのゲートに接続され、Ｑ５０
７のソースはＶＢＯＯＴ節点に接続され、Ｑ５０８のソ
ースは接地されている。このインバータの出力がＸＳＷ
ＯＢとしてワード・ドライバに入る。リセット期間はＰ
ＭＯＳトランジスタＱ５０１がオンして、節点５０１は
ＧＮＤ電位に、節点５０２とＸＳＷＯＢはＶＢＯＯＴ電
位にプリチャージしている。アクティブ期間に入ってＰ
Ｃ信号によってプリチャージを解除した後、アドレスＸ
１〜３が入力されることによって、節点５０２がＧＮＤ
電位に下がり、節点５０１がＶＢＯＯＴ電位に上昇す
る。よって、ＸＳＷＯＢがＧＮＤ電位に下がる。図６
は、第３の実施例の選択時の動作を示す各部信号の波形
図である。
ライバを用いる場合、つぎに示す第３の実施例が有効で
ある。図５は、本発明の第３の実施例を示す回路図であ
る。ソースが昇圧電源ＶＢＯＯＴに接続され、ゲートと
ドレインが互いに交差接続されたＰＭＯＳトランジスタ
Ｑ５０１，Ｑ５０２のうち、Ｑ５０１のドレイン節点５
０１にはＮＭＯＳトランジスタＱ５０３のドレインが接
続され、Ｑ５０３のソースは接地され、ゲートにはプリ
チャージ信号ＰＣが入力される。また、Ｑ５０２のドレ
イン節点５０２には直列に接続されたアドレス入力用の
ＮＭＯＳトランジスタＱ５０４〜５０６のうちＱ５０４
のドレインが接続され、Ｑ５０６のソースは接地されて
いる。節点５０１はＰＭＯＳトランジスタＱ５０７とＱ
５０８からなるインバータのゲートに接続され、Ｑ５０
７のソースはＶＢＯＯＴ節点に接続され、Ｑ５０８のソ
ースは接地されている。このインバータの出力がＸＳＷ
ＯＢとしてワード・ドライバに入る。リセット期間はＰ
ＭＯＳトランジスタＱ５０１がオンして、節点５０１は
ＧＮＤ電位に、節点５０２とＸＳＷＯＢはＶＢＯＯＴ電
位にプリチャージしている。アクティブ期間に入ってＰ
Ｃ信号によってプリチャージを解除した後、アドレスＸ
１〜３が入力されることによって、節点５０２がＧＮＤ
電位に下がり、節点５０１がＶＢＯＯＴ電位に上昇す
る。よって、ＸＳＷＯＢがＧＮＤ電位に下がる。図６
は、第３の実施例の選択時の動作を示す各部信号の波形
図である。
【００１６】
【発明の効果】以上説明したように本発明は、ＰＭＯＳ
フリップ・フロップ回路を使った電圧変換回路と、アド
レスを取り込むデコード回路を一体化させることによっ
て、非常に簡単な回路で、デコードに入力する信号を上
昇しないで、ワード・ドライバに昇圧された信号を送る
ことができる。よって、行デコーダの占有面積を最小に
しながら、消費電力も最小に抑えることができる。
フリップ・フロップ回路を使った電圧変換回路と、アド
レスを取り込むデコード回路を一体化させることによっ
て、非常に簡単な回路で、デコードに入力する信号を上
昇しないで、ワード・ドライバに昇圧された信号を送る
ことができる。よって、行デコーダの占有面積を最小に
しながら、消費電力も最小に抑えることができる。
【図１】本発明の第１実施例の回路図である。
【図２】第１実施例の行選択時の動作を示す各部信号の
波形図である。
波形図である。
【図３】本発明の第２実施例の回路図である。
【図４】第２実施例の行選択時の動作を示す各部信号の
波形図である。
波形図である。
【図５】本発明の第３実施例の回路図である。
【図６】第３実施例の行選択時の動作を示す各部信号の
波形図である。
波形図である。
【図７】ワード線選択回路の第１の例の構成を示すブロ
ック図である。
ック図である。
【図８】ワード線選択回路の第２の例の構成を示すブロ
ック図である。
ック図である。
【図９】ワード・ドライバの第１の例のワードの回路図
である。
である。
【図１０】ワード・ドライバの第１の例のワード線選択
時の動作を示す各部信号の波形図である。
時の動作を示す各部信号の波形図である。
【図１１】ワード・ドライバの第２の例の回路図であ
る。
る。
【図１２】ワード・ドライバの第２の例のワード線選択
時の動作を示す各部信号の波形図である。
時の動作を示す各部信号の波形図である。
【図１３】第１の従来例の回路図である。
【図１４】第１の従来例の行選択時の動作を示す各部信
号の波形図である。
号の波形図である。
【図１５】第２の従来例の回路図である。
【図１６】第２の従来例の行選択時の動作を示す各部信
号の波形図である。
号の波形図である。
Ｑ１０３〜１０６，Ｑ３０３〜３０６，Ｑ３０８，Ｑ３
１０，Ｑ５０３〜５０６，Ｑ５０８，Ｑ９０１〜９０
３，Ｑ１１０２，Ｑ１１０３，Ｑ１３０３〜１３０５，
Ｑ１３０７，Ｑ１５０３〜１５０５，Ｑ１５０７，Ｑ１
５１０，Ｑ１５１１ ＮＭＯＳトランジスタ Ｑ１０１，Ｑ１０２，Ｑ３０１，Ｑ３０２，Ｑ３０７，
Ｑ３０９，Ｑ５０１，Ｑ５０２，Ｑ５０７，Ｑ１１０
１，Ｑ１３０１，Ｑ１３０２，Ｑ１３０６，Ｑ１５０
１，Ｑ１５０２，Ｑ１５０６，Ｑ１５０８，Ｑ１５０９
ＰＭＯＳトランジスタ φａ，φｂ ワード線駆動信号 ＸＳＷＯ，ＸＳＷＯＢ ワード・ドライバ選択信号 ＰＸ プリチャージ解除信号 ＰＣ プリチャージ信号
１０，Ｑ５０３〜５０６，Ｑ５０８，Ｑ９０１〜９０
３，Ｑ１１０２，Ｑ１１０３，Ｑ１３０３〜１３０５，
Ｑ１３０７，Ｑ１５０３〜１５０５，Ｑ１５０７，Ｑ１
５１０，Ｑ１５１１ ＮＭＯＳトランジスタ Ｑ１０１，Ｑ１０２，Ｑ３０１，Ｑ３０２，Ｑ３０７，
Ｑ３０９，Ｑ５０１，Ｑ５０２，Ｑ５０７，Ｑ１１０
１，Ｑ１３０１，Ｑ１３０２，Ｑ１３０６，Ｑ１５０
１，Ｑ１５０２，Ｑ１５０６，Ｑ１５０８，Ｑ１５０９
ＰＭＯＳトランジスタ φａ，φｂ ワード線駆動信号 ＸＳＷＯ，ＸＳＷＯＢ ワード・ドライバ選択信号 ＰＸ プリチャージ解除信号 ＰＣ プリチャージ信号
Claims (3)
- 【請求項１】 ワード線を昇圧する手段を有する半導体
メモリ装置の行デコーダ回路において、ソース節点が昇
圧された電源に接続され互いに交差接続されてフリップ
フロップを構成する第１と第２のＰ型ＭＯＳトランジス
タと、該第１のＰ型ＭＯＳトランジスタとドレイン節点
での接続された第１のＮ型ＭＯＳトランジスタと、該第
２のＰ型ＭＯＳトランジスタのドレイン節点と直列に接
続された複数個のＮ型ＭＯＳトランジスタ群とからな
り、該Ｎ型ＭＯＳトランジスタ群のゲート節点にアドレ
ス信号が入力されることを特徴とする行デコーダ回路。 - 【請求項２】 該Ｎ型ＭＯＳトランジスタ群のそれぞれ
のゲート節点に入力されるアドレス信号が、複数の行ア
ドレスのプリデコード信号であることを特徴とする請求
項１記載の行デコーダ回路。 - 【請求項３】 行デコーダに接続された複数のワード駆
動用のドライバと、該ドライバに接続された複数に分割
されたワード線とを具備する半導体メモリ装置に適用さ
れた請求項１記載の行デコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133127A JPH0684354A (ja) | 1992-05-26 | 1992-05-26 | 行デコーダ回路 |
| US08/067,091 US5373479A (en) | 1992-05-26 | 1993-05-26 | Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133127A JPH0684354A (ja) | 1992-05-26 | 1992-05-26 | 行デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684354A true JPH0684354A (ja) | 1994-03-25 |
Family
ID=15097420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4133127A Withdrawn JPH0684354A (ja) | 1992-05-26 | 1992-05-26 | 行デコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373479A (ja) |
| JP (1) | JPH0684354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988004310A1 (en) * | 1986-12-08 | 1988-06-16 | Mitsubishi Rayon Co., Ltd. | Thermoplastic polyester resin composition |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| JP2786810B2 (ja) * | 1994-03-16 | 1998-08-13 | 株式会社東芝 | 光ディスクおよびその信号記録装置ならびに信号再生装置 |
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| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| JPS63292488A (ja) * | 1987-05-25 | 1988-11-29 | Mitsubishi Electric Corp | 半導体メモリのデコ−ダ回路 |
| JPH0793026B2 (ja) * | 1989-09-20 | 1995-10-09 | 富士通株式会社 | デコーダ回路 |
-
1992
- 1992-05-26 JP JP4133127A patent/JPH0684354A/ja not_active Withdrawn
-
1993
- 1993-05-26 US US08/067,091 patent/US5373479A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988004310A1 (en) * | 1986-12-08 | 1988-06-16 | Mitsubishi Rayon Co., Ltd. | Thermoplastic polyester resin composition |
Also Published As
| Publication number | Publication date |
|---|---|
| US5373479A (en) | 1994-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |