JPH0821849B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0821849B2
JPH0821849B2 JP26707988A JP26707988A JPH0821849B2 JP H0821849 B2 JPH0821849 B2 JP H0821849B2 JP 26707988 A JP26707988 A JP 26707988A JP 26707988 A JP26707988 A JP 26707988A JP H0821849 B2 JPH0821849 B2 JP H0821849B2
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Description

【発明の詳細な説明】 〔概 要〕 EPROM等の半導体記憶装置に関し， 書き込み時に正確に動作をすると同時に読み出し時に
はしきい値電圧を高めることによって読み出し時におい
てもノイズによる誤動作のし難いデコーダ回路を有する
半導体記憶装置をうることを目的とし， 情報の書込みに第１の電源電圧が印加され，読出し時
には該第１の電源電圧よりも低い第２の電源電圧が印加
されるデコーダ部を有し，該デコーダ部は，負荷手段
と，該負荷手段と直列に接続され，それぞれアドレス信
号により制御される複数の駆動トランジスタと，読出し
時の負荷電流を書込み時に対して増加させる手段とを具
備するように構成される。
〔産業上の利用分野〕 本発明は、書き込み時に高電圧を必要とするEPROMの
ような不揮発性の半導体記憶装置におけるデコーダ回路
の改良に関するものである。
〔従来の技術〕
本発明に関連した従来の公知例として特開昭61−4549
6号が知られており、その回路の構成と動作を第３図に
従って説明するならば、VPPIは読み出し時に5V程度の低
電圧（以下VCCと云う）又書き込み時には12.5V程度の高
電圧（以下VPPと云う）となる内部切り換え可能な電源
である。
又T1はＮチャネルデプリーション型MOSトランジスタ
ー、T2〜T5とT7はＮチャネルエンハンスメント型MOSト
ランジスター、T6はＰチャネルエンハンスメント型MOS
トランジスターをそれぞれ示している。
第３図から明らかな様にトランジスターT1からT5によ
りNANDデコーダ回路（DEC）が構成されその出力N1がト
ランジスターT6とT7によって構成されるCMOSインバータ
ー（IV）を駆動するものである。
尚，該CMOSインバーター（IV）の出力側にはワード線
（WL）が接続され，該ワード線（WL）と各ビット線BL0,
BL1,BL2……との各交点にメモリセルトランジスタMCが
接続される。
一方ａ〜ｄはアドレス入力であり定常的にはVCC（論
理“1"）かVSS（論理“0"）（通常は接地電圧0V）のど
ちらかをとる。
ここで、アドレス入力ａ〜ｄが全てVCCであるとする
と、VPPIがVCCかVPPかにかかわらずノードN1（デコーダ
出力）はほぼVSS即ち0Vとなるので従ってインバーター
の出力であるノードN2はVPPIとなる。又アドレス入力ａ
〜ｄのうち少なくとも１つがVSSとなるとNAND部の出力N
1はVPPIに上昇し、従ってインバーターの出力N2はVSS即
ち0Vとなる。尚アドレス入力ａ〜ｄは例えば外部より与
えられるアドレスをチップ内部で一度波形整形を行うア
ドレスバッファー回路の出力として与えらえる。処でか
かる従来の半導体記憶装置におけるデコーダ回路のNAND
部（第４図（ａ）に示す）には以下に示すような動作上
の問題点が存在していた。即ち、第４図の（ｂ）〜
（ｄ）にもとづいて上記第４図（ａ）に示される従来の
デコーダ回路におけるNAND部の動作を説明すると、第４
図（ｂ）は負荷駆動曲線であって、図中とはデプリ
ーション型トランジスターT1の負荷特性を表すロードカ
ーブを示しており、は読み出し時における、即ちVPPI
がVCCの時における該トランジスターT1の負荷曲線を表
し、又は書き込み時における、即ちVPPIがVPPとなっ
た時における該トランジスターT1の負荷曲線を表してい
る。又，同図中は駆動トランジスターT2〜T5の駆動曲
線を示すものであり、各駆動トランジスターの入力をま
とめてVINと表示し、VINを0Vから5Vまで変化させた場合
の駆動曲線をそれぞれ示している。
そこでかかるデコーダ回路においては、一般的に書き
込み時即ちVPPIがVPPの場合、VOUTが低い電圧である場
合にその出力を0V近くにまで落としておかないと次段の
インバーターが誤動作してしまうおそれがある。そのた
め第４図（ｂ）のT1の負荷曲線から判る通り、ノード
N1を十分VSS即ち0V近くまで駆動するためには各駆動ト
ランジスターT2〜T5はドライブ能力を高くしたつまりgm
の十分大きなトランジスターでなければならない。
一方、該デコーダ回路の書き込み時における入出力特
性を第４図（ｄ）に示してあるが、かかる特性グラフか
らみると書き込み時の入出力特性はVINが1V以下である
と出力VOUTはVPPであり、VINが2.0V以上好ましくは2.5V
以上であると出力VOUTはほぼVSSまで下がる。つまりVIN
が2.5V近辺で出力が反転する。
このように，デコーダ回路のNAND部の出力論理レベル
が反転する時の入力電圧をNAND部のしきい値電圧と称し
ている。
又、設計サイドにおける一般的設計技術の常識として
書き込み時の入力電圧（NAND部のしきい値電圧）を電源
電圧の半分程度にすることが良いとされている。従って
第４図（ｄ）のような入出力特性をもたせるようにVCC
を5Vとする時に該入力電圧（NAND部のしきい値電圧）を
VCC/2,即ち2.5V近辺になるように設計することは適切な
ことである。
然しながら一方、読み出し時、即ちVPPIがVCCの場合
はT1の負荷曲線から判るように本来はそれほど大きな
トランジスターでなくともよくその結果第４図（ｃ）の
入出力特性曲線が示すように、入力VINが1V以下であ
ると出力VOUTがVCC、又入力VINが1.5V以上であると出力
はほぼVSSとなっている。つまり，しきい値電圧が1.0〜
1.5Vとかなり低くなっている。このことは入力にノイズ
が乗ると、特に0Vの入力にノイズがのると誤動作を起こ
しやすく、この回路がノイズに弱いことを示している。
即ちEPROMのような不揮発性半導体記憶装置は一度書
き込みを行うと後は消去を行わない限り読み出ししか行
なれないが、従来のデコーダ回路では読み出し時にはNA
ND部のしきい値電圧がかなり低かったため読み出し時に
誤動作しやすくなっていた。
一般的に半導体装置では出力の変化等によりチップ内
部の接地電位が変化し、外部の接地電位と差を生ずるた
め、外部接地電位を基準として与えられるアドレス信号
などがチップ内部の接地電位を基準とすると期待したレ
ベルと異なりアドレスバッファーの出力が本来VSSであ
るべきなのにVSSより上がったり，本来VCCであるべきな
のにVCCより下がったりすることが発生する。この関係
の１例を第５図により更に詳しく説明すると、ICパッケ
ージ１はその内にICチップ2,VCC端子４、VSS端子３、入
力端子５及び出力端子６を有しているとする。尚出力端
子６には負荷容量７が接続されている。今出力が例えば
5Vから0Vに変化する時に、負荷容量からの放電電流はチ
ップ２内のワイヤー、トランジスターを通りチップグラ
ンドを経てVSSに流れるがこの際チップ内のインダクタ
ンス成分によってチップのVSSレベルが上昇する。従っ
てチップ内のVSSは通常0Vであるべきものが例えば一時
的に2Vとなることもある。
尚，第５図中８はVCC電源,9は該入力端子５に接続さ
れる信号源を示す。
一方，該信号源９からの入力は例えば3Vとし、又チッ
プ２は入力が2V以上の時にＨレベルと判断し、1V以下の
時にはＬレベルと判断するように設計されているとす
る。従って通常であれば3Vが入力されるとＨレベルと判
断される筈であるが、前述のようにチップのVSSは一瞬
でも2Vとなっているとこの入力は1Vであると判断されＬ
レベルと判断されてしまうという情況が発生する。
そのためデコーダ回路の入力特性は、入力電圧がVSS
より上がっても又VCCから下がっても余裕が保てる状態
として前述のように読出し時にはそのしきい値電圧をV
CC/2近辺つまり2.5V近辺にするのが理想的となる。
つまり従来のデコーダ回路ではその読出し時のしきい
値電圧が低いためノイズによるアドレスバッファーの出
力がVSSより1.5V程度上昇してしまうと、インバーター
回路の出力N2は本来VSSでなければならないのにインバ
ーターの入力が0V近くまで下がってしまう結果VCCにな
ると云う問題があった。
〔発明が解決しようとする課題〕
本発明の課題は上述した従来のデコーダ回路におけ
る、書き込み時に正確に動作するように、NANDゲートを
構成する各駆動トランジスターの大きさを決めた場合読
み出し時のしきい値電圧が低くなりノイズに弱くなると
いう欠点を改良しようとするものであって、書き込み時
に正確に動作をすると同時に読み出し時にはしきい値電
圧を高めることによって読み出し時においてもノイズに
よる誤動作のし難いデコーダ回路を提供しようとするも
のである。
〔課題を解決するための手段〕
本発明は上記した課題を達成するため、次の技術的構
成を採用するものである。即ち、 情報の書込みに第１の電源電圧（Vpp）が印加され、
読出し時には該第１の電源電圧よりも低い第２の電源電
圧（Vcc）が印加され、これらの電源と第１及び第２の
電源電圧より低い第３の電源電圧（Vss）との間に設け
られたデコーダ部（DEC）を有し、該デコーダ部は、第
１の負荷手段（T1）と、該第１の負荷手段（T1）と直列
に接続され、それぞれアドレス信号により制御される複
数の駆動トランジスタ（T2〜T5）と、該デコーダ部と直
列に接続され、読出し時にのみ導通状態に制御される第
２の負荷手段（T8）とを具備する半導体記憶装置であ
る。
前記第２の負荷手段（T8）は前記第２の電源電圧（Vc
c）が供給されるようにすることができる。
以下、本発明の構成を更に詳細に説明する。
本発明における特徴的構成は、上記デコーダー回路に
おいて、該NANDゲートに設けた負荷素子の他に、読出し
時に該NAND部のしきい値を上昇させてノイズマージンを
向上させるために読出し時に動作する別の負荷素子T8を
該NANDゲート回路に付加するものである。該新たに付加
される負荷素子T8は後述するように読出し時の負荷電流
（Ｉ）を書込み時に対して増加させるようなスイッチン
グ機能を有する素子であることが好ましい。
該スイッチング素子T8としては特にその構造を限定す
るものではないが、Ｎチャネルエンハンスメント型トラ
ンジスタのほか，例えばディプリーション型トランジス
ター、或いはスイッチ回路を有する抵抗等を使用するこ
とが出来る。
更に該スイッチング素子T8には読み出し時において電
圧即ちVCCを印加し、読み出し時に該スイッチング素子
を作動させることによって読出し時におけるNANDゲート
回路の負荷抵抗を減少せしめて読み出し時のNAND回路の
しきい値電圧を上昇させている。
一方書き込み時は該スイッチング素子T8にはVSS即ち0
Vが印加されるため該スイッチング素子T8は非導通状態
となりでNANDゲートの負荷は従来通りT1のみとなるので
従来と全く同様の動作を行うことが出来る。
又該スイッチング素子T8を設ける位置は第１図に示す
ようにNANDゲート回路のノードN1に接続し、NANDゲート
に従来から設けられている負荷T1と並列に設けたもので
あってもよく、又第２図に示すようにNANDゲート回路の
駆動トランジスターの接続部即ち，トランジスターT2と
T3の間、トランジスターT3とT4の間等に付加したもので
あってもよい。即ちこの例ではトランジスターT2とT3と
の間に付加した形を示している。
〔作 用〕
本発明にあっては上記したように読み出し時に該負荷
電流増加手段を作動させることによって、読み出し時の
み、デコーダ回路のNAND部の負荷抵抗を小さくするもの
であり，換言すれば負荷電流を増加させるものである。
その結果，読み出し時における負荷トランジスターの
負荷曲線が第４図（ｂ）の曲線から曲線′のように
変化し読み出し時においても書き込み時におけるT1の負
荷曲線と同じ特性を示すように一時的に近似したものと
しうるのである。
これを第４図（ｃ）でみてみると従来の曲線であっ
た読み出し時のデコーダ部の入出力特性を′に示すよ
うな特性曲線に一時的に変更することが出来、しきい値
電圧を上昇させてノイズマージンを向上することが出来
る。更に該負荷電流増加手段としてのトランジタT8のgm
を選択することによって読み出し時のしきい値電圧をV
CC/2の値に設定することが可能である。一方、書き込み
時には上記負荷電流増加手段は非動作の状態にあるので
該NANDゲート回路は従来通りの負荷の下で動作をするこ
とになる。
〔実施例〕
以下に本発明に係る半導体記憶装置の実施例を説明す
る。
第１図は本発明における不揮発性半導体記憶装置を示
したものである。図中第３図で示したものと同一のもの
は同一記号で示してあり、T1はＮチャネルデプリーショ
ン型MOSトランジスター、T2〜T5、T7はＮチャネルエン
ハンスメント型MOSトランジスター、T6はＰチャネルエ
ンハンスメント型MOSトランジスターであって、本発明
はかかる従来の回路に上記負荷電流増加手段としてのＮ
チャネルエンハンスメント型トランジスターT8をVCC電
源とNANDゲート回路のノードN1との間に接続し、該NAND
ゲート回路の負荷トランジスターT1と並列に配置した構
造を示すものである。
本発明における上記デコーダ部の電源電圧（VPPI）は
上記従来回路と同様に情報の書込み時には高電圧例えば
12.5Vの第１の電源電圧（VPP）が印加され，読出し時に
は低電圧、例えば5Vの第２の電源電圧（VCC）が印加さ
れるように内部的に切り換え可能に構成されている。
かかる切り換え手段は従来公知のスイッチング回路を
使用して容易に実現しうる。
前記したように負荷電流増加手段としてのトランジス
タT8のゲートに入力される信号Ｒは読み出し時VCC、書
き込み時VSSとなるような信号であり、読み出し時は信
号ＲがVCCとなるため該トランジスタT8が導通状態とな
り、従ってNANDゲートの駆動トランジスターT2〜T5の負
荷はT1とT8が並列接続されたものとなる。そこで該トラ
ンジスタT8の大きさ（例えばgm）を適当に選択すること
により該NANDゲートの読み出し時のしきい値電圧を上昇
させVCC/2に設定することが出来る。
一方書き込み時は信号ＲはVSS即ち0Vとなるため該ト
ランジスタT8は非導通状態となるのでNANDゲートの負荷
は従来通りT1のみとなるので従来と全く同様の動作を行
うことが出来る。
又第２図には本発明における他の実施例を示したもの
であり、本実施例にあっては前記トランジスタT8のソー
ス側をNANDゲート回路を構成する複数の駆動トランジス
ターT2〜T5のうちT2とT3との接続部に接続した状態を示
している。
尚上記トランジスターT8の構成及び作動は上記の実施
例と全く同一である。かかる実施例においては、駆動ト
ランジスターT2についてみると負荷は変わらないがT3〜
T5については前記実施例におけると同様負荷抵抗が読み
出し時においてのみ減少せしめられるので、しきい値電
圧を増大させることが可能である。本実施例については
トランジスターT2については何らの変化はないとして
も、かかるNANDゲートにおいてノイズに弱い駆動トラン
ジスターはT5,T4等であるためこれ等の入力特性が改善
されるだけでも、デコーダ回路全体についてみれば上記
読み出し時におけるしきい値電圧の改善について大幅な
効果の向上に寄与するものであって、本発明の目的を十
分達成することが出来る。
第１図及び第２図の具体例において、トランジスター
T8のゲートに入力される信号Ｒには、読み出し時にVCC
が与えられ、書き込み時にはVSSが与えられるので読み
出し時にはNANDゲート回路の負荷抵抗を減少させ（換言
すれば負荷電流Ｉを増加させ）ることが出来るので、読
み出し時におけるしきい値電圧をVCC/2にまで高めるこ
とが可能となる。
更に，本発明に於ける他の実施例として，上記トラン
ジスターT8を設ける代わりにトランジスタT1のゲート電
圧を制御して読み出し時に該トランジタT1のオン抵抗を
書き込み時に於ける該トランジスタT1のオン抵抗よりも
小としても良い。
〔発明の効果〕
以上述べたように本発明においては半導体記憶装置の
デコーダ回路のしきい値電圧を読出し時にほぼVCC/2に
まで高めることが可能となる結果，ノイズによるデコー
ダの誤動作が起きにくくなり信頼性向上に貢献すること
が出来る。
【図面の簡単な説明】
第１図は本発明にかかる半導体記憶装置の一実施例を示
す図である。 第２図は本発明における半導体記憶装置の他の実施例を
示す図である。 第３図は従来の半導体記憶装置の構成概要を示す図であ
る。 第４図（ａ）は第３図に示される半導体記憶装置におけ
るデコーダ回路に共通の入力電圧を入力した状態を示す
図である。 第４図（ｂ）は該デコーダ回路における負荷トランジス
ターT1の負荷曲線及び駆動トランジスターT2〜T5の駆動
曲線を示す図である。 第４図（ｃ）は読み出し時における該デコーダ回路の入
出力特性曲線を示すものである。 第４図（ｄ）は書き込み時における同入出力特性曲線を
示すものである。 第５図はICパッケージにおける誤動作の一例を説明する
ための概略図である。 T1……負荷トランジスター（Ｎチャネルデプリーション
型）、 T2〜T5,T7……トランジスター（Ｎチャネルエンハンス
メント型）、 T6……トランジスター（Ｐチャネルエンハンスメント
型）、 T8……負荷電流増加手段としてのトランジスター（Ｎチ
ャネルエンハンスメント型） ａ〜ｄ……アドレス入力、 １……ICパッケージ、２……チップ、 ３……接地端子、４……電源端子、 ５……入力端子に接続される信号源、 ６……出力端子、７……負荷容量、 ８……VCC電源。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９ Ｊ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】情報の書込みに第１の電源電圧（Vpp）が
    印加され、読出し時には該第１の電源電圧よりも低い第
    ２の電源電圧（Vcc）が印加され、これらの電源と第１
    及び第２の電源電圧より低い第３の電源電圧（Vss）と
    の間に設けられたデコーダ部（DEC）を有し、該デコー
    ダ部は、第１の負荷手段（T1）と、該第１の負荷手段
    （T1）と直列に接続され、それぞれアドレス信号により
    制御される複数の駆動トランジスタ（T2〜T5）と、該デ
    コーダ部と直列に接続され、読出し時にのみ導通状態に
    制御される第２の負荷手段（T8）とを具備することを特
    徴とする半導体記憶装置。
  2. 【請求項２】前記第２の負荷手段（T8）は前記第２の電
    源電圧（Vcc）が供給されるようにした請求項１の半導
    体記憶装置。
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