JP4439185B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特にワード線駆動回路の部分の構造に係わる。
【０００２】
【従来の技術】
ＣＭＯＳ半導体集積回路の低消費電力化には、電源電圧のスケーリングが効果的であるが、システムＬＳＩで幅広く使用されるＳＲＡＭは、メモリセル回路の構成上、特性の劣化が生じやすい。その主たる要因は、アクセストランジスタのソース・ドレインの電位が基板電位より浮くことによるバックバイアス効果で生じる閾値電圧の変動が、電源電圧が低い場合に著しい電流能力の低下を招くことによる。
【０００３】
これにより、読み出し時にはビット線の電荷を引き抜く能力が低下してビット線遅延が増大し、また書き込み時には保持データの書き換え時間が増大するのみならず、極端に電圧が低い場合にはＤＣ的に書き換えができなくなる。
【０００４】
こうした特性劣化を抑制するために、従来技術ではワード線駆動回路に供給する電源電圧を、他の回路部分に供給する電源電圧より高くするといった方法が用いられてきた。
【０００５】
図９は従来の半導体記憶装置の構成を示す回路図である。図９には、１本のワード線と、それを駆動するワード線駆動回路と、ワード線に接続されたメモリセルとが図示されている（特許文献１参照）。
【０００６】
図９において、１１，１２はそれぞれワード線ＷＬを駆動するＰチャネル駆動トランジスタおよびＮチャネル駆動トランジスタである。４４はレベルシフト回路である。これらがワード線駆動回路４００を構成している。１７はメモリセルである。
【０００７】
ワード線ＷＬには、複数のメモリセル１７のアクセストランジスタのゲートが接続されている。ワード線駆動回路４００の入力ＮＷＬは、レベルシフト回路４４を介してＰチャネル駆動トランジスタ１１およびＮチャネル駆動トランジスタ１２のそれぞれのゲートに入力されている。
【０００８】
Ｐチャネル駆動トランジスタ１１およびＮチャネル駆動トランジスタ１２に供給される電源電圧ＶＤＤＨは、メモリセル１７の電源電圧ＶＤＤＬやワード駆動回路４００の入力ＮＷＬのハイレベル電位（ＶＤＤＬ）よりも高い電圧に設定されている。
【０００９】
図１０に示すように、ワード線駆動回路４００の入力ＮＷＬがローレベルになった際に、Ｐチャネル駆動トランジスタ１１によりワード線ＷＬにはメモリセル１７の電源電圧（ＶＤＤＬ）よりも高い電圧（ＶＤＤＨ）が供給される。これにより、メモリセル１７におけるアクセストランジスタのバックバイアス効果による能力低下が抑えられ、動作特性が改善される。
【００１０】
レベルシフト回路４４は、ワード線駆動回路４００の入力ＮＷＬがハイレベルの際に、Ｐチャネル駆動トランジスタ１１のゲート入力をＶＤＤＨレベルまで引き上げ、オフ状態でのサブスレッショルドリーク電流を低減する働きを持っている。
【００１１】
このように、ＳＲＡＭ回路のほとんどの部分は低い電源電圧で動作させて、ほんの一部分であるワード線駆動回路４００のみを高い電圧で動作させることで、特性劣化を招くことなく、効果的に消費電力を抑制することができる。
【００１２】
【特許文献１】
特開平２−１１８９９２号公報（第２〜３頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、従来技術では電源電圧をもう１系統準備する必要があり、ＬＳＩチップのレイアウト設計が煩雑になるとともに２つの電源配線の領域を設ける必要があり、結果的にチップ面積を増大させることになっていた。また、こうした半導体を使用するシステム側の設計も２つの電源回路を設ける必要があり、基板実装面積が増えコスト的にもデメリットとなる。
【００１４】
システム側の電源を１系統として、チップ上で別途電源回路を設ける場合には、さらにチップ面積を増大させることになる。
【００１５】
本発明の目的は、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、Ｐチャネル駆動トランジスタと、Ｐチャネル駆動トランジスタの出力がハイレベルに達した直後のタイミングでＰチャネル駆動トランジスタをオフにする制御回路と、Ｐチャネル駆動トランジスタがオフとなった後のタイミングでワード線を昇圧するワード線昇圧回路とを備えたワード線駆動回路において、制御回路が、Ｐチャネル駆動トランジスタのゲートノードとワード線駆動回路入力生成部との間に設けられたトランスファーゲート回路と、Ｐチャネル駆動トランジスタのゲートノードを電源電位に持ち上げるプルアップ回路からなり、ワード線駆動回路の出力がハイレベルに達した後のタイミングで、トランスファーゲート回路がオフ状態となってワード線駆動回路入力生成部とＰチャネル駆動トランジスタのゲートノード間を遮断するとともに、プルアップ回路がオン状態となってＰチャネル駆動トランジスタのゲートノードを電源電位レベルに持ち上げる動作を行う。また、ワード線昇圧回路が、ワード線に一端を接続した結合容量と、結合容量の他端に出力端を接続した容量駆動回路とからなり、Ｐチャネル駆動トランジスタがオフとなるタイミングで容量駆動回路の出力をローレベルからハイレベルに変化させるようにしている。
【００１７】
この構成によれば、ワード線がハイレベルの状態でハイインピーダンスとなるため、ワード線との間に結合容量を有する容量駆動回路の出力がローレベルからハイレベルになることで、ワード線電位がハイレベル電位よりさらに持ち上げられる。本請求項に係るワード線昇圧回路では、他の回路部分よりも高い電圧を供給する必要はない。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００２１】
本発明の請求項２記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線駆動回路がスタティックメモリ回路のワード線駆動回路である。
この構成によれば、請求項１に記載の半導体記憶装置と同様の作用効果を有する。
【００２６】
本発明の請求項３記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線と同じ配線層で形成され、かつ所定の一部の範囲をワード線と併走する併走配線と、併走配線をワード線より上層で裏打ちする配線とを有するメモリセル配置データを単位データとし、単位データをアレイ上に配列することでワード線と併走配線との間の結合容量並びにメモリセルアレイを構成している。
【００２７】
この構成によれば、ワード線に隣接するスペースが限られておりワード線と結合容量を形成する併走配線との間隔を昇圧レベルを調整するために任意に設定することができない場合についても、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラにおいても、併走配線をセルレイアウト内に持たせることでメモリセルを配置するだけで、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、昇圧レベルを一定に保つことが可能となる。
【００２８】
本発明の請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、Ｐチャネル駆動トランジスタをオフにする制御入力信号が、ワード線駆動回路の出力である。Ｐチャネル駆動トランジスタをオフにするタイミングはワード線電位が電源電圧であるハイレベルに到達していなければ、その後に行われる昇圧動作で得られる電位が所定の電位レベルよりも下がってしまう。一方、ワード線がハイレベルに達してから駆動トランジスタがオフとなるまでの時間に間隔があると無駄時間となってしまう。
この構成によれば、Ｐチャネル駆動トランジスタのオフ制御をワード線信号によって直接フィードバック制御することで、別途タイミング制御回路を設けた場合に比べ信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができるため、Ｐチャネル駆動トランジスタをオフにするタイミングをワード線がハイレベルに到達するタイミングに調節することが容易になる。
【００３０】
本発明の請求項５記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、容量駆動回路の入力信号が、ワード線駆動回路の出力である。駆動トランジスタがオフとなる前に容量駆動回路が作動すると、容量に蓄積された電荷がオンしている駆動トランジスタに流入し、所定の昇圧レベルが得られない。一方、駆動トランジスタがオフしてから容量駆動回路が作動するまでの時間に間隔があると無駄時間となってしまう。
【００３１】
この構成によれば、容量駆動回路の入力信号をワード線信号とすることで、容量駆動回路の作動タイミングを駆動トランジスタがオフとなるタイミングに調節することが容易になる。
【００３２】
本発明の請求項６記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線昇圧回路が、書き込み制御信号を入力とし、書き込みを行う際にのみワード線を昇圧する。半導体集積回路全体として必要とされる動作スピードがそれほど速くない場合には、全体の電源電圧を下げることが低消費電力化には有効であるが、前述のとおりＳＲＡＭの書き込み動作ではＤＣ的に動作マージンが減少し動作下限のボトルネックとなる。一方、読み出し動作はスピードに影響は出るが、センスタイミングさえ調整すれば低い電圧でも機能的には動作可能である。むしろ、ワード線の昇圧により、アクセストランジスタのゲート電位が持ち上げられるとデータ保持特性であるノイズマージンが低下し、ワード線がオンした際にデータが反転しデータが破壊される可能性が高くなる。
【００３３】
この構成によれば、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００３４】
本発明の請求項７記載の半導体記憶装置は、請求項６記載の半導体記憶装置において、ワード線昇圧回路はカラムデコード信号を制御入力とし、かつワード線駆動回路はグローバルワード線の信号を入力とし、グローバルワード線に複数のワード線駆動回路が接続されており、カラムデコード信号によって書き込み動作時にワード線昇圧回路の動作／非動作が選択される。一般的に、ＳＲＡＭではブロック形状が極端な横長や縦長にならないように１つのワード線に複数アドレスのメモリセルを接続する構成をとる。この場合は、書き込み動作時に書き込み対象のメモリセル以外のメモリセルもアクセストランジスタがオンし、昇圧されたゲート電位によりデータが反転しデータが破壊される可能性が高くなる。
【００３５】
この構成によれば、書き込み時にカラムアドレスで選択された書き込み対象のメモリセルのみワード線を昇圧することで、非選択メモリセルのデータ破壊を防ぎながらブロック形状を整えることができる。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４５】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。図１には、１本のワード線と、それを駆動するワード線駆動回路と、ワード線に接続されたメモリセルとが図示されている。
【００４６】
図１において、１１，１２はそれぞれワード線ＷＬを駆動するＰチャネル駆動トランジスタおよびＮチャネル駆動トランジスタである。１３はプルアップトランジスタ１３ａ、トランスファゲート１３ｂおよびインバータ１３ｃからなるＯＲ回路、１４はタイミング調整回路、１５は容量駆動回路、１６はワード線ＷＬに一端が接続された結合容量である。これらがワード線駆動回路４１０を構成している。１７はメモリセルである。
【００４７】
Ｎチャネル駆動トランジスタ１２は、ワード線駆動回路４１０への入力ＮＷＬによってゲートが直接制御され、Ｐチャネル駆動トランジスタ１１はＯＲ回路１３を介してゲートノードＰＷＬが制御される。
【００４８】
タイミング調整回路１４は、ワード線ＷＬの電位を入力とし、その出力信号ＢＷＬはＯＲ回路１３の一方の入力端に接続されている。
【００４９】
容量駆動回路１５は、タイミング調整回路１４の出力信号ＢＷＬを受けて、出力端（出力信号ＣＷＬ）とワード線ＷＬとの間に設けられた結合容量１６を駆動する構成となっている。
【００５０】
結合容量１６は、ワード線ＷＬ上の配線層でワード線ＷＬと併走する配線として構成されている。
【００５１】
メモリセル１７は６トランジスタ構成のＳＲＡＭメモリセルであり、アクセストランジスタのゲートがワード線ＷＬに接続されている。本ワード線駆動回路４１０には、ＶＤＤＬの電位レベルの電源電圧が供給されている。
【００５２】
図１のワード線駆動回路４１０の動作について、図２を参照しながら説明する。最初に、入力ＮＷＬがハイレベルにあるとき、Ｎチャネル駆動トランジスタ１２はオン状態にあり、ワード線ＷＬはローレベルに設定されている。このとき、タイミング調整回路１４の出力信号ＢＷＬは同じくローレベルに設定され、ＯＲ回路１３内のＰチャネルプルアップトランジスタ１３ａはオフし、またトランスファゲート１３ｂはオンして入力ＮＷＬのハイレベル信号はゲートノードＰＷＬに伝達される。これによってＰチャネル駆動トランジスタ１１がオフ状態となる。また、容量駆動回路１５の出力信号ＣＷＬは、タイミング調整回路１４の信号を受けてローレベルに設定されている。
【００５３】
この状態から、入力ＮＷＬがローレベルに変化すると、まずＮチャネル駆動トランジスタ１２がオフし、同時にＰチャネル駆動トランジスタ１１がオン状態となる。Ｐチャネル駆動トランジスタ１１はワード線ＷＬの負荷を駆動し、ワード線電位をハイレベルへと引き上げる。これに応じて、タイミング調整回路１４の出力信号ＢＷＬは一定時間後にハイレベルとなり、ＯＲ回路１３内のトランスファゲート１３ｂがオフして入力ＮＷＬの信号伝達をカットすると同時にＰチャネルプルアップトランジスタ１３ａがオンしてゲートノードＰＷＬはハイレベルに移行する。タイミング調整回路１４の伝播遅延はワード線ＷＬのハイレベルが供給電圧ＶＤＤＬに達したタイミングでＰチャネル駆動トランジスタ１１がオフとなるように調整されている。
【００５４】
その後、容量駆動回路１５は、タイミング調整回路１４の出力信号ＢＷＬのハイレベル変化を受けて、出力信号ＣＷＬをハイレベルへ引き上げる。このとき、Ｎチャネル駆動トランジスタ１２およびＰチャネル駆動トランジスタ１１はともにオフ状態にあり、ワード線ＷＬはハイインピーダンス状態になっているので、結合容量１６によってワード線ＷＬはＶＤＤＬのハイレベル電位よりさらに高い電位に持ち上げられる。持ち上げる電位レベルはワード線ＷＬの対地容量などの寄生容量（図示せず）に対して結合容量値を適切に設定することで予め調整されている。
【００５５】
電源電圧ＶＤＤＬおよび昇圧するレベルは、ここでは例えばそれぞれ１．５Ｖと０．３Ｖとを想定している。１．５Ｖの電圧レベルでは、回路を構成するトランジスタの閾値電圧の影響を受けるため、０．３Ｖ程度の昇圧レベルでも供給電流の大幅な改善を見込むことができる。また、実際にはＰチャネル駆動トランジスタ１１の拡散接合で昇圧した際に接合ダイオードに順方向の電圧が印加されるが、０．３Ｖ程度であればワード線ＷＬの容量を数ｎｓオーダーの時間で放電するほどの電流は流れないため、昇圧レベルは保たれる。
【００５６】
入力ＮＷＬがローレベルからハイレベルに移行するときは、初期設定の説明と同様に、Ｎチャネル駆動トランジスタ１２がオンしてワード線ＷＬはローレベルに変化する。同様に、タイミング調整回路１４の出力信号ＢＷＬもローレベルに変化し、ＯＲ回路１３は入力ＮＷＬをゲートノードＰＷＬに伝達してＰチャネル駆動トランジスタ１１はオフしたままの状態となる。容量駆動回路１５は出力信号ＣＷＬがローレベルに変化し、結合容量１６を介してワード線ＷＬをローレベルよりさらに低いレベルへと引き下げようとするが、Ｎチャネル駆動トランジスタ１２がオン状態にあるため、元々のローレベルからは変動しない。
【００５７】
このように、本発明の第１の実施の形態によれば、ワード線駆動回路４１０の供給電源を他の回路部分と変えることなくワード線ＷＬに高い電位を供給することが可能となる。元々ワード線ＷＬの延長線上にあるローデコーダ回路やワード線駆動回路４１０の部分はＳＲＡＭ回路全体のレイアウト上でデッドスペースが生じやすい。このため、ワード線駆動回路４１０を構成するトランジスタ数が増えてもブロックサイズがそれほど大きくなることはない。また、結合容量１６もメモリセルアレイ上に設けられており、面積オーバーヘッドが発生しない。近年の多層配線プロセスの浸透でＳＲＡＭメモリセルアレイ上はむしろスペースが開いており、余分な配線層を追加する必要もない。
【００５８】
以上説明したように、この半導体記憶装置では、ワード線ＷＬがハイレベルになったタイミングでＰチャネル駆動トランジスタ１１をオフにする回路（ＯＲ回路１３およびタイミング調整回路１４）を有することで、ワード線ＷＬがハイインピーダンス状態となり、別途設けられた昇圧回路（容量駆動回路１５および結合容量１６）によって、供給されている電源電圧ＶＤＤＬ以上の電位にワード線ＷＬの電位を設定することが可能となる。
【００５９】
また、ワード線ＷＬがハイレベルの状態でハイインピーダンスとなるため、ワード線との間に結合容量１６を有する容量駆動回路１５の出力がローレベルからハイレベルになることで、ワード線電位がハイレベル電位よりさらに持ち上げられる。本実施の形態の構成では、他の回路部分よりも高い電圧を供給する必要はない。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００６０】
また、Ｐチャネル駆動トランジスタ１１のオフ制御をワード線信号によって直接フィードバック制御することで、別途タイミング制御回路を設けた場合に比べ信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができるため、Ｐチャネル駆動トランジスタ１１をオフにするタイミングをワード線ＷＬがハイレベルに到達するタイミングに調節することが容易になる。
【００６１】
また、容量駆動回路１５の入力信号をワード線信号とすることで、容量駆動回路１５の作動タイミングをＰチャネル駆動トランジスタ１１がオフとなるタイミングに調節することが容易になる。
【００６２】
なお、図示はしていないが、容量駆動回路１５の前段に書き込み制御信号を入力とする論理回路を追加することで、容量駆動回路１５を不活性化することができ、これによって書き込み時にのみ昇圧動作を行わせることが可能である。このように、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００６３】
（第２の実施の形態）
つぎに、発明の第２の実施の形態として、結合容量の形成例について図３を参照しながら説明する。
【００６４】
破線１８で区切られた領域は１ビット分のメモリセルのレイアウトの領域を示している。符号２１はワード線配線を示しており、破線１８で区切られた部分が１ビット分のメモリセルのレイアウト内に配置されている。ワード線配線２１と同じ配線層で形成された隣接配線２２は、ビア２３によって上層配線２４と接続され、図に示すとおり分断されているすべての隣接配線２２が上層配線２４で接続される構成となっている。
【００６５】
隣接配線２２、ビア２３および上層配線２４ともに、ワード線２１と同様に破線１８で区切られた部分が１ビット分のメモリセルのレイアウト内に配置されており、このメモリセルレイアウトを横方向に順にフリップ（反転）して配置することで、図に示す配線を構成することができる。
【００６６】
ワード線２１と隣接配線２２の間には、結合容量１６が形成されている。メモリセルは全て同じレイアウト形状であるため、ワード線２１の対地容量などの寄生容量と結合容量１６の容量比はメモリセル１７を横方向にいくつ並べても変わることがなく、従ってこのようにして形成した結合容量１６を用いた昇圧回路ではメモリセル数にかかわらず昇圧レベルを一定に保つことが可能となる。
【００６７】
隣接配線２２とワード線２１との間隔は、レイアウト上余裕があれば、スペースを変えて結合容量１６の値を調整してもよい。配置されている他の配線との関係でスペースが限られているときには、隣接配線２２の長さを変えて結合容量値を調整することもできる。
【００６８】
このように、本実施の形態によれば、任意の長さのワード線に対してある一定の範囲内では任意に結合容量１６の値を調整することが可能となる。
【００６９】
本実施の形態ではメモリセル２ビット分に隣接配線２２がまたがる配置としているが、１ビットのメモリセル内で完結している配線として配置してもよい。また、逆にメモリセルを配置する単位に応じてその単位のメモリセルにまたがる隣接配線２２を形成してもよい。さらに、隣接配線２２を分断せずに配置し、ワード線との間隔を変えて結合容量値を調整してもよい。
【００７０】
図４に結合容量形成の別の例を示す。図４では、図３の例とは異なり、隣接配線２２が分断されておらず、１本の配線として形成されている。また、ワード線２１と隣接配線２２とは、図３の例と同様に破線１８で区切られた部分が１ビット分のメモリセルレイアウト内に配置されている。一方、ワード線２１のみで隣接配線のないメモリセルレイアウトも別途準備されており、隣接配線２２のあるメモリセルレイアウトを所定の結合容量値が得られる数だけ連続して並べ、それ以外は隣接配線のないメモリセルレイアウトを並べる構成としている。これにより、２種類のメモリセル配置データの差し換えだけで結合容量値を変えることができる。
【００７１】
図３、図４の例では、メモリセルレイアウトを配置するだけで結合容量を形成することができ、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラ上での結合容量の形成が容易になる。
【００７２】
本実施の形態では、ワード線２１と同じ配線層の隣接配線２２で結合容量１６を形成しているが、上層を併走する配線で容量形成を行うことも可能であり、ワード線２１の直上を配線せずにずらせることで結合容量の値を調整することもできる。
【００７３】
以上説明したように、併走する配線はワード線配線２１を形成する配線レイヤの上層の配線を用いてメモリアレイ上に形成することで、別途結合容量１６を形成する領域を設ける必要がなく面積の増大を抑えることが可能となる。また、ワード線配線２１の隣接領域にスペースがある場合には、併走配線をワード線配線２１と同層の配線を用いて形成することで同様の効果が得られる。
【００７４】
また、併走配線の長さで結合容量の値を調整することができる。
【００７５】
また、２種類のメモリセル配置データの差し換えだけで結合容量値を変えることができ、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラでの結合容量の形成が容易になる。
【００７６】
また、ワード線配線２１に隣接するスペースが限られておりワード線と結合容量を形成する併走配線との間隔を昇圧レベルを調整するために任意に設定することができない場合についても、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラにおいても、併走配線をセルレイアウト内に持たせることでメモリセルを配置するだけで、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、昇圧レベルを一定に保つことが可能となる。
【００７７】
（第３の実施の形態）
つぎに、本発明の第３の実施の形態におけるワード線駆動回路について図５を参照しながら説明する。
【００７８】
図５において、符号３０はワード線駆動回路を示しており、横方向に走るグローバルワード線ＧＷＬ１〜ＧＷＬ１２８のいずれかと縦方向に走るカラム書込み制御信号ＣＷＥ１〜ＣＷＥ８のいずれかとを入力としている。カラム書込み制御信号ＣＷＥ１〜ＣＷＥ８は、それぞれカラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８と書き込み制御信号ＷＥのＡＮＤ回路３１による論理積によって生成されている。
【００７９】
ワード線駆動回路３０は、具体的には、図６に示す構成となっている。図６において、第１の実施の形態を示す図１と同様の機能を有する部分に同一の符号を付けて、その詳細な説明を省略する。
【００８０】
図１の容量駆動回路１５の供給電源がすべてＶＤＤＬ電位であるのに対して、図６の容量駆動回路１５Ａでは、２段のインバータ回路１５Ａ１，１５Ａ２のうち、後段のインバータ回路１５Ａ２の電源電圧がカラム書込み制御信号ＣＷＥより供給されている点が異なる。この構成により、カラム書込み制御信号ＣＷＥがハイレベルのときのみ容量駆動回路１５Ａが作動しワード線ＷＬが昇圧される。
【００８１】
図５のアレイ回路においては、書き込み時の動作は以下に示すようになる。まず、書き込み動作時にはカラム書き込み制御信号ＣＷＥ１〜ＣＷＥ８のいずれかがハイレベルとなる。つぎに、グローバルワード線ＧＷＬ１〜ＧＷＬ１２８のうちいずれかがローレベルとなって、これを入力とする各々のワード線駆動回路３０が動作し、各ワード線はハイレベルとなる。このとき、カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８のいずれかがハイレベルとなって選択されており、カラム書込み制御信号ＣＷＥ１〜ＣＷＥ８がハイレベルとなったワード線駆動回路３０のみが、その中の容量駆動回路が動作状態となり昇圧を行う。カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８は昇圧されているワード線につながるメモリセルの書き込みバッファ（図示せず）と連動しており、ワード線が昇圧されたメモリセルに対して書き込みを行う。なお、読み出し動作時は、カラム書き込み制御信号ＣＷＥ１〜ＣＷＥ８はローレベルであり、いずれのワード線も昇圧されない。
【００８２】
本実施の形態のワード線駆動回路では、カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８で選択されかつ書き込み動作を行う場合のメモリセルのみワード線が昇圧されるため、読み出し時および書き込み対象でないメモリセルのノイズマージン低下によるデータ破壊を防ぐことができる。また、ワード線駆動回路３０を選択するメモリセル単位毎に分割して配置しカラム書込み制御信号ＣＷＥ１〜ＣＷＥ８で選択する構成としたことで横方向に並ぶメモリセル数を増やすことができ、ブロックのアスペクト比を整えることができる。
【００８３】
なお、本実施の形態の他に、カラムデコード信号を書き込み制御信号と分離し、カラムデコード信号とグローバルワード線と論理を組み、選択ワード線のみハイレベルにする回路構成をとることも可能である。この場合は、書き込み制御信号によってのみワード線昇圧の有無を制御する。ただし、この構成ではワード線駆動回路の段数がカラムデコード信号との論理回路の分増えワード線の立ち上がりが少し遅くなるため、速度面では本実施の形態のほうが有利になる。
【００８４】
以上説明したように、書き込み時にカラムアドレスで選択された書き込み対象のメモリセルのみワード線を昇圧することで、非選択メモリセルのデータ破壊を防ぎながらブロック形状を整えることができる。
【００８５】
また、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００８６】
（参考の形態）
つぎに、参考の形態におけるワード線駆動回路について図７、図８を参照しながら説明する。
【００８７】
第１の実施の形態を示す図１と同様の機能を有する部分に同一の符号を付けて、その詳細な説明を省略する。第４の実施の形態のワード線駆動回路４２０では、ワード線昇圧のための回路として、容量駆動回路１５および結合容量１６に代えて、スイッチ回路４０とスイッチ制御回路４３を設けている。その他の構成は図１と同じである。
【００８８】
スイッチ回路４０は、他の回路部分に供給される電源電圧ＶＤＤＬよりも高い電源電圧ＶＤＤＨの供給電源とワード線ＷＬとの間に設けられたＰチャネルトランジスタ４１とレベル変換回路４２とから構成される。
【００８９】
スイッチ制御回路４３は、入力ＮＷＬからのインバータ４３ａによる反転信号とタイミング調整回路１４の出力信号ＢＷＬとのアンド回路４３ｂによるＡＮＤ論理でスイッチ回路４０を制御している。
【００９０】
このワード線駆動回路４２０では、入力ＮＷＬに立ち下がり信号が入ると、第１の実施の形態と同様にワード線ＷＬの電位が立ち上がる。その後、タイミング調整回路１４の出力信号ＢＷＬのハイレベル（ＶＤＤＬ）への変化を受けて、スイッチ制御回路４３の出力はハイレベルに変化し、さらにレベル変換回路４２は出力ＳＷをローレベルにしてＰチャネルトランジスタ４１をオンさせ、ＶＤＤＬレベルでハイインピーダンス状態にあるワード線をより高いＶＤＤＨレベルに持ち上げる。
【００９１】
つぎに、入力ＮＷＬに立ち上がり信号が入ると、Ｎチャネル駆動トランジスタ１２がオンするとともに、スイッチ制御回路４３の出力はローレベルとなって、レベル変換回路４２はＶＤＤＨ電位のハイレベルを出力し、Ｐチャネルトランジスタ４１はオフ状態に移行する。この状態で、Ｐチャネルトランジスタ４１のゲートはソース電位と同じＶＤＤＨ電位になるため、リーク電流を大幅に抑制することができる。
【００９２】
本参考の形態によれば、第１の実施の形態と同様にワード線ＷＬに昇圧電位を得ることができる。
【００９３】
また、本参考の形態では示していないが、スイッチ制御回路に書き込み制御信号を入力とする論理回路を追加することで、スイッチを不活性化することが可能であり、書き込み時のみワード線昇圧をさせることができる。
【００９５】
以上述べたように、この半導体記憶装置によれば、スイッチ回路４０を書き込み制御信号で制御することで容量駆動回路による昇圧方法と同様に書き込み時のみ昇圧することが可能となり、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００９６】
また、スイッチ回路４０に供給される電源電圧とスイッチ制御信号電圧の差異をなくすことで、スイッチ回路４０のオフ状態で生じるリーク電流を効果的にカットすることができる。
【００９７】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、ワード線を昇圧する回路として、ワード線との間に結合容量を有する容量駆動回路を用いることで、他の回路部分よりも高い電圧を供給することなく昇圧電位を得ることができる。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００９８】
また、結合容量をワード線と併走する配線によって形成し、併走する配線はワード線を形成する配線レイヤの上層の配線やメモリアレイ内のワード線の隣接領域に形成することで、別途結合容量を形成する領域を設ける必要がなく面積の増大を抑えることが可能となる。
【００９９】
また、併走配線長を調整することで、結合容量の値ひいては昇圧レベルを調整することができる。本発明では、併走配線の有無で２種類のメモリセル配置データを準備し、このセルの配置差し換えだけで結合容量値を変える方法を提示している。これによりレイアウトコンパイラでの結合容量の形成が容易になる。
【０１００】
また、結合容量を形成する併走配線をワード線と同じ配線層で形成し、上層で併走する配線によって裏打ちする構成をとるとともに、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、メモリセル数の異なる構成のブロックでも昇圧レベルを一定に保つことが可能となる。
【０１０１】
さらに本発明の半導体記憶装置では、駆動トランジスタをオフにする制御入力信号および容量駆動回路の入力信号を、ワード線駆動回路の出力信号を元に生成していることにより、信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができる。これにより、昇圧電位の低下や動作シーケンスにおける無駄な時間を削減することが可能となる。
【０１０２】
本発明の半導体記憶装置では、ワード線を昇圧する回路が書き込み制御信号を入力として、書き込みを行う際にのみワード線を昇圧することで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【０１０３】
以上の各発明の効果により、面積オーバーヘッドを抑制しながらワード線昇圧電位を得ることができ、その結果として動作下限電圧のボトルネックを解消し他の回路部分の低電圧化を図ることができ低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置におけるワード線駆動回路を示す回路図である。
【図２】本発明の第１の実施の形態による半導体記憶装置におけるワード線駆動回路の動作タイミング波形を示す波形図である。
【図３】本発明の第２の実施の形態による半導体記憶装置における結合容量のレイアウトを示す模式図である。
【図４】本発明の第２の実施の形態による半導体記憶装置における結合容量のレイアウトを示す模式図である。
【図５】本発明の第３の実施の形態による半導体記憶装置におけるメモリセル／ワード線駆動回路のアレイ構成を示す概略図である。
【図６】本発明の第３の実施の形態による半導体記憶装置におけるワード線駆動回路の構成を示す回路図である。
【図７】本発明の第４の実施の形態による半導体記憶装置におけるワード線駆動回路を示す回路図である。
【図８】本発明の第４の実施の形態による半導体記憶装置におけるワード線駆動回路の動作タイミング波形を示す波形図である。
【図９】従来のワード線駆動回路の構成を示す回路図である。
【図１０】従来のワード線駆動回路の動作タイミング波形を示す波形図である。
【符号の説明】
１１ Ｐチャネル駆動トランジスタ
１２ Ｎチャネル駆動トランジスタ
１３ ＯＲ回路
１４ タイミング調整回路
１５ 容量駆動回路
１６ 結合容量
１７ ６トランジスタ構成のＳＲＡＭメモリセル
２１ ワード線配線
２２ 隣接配線
２３ ビア
２４ 上層裏打ち配線
３０ ワード線駆動回路
３１ ＡＮＤ回路
４０ スイッチ回路
４１ Ｐチャネルトランジスタ
４２ レベル変換回路
４３ スイッチ制御回路
４００ ワード線駆動回路
４１０ ワード線駆動回路
４２０ ワード線駆動回路
ＮＷＬ ワード線駆動回路入力
ＰＷＬ Ｐチャネル駆動トランジスタゲートノード
ＷＬ ワード線
ＢＷＬ タイミング調整回路の出力信号
ＣＷＬ 容量駆動回路の出力信号
ＧＷＬ，ＧＷＬ１〜ＧＷＬ１２８ グローバルワード線
ＷＥ 書き込み制御信号
ＣＤＥＣ１〜ＣＤＥＣ８ カラムデコード信号
ＣＷＥ，ＣＷＥ１〜ＣＷＥ８ カラム書込み制御信号
ＳＷ レベル変換回路の出力信号
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特にワード線駆動回路の部分の構造に係わる。
【０００２】
【従来の技術】
ＣＭＯＳ半導体集積回路の低消費電力化には、電源電圧のスケーリングが効果的であるが、システムＬＳＩで幅広く使用されるＳＲＡＭは、メモリセル回路の構成上、特性の劣化が生じやすい。その主たる要因は、アクセストランジスタのソース・ドレインの電位が基板電位より浮くことによるバックバイアス効果で生じる閾値電圧の変動が、電源電圧が低い場合に著しい電流能力の低下を招くことによる。
【０００３】
これにより、読み出し時にはビット線の電荷を引き抜く能力が低下してビット線遅延が増大し、また書き込み時には保持データの書き換え時間が増大するのみならず、極端に電圧が低い場合にはＤＣ的に書き換えができなくなる。
【０００４】
こうした特性劣化を抑制するために、従来技術ではワード線駆動回路に供給する電源電圧を、他の回路部分に供給する電源電圧より高くするといった方法が用いられてきた。
【０００５】
図９は従来の半導体記憶装置の構成を示す回路図である。図９には、１本のワード線と、それを駆動するワード線駆動回路と、ワード線に接続されたメモリセルとが図示されている（特許文献１参照）。
【０００６】
図９において、１１，１２はそれぞれワード線ＷＬを駆動するＰチャネル駆動トランジスタおよびＮチャネル駆動トランジスタである。４４はレベルシフト回路である。これらがワード線駆動回路４００を構成している。１７はメモリセルである。
【０００７】
ワード線ＷＬには、複数のメモリセル１７のアクセストランジスタのゲートが接続されている。ワード線駆動回路４００の入力ＮＷＬは、レベルシフト回路４４を介してＰチャネル駆動トランジスタ１１およびＮチャネル駆動トランジスタ１２のそれぞれのゲートに入力されている。
【０００８】
Ｐチャネル駆動トランジスタ１１およびＮチャネル駆動トランジスタ１２に供給される電源電圧ＶＤＤＨは、メモリセル１７の電源電圧ＶＤＤＬやワード駆動回路４００の入力ＮＷＬのハイレベル電位（ＶＤＤＬ）よりも高い電圧に設定されている。
【０００９】
図１０に示すように、ワード線駆動回路４００の入力ＮＷＬがローレベルになった際に、Ｐチャネル駆動トランジスタ１１によりワード線ＷＬにはメモリセル１７の電源電圧（ＶＤＤＬ）よりも高い電圧（ＶＤＤＨ）が供給される。これにより、メモリセル１７におけるアクセストランジスタのバックバイアス効果による能力低下が抑えられ、動作特性が改善される。
【００１０】
レベルシフト回路４４は、ワード線駆動回路４００の入力ＮＷＬがハイレベルの際に、Ｐチャネル駆動トランジスタ１１のゲート入力をＶＤＤＨレベルまで引き上げ、オフ状態でのサブスレッショルドリーク電流を低減する働きを持っている。
【００１１】
このように、ＳＲＡＭ回路のほとんどの部分は低い電源電圧で動作させて、ほんの一部分であるワード線駆動回路４００のみを高い電圧で動作させることで、特性劣化を招くことなく、効果的に消費電力を抑制することができる。
【００１２】
【特許文献１】
特開平２−１１８９９２号公報（第２〜３頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、従来技術では電源電圧をもう１系統準備する必要があり、ＬＳＩチップのレイアウト設計が煩雑になるとともに２つの電源配線の領域を設ける必要があり、結果的にチップ面積を増大させることになっていた。また、こうした半導体を使用するシステム側の設計も２つの電源回路を設ける必要があり、基板実装面積が増えコスト的にもデメリットとなる。
【００１４】
システム側の電源を１系統として、チップ上で別途電源回路を設ける場合には、さらにチップ面積を増大させることになる。
【００１５】
本発明の目的は、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、Ｐチャネル駆動トランジスタと、Ｐチャネル駆動トランジスタの出力がハイレベルに達した直後のタイミングでＰチャネル駆動トランジスタをオフにする制御回路と、Ｐチャネル駆動トランジスタがオフとなった後のタイミングでワード線を昇圧するワード線昇圧回路とを備えたワード線駆動回路において、制御回路が、Ｐチャネル駆動トランジスタのゲートノードとワード線駆動回路入力生成部との間に設けられたトランスファーゲート回路と、Ｐチャネル駆動トランジスタのゲートノードを電源電位に持ち上げるプルアップ回路からなり、ワード線駆動回路の出力がハイレベルに達した後のタイミングで、トランスファーゲート回路がオフ状態となってワード線駆動回路入力生成部とＰチャネル駆動トランジスタのゲートノード間を遮断するとともに、プルアップ回路がオン状態となってＰチャネル駆動トランジスタのゲートノードを電源電位レベルに持ち上げる動作を行う。また、ワード線昇圧回路が、ワード線に一端を接続した結合容量と、結合容量の他端に出力端を接続した容量駆動回路とからなり、Ｐチャネル駆動トランジスタがオフとなるタイミングで容量駆動回路の出力をローレベルからハイレベルに変化させるようにしている。
【００１７】
この構成によれば、ワード線がハイレベルの状態でハイインピーダンスとなるため、ワード線との間に結合容量を有する容量駆動回路の出力がローレベルからハイレベルになることで、ワード線電位がハイレベル電位よりさらに持ち上げられる。本請求項に係るワード線昇圧回路では、他の回路部分よりも高い電圧を供給する必要はない。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００２１】
本発明の請求項２記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線駆動回路がスタティックメモリ回路のワード線駆動回路である。
この構成によれば、請求項１に記載の半導体記憶装置と同様の作用効果を有する。
【００２６】
本発明の請求項３記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線と同じ配線層で形成され、かつ所定の一部の範囲をワード線と併走する併走配線と、併走配線をワード線より上層で裏打ちする配線とを有するメモリセル配置データを単位データとし、単位データをアレイ上に配列することでワード線と併走配線との間の結合容量並びにメモリセルアレイを構成している。
【００２７】
この構成によれば、ワード線に隣接するスペースが限られておりワード線と結合容量を形成する併走配線との間隔を昇圧レベルを調整するために任意に設定することができない場合についても、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラにおいても、併走配線をセルレイアウト内に持たせることでメモリセルを配置するだけで、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、昇圧レベルを一定に保つことが可能となる。
【００２８】
本発明の請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、Ｐチャネル駆動トランジスタをオフにする制御入力信号が、ワード線駆動回路の出力である。Ｐチャネル駆動トランジスタをオフにするタイミングはワード線電位が電源電圧であるハイレベルに到達していなければ、その後に行われる昇圧動作で得られる電位が所定の電位レベルよりも下がってしまう。一方、ワード線がハイレベルに達してから駆動トランジスタがオフとなるまでの時間に間隔があると無駄時間となってしまう。
この構成によれば、Ｐチャネル駆動トランジスタのオフ制御をワード線信号によって直接フィードバック制御することで、別途タイミング制御回路を設けた場合に比べ信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができるため、Ｐチャネル駆動トランジスタをオフにするタイミングをワード線がハイレベルに到達するタイミングに調節することが容易になる。
【００３０】
本発明の請求項５記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、容量駆動回路の入力信号が、ワード線駆動回路の出力である。駆動トランジスタがオフとなる前に容量駆動回路が作動すると、容量に蓄積された電荷がオンしている駆動トランジスタに流入し、所定の昇圧レベルが得られない。一方、駆動トランジスタがオフしてから容量駆動回路が作動するまでの時間に間隔があると無駄時間となってしまう。
【００３１】
この構成によれば、容量駆動回路の入力信号をワード線信号とすることで、容量駆動回路の作動タイミングを駆動トランジスタがオフとなるタイミングに調節することが容易になる。
【００３２】
本発明の請求項６記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線昇圧回路が、書き込み制御信号を入力とし、書き込みを行う際にのみワード線を昇圧する。半導体集積回路全体として必要とされる動作スピードがそれほど速くない場合には、全体の電源電圧を下げることが低消費電力化には有効であるが、前述のとおりＳＲＡＭの書き込み動作ではＤＣ的に動作マージンが減少し動作下限のボトルネックとなる。一方、読み出し動作はスピードに影響は出るが、センスタイミングさえ調整すれば低い電圧でも機能的には動作可能である。むしろ、ワード線の昇圧により、アクセストランジスタのゲート電位が持ち上げられるとデータ保持特性であるノイズマージンが低下し、ワード線がオンした際にデータが反転しデータが破壊される可能性が高くなる。
【００３３】
この構成によれば、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００３４】
本発明の請求項７記載の半導体記憶装置は、請求項６記載の半導体記憶装置において、ワード線昇圧回路はカラムデコード信号を制御入力とし、かつワード線駆動回路はグローバルワード線の信号を入力とし、グローバルワード線に複数のワード線駆動回路が接続されており、カラムデコード信号によって書き込み動作時にワード線昇圧回路の動作／非動作が選択される。一般的に、ＳＲＡＭではブロック形状が極端な横長や縦長にならないように１つのワード線に複数アドレスのメモリセルを接続する構成をとる。この場合は、書き込み動作時に書き込み対象のメモリセル以外のメモリセルもアクセストランジスタがオンし、昇圧されたゲート電位によりデータが反転しデータが破壊される可能性が高くなる。
【００３５】
この構成によれば、書き込み時にカラムアドレスで選択された書き込み対象のメモリセルのみワード線を昇圧することで、非選択メモリセルのデータ破壊を防ぎながらブロック形状を整えることができる。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４５】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。図１には、１本のワード線と、それを駆動するワード線駆動回路と、ワード線に接続されたメモリセルとが図示されている。
【００４６】
図１において、１１，１２はそれぞれワード線ＷＬを駆動するＰチャネル駆動トランジスタおよびＮチャネル駆動トランジスタである。１３はプルアップトランジスタ１３ａ、トランスファゲート１３ｂおよびインバータ１３ｃからなるＯＲ回路、１４はタイミング調整回路、１５は容量駆動回路、１６はワード線ＷＬに一端が接続された結合容量である。これらがワード線駆動回路４１０を構成している。１７はメモリセルである。
【００４７】
Ｎチャネル駆動トランジスタ１２は、ワード線駆動回路４１０への入力ＮＷＬによってゲートが直接制御され、Ｐチャネル駆動トランジスタ１１はＯＲ回路１３を介してゲートノードＰＷＬが制御される。
【００４８】
タイミング調整回路１４は、ワード線ＷＬの電位を入力とし、その出力信号ＢＷＬはＯＲ回路１３の一方の入力端に接続されている。
【００４９】
容量駆動回路１５は、タイミング調整回路１４の出力信号ＢＷＬを受けて、出力端（出力信号ＣＷＬ）とワード線ＷＬとの間に設けられた結合容量１６を駆動する構成となっている。
【００５０】
結合容量１６は、ワード線ＷＬ上の配線層でワード線ＷＬと併走する配線として構成されている。
【００５１】
メモリセル１７は６トランジスタ構成のＳＲＡＭメモリセルであり、アクセストランジスタのゲートがワード線ＷＬに接続されている。本ワード線駆動回路４１０には、ＶＤＤＬの電位レベルの電源電圧が供給されている。
【００５２】
図１のワード線駆動回路４１０の動作について、図２を参照しながら説明する。最初に、入力ＮＷＬがハイレベルにあるとき、Ｎチャネル駆動トランジスタ１２はオン状態にあり、ワード線ＷＬはローレベルに設定されている。このとき、タイミング調整回路１４の出力信号ＢＷＬは同じくローレベルに設定され、ＯＲ回路１３内のＰチャネルプルアップトランジスタ１３ａはオフし、またトランスファゲート１３ｂはオンして入力ＮＷＬのハイレベル信号はゲートノードＰＷＬに伝達される。これによってＰチャネル駆動トランジスタ１１がオフ状態となる。また、容量駆動回路１５の出力信号ＣＷＬは、タイミング調整回路１４の信号を受けてローレベルに設定されている。
【００５３】
この状態から、入力ＮＷＬがローレベルに変化すると、まずＮチャネル駆動トランジスタ１２がオフし、同時にＰチャネル駆動トランジスタ１１がオン状態となる。Ｐチャネル駆動トランジスタ１１はワード線ＷＬの負荷を駆動し、ワード線電位をハイレベルへと引き上げる。これに応じて、タイミング調整回路１４の出力信号ＢＷＬは一定時間後にハイレベルとなり、ＯＲ回路１３内のトランスファゲート１３ｂがオフして入力ＮＷＬの信号伝達をカットすると同時にＰチャネルプルアップトランジスタ１３ａがオンしてゲートノードＰＷＬはハイレベルに移行する。タイミング調整回路１４の伝播遅延はワード線ＷＬのハイレベルが供給電圧ＶＤＤＬに達したタイミングでＰチャネル駆動トランジスタ１１がオフとなるように調整されている。
【００５４】
その後、容量駆動回路１５は、タイミング調整回路１４の出力信号ＢＷＬのハイレベル変化を受けて、出力信号ＣＷＬをハイレベルへ引き上げる。このとき、Ｎチャネル駆動トランジスタ１２およびＰチャネル駆動トランジスタ１１はともにオフ状態にあり、ワード線ＷＬはハイインピーダンス状態になっているので、結合容量１６によってワード線ＷＬはＶＤＤＬのハイレベル電位よりさらに高い電位に持ち上げられる。持ち上げる電位レベルはワード線ＷＬの対地容量などの寄生容量（図示せず）に対して結合容量値を適切に設定することで予め調整されている。
【００５５】
電源電圧ＶＤＤＬおよび昇圧するレベルは、ここでは例えばそれぞれ１．５Ｖと０．３Ｖとを想定している。１．５Ｖの電圧レベルでは、回路を構成するトランジスタの閾値電圧の影響を受けるため、０．３Ｖ程度の昇圧レベルでも供給電流の大幅な改善を見込むことができる。また、実際にはＰチャネル駆動トランジスタ１１の拡散接合で昇圧した際に接合ダイオードに順方向の電圧が印加されるが、０．３Ｖ程度であればワード線ＷＬの容量を数ｎｓオーダーの時間で放電するほどの電流は流れないため、昇圧レベルは保たれる。
【００５６】
入力ＮＷＬがローレベルからハイレベルに移行するときは、初期設定の説明と同様に、Ｎチャネル駆動トランジスタ１２がオンしてワード線ＷＬはローレベルに変化する。同様に、タイミング調整回路１４の出力信号ＢＷＬもローレベルに変化し、ＯＲ回路１３は入力ＮＷＬをゲートノードＰＷＬに伝達してＰチャネル駆動トランジスタ１１はオフしたままの状態となる。容量駆動回路１５は出力信号ＣＷＬがローレベルに変化し、結合容量１６を介してワード線ＷＬをローレベルよりさらに低いレベルへと引き下げようとするが、Ｎチャネル駆動トランジスタ１２がオン状態にあるため、元々のローレベルからは変動しない。
【００５７】
このように、本発明の第１の実施の形態によれば、ワード線駆動回路４１０の供給電源を他の回路部分と変えることなくワード線ＷＬに高い電位を供給することが可能となる。元々ワード線ＷＬの延長線上にあるローデコーダ回路やワード線駆動回路４１０の部分はＳＲＡＭ回路全体のレイアウト上でデッドスペースが生じやすい。このため、ワード線駆動回路４１０を構成するトランジスタ数が増えてもブロックサイズがそれほど大きくなることはない。また、結合容量１６もメモリセルアレイ上に設けられており、面積オーバーヘッドが発生しない。近年の多層配線プロセスの浸透でＳＲＡＭメモリセルアレイ上はむしろスペースが開いており、余分な配線層を追加する必要もない。
【００５８】
以上説明したように、この半導体記憶装置では、ワード線ＷＬがハイレベルになったタイミングでＰチャネル駆動トランジスタ１１をオフにする回路（ＯＲ回路１３およびタイミング調整回路１４）を有することで、ワード線ＷＬがハイインピーダンス状態となり、別途設けられた昇圧回路（容量駆動回路１５および結合容量１６）によって、供給されている電源電圧ＶＤＤＬ以上の電位にワード線ＷＬの電位を設定することが可能となる。
【００５９】
また、ワード線ＷＬがハイレベルの状態でハイインピーダンスとなるため、ワード線との間に結合容量１６を有する容量駆動回路１５の出力がローレベルからハイレベルになることで、ワード線電位がハイレベル電位よりさらに持ち上げられる。本実施の形態の構成では、他の回路部分よりも高い電圧を供給する必要はない。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００６０】
また、Ｐチャネル駆動トランジスタ１１のオフ制御をワード線信号によって直接フィードバック制御することで、別途タイミング制御回路を設けた場合に比べ信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができるため、Ｐチャネル駆動トランジスタ１１をオフにするタイミングをワード線ＷＬがハイレベルに到達するタイミングに調節することが容易になる。
【００６１】
また、容量駆動回路１５の入力信号をワード線信号とすることで、容量駆動回路１５の作動タイミングをＰチャネル駆動トランジスタ１１がオフとなるタイミングに調節することが容易になる。
【００６２】
なお、図示はしていないが、容量駆動回路１５の前段に書き込み制御信号を入力とする論理回路を追加することで、容量駆動回路１５を不活性化することができ、これによって書き込み時にのみ昇圧動作を行わせることが可能である。このように、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００６３】
（第２の実施の形態）
つぎに、発明の第２の実施の形態として、結合容量の形成例について図３を参照しながら説明する。
【００６４】
破線１８で区切られた領域は１ビット分のメモリセルのレイアウトの領域を示している。符号２１はワード線配線を示しており、破線１８で区切られた部分が１ビット分のメモリセルのレイアウト内に配置されている。ワード線配線２１と同じ配線層で形成された隣接配線２２は、ビア２３によって上層配線２４と接続され、図に示すとおり分断されているすべての隣接配線２２が上層配線２４で接続される構成となっている。
【００６５】
隣接配線２２、ビア２３および上層配線２４ともに、ワード線２１と同様に破線１８で区切られた部分が１ビット分のメモリセルのレイアウト内に配置されており、このメモリセルレイアウトを横方向に順にフリップ（反転）して配置することで、図に示す配線を構成することができる。
【００６６】
ワード線２１と隣接配線２２の間には、結合容量１６が形成されている。メモリセルは全て同じレイアウト形状であるため、ワード線２１の対地容量などの寄生容量と結合容量１６の容量比はメモリセル１７を横方向にいくつ並べても変わることがなく、従ってこのようにして形成した結合容量１６を用いた昇圧回路ではメモリセル数にかかわらず昇圧レベルを一定に保つことが可能となる。
【００６７】
隣接配線２２とワード線２１との間隔は、レイアウト上余裕があれば、スペースを変えて結合容量１６の値を調整してもよい。配置されている他の配線との関係でスペースが限られているときには、隣接配線２２の長さを変えて結合容量値を調整することもできる。
【００６８】
このように、本実施の形態によれば、任意の長さのワード線に対してある一定の範囲内では任意に結合容量１６の値を調整することが可能となる。
【００６９】
本実施の形態ではメモリセル２ビット分に隣接配線２２がまたがる配置としているが、１ビットのメモリセル内で完結している配線として配置してもよい。また、逆にメモリセルを配置する単位に応じてその単位のメモリセルにまたがる隣接配線２２を形成してもよい。さらに、隣接配線２２を分断せずに配置し、ワード線との間隔を変えて結合容量値を調整してもよい。
【００７０】
図４に結合容量形成の別の例を示す。図４では、図３の例とは異なり、隣接配線２２が分断されておらず、１本の配線として形成されている。また、ワード線２１と隣接配線２２とは、図３の例と同様に破線１８で区切られた部分が１ビット分のメモリセルレイアウト内に配置されている。一方、ワード線２１のみで隣接配線のないメモリセルレイアウトも別途準備されており、隣接配線２２のあるメモリセルレイアウトを所定の結合容量値が得られる数だけ連続して並べ、それ以外は隣接配線のないメモリセルレイアウトを並べる構成としている。これにより、２種類のメモリセル配置データの差し換えだけで結合容量値を変えることができる。
【００７１】
図３、図４の例では、メモリセルレイアウトを配置するだけで結合容量を形成することができ、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラ上での結合容量の形成が容易になる。
【００７２】
本実施の形態では、ワード線２１と同じ配線層の隣接配線２２で結合容量１６を形成しているが、上層を併走する配線で容量形成を行うことも可能であり、ワード線２１の直上を配線せずにずらせることで結合容量の値を調整することもできる。
【００７３】
以上説明したように、併走する配線はワード線配線２１を形成する配線レイヤの上層の配線を用いてメモリアレイ上に形成することで、別途結合容量１６を形成する領域を設ける必要がなく面積の増大を抑えることが可能となる。また、ワード線配線２１の隣接領域にスペースがある場合には、併走配線をワード線配線２１と同層の配線を用いて形成することで同様の効果が得られる。
【００７４】
また、併走配線の長さで結合容量の値を調整することができる。
【００７５】
また、２種類のメモリセル配置データの差し換えだけで結合容量値を変えることができ、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラでの結合容量の形成が容易になる。
【００７６】
また、ワード線配線２１に隣接するスペースが限られておりワード線と結合容量を形成する併走配線との間隔を昇圧レベルを調整するために任意に設定することができない場合についても、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、任意のビット数、ワード数を入力パラメータとしてＳＲＡＭブロックを生成するレイアウトコンパイラにおいても、併走配線をセルレイアウト内に持たせることでメモリセルを配置するだけで、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、昇圧レベルを一定に保つことが可能となる。
【００７７】
（第３の実施の形態）
つぎに、本発明の第３の実施の形態におけるワード線駆動回路について図５を参照しながら説明する。
【００７８】
図５において、符号３０はワード線駆動回路を示しており、横方向に走るグローバルワード線ＧＷＬ１〜ＧＷＬ１２８のいずれかと縦方向に走るカラム書込み制御信号ＣＷＥ１〜ＣＷＥ８のいずれかとを入力としている。カラム書込み制御信号ＣＷＥ１〜ＣＷＥ８は、それぞれカラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８と書き込み制御信号ＷＥのＡＮＤ回路３１による論理積によって生成されている。
【００７９】
ワード線駆動回路３０は、具体的には、図６に示す構成となっている。図６において、第１の実施の形態を示す図１と同様の機能を有する部分に同一の符号を付けて、その詳細な説明を省略する。
【００８０】
図１の容量駆動回路１５の供給電源がすべてＶＤＤＬ電位であるのに対して、図６の容量駆動回路１５Ａでは、２段のインバータ回路１５Ａ１，１５Ａ２のうち、後段のインバータ回路１５Ａ２の電源電圧がカラム書込み制御信号ＣＷＥより供給されている点が異なる。この構成により、カラム書込み制御信号ＣＷＥがハイレベルのときのみ容量駆動回路１５Ａが作動しワード線ＷＬが昇圧される。
【００８１】
図５のアレイ回路においては、書き込み時の動作は以下に示すようになる。まず、書き込み動作時にはカラム書き込み制御信号ＣＷＥ１〜ＣＷＥ８のいずれかがハイレベルとなる。つぎに、グローバルワード線ＧＷＬ１〜ＧＷＬ１２８のうちいずれかがローレベルとなって、これを入力とする各々のワード線駆動回路３０が動作し、各ワード線はハイレベルとなる。このとき、カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８のいずれかがハイレベルとなって選択されており、カラム書込み制御信号ＣＷＥ１〜ＣＷＥ８がハイレベルとなったワード線駆動回路３０のみが、その中の容量駆動回路が動作状態となり昇圧を行う。カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８は昇圧されているワード線につながるメモリセルの書き込みバッファ（図示せず）と連動しており、ワード線が昇圧されたメモリセルに対して書き込みを行う。なお、読み出し動作時は、カラム書き込み制御信号ＣＷＥ１〜ＣＷＥ８はローレベルであり、いずれのワード線も昇圧されない。
【００８２】
本実施の形態のワード線駆動回路では、カラムデコード信号ＣＤＥＣ１〜ＣＤＥＣ８で選択されかつ書き込み動作を行う場合のメモリセルのみワード線が昇圧されるため、読み出し時および書き込み対象でないメモリセルのノイズマージン低下によるデータ破壊を防ぐことができる。また、ワード線駆動回路３０を選択するメモリセル単位毎に分割して配置しカラム書込み制御信号ＣＷＥ１〜ＣＷＥ８で選択する構成としたことで横方向に並ぶメモリセル数を増やすことができ、ブロックのアスペクト比を整えることができる。
【００８３】
なお、本実施の形態の他に、カラムデコード信号を書き込み制御信号と分離し、カラムデコード信号とグローバルワード線と論理を組み、選択ワード線のみハイレベルにする回路構成をとることも可能である。この場合は、書き込み制御信号によってのみワード線昇圧の有無を制御する。ただし、この構成ではワード線駆動回路の段数がカラムデコード信号との論理回路の分増えワード線の立ち上がりが少し遅くなるため、速度面では本実施の形態のほうが有利になる。
【００８４】
以上説明したように、書き込み時にカラムアドレスで選択された書き込み対象のメモリセルのみワード線を昇圧することで、非選択メモリセルのデータ破壊を防ぎながらブロック形状を整えることができる。
【００８５】
また、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００８６】
（参考の形態）
つぎに、参考の形態におけるワード線駆動回路について図７、図８を参照しながら説明する。
【００８７】
第１の実施の形態を示す図１と同様の機能を有する部分に同一の符号を付けて、その詳細な説明を省略する。第４の実施の形態のワード線駆動回路４２０では、ワード線昇圧のための回路として、容量駆動回路１５および結合容量１６に代えて、スイッチ回路４０とスイッチ制御回路４３を設けている。その他の構成は図１と同じである。
【００８８】
スイッチ回路４０は、他の回路部分に供給される電源電圧ＶＤＤＬよりも高い電源電圧ＶＤＤＨの供給電源とワード線ＷＬとの間に設けられたＰチャネルトランジスタ４１とレベル変換回路４２とから構成される。
【００８９】
スイッチ制御回路４３は、入力ＮＷＬからのインバータ４３ａによる反転信号とタイミング調整回路１４の出力信号ＢＷＬとのアンド回路４３ｂによるＡＮＤ論理でスイッチ回路４０を制御している。
【００９０】
このワード線駆動回路４２０では、入力ＮＷＬに立ち下がり信号が入ると、第１の実施の形態と同様にワード線ＷＬの電位が立ち上がる。その後、タイミング調整回路１４の出力信号ＢＷＬのハイレベル（ＶＤＤＬ）への変化を受けて、スイッチ制御回路４３の出力はハイレベルに変化し、さらにレベル変換回路４２は出力ＳＷをローレベルにしてＰチャネルトランジスタ４１をオンさせ、ＶＤＤＬレベルでハイインピーダンス状態にあるワード線をより高いＶＤＤＨレベルに持ち上げる。
【００９１】
つぎに、入力ＮＷＬに立ち上がり信号が入ると、Ｎチャネル駆動トランジスタ１２がオンするとともに、スイッチ制御回路４３の出力はローレベルとなって、レベル変換回路４２はＶＤＤＨ電位のハイレベルを出力し、Ｐチャネルトランジスタ４１はオフ状態に移行する。この状態で、Ｐチャネルトランジスタ４１のゲートはソース電位と同じＶＤＤＨ電位になるため、リーク電流を大幅に抑制することができる。
【００９２】
本参考の形態によれば、第１の実施の形態と同様にワード線ＷＬに昇圧電位を得ることができる。
【００９３】
また、本参考の形態では示していないが、スイッチ制御回路に書き込み制御信号を入力とする論理回路を追加することで、スイッチを不活性化することが可能であり、書き込み時のみワード線昇圧をさせることができる。
【００９５】
以上述べたように、この半導体記憶装置によれば、スイッチ回路４０を書き込み制御信号で制御することで容量駆動回路による昇圧方法と同様に書き込み時のみ昇圧することが可能となり、書き込み時のみ昇圧を行うことで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【００９６】
また、スイッチ回路４０に供給される電源電圧とスイッチ制御信号電圧の差異をなくすことで、スイッチ回路４０のオフ状態で生じるリーク電流を効果的にカットすることができる。
【００９７】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、ワード線を昇圧する回路として、ワード線との間に結合容量を有する容量駆動回路を用いることで、他の回路部分よりも高い電圧を供給することなく昇圧電位を得ることができる。したがって、電源系統が１系統でよく、ＬＳＩチップのレイアウト設計が簡略になるとともに１つの電源配線の領域を設けるだけでよく、チップ面積を減少させることができる。また、こうした半導体を使用するシステム側の設計も１つの電源回路を設けるだけでよく、基板実装面積が減少し、コスト的にも安価になり、有利である。
【００９８】
また、結合容量をワード線と併走する配線によって形成し、併走する配線はワード線を形成する配線レイヤの上層の配線やメモリアレイ内のワード線の隣接領域に形成することで、別途結合容量を形成する領域を設ける必要がなく面積の増大を抑えることが可能となる。
【００９９】
また、併走配線長を調整することで、結合容量の値ひいては昇圧レベルを調整することができる。本発明では、併走配線の有無で２種類のメモリセル配置データを準備し、このセルの配置差し換えだけで結合容量値を変える方法を提示している。これによりレイアウトコンパイラでの結合容量の形成が容易になる。
【０１００】
また、結合容量を形成する併走配線をワード線と同じ配線層で形成し、上層で併走する配線によって裏打ちする構成をとるとともに、併走配線を分断することで結合容量値を調整して昇圧レベルをコントロールすることが可能となる。また、分断する単位がメモリセルを基準とする単位であるため、並べたメモリセル数すなわちワード線長に比例した結合容量が得られ、メモリセル数の異なる構成のブロックでも昇圧レベルを一定に保つことが可能となる。
【０１０１】
さらに本発明の半導体記憶装置では、駆動トランジスタをオフにする制御入力信号および容量駆動回路の入力信号を、ワード線駆動回路の出力信号を元に生成していることにより、信号のレーシングによるずれを排除し、シーケンシャルに各動作タイミングを設定することができる。これにより、昇圧電位の低下や動作シーケンスにおける無駄な時間を削減することが可能となる。
【０１０２】
本発明の半導体記憶装置では、ワード線を昇圧する回路が書き込み制御信号を入力として、書き込みを行う際にのみワード線を昇圧することで、読み出し時のデータ破壊を回避するためのワード線昇圧電位の微妙な調整をすることなく効果的に動作下限電圧の改善を図ることができる。
【０１０３】
以上の各発明の効果により、面積オーバーヘッドを抑制しながらワード線昇圧電位を得ることができ、その結果として動作下限電圧のボトルネックを解消し他の回路部分の低電圧化を図ることができ低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置におけるワード線駆動回路を示す回路図である。
【図２】本発明の第１の実施の形態による半導体記憶装置におけるワード線駆動回路の動作タイミング波形を示す波形図である。
【図３】本発明の第２の実施の形態による半導体記憶装置における結合容量のレイアウトを示す模式図である。
【図４】本発明の第２の実施の形態による半導体記憶装置における結合容量のレイアウトを示す模式図である。
【図５】本発明の第３の実施の形態による半導体記憶装置におけるメモリセル／ワード線駆動回路のアレイ構成を示す概略図である。
【図６】本発明の第３の実施の形態による半導体記憶装置におけるワード線駆動回路の構成を示す回路図である。
【図７】本発明の第４の実施の形態による半導体記憶装置におけるワード線駆動回路を示す回路図である。
【図８】本発明の第４の実施の形態による半導体記憶装置におけるワード線駆動回路の動作タイミング波形を示す波形図である。
【図９】従来のワード線駆動回路の構成を示す回路図である。
【図１０】従来のワード線駆動回路の動作タイミング波形を示す波形図である。
【符号の説明】
１１ Ｐチャネル駆動トランジスタ
１２ Ｎチャネル駆動トランジスタ
１３ ＯＲ回路
１４ タイミング調整回路
１５ 容量駆動回路
１６ 結合容量
１７ ６トランジスタ構成のＳＲＡＭメモリセル
２１ ワード線配線
２２ 隣接配線
２３ ビア
２４ 上層裏打ち配線
３０ ワード線駆動回路
３１ ＡＮＤ回路
４０ スイッチ回路
４１ Ｐチャネルトランジスタ
４２ レベル変換回路
４３ スイッチ制御回路
４００ ワード線駆動回路
４１０ ワード線駆動回路
４２０ ワード線駆動回路
ＮＷＬ ワード線駆動回路入力
ＰＷＬ Ｐチャネル駆動トランジスタゲートノード
ＷＬ ワード線
ＢＷＬ タイミング調整回路の出力信号
ＣＷＬ 容量駆動回路の出力信号
ＧＷＬ，ＧＷＬ１〜ＧＷＬ１２８ グローバルワード線
ＷＥ 書き込み制御信号
ＣＤＥＣ１〜ＣＤＥＣ８ カラムデコード信号
ＣＷＥ，ＣＷＥ１〜ＣＷＥ８ カラム書込み制御信号
ＳＷ レベル変換回路の出力信号
Claims (7)
- Ｐチャネル駆動トランジスタと、
前記Ｐチャネル駆動トランジスタの出力がハイレベルに達した直後のタイミングで前記Ｐチャネル駆動トランジスタをオフにする制御回路と、
前記Ｐチャネル駆動トランジスタがオフとなった後のタイミングでワード線を昇圧するワード線昇圧回路とを備えたワード線駆動回路において、
前記制御回路が、
前記Ｐチャネル駆動トランジスタのゲートノードとワード線駆動回路入力生成部との間に設けられたトランスファーゲート回路と、
前記Ｐチャネル駆動トランジスタのゲートノードを電源電位に持ち上げるプルアップ回路からなり、
前記ワード線駆動回路の出力がハイレベルに達した後のタイミングで、前記トランスファーゲート回路がオフ状態となって前記ワード線駆動回路入力生成部と前記Ｐチャネル駆動トランジスタのゲートノード間を遮断するとともに、前記プルアップ回路がオン状態となって前記Ｐチャネル駆動トランジスタのゲートノードを電源電位レベルに持ち上げる動作を行い、
前記ワード線昇圧回路が、
前記ワード線に一端を接続した結合容量と、
前記結合容量の他端に出力端を接続した容量駆動回路とからなり、
前記Ｐチャネル駆動トランジスタがオフとなるタイミングで前記容量駆動回路の出力をローレベルからハイレベルに変化させるようにしたことを特徴とする半導体記憶装置。 - 前記ワード線駆動回路がスタティックメモリ回路のワード線駆動回路であることを特徴とする請求項１に記載の半導体記憶装置。
- ワード線と同じ配線層で形成され、かつ所定の一部の範囲をワード線と併走する併走配線と、前記併走配線を前記ワード線より上層で裏打ちする配線とを有するメモリセル配置データを単位データとし、
前記単位データをアレイ上に配列することで前記ワード線と前記併走配線との間の結合容量並びにメモリセルアレイを構成することを特徴とする請求項１に記載の半導体記憶装置。 - 前記Ｐチャネル駆動トランジスタをオフにする制御入力信号が、前記ワード線駆動回路の出力であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記容量駆動回路の入力信号が、前記ワード線駆動回路の出力であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ワード線昇圧回路は、書き込み制御信号を入力とし、書き込みを行う際にのみワード線を昇圧することを特徴とする請求項１に記載の半導体記憶装置。
- 前記ワード線昇圧回路はカラムデコード信号を制御入力とし、かつ前記ワード線駆動回路はグローバルワード線の信号を入力とし、前記グローバルワード線に複数の前記ワード線駆動回路が接続されており、前記カラムデコード信号によって書き込み動作時に前記ワード線昇圧回路の動作／非動作が選択されることを特徴とする請求項６記載の半導体記憶装置。
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