DE60110545T2

DE60110545T2 - Dekodierungsschaltung

Info

Publication number: DE60110545T2
Application number: DE60110545T
Authority: DE
Inventors: Robert Redland BEAT
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2000-01-13
Filing date: 2001-01-12
Publication date: 2006-01-19
Anticipated expiration: 2021-01-13
Also published as: US20010022749A1; ATE294988T1; US20050141329A1; AU2001230323A1; US6456118B2; WO2001052265A3; GB0000738D0; GB0029185D0; DE60110545D1; US20030006802A1; US6864721B2; EP1249020B1; WO2001052265A2; EP1249020A2; US7049851B2

Description

Diese Erfindung bezieht sich auf eine Dekodierungsschaltung, z.B. zur Verwendung in einer Speicheradressierung.
1 zeigt ein Beispiel des Aufbaus eines statischen Direktzugriffsspeichers (SRAM = Static Random Access Memory) und seiner Adressierungsschaltung. Der Speicher 1 weist ein Gitter von in Reihen und Spalten angeordneten Speicherzellen 2 auf. In diesem Beispiel sind es vier Reihen und vier Spalten, aber typische SRAMs haben viel mehr Reihen und Spalten. Alle Zellen in einer Reihe sind zu einer einzelnen Wortleitung 3 verbunden. Alle Zellen in einer Spalte sind zu einer einzelnen Bitleitung 4 verbunden. Jede Zelle hat zwei stabile Zustände, die hohe und niedrige Ausgabewerte repräsentieren. Wenn eine der Wortleitungen aktiviert wird, nimmt jede Bitleitung den Zustand der Zelle an, mit welcher jene Bitleitung verbunden ist und welche auch mit der aktivierten Wortleitung verbunden ist. Die Bitleitungen sind zu einem Multiplexer 5 verbunden, welcher ermöglicht, dass eine einzelne Bitleitung ausgewählt wird, um die endgültige Ausgabe aus dem Speicher bei 6 zu liefern.
Jede Zelle in dem Speicher ist einer Nummer zugeordnet. Um auf eine Zelle in dem Speicher zuzugreifen, wird die Zellnummer in binärem Format an die Eingangsleitungen 7 angelegt. Ein Dekodierer 8 nimmt einige der Leitungen 7 (angezeigt bei 9) als Eingabe und bestimmt dadurch, welche der Wortleitungen aktiviert werden soll, um auf die Zelle zuzugreifen. Der Rest der Leitungen 7 (angezeigt bei 10) gelangt zum Multiplexer 5, welcher dadurch bestimmt, welche der Bitleitungen ausgewählt werden soll, so dass die endgültige Ausgabe bei 6 den Zustand der gewünschten Zelle einnimmt.
2 zeigt ein Beispiel eines Aufbaus für Dekodierer 8. Jede der Leitungen 9 verzweigt durch einen Inverter 10 so, dass die Adresssignale verfügbar sind, die invertierten (angezeigt bei 11) und nicht invertierten (angezeigt bei 12) Ausgaben von jeder der Leitungen 9 darstellen. Die geeignete invertierte oder nicht invertierte Ausgabe von jeder der Leitungen 9 wird an eine NAND-Schaltung 13 angelegt, welche zu jeder Wortleitung gehört. Der Ausgang jeder NAND-Schaltung passiert einen Inverter 14, welcher die entsprechende Wortleitung ansteuert. Anhand des korrekten Satzes von Verbindungen zu jeder der NAND-Schaltungen wird eine Wortleitung nur dann aktiviert, wenn der geeignete Satz von Eingaben an 9 angelegt wird. Diese Schaltung ist einfach, hat aber eine Anzahl von Nachteilen, wenn die Zahl der Adressleitungseingaben erhöht wird.

1. Bei vielen wichtigen Anwendungen – z.B. in Caches von Hochgeschwindigkeitsprozessoren – ist die Zugriffsgeschwindigkeit zu der gewünschten Speicherzelle entscheidend. Jedoch sind die großen NAND-Schaltungen relativ langsam.
2. In fast allen Anwendungen – und besonders in batteriebetriebenen Vorrichtungen – ist der Energieverbrauch sehr wichtig. Wenn jedoch in dem System gemäß 2 die Eingangsleitungen 9 ihre Werte ändern, werden möglicherweise viele oder alle der verteilten Adresssignale sich ändern, was einen hohen Stromverbrauch hervorruft. Der Stromverbrauch wird durch die Notwendigkeit, eine invertierte Ausgabe jeder Eingangsleitung an den Dekodierer zu erzeugen, weiter erhöht.

In einem alternativen Aufbau für den Dekodierer 8 wird eine Vordekodierstufe hinzugefügt, so dass weniger verteilte Signale sich ändern können, wenn die Eingangsleitungen 9 ihre Werte ändern. In der Vordekodierstufe werden die Eingangsleitungen 9 in Gruppen aufgespalten, die von einer ersten Stufe von NAND-Schaltungen verarbeitet werden. Die Ausgaben von diesen NAND-Schaltungen gelangen zu einer zweiten Stufe von NAND-Schaltungen, dessen Ausgänge invertiert sind, um die Wortleitungen anzusteuern. Da nur eine der Leitungen, die die zwei Stufen von NAND-Schaltungen verbindet, sich bei jeder Änderung der Eingabewerte ändert, ist der maximale Energieverbrauch geringer als für den Aufbau gemäß 2. Aufgrund der zwei Bearbeitungsstufen ist der alternative Aufbau relativ langsam für kleine Anzahlen von Adressen, aber für breitere Dekodierer (z.B. fünf oder mehr Adressen) kann er schneller sein.
Eine Alternativlösung ist die Verwendung eines Vor-Lade-Dekodier-Aufbaus. 3 zeigt eine Vor-Lade-Dekodier-Schaltung, die einen alternativen Aufbau für Dekodierer 8 darstellt. Wie zuvor, werden invertierte 11 und nicht invertierte 12 Ausgaben von jeder Eingangsleitung 9 zu dem Dekodierer erzeugt. Eine Dekodierleitung 20 wird für jede Wortleitung bereitgestellt. Jede Wortleitung wird von einem Inverter 14 angesteuert, der die Ausgabe einer NAND-Schaltung 18 mit zwei Eingängen empfängt. Einer der Eingänge zu der NAND-Schaltung 18 ist ein übliches Zeit-Aktivierungs-Signal bei 19. Der andere Eingang ist von der zugehörigen Dekodierleitung 20. Jede Dekodierleitung kann von einem zugehörigen PMOS Vor-Lade-Transistor 21 in einen hohen Zustand gebracht werden. Die Vor-Lade-Transistoren sind mit ihren Source-Anschlüssen mit einer hohen Spannung (V_DD) verbunden, ihre Drain-Anschlüsse mit der zugehörigen Dekodierleitung und ihre Gate-Anschlüsse mit einem üblichen Vor-Ladesignal bei 22. Jede Dekodierleitung kann von irgendeinem aus der Anzahl von NMOS Adressiertransistoren in einen niedrigen Zustand gebracht werden. Die Adressiertransistoren 23 sind mit ihren Drain-Anschlüssen mit der zugehörigen Dekodierleitung verbunden, ihre Source-Anschlüsse mit einer niedrigen Spannung (Erde) und ihre Gate-Anschlüsse mit einer aus den invertierten und nicht invertierten Eingangsleitungen 11, 12 ausgewählten Leitung. Die Eingänge zu den Gate-Anschlüssen der Adressiertransistoren sind so angebracht, dass ein Adressiertransistor von jeder Dekodierleitung eine ausgewählte, invertierte oder nicht invertierte Ausgabe von jeder der Eingangsleitungen 9 empfängt.
Im Einsatz, um einen Signalsatz zu dekodieren, der an die Leitungen 9 angelegt wurde, wird ein Impuls an die Vor-Ladeleitung 22 so angelegt, dass die Dekodierlei tungen bei V_DD schweben (float). Dann werden die Signale von den Eingangsleitungen 9 an die Adressiertransistoren 23 angelegt. An alle Dekodierleitungen, die zu sämtlichen ungewünschten Wortleitungen gehören, wird zumindest einer von der Adressiertransistoren zugeschaltet, so, dass jene Dekodierleitungen alle gegen Erde entladen können. An der Dekodierleitung, die zu der gewünschten Wortleitung gehört, wird keiner der Adressiertransistoren angeschaltet, so dass die Dekodierleitung weiterhin bei V_DD schwebt. Nach einer Verzögerung, die ausreichend lang ist, damit die Spannungen auf allen ungewünschten Dekodierleitungen abgefallen sind, wird ein Signal an die Zeit-Aktivierungs-Leitung 19 angelegt. Dies veranlasst die NAND-Schaltung 18, die zu der Dekodierleitung gehört, die in einem hohen Zustand bleibt, um eine niedrige Ausgabe zu erzeugen, wohingegen alle anderen NAND-Schaltungen hohe Ausgaben erzeugen. Aufgrund des Inverters 14 bewirkt dies, dass die gewünschte Wortleitung aus den Wortleitungen ausgewählt wird.
Die Verzögerung vor dem Anlegen des Zeit-Aktivierungs-Signals ist entscheidend für die Funktion der Vor-Ladeschaltung. Das Zeit-Aktivierungs-Signal kann nicht angelegt werden, bevor alle nicht gewünschten Dekodierleitungen unter der Eingangsschwellenspannung der NAND-Schaltungen 18 entladen haben, andernfalls würde mehr als eine Wortleitung ausgewählt werden. Deshalb ist die Verzögerung abhängig von der Geschwindigkeit, mit welcher die Dekodierleitungen entladen. Eine Dekodierleitung, deren Adressiertransistoren alle eingeschaltet sind, entlädt schnell, aber eine Dekodierleitung mit nur einem eingeschalteten Adressiertransistor wird relativ langsam entladen. Das Zeit-Aktivierungs-Signal kann man üblicherweise aus der bei 24 gezeigten Anordnung erlangen. Ein weiteres Beispiel der Dekodieranordnung ist vorgesehen, wobei dieses mal alle bis auf einen ihrer Adressiereingänge mit Erde verbunden sind. Die Dekodierleitung 25 der Anordnung 24 geht daher genauso langsam gegen Erde wie dies eine der ungewünschten Dekodierleitungen kann. Der Aktivierungseingang an die NAND-Schaltung 26 der Anordnung 24 wird auf einem hohen Zustand gehalten. Sobald die Dekodierleitung ausreichend gefallen ist, wird der Ausgang 27 der NAND-Schaltung hoch. Der Ausgang 27 liefert das Zeit-Aktivierungs-Signal bei 19.
Die Vor-Lade-Anordnung gemäß 3 kann schneller sein als die Anordnungen gemäß 2. Jedoch bewirkt das Entladen aller nicht gewünschten Dekodierleitungen einen hohen Energieverbrauch und die notwendige Verzögerung, bevor das Zeit-Aktivierungs-Signal erzeugt wird, verringert die Arbeitsgeschwindigkeit der Schaltung. Die Wahl zwischen einem statischen Dekodierer (z.B. wie in 2 gezeigt) und einem Vor-Lade-Dekodierer ist nicht eindeutig abgegrenzt und sehr häufig müssen beide Optionen untersucht werden, wenn ein Aufbau ausgeführt wird.
Das US-Patent Nr. 4,063,118 von Nishimura beschreibt eine weitere Vor-Lade-Anordnung, in welcher Dekodiervorrichtungen als gegenseitig aktivierte Paare angeordnet sein können, wobei die Dekodierer einen Pfad von dem Chip-Eingangs-Aktivierungssignal zu der ausgewählten Wortleitung aktiviert.
Es wäre wünschenswert, eine Dekodierschaltung zu haben, die schnelleres Dekodieren ermöglicht, vorzugsweise bei verringertem Energieverbrauch. Zusätzlich zu dem Liefern einer technisch anspruchsvollen Lösung, könnte eine solche Schaltung eine beträchtliche Menge an Designentwicklungsarbeit einsparen.
Gemäß der vorliegenden Erfindung wird eine, wie in Anspruch 1 definierte, Dekodierschaltung bereitgestellt.
Einige bevorzugte Merkmale der ersten Dekodieranordnung werden nun beschrieben. Äquivalente Merkmale sind, mutatis mutandis, bevorzugt in der zweiten Dekodieranordnung vorhanden.
Die erste Dekodierschaltung weist vorzugsweise eine Vielzahl von Transistoren auf, deren Drain-Anschlüsse mit dem ersten Dekodierknoten verbunden sind, deren Source-Anschlüsse mit dem Entladepotential verbunden sind und deren Gate-Anschlüsse verbunden sind, um ein Entladesignal abhängig von dem Zustand der entsprechenden Eingangsleitung zu erhalten. Jedes Entladesignal stellt in geeigneter Weise eine invertierte oder nicht invertierte Ausgabe der zugehörigen Eingangsleitung dar.
Geeigneter Weise erwidert ein Inverter oder eine andere (z.B. nicht-invertierende) Steuervorrichtung das Auswahlsignal, um die entsprechende Ausgangsleitung zu steuern. Die erste Auswahlschaltung ist geeignet, die entsprechende Ausgangsleitung zu steuern, indem sie das Potential auf dem Drain-Anschluss des Selektionstransistors reduziert, z.B. durch Ableiten jenes Potentials auf den Source-Anschluss des Selektionstransistors
Der zweite Dekodierknoten kann direkt mit dem Source-Anschluss des Selektionstransistors verbunden sein.
Die Schaltung kann einen ersten Haltetransistor aufweisen, dessen Source-Anschluss mit einem Ladepotential verbunden ist, dessen Drain-Anschluss mit den Dekodierknoten verbunden ist und dessen Gate-Anschluss mit dem Drain-Anschluss des Selektionstransistors verbunden ist. Die Schaltung kann einen zweiten Haltetransistor aufweisen, dessen Source-Anschluss mit einem Ladepotential verbunden ist, dessen Drain-Anschluss mit dem Drain-Anschluss des Selektionstransistors verbunden ist und dessen Gate-Anschluss mit dem Dekodierknoten verbunden ist. Der erste und zweite Haltetransistor sind vorzugsweise Invertiertransistoren (PMOS).
Das zweite Aktiviersignal ist in geeigneter Weise aus dem Potential des ersten Dekodierknotens abgeleitet. Vorzugsweise ist der erste Dekodierknoten mit dem Source-Anschluss eines äquivalenten Selektionstransistors der zweiten Dekodieranordnung verbunden.
Die erste Selektionsschaltung kann dazu geeignet sein, ihre zugehörige Ausgangsleitung in Erwiderung auf entgegensetzte Werte der Eingangsleitungen zu jenen auszuwählen, auf welche hin die zweite Selektionsschaltung geeignet ist, ihre zugehörige Ausgangsleitung auszuwählen.
Jede Ausgangsleitung kann eine Wortleitung einer Speichervorrichtung sein oder kann mit dieser verbunden sein. Die Eingangsleitungen stellen zusammen in geeigneter Weise eine Adresse für eine Auswahl dar. Die Eingangsleitungen übertragen in geeigneter Weise binäre Zustandssignale, welche die Adresse darstellen.
Die Vor-Lade-Potentiale können die gleichen oder verschieden sein. Die Vor-Lade-Potentiale sind vorzugsweise höher als die Entladepotentiale (z.B. V_DD bzw. Erde/OV) aber das Vor-Lade-Potential könnte alternativ niedriger sein als das Entladepotential. Man sollte sich bewusst sein, dass für viele Anwendungsmöglichkeiten Bezüge auf den Source- oder Drain-Anschluss eines Transistors willkürlich sind und dass jeder der Transistoren, die genannt wurden, durch andere Schaltmittel, wie Relays, ersetzt werden kann.
Der Dekodierer kann für Speicheradressierung oder andere Anwendungsmöglichkeiten, wie das Dekodieren von Befehlscodes, verwendet werden.
Die vorliegende Erfindung wird nun beispielhaft, unter Bezugnahme auf die beiliegenden Zeichnungen, beschrieben, in welchen:
4 eine Vor-Lade-Schaltung für drei benachbarte Wortleitungen zeigt;
5 eine alternative Vor-Lade-Schaltung für ein Wortleitungspaar zeigt; und
6 eine weitere alternative Vor-Lade-Schaltung für eine einzelne Wortleitung zeigt.
Die Schaltungen gemäß 4 bis 6 machen sich die Tatsache zunutze, dass in einem Vor-Lade-Aufbau des in 3 gezeigten Typs alle bis auf eine der Dekodierleitungen entladen. Deshalb entladen beide zu der gewünschten Dekodierleitung (welche nicht entlädt) benachbarten Entladeleitungen. In den Schaltungen gemäß den 4 bis 6 wird das Entladen einer Dekodierleitung benutzt, um ein Zeit-Aktivierungssignal für eine weitere Dekodierleitung abzuleiten.
In der Schaltung aus 4 sind drei Dekodieranordnungen 100 – 102 gezeigt, von denen jede zu einer einzelnen Wortleitung eines SRAM-Speichers gehört. (In einer echten Schaltung würde eine Dekodieranordnung für jede Wortleitung eines SRAM-Speichers bereitgestellt, für den der Dekodierer arbeitet.) Drei der Wortleitungen des SRAM-Speichers sind bei 30 – 32 gezeigt. Jede Wortleitung wird durch einen zugehörigen Inverter 33 – 35 angesteuert. Die Eingabe an jeden Inverter wird durch eine zugehörige Gate-Anordnung 36 – 38 erzeugt, die von zwei Transistoren 39 – 44 gebildet wird. Jede Gate-Anordnung weist einen ersten PMOS-Vor-Lade-Transistor 39 – 41 auf, der mit seinem Source-Anschluss mit V_DD und mit seinem Drain-Anschluss mit einem zugehörigen Wortleitungsknoten 45 – 47 verbunden ist, und einen NMOS-Durchlass-Transistor 42 – 44, der mit seinem Drain-Anschluss mit dem zugehörigen Knoten 45 – 47 und mit seinem Source-Anschluss mit einem zugehörigen Aktivierungs-Knoten 48 – 50 verbunden ist. Der Gate-Anschluss von jedem NMOS-Transistor 42 – 44 ist mit einer zugehörigen Dekodierleitung 51 – 53 verbunden. Jede Dekodierleitung kann auf V_DD durch einen zugehörigen zweiten PMOS Vor-Lade-Transistor 54 – 56 gebracht werden, welcher mit seinem Source-Anschluss mit V_DD und mit seinem Drain-Anschluss mit der zugehörigen Dekodierleitung verbunden ist. Jede Dekodierleitung kann durch jeden aus der Anzahl von NMOS Adressiertransistoren 57 – 59 auf Erde entladen werden, welche mit ihren Source-Anschlüssen mit den zugehörigen Entladeleitungen und mit ihren Drain-Anschlüssen mit Erde verbunden sind.
Die Gate-Anschlüsse der Adressier-Transistoren empfangen, wie in der Vor-Ladeschaltung aus 3, eine invertierte oder nicht invertierte Ausgabe von einer der Adressleitungen, welche in die Dekodierschaltung eingegeben wird. Eine invertierte oder nicht invertierte Ausgabe von jeder Adressleitung wird an einen der Adressier-Transistoren so angelegt, dass jede Dekodierleitung nur dann nicht-entladen bleibt, wenn die passenden Eingaben an die Adressleitungen angelegt werden, was anzeigt, dass auf eine Zelle oder auf Zellen, mit welchen die zugehörige Wortleitung verbunden ist, zugegriffen wird oder werden soll.
Alle ersten und zweiten PMOS-Vor-Lade-Transistoren 39 – 41 und 54 – 56 empfangen eine gemeinsame Vor-Lade-Eingabe 60.
Um das Entladen einer Dekodierleitung zur Aktivierung der Gate-Anordnung einer anderen Dekodieranordnung auszunutzen, ist jede Dekodierleitung durch eine Verbindung, wie bei 63 – 65 gezeigt, mit dem Aktivierungsknoten einer benachbarten Dekodieranordnung verbunden.
Eine Dekodier-Anordnungs-Replik 163, deren Dekodierleitung mit dem Aktivierungsknoten 50 der ersten Dekodieranordnung 102 der Kette verbunden ist, wird verwendet, um eine Aktivierungseingabe für jene Dekodieranordnung 102 zu erzeugen. Einer der Adressier-Transistoren der Dekodier-Anordnungs-Replik kann mit einer wahren (nicht invertierten) Adressleitung verbunden sein und ein weiterer ihrer Adressiertransistoren kann mit dem Komplement (Inversen) jener Adressleitung verbunden sein, so dass einer von jenen Transistoren eingeschaltet ist, wenn das System angesprochen wird.
PMOS Adressiertransistoren könnten anstelle von NMOS Transistoren verwendet werden, wobei entgegengesetzte Adresswerte an jeden angelegt werden.
Im Einsatz wird, um einen Signalsatz zu dekodieren, der an Adressleitungen zu dem Dekoder angelegt wurde, wird ein kurzer, niedriger Spannungsimpuls an den Vorladeeingang 60 angelegt, so dass die Dekodierleitungen 51 – 53 und die Knoten 45 – 47 bei V_DDschweben. Die Signale von den Adressleitungen (ob invertiert oder nicht-invertiert) werden an die Adressier-Transistoren 57 – 59 aller Dekodieranordnungen angelegt. Die Vor-Lade- und Adress-Signale verkehren vorzugsweise simultan, um Zeit zu sparen und zu vermeiden, dass Knoten sich auf einem Schwebepotential befinden. Da jede Dekodierleitung, mit Ausnahme der zu der gewünschten Wortleitung gehörenden, entlädt, wird der Aktivierungsknoten der NAND-Schaltung der benachbarten Dekodieranordnung auf einen tiefen Zustand gebracht, was ermöglicht, dass der Wortleitungsknoten jener benachbarten Dekodieranordnung einen tiefen Zustand einnimmt, falls seine eigene Dekodierleitung einen noch ausreichend hohen Zustand innehat, um den Durchgangstransistor der Dekodierungsanordnung anzuschalten. Die gewünschte Dekodierleitung ist die einzige, welche in einem hohen Zustand verbleibt, und die Dekodierleitung, welche mit den zu jener Dekodierleitung gehörigen Aktivierungsknoten verbunden ist, entlädt. Daher ist der zu jener Dekodierleitung gehörige Wortleitungsknoten der einzige, der in einen tiefen Zustand übergeht, wobei seine zugehörigen Wortleitung durch seine Ansteuervorrichtung in einen hohen Zustand gebracht wird.
Die Adress-Signale zu den Gate-Anschlüssen der Adressier-Transistoren und die Vor-Lade-Signale an den ersten und zweiten Vor-Lade-Transistor werden von d-Typ Flip-Flops gesteuert, so dass das Ansteigen der Vorladung und aller Adress-Signale gleichzeitig abläuft. Dies kann die Menge an Durchgangsstrom, der zur Steuerung des Systems benötigt wird, reduzieren, indem sichergestellt wird, dass die Vorladung und Adressleitungen nicht zusammen angeschaltet sind. Wenn die Adressierung der SRAM abgeschlossen ist, werden die Flip-Flops zurückgesetzt, wobei die Adressleitungen und die Vor-Ladeleitungen in einen niedrigen Zustand versetzt werden. Dadurch werden die Dekodierleitungen vorgeladen und die zuvor ausge wählte Wortleitung wieder in einen niedrigen Zustand versetzt, bereit für den nächsten Speicherzugriff.
Anstelle von Flip-Flop-Schaltungen, könnten die Adressierungs- und Vor-Lade-Signale mit einem Aktivierungssignal verknüpft werden, welches an einen Eingang einer AND-Operation mit zwei Eingängen (implementiert durch eine beliebige geeignete Gate-Struktur) angelegt wird, dessen anderer Eingang das Vor-Lade-Signal oder ein zugehöriges der Adressierungs-Signale empfängt. Die Adressierungssignale werden durchgeschaltet, bevor die invertierten Ausgaben erzeugt werden. Die Zeitsteuerung des Aktivierungssignals sollte so gestaltet sein, dass es genau nach der Ankunft der langsamsten Adresse an den Gate-Anschlüssen ankommt.
Die Verbindungen 63 – 65 zwischen Dekodierleitungen und Aktivierungsknoten müssen nicht zwischen benachbarten Dekodierungsanordnungen verlaufen. Die Verbindungen zwischen benachbarten Dekodierungsanordnungen verlaufen zu lassen, vereinfacht jedoch das physikalische Routing der Verbindungen, insbesondere, wenn der Dekodierer auf einer integrierten Schaltung implementiert ist.
5 zeigt einen Teil einer besonders bevorzugten Ausführung. In dem System gemäß 5 sind die Dekodierungsanordnungen in Paaren angeordnet, wobei jede Dekodierungsleitung einer Dekodierungsanordnung mit den Aktivierungsknoten seines Paares verbunden ist. In dieser Konfiguration wird die Gate-Anordnung der gewünschten Dekodieranordnung aktiviert, indem die Dekodierleitung ihres Paares entladen wird. Dies umgeht die Notwendigkeit einer Dekodier-Anordnungs-Replik, um eine der echten Dekodieranordnungen zu aktivieren, während die Verbindungen 63 – 64 etc. aufrechterhalten werden, welche nur zwischen benachbarten Dekodierungsanordnungen verlaufen.
Besonders bevorzugt ist in dem System gemäß 5, dass die Dekodierungsanordnungen gepaart sind, so dass die Eingaben an die Adressierungstransistoren jedes Paares entgegengesetzt sind. Jede Dekodierungsanordnung empfängt an einem ihrer Adressierungstransistoren eine Eingabe (entweder invertiert oder nicht invertiert) von jeder der Adressleitungen 9. Wenn eine Dekodierungsanordnung ausgewählt wird (so dass keine ihrer Adressierungstransistoren angeschaltet ist), entlädt die Dekodierungsanordnung am schnellsten, und liefert folglich das früheste und am stärksten geschaltene Aktivierungssignal, welches den entgegengesetzten Satz von Eingaben von den Adressleitungen hat – d.h. sie empfängt eine invertierte Eingabe von jeder Eingangsleitung, von welcher die ausgewählte Dekodierungsanordnung eine nichtinvertierte Eingabe empfängt, und eine nicht invertierte Eingabe von jeder Eingangsleitung, von welcher die ausgewählte Dekodierungsanordnung eine invertierte Eingabe empfängt. Daher werden, wenn alle Adressierungstransistoren einer Dekodierungsanordnung angeschaltet werden, alle Adressierungstransistoren ihrer gepaarten Dekodierungsanordnung abgeschaltet. Wenn jede Dekodieranordnung mit ihrem Gegenstück in dieser Weise gepaart ist, ist die ausgewählte Dekodierungsanordnung die erste aller Dekodierungsanordnungen, die ein Aktivierungssignal empfängt, daher ist die Dekodierungsgeschwindigkeit besonders schnell. In einigen Ausführungen kann das Dekodierungssystem derart gestaltet sein, dass die Dekodierungsanordnungen nicht alle mit ihrem exakten Gegenstück gepaart sein können. Jedoch können die Vorteile immer noch genutzt werden, wenn die Paarungen nur teilweise von diesem Konzept Gebrauch machen.
Eine mögliche Schwierigkeit bei der Implementierung der Anordnungen gemäß 4 und 5 besteht darin, dass es unter gewissen Umständen vorkommen kann, dass eine der Dekodierungsanordnungen nur einen ihrer Adressierungs-Transistoren angeschaltet hat und folglich relativ langsam entlädt, wohingegen bei der Dekodierungsanordnung, welche ihre Aktivierungseingabe liefert, fast alle Adressierungs-Transistoren eingeschaltet sind. In dieser Situation könnte das langsame Entladen der Dekodieranordnung eine fehlerhafte Ausgabe erzeugen, eine Wortleitung anzusteuern. Ob dies eintritt, hängt von vielen Faktoren ab, wie der parasitären Kapazität auf den Dekodierleitungen und den Charakteristika der Transistoren der Dekodie rungsanordnungen. Daher sollten diese sorgfältig entwickelt und vorzugsweise mit einer Simulation überprüft werden, um sicherzustellen, dass ein ungewolltes Anschalten nicht auftreten kann. Jedoch ist es in der Praxis relativ unwahrscheinlich, dass ein ungewolltes Einschalten ein Problem wird, infolge des Body Effects in dem NMOS Durchgangstransistoren.
Der Body Effect bewirkt, dass die Einschaltspannung eines Transistors durch die Spannung auf dem Source-Anschluss des Transistors beeinflusst wird. Im allgemeinen hat ein n-Kanal MOSFET Transistor n+ Regionen, welche den Source- und den Drain-Anschluss bilden, eingebettet in einem p+ Si-Substrat. Eine Gate-Isolator-Region aus dielektrischem SiO₂ liegt zwischen dem Source- und Drain-Anschluss über dem Kanal des Transistors. Eine Gate-Region ist über dem Dielektrikum angeordnet. Die Source- und Drain-Anschlüsse sind von dem Substrat (Bulk) durch die in Sperrrichtung betriebenen p/n Dioden, die in der Struktur eingeschlossen sind, isoliert. Beginnend mit allen Knoten auf Erde, fließt kein Strom, wenn die Spannung auf dem Drain-Anschluss auf V_DD erhöht wird. Wenn nun die Spannung auf dem Gate-Anschluss erhöht wird, wird negative Ladung (d.h. Elektronen) zu der dem Gate-Dielektrikum entgegengesetzten Seite in dem Kanal angezogen. Mit steigender Gate-Spannung sammelt sich genug Ladung an, um ein Fließen eines Stromes zwischen dem Source- und dem Drain-Anschluss zu ermöglichen. Dieser Punkt wird Inversion genannt und die Gate-Source-Spannung, an welcher dies auftritt, wird Schwellenspannung, V_t genannt. Mit weiter steigender Gate-Spannung baut sich Ladung auf und größere Ströme können fließen. Schließlich sättigt die Ladung und der Anstieg des Stromes mit der Gate-Spannung sättigt auch. Wenn eine negative Spannung an das Substrat angelegt wird, erhöht dies die für die Erzeugung der Inversion in dem Kanal nötige Gate-Source-Spannung, und erhöht gewissermaßen die Schwellenspannung, V_t. In normalen Digitalschaltungen für NMOS Transistoren ist das Substrat einheitlich mit Erde, 0V, verbunden. Daher sind keine Auswirkungen von negativen Substraten festzustellen. Jedoch hat das Erhöhen der Source-Spannung über 0V gewissermaßen dieselbe Auswirkung wie das Reduzieren der Substratspannung unter 0V, eine oft verwendete Konfiguration. So haben Transistoren, deren Source-Anschlüsse auf Spannungen liegen, die größer als 0V sind, größere V_ts, als äquivalente Transistoren mit auf 0V liegenden Source-Anschlüssen, d.h. die für das Einsetzen des Stromflusses von dem Drain-Anschluss zu dem Source-Anschluss benötigte Gate-Source-Spannung ist größer.
Die NMOS Durchgangstransistoren der Anordnung gemäß 4 und 5 sind mit ihren Source-Anschlüssen verbunden, wobei ihre Drain-Anschlüsse an V_DD anliegen (an dem Wortleitungsknoten), was aufgrund des Body Effects ein relativ hohes V_t zur Folge hat. Daher muss, damit ein Durchgangstransistor beginnt, leitfähig zu werden, die Dekodierleitung an seinem Source-Anschluss ein Body Effect-erhöhtes V_tn unterhalb der langsameren Dekodierleitung an seinem Gate-Anschluss. Dies verringert die Wahrscheinlichkeit für ein unerwünschtes Einschalten.
Eine weitere Möglichkeit, die Wahrscheinlichkeit eines unerwünschten Einschaltens zu reduzieren, ist das Paaren der Dekodierer mit einigen, gleichen (the same) Dekodierungsbits, um die Anstiegsgeschwindigkeit der Dekodierleitungen unter diesen Umständen zu verringern. Dies würde jedoch die Selektionsgeschwindigkeit verringern.
6 zeigt einige zusätzliche Modifikationen, welche an der Vor-Ladeschaltung gemäß 4 und 5 vorgenommen werden können. Um arbeiten zu können, ist die Schaltung gemäß 4 und 5 von dem Ladungsspeicher auf der Dekodierleitung in dem ausgewählten Dekodierer und von dem Wortleitungsknoten in den nicht ausgewählten Dekodierern abhängig. In einer verrauschten Schaltungsumgebung kann das Speichern der Ladung gefährdet werden und folglich können aus Sicherheitsgründen Modifikationen vorgenommen werden.
In 6 ist ein PMOS Transistor 70 mit seinem Source-Anschluss mit V_DD 71 und mit seinem Drain-Anschluss mit dem Wortleitungsknoten 72 verbunden. Der Gate-Anschluss des Transistors 70 ist mit der Dekodierleitung 73 verbunden. Die Aufgabe des Transistors 70 ist, den Wortleitungsknoten 72 auf V_DD zu halten, wenn die Dekodierleitung in nicht selektierten Dekodierern entladen wird.
Ein weiterer PMOS-Transistor 74 ist mit seinem Source-Anschluss mit V_DD 71 und mit seinem Drain-Anschluss mit der Dekodierleitung 73 verbunden. Der Gate-Anschluss des Transistors 74 ist mit dem Wortleitungsknoten 72 verbunden. Die Aufgabe des Transistors 74 besteht darin, das Entladen der Dekodierleitung in den selektierten Dekodierern zu verhindern.
Die Transistoren 70 und 74 bilden ein kreuzverbundenes Paar zwischen der Dekodierleitung und dem Wortleitungsknoten. Die Transistoren helfen auch, Probleme aufgrund eines versehentlichen Entladens des Wortleitungsknotens, wie zuvor beschrieben wurde, zu vermeiden. Sobald die Dekodierleitung unter (V_DD – V_tp) gesunken ist, hält der Transistor 70 den Wortleitungsknoten entgegen jeglichem Entladungsstrom durch den Durchgangstransistor auf hohem Niveau, bis die Dekodierleitung die Möglichkeit hat, ihn zu entladen und vollständig abzuschalten. Entweder können beide oder keiner von den Transistoren 70 und 74 benutzt werden.
Eine weitere Möglichkeit, das Entladen des Wortleitungsknotens zu verhindern, ist die Verwendung eines Rückkoppelungs-PMOS-Transistors, dessen Source-Anschluss mit V_DD, dessen Drain-Anschluss mit dem Wortleitungsknoten und dessen Gate-Anschluss mit der Wortleitung selbst verbunden ist. Jedoch müsste diese Vorrichtung durch das Aktivierungssignal über den NMOS Durchgangstransistor 75 überwunden werden, wenn die Wortleitung selektiert wird, was mehr Leistung beanspruchen würde, als alternative Anordnungen und die langsame Selektion der Wortleitung würde leicht fallen.
Der Energieverbrauch der Schaltung kann durch eine Zahl von weiteren Maßnahmen reduziert werden, welche sorgfältige Design und Layout der Schaltung ein schließen – z.B. die Dekodierleitungen so kurz wie möglich zu halten und die NMOS-Dekodiertransistoren so auszulegen, dass sie ihre Drain-Anschlüsse teilen.
Im Vergleich mit Schaltungen des Standes der Technik, ermöglichen die Schaltungen gemäß 4 bis 6 ein schnelles Dekodieren, weil, im Unterschied zu Standard-Vor-Ladeschaltungen keine Zeit mit Warten auf die Ankunft eines Aktivierungssignal vergeudet wird, und es, im Unterschied zu einem statischen Standard-Dekodierer, nur drei Inversionsstufen (in der Annahme, es existiert eine Ansteuervorrichtung an dem Ausgang des Adressierungs-Flip-Flops) von einer Adresse zur Wortleitung gibt. Im Vergleich zu einer Standard-Vor-Ladeschaltung wird Geschwindigkeit auch dadurch gewonnen, dass das Aktivierungssignal an die selektierte Dekodierungseinrichtung von einem Dekodierer geliefert werden kann, dessen Dekodierungs-NMOS-Transistoren alle angeschaltet sind, während eine Standard-Vor-Lade-Zeitsteuerungsschaltung in der Geschwindigkeit im schlimmsten Fall dadurch begrenzt ist, dass nur ein Dekodierungs-Transistor angeschaltet wird und der schlechteste Betriebszustand bewirkt wird. In ähnlicher Weise kann die Notwendigkeit einer getrennten Schaltung zur Erzeugung einer Zeitaktivierung vermieden werden. Es ist relativ einfach, die Schaltungen gemäß 4 bis 6 zu skalieren, indem Adresseingänge mit ihren verbundenen NMOS Adressierungstransistoren zu/von der Dekodierungsleitung hinzugefügt/entfernt werden, wohingegen in einer statischen Standardschaltung das Ändern der Adressgröße oft mit Schwierigkeiten verbunden sein kann, da die Anzahl der Eingänge direkt den benötigten Schaltungstyp verändert – oft ist eine vollständige Neugestaltung notwendig, wenn Adressen hinzugefügt/entfernt werden, um eine optimale Leistung zu erzielen. Die Schaltungen gemäß den 4 bis 6 ermöglichen besonders kompakte Layouts: Die NMOS Adressierungstransistoren können in dem Layout unter den Adressleitungen angeordnet sein, und die verbleibende Schaltung (möglicherweise nur sieben Transistoren) kann in einem kleinen Bereich angeordnet sein, da alle Vorrichtungen bis auf die Steuervorrichtung sehr klein sein können.
Die Schaltungen gemäß den 4 bis 6 können in Dekodierern für SRAM und anderen Speicheranordnungen und in anderen Dekodierungssituationen, wie zugeordneten Verarbeitungsanordnungen, verwendet werden.

Claims

Dekodierschaltung zur Selektion einer Ausgangsleitung aus einer Vielzahl von Ausgangsleitungen (30–32) in Abhängigkeit von dem Status einer Vielzahl von Eingangsleitungen, wobei die Schaltung umfasst: – eine erste Dekodieranordnung, umfassend: einen ersten Dekodierknoten (51–53); eine erste Vor-Ladeschaltung (54–56), um den ersten Dekodierknoten (51–53) auf ein Ladepotential aufzuladen; eine erste Entladeschaltung (57–59) mit einer Vielzahl von Schaltmitteln, von denen jedes geeignet ist, in Abhängigkeit von dem Status einer entsprechenden Eingangsleitung den ersten Dekodierknoten (51–53) mit einem Entladepotential zu verbinden; und eine erste Auswahlschaltung (36–38), die mit einer entsprechenden Ausgangsleitung (30–32) verbunden und dazu geeignet ist, auf ein erstes Aktivierungssignal (63–65) hin jene Ausgangsleitung (30–32) auszuwählen, wenn der erste Dekodierknoten (51–53) nicht entladen hat; und – eine zweite Dekodieranordnung mit: einem zweiten Dekodierknoten (51–53); einer zweiten Vor-Ladeschaltung, um den zweiten Dekodierknoten (51–53) auf ein Ladepotential aufzuladen; eine zweite Entladeschaltung (57–59) mit einer Vielzahl von Schaltmitteln, von denen jedes geeignet ist, in Abhängigkeit von dem Status einer entsprechenden Eingangsleitung den zweiten Dekodierknoten (51–53) mit einem Entladepotential zu verbinden; und eine zweite Auswahlschaltung (36–38), die mit einer entsprechenden Ausgangsleitung verbunden und dazu geeignet ist, auf ein zweites Aktivierungssignal (63–65) hin jene Ausgangsleitung (30–32) auszuwählen, wenn der zweite Dekodierknoten (51–53) nicht entladen hat; – worin die erste Vor-Ladeschaltung einen Vor-Ladetransistor (54–56) umfasst, dessen Source-Anschluss mit dem Vor-Ladepotential und dessen Drain-Anschluss mit dem Dekodierknoten (51–53) verbunden ist; – das erste Aktivierungssignal (63–65) aus dem Potential des zweiten Dekodierknotens (51–53) abgeleitet wird; dadurch gekennzeichnet, dass – die erste Auswahlschaltung (36–38) einen Selektionstransistor (42–44) umfasst, dessen Gate-Anschluss mit dem ersten Dekodierknoten (51–53) verbunden ist, dessen Source-Anschluss verbunden ist, um ein erstes Aktivierungssignal (63–65) zu empfangen, und dessen Drain-Anschluss dazu vorgesehen ist, ein Selektionssignal für die entsprechende Ausgangsleitung (30–32) zu liefern; – die Dekodierschaltung eine weitere Vor-Ladeschaltung (39–41) zum Vor-Laden des Drain-Anschlusses des Selektionstransistors (42–44) auf ein Ladepotential umfasst; – die weitere Vor-Ladeschaltung (39–41) einen weiteren Vor-Ladetransistor (39–41) umfasst, dessen Source-Anschluss mit dem Vor-Ladepotential und dessen Drain-Anschluss mit dem Drain-Anschluss des Selektionstransistors (42–44) verbunden ist; und – der Vor-Ladetransistor (54–56) und der weitere Vor-Ladetransistor (39–41) auf ein übliches Vor-Ladesignal (60) hin in Funktion sind.
Dekodierschaltung gemäß Anspruch 1, worin die erste Entladeschaltung (57–59) eine Vielzahl von Transistoren umfasst, deren Drain-Anschlüsse mit dem ersten Dekodierungsknoten (51–53), deren Source-Anschlüsse mit dem Entladepotential verbunden sind und deren Gate-Anschlüsse verbunden sind, um ein von dem Status der entsprechenden Eingangsleitung abhängiges Entladesignal zu empfangen.
Dekodierschaltung gemäß Anspruch 2, worin jedes Entladesignal eine invertierte oder nicht-invertierte Ausgabe der entsprechenden Eingangsleitung darstellt.
Dekodierschaltung gemäß Anspruch 1, einen Inverter (33–35) umfassend, welcher auf das Selektionssignal hin die entsprechende Ausgangsleitung (30–32) ansteuert.
Dekodierschaltung gemäß Anspruch 4, worin die erste Selektionsschaltung dazu geeignet ist, die entsprechende Ausgangsleitung (30–32) auszuwählen, indem sie das Potential an dem Drain-Anschluss der Selektionstransistors (42–44) reduziert.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, worin der zweite Dekodierknoten (51–53) mit dem Source-Anschluss des Selektionstransistors (42–44) verbunden ist.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, einen ersten Haltetransistor (74) umfassend, dessen Source-Anschluss mit einem Ladepotential, dessen Drain-Anschluss mit dem Dekodierknoten (73) und dessen Gate-Anschluss mit dem Drain-Anschluss des Selektionstransistors (42–44) verbunden ist.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, einen zweiten Haltetransistor (70) umfassend, dessen Source-Anschluss mit einem Ladepotential verbunden ist, dessen Drain-Anschluss mit dem Drain-Anschluss des Selektionstransistors (42–44) und dessen Gate-Anschluss mit dem Dekodierknoten (73) verbunden ist.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, worin das zweite Aktivierungssignal (63–65) aus dem Potential des ersten Dekodierknotens (51–53) abgeleitet wird.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, worin die erste Selektionsschaltung dazu geeignet ist, ihre zugehörige Ausgangsleitung (30–32) in Reaktion auf entgegengesetzte Werte der Eingangsleitungen zu jenen auszuwählen, auf welche hin die zweite Selektionsschaltung geeignet ist, ihre zugehörige Ausgangsleitung (30–32) auszuwählen.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, worin jede Ausgangsleitung eine Wortleitung (30–32) einer Speichervorrichtung (1) ist.
Dekodierschaltung gemäß einem der vorhergehenden Ansprüche, worin die Eingangsleitungen eine Adresse zur Selektion darstellen.