DE69433337T2

DE69433337T2 - Halbleiterbauelement und dessen Herstellungsverfahren

Info

Publication number: DE69433337T2
Application number: DE69433337T
Authority: DE
Inventors: Koichi Kawasaki-shi Hashimoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1993-09-20
Filing date: 1994-09-20
Publication date: 2004-04-15
Anticipated expiration: 2014-09-21
Also published as: JPH0794595A; DE69433337D1; EP0645820A2; KR950010067A; EP0645820B1; US5717254A; JP3256048B2; EP0645820A3; KR0185432B1; KR100209345B1; US6160294A

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und spezieller eine Halbleitervorrichtung mit einem Komplementär-MOS (CMOS).
Da eine integrierte Halbleiterschaltungsvorrichtung im Ausmaß zunimmt, ist eine LSI im allgemeinen Gebrauch, in der eine Hochgeschwindigkeitslogikschaltung und eine Massenspeichereinheit auf demselben Halbleiterchip montiert sind. Um eine Hochgeschwindigkeitsoperation einer integrierten Halbleiterschaltung mit großer Kapazität zu erreichen, ist es am effektivsten, einen MOS-Transistor zu miniaturisieren, um die Leistung derselben (und den Metalloxid-Halbleiter) zu verbessern und einen Integrationsgrad durch Miniaturisierung zu erhöhen. Als Gegenmaßnahme zur Reduzierung von parasitären Komponenten ist es ferner effektiv, den Widerstand einer Gateelektrode des MOS-Transistors zu verringern und den Widerstand einer Source-/Draindiffusionsschicht effektiv zu verringern. Des weiteren ergibt dies auch einen Effekt zum Erhöhen des Integrationsgrades und zum Verkürzen einer mittleren Zwischenverbindungslänge durch Erhöhen der Zwischenverbindungsdichte.
Andererseits wird als Speicher einer Vorrichtung dieser Art häufig eine SRAM-Zelle unter Verwendung von sechs MOS-Transistoren eingesetzt, und es besteht der Wunsch, den Zellenbereich zum Zweck des Erreichens einer großen Kapazität in dieser Vorrichtung zu verkleinern.
Die Verbesserung der Basisleistung eines MOS-Transistors folgt einer Skalierungsregel und ist durch Verringerung der Maße einer Ebenenkomponente und Verringerung der Dicke einer Diffusionsschicht erreicht worden, die in einer Tiefenrichtung angeordnet ist.
Hinsichtlich der Verringerung des Widerstandes der Gateelektrode eines MOS-Transistors ist eine Salicidtechnik bekannt, bei der hitzebeständiges Metallsilicid und Poly silicium aufeinander laminiert werden und das hitzebeständige Metallsilicid auf selbstausrichtende Weise auf einem Polycidgate gebildet wird, das erhalten wird, indem ein Mustern auf die Laminierung oder das Polysilicium angewendet wird.
Hinsichtlich der effektiven Verringerung des Widerstandes der Source-/Draindiffusionsschicht ist eine Salicidtechnik bekannt, bei der hitzebeständiges Metallsilicid auf selbstausrichtende Weise auf einer Diffusionsschicht gebildet wird, oder eine Technik, bei der ein Metallfilm auf der Diffusionsschicht durch ein chemisches Dampfabscheidungsverfahren selektiv gebildet wird.
Um die Zwischenverbindungsdichte zu erhöhen, ist des weiteren eine Technik zur Zwischenverbindung ohne Zwischenschichtisolierfilm anstelle des Kontaktierens von Zwischenverbindungen durch einen Öffnungsabschnitt des Zwischenschichtisolierfilms bekannt, d. h., eine sogenannte lokale Zwischenverbindungstechnik. Diese Technik wird auch für die SRAM-Zelle verwendet, um dadurch eine Verkleinerung des Zellenbereiches zu erzielen.
Hinsichtlich eines p-Kanal-MOS-Transistors ist es ferner erforderlich geworden, einen Oberflächenkanaltyp zu verwenden, bei dem eine Gateelektrode aus p-Typ-Polysilicium eingesetzt wird, aber in einer Gateelektrode, in der Silicid in dem oberen Teil gebildet ist, wie oben beschrieben, diffundieren Verunreinigungen im Inneren derselben leicht in seitliche Richtung.
Da der p-Typ-MOS-Transistor und der n-Typ-MOS-Transistor ferner in einer n-Mulde bzw. einer p-Mulde gebildet sind, sind diese Transistoren separat angeordnet, und der Raum zwischen ihnen wird größer, was besonders in einer SRAM-Zelle auffällt. In diesem Fall ist ein Verfahren zum gegenseitigen Verbinden der p-Typ-Gateelektrode des p-Typ- MOS-Transistors und der Gateelektrode aus n-Typ-Polysilicium des n-Typ-MOS-Transistors durch eine lokale Zwischenverbindung bekannt.
Die lokale Zwischenverbindung ist zum Beispiel in der US-Patentveröffentlichung USP 4,821,085 beschrieben, und das Verfahren zum Bilden der lokalen Zwischenverbindung ist in USP 4,804,636 und USP 4,793,896 offenbart. Ferner ist ein SRAM unter Verwendung der lokalen Zwischenverbindung in USP 4,804,636 und USP 4,975,756 offenbart. Weiterhin ist die Anordnung, bei der eine p-Typ-Gateelektrode und eine n-Typ-Gateelektrode durch lokale Zwischenverbindung verbunden sind, in USP 4,804,636 und USP 4,890,141 beschrieben. Ein Artikel in IEEE Transactions on Electron Devices 39 (1992) Oktober, Nr. 10, S. 2359 – 2363, Y. Uemoto et al, offenbart eine SRAM-Vorrichtung mit einer Vielzahl von Halbleiterelementen, einem SiO₂-Isolierfilm, der die Halbleiterelemente bedeckt, einem Öffnungsabschnitt in dem Isolierfilm, über N⁺ Source-/Draindiffundierungen, und einem leitfähigen Muster, das in solch einer Öffnung gebildet ist (N⁺ dotierte 3. Poly-Si-Schicht, eine 2. Poly-Si-Schicht und erste AlSchicht). Eine allgemeine Technik, die auf die Herstellung von Zwischenverbindungen anwendbar ist, wie sie in den obenerwähnten Vorrichtungen zum Einsatz kommt, ist in EP-A-0190070 beschrieben.
Eine lokale Zwischenverbindung hat zum Beispiel solch eine Konstruktion, wie sie in 1 gezeigt ist.
In 1 ist ein Transistor 3 in einer von einem Feldisolierfilm 2 umgebenen Zone auf einem Halbleitersubstrat 1 gebildet, und eine Zwischenverbindung 4 ist auf dem Feldisolierfilm 2 gebildet. Falls eine Drainschicht 5 des Transistors 3 und die Zwischenverbindung 4 durch lokale Zwischenverbindung miteinander verbunden werden, wird ferner nach dem Bilden eines Titannitridfilms 8 längs der Oberflächen des Feldisolierfilms 2, einer Gateelektrode 6, einer Drainschicht 5 und einer Sourceschicht 7 ein Mustern auf den Titannitridfilm angewendet, um den Titannitridfilm 8 in einem Teil ab der Drainschicht 5 des Transistors 3 bis hinüber zu der Zwischenverbindung 4 zu belassen, der als lokale Zwischenverbindung 9 verwendet wird.
Außerdem wird eine Titansilicidschicht 10, die durch eine Salicidtechnik gebildet wird, auf den Oberflächen der Gateelektrode 6, der Drainschicht 5 und der Sourceschicht 7 gebildet.
Wenn nun ein Mustern auf den Titannitridfilm 8 angewendet wird, um die lokale Zwischenverbindung 9 zu bilden, wird der Titannitridfilm 8, der auf der Gateelektrode 6 und der Sourceschicht 7 angeordnet ist, durch Ätzen entfernt.
Einhergehend mit dem Fortschritt der Miniaturisierung einer Halbleitervorrichtung wird jedoch eine durch die Salicidtechnik gebildete Titansilicidschicht 10 dünner. Deshalb ist die Ätzselektivität zwischen der Titansilicidschicht 10 und dem Titannitridfilm 8, der für die lokale Zwischenverbindung verwendet wird, unzureichend geworden. Daher kann die lokale Zwischenverbindung 9 mit der oben beschriebenen Konstruktion nicht auf eine verfeinerte Halbleitervorrichtung angewendet werden.
Wenn ferner ein Polycidfilm aus Wolframsilicid und Polysilicium als Bildungsfilm der Gateelektrode 6 verwendet wird, kann die oben beschriebene Zwischenverbindung 9 für den Titannitridfilm 8 nicht verwendet werden, da sie keine Ätzselektivität für Wolframsilicid vorsieht.
Um die Leistung eines feinen Transistors zu verbessern und die parasitären Komponenten zu steuern, um dadurch eine hohe Geschwindigkeit einer Logikschaltung zu erreichen, ist ein Wolframpolycidgate oder ein Salicidgate erforderlich, welches durch Bilden von Titansilicid erhalten wird. Gleich zeitig muß der Integrationsgrad einer Halbleitervorrichtung wie z. B. eines SRAM verbessert werden, aber die gegenwärtige Sachlage ist so, daß die Genauigkeit der Musterkonfiguration der lokalen Zwischenverbindung nicht genügend verbessert worden ist.
Ferner ist in der japanischen Patentveröffentlichung JP-A-59121868 eine Struktur beschrieben, in der ein Molybdänsilicidmuster zum Verbinden einer Diffusionsschicht mit einer Zwischenverbindungsschicht in einem Öffnungsabschnitt eines Isolierfilms vorgesehen ist, und dieses Muster erstreckt sich durch den Isolierfilm zu einem anderen Öffnungsabschnitt. Jedoch ist es unmöglich, mit solch einer Struktur, wie sie oben beschrieben ist, eine ausreichende Flachheit in einer mehrschichtigen Struktur zu erhalten.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einem Zwischenverbindungsmuster zum Verbinden zwischen leitfähigen Abschnitten von Elementen vorzusehen, das der Miniaturisierung eines Halbleiterelementes entsprechen kann, und ferner zum Unterdrücken eines parasitären Widerstandes von Diffusionsschichten, die das Halbleiterelement bilden, und des Übergangsleckstroms.
Gemäß der vorliegenden Erfindung ist eine Halbleitervorrichtung vorgesehen, die umfaßt: eine erste Isolierschicht, die auf einem Teil eines Halbleitersubstrates gebildet ist; eine Vielzahl von Transistoren, die einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor enthalten, die in dem Halbleitersubstrat in Zonen gebildet sind, die von der ersten Isolierschicht umgeben sind, wobei jeder von der Vielzahl von Transistoren eine Gateelektrode hat, die sich auf der ersten Isolierschicht erstreckt, und Verunreinigungsdiffusionszonen auf beiden Seiten der Gateelektroden; eine zweite Isolierschicht, die die Vielzahl von Transistoren und die Gateelektroden auf der ersten Isolierschicht bedeckt; eine erste Öffnung, die in der zweiten Isolierschicht gebildet ist, wobei diese erste Öffnung eine der Verunreinigungsdiffusionszonen des ersten Transistors und die Gateelektrode des dritten Transistors exponiert; eine zweite Öffnung, die in der zweiten Isolierschicht gebildet ist, wobei diese zweite Öffnung eine der Verunreinigungsdiffusionszonen des zweiten Transistors und die genannte Gateelektrode exponiert; ein erstes leitfähiges Muster, das die erste Öffnung vergräbt, wobei es die Verunreinigungsdiffusionszone des ersten Transistors und die Gateelektrode des dritten Transistors in der ersten Öffnung kontaktiert, und ein zweites leitfähiges Muster, das die zweite Öffnung vergräbt, wobei es die Verunreinigungsdiffusionszone des zweiten Transistors und die Gateelektrode des dritten Transistors in der ersten Öffnung kontaktiert; dadurch gekennzeichnet, daß die ersten und zweiten leitfähigen Muster von den anderen Transistoren der genannten Vielzahl von Transistoren getrennt sind.
Die Erfindung betrifft auch ein entsprechendes Verfahren.
In solch einer Vorrichtung ist die Oberfläche der Diffusionsschicht, mit der das leitfähige Muster zur Verbindung nicht verbunden ist, mit der Isolierschicht bedeckt. Somit wird das dünne hitzebeständige Metallsilicid auf der Diffusionsschichtoberfläche durch das Ätzen nicht mehr entfernt, wenn das leitfähige Muster zur Verbindung gebildet wird. Dem Material des leitfähigen Musters zur Verbindung, dem Zwischenverbindungsmaterial darunter und dem Material der Diffusionsschichtoberfläche sind nämlich keine Grenzen mehr gesetzt.
Dann wird das Verringern des Integrationsgrades gesteuert, indem das leitfähige Muster zur Verbindung gebildet wird, während es auf den Öffnungsabschnitt und um diesen herum begrenzt wird. Wenn das leitfähige Muster zur Verbindung nämlich unter Verwendung einer leitfähigen Schicht gebildet wird, welche die Zwischenverbindung darstellt, die eine andere Funktion hat, wird die Anordnung des leitfähigen Musters zur Verbindung und jener Zwischenverbindung schwierig, wodurch die Verringerung des Integrationsgrades verhindert wird.
Das leitfähige Muster zur Verbindung kann für einen anderen Zweck genutzt werden, wie etwa zur Verbindung einer anderen leitfähigen Schicht, ohne den Prozeß zu vergrößern, es sei denn, daß der Integrationsgrad geprüft wird. Unter Verwendung des leitfähigen Films, der das leitfähige Muster darstellt, für eine andere lokale Zwischenverbindung wird nämlich die Zwischenverbindungsdichte verbessert und die mittlere Zwischenverbindungslänge reduziert, ohne den Prozeß zu vergrößern, wodurch das Erreichen einer hohen Geschwindigkeit unterstützt wird. Des weiteren wird ein Öffnungsabschnitt mit einem breiten Bereich zum Exponieren der Diffusionsschicht gebildet, und das leitfähige Muster wird so angeordnet, um in dem Öffnungsabschnitt zu existieren, um dadurch den parasitären Widerstand der Diffusionsschicht zu verringern.
Wenn das leitfähige Muster zur Verbindung der vorliegenden Erfindung angewendet wird, ist es entweder eine Schicht, die einen ohmschen Kontakt für die beiden p⁺ und n⁺ Typen von Halbleitern erfordert, eine Schicht, in der eine Hochtemperaturverarbeitung auf Grund einer Schicht über TiSi unmöglich wird, oder eine Schicht, in welcher der Zwischenverbindungswiderstand zu einem Problem wird. Demzufolge ist es wünschenswert, Metall als Material des leitfähigen Musters zur Verbindung zu verwenden, und es ist auch wünschenswert, daß sowohl der Zwischenschichtisolierfilm als auch das leitfähige Muster zur Verbindung im Vergleich zu anderen Zwischenverbindungsschichten dünner sind.
Auf Grund dessen, daß es leicht ist, die Schicht dünner zu bilden, und ohne weiteres eine Genauigkeit bei der Feinverarbeitung erhalten werden kann, ist Wolfram als Material des leitfähigen Musters zur Verbindung ausgezeichnet. Da es weiterhin günstig ist, Fluor als Hauptätzmittel zu verwenden, wenn Wolfram zum Einsatz kommt, ist es empfehlenswert, den Öffnungsabschnitt da, wo das leitfähige Muster zur Verbindung angeordnet ist, in einem Isolierfilm zu bilden, der als Hauptbestandteil SiΟ₂ enthält, wodurch die Selektivität für die Grundlage (Isolierfilm) mehr erhöht wird, wenn Wolfram geätzt wird. Da dies als Selektivität dennoch nicht ausreicht, die typischerweise ungefähr 2 beträgt, macht sich die Existenz von isotropen Komponenten beim Ätzen erforderlich, wenn ein Mustern auf Wolfram angewendet wird. Der Grund dafür ist der, daß Wolfram beim anisotropen Ätzen, wenn eine Niveaudifferenz in der Gateelektrode existiert, leicht auf der Seitenwand der Gateelektrode verbleibt, und ein übermäßiges Ätzen in dem Grad der Höhe der Niveaudifferenz ist notwendig, um Wolfram auf der Seitenwand zu entfernen, wodurch es erforderlich wird, die Filmdicke des Isolierfilms in solch einem Maße dicker zu bilden, daß er durch solch ein Ätzen nicht verschwindet. In diesem Fall ist es wünschenswert, daß die Ätzrate in horizontaler Richtung bezüglich des Substrates 1/3 oder mehr als die Ätzrate in senkrechter Richtung erreicht.
Da das leitfähige Muster zur Verbindung gemäß der vorliegenden Erfindung nur in dem Öffnungsabschnitt und dem peripheren Abschnitt desselben gebildet wird, ist es zum Erreichen einer Flachheit einer mehrschichtigen Struktur vorteilhaft.
In manchen Ausführungsformen der vorliegenden Erfindung existiert eine Öffnung, die in dem Isolierfilm gebildet ist, und eine isolierende Seitenwand, die auf dem Seitenabschnitt der Zwischenverbindung gebildet ist, die unter dem Isolierfilm existiert und durch das Innere der Öffnung verläuft. Die Seitenwand ist gebildet, um den Randabschnitt der Diffusionsschicht in dem Öffnungsabschnitt zu überlappen, oder die Zwischenverbindung ist gebildet, um nur in dem Öffnungsabschnitt hin zu der Seite der Diffusionsschicht zu ragen. Selbst wenn die Diffusionsschicht eine LDD-Struktur hat, wird daher die schwach konzentrierte Schicht der LDD-Struktur durch die Seitenwand oder die Isolierschicht unter der Zwischenverbindung bedeckt und geschützt. Deshalb gelangt das leitfähige Muster zur Verbindung nicht mit der schwach konzentrierten Schicht in Kontakt, und der Leck- oder Kriechstrom gelangt auch nicht auf die Substratseite. Da der Randabschnitt des Feldoxidfilms, der die Diffusionsschicht umgibt, gleichzeitig bedeckt ist, wird der Randabschnitt des Feldoxidfilms durch Ätzen entfernt, wenn der Öffnungsabschnitt gebildet wird, und der Kriechstrom tritt auch aus demselben nicht heraus. Ferner nähern sich die Zwischenverbindung und die Diffusionsschicht in diesem Fall aneinander an, und eine Verkleinerung des Zellenbereiches macht Fortschritte.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Schnittansicht, die ein Beispiel für eine herkömmliche Vorrichtung zeigt;
2A bis 2C sind Draufsichten, die einen Herstellungsprozeß zum Produzieren einer Halbleitervorrichtung zeigen, die die vorliegende Erfindung verkörpert;
3A bis 3C sind Schnittansichten einer Stufe in dem Herstellungsprozeß von 2A bis 2C, und zwar Schnittansichten längs einer Linie I-I in 2C;
4 ist ein Ersatzschaltungsdiagramm einer Halbleitervorrichtung der ersten Ausführungsform der vorliegenden Erfindung;
5A ist eine Draufsicht, die einen Hauptteil einer zweiten Halbleitervorrichtung zeigt, die die vorliegende Erfindung verkörpert, und 5B ist eine Schnittansicht eines Teils längs einer Linie II-II in 5A;
6 ist eine Schnittansicht, die Probleme beim Bilden der lokalen Zwischenverbindung zeigt;
7A und 7B sind eine Draufsicht und eine Schnittansicht zum Bilden einer ersten lokalen Zwischenverbindung in einer dritten Halbleitervorrichtung, die die vorliegende Erfindung verkörpert;
8A und 8B sind eine Draufsicht und eine Schnittansicht der Bildung einer zweiten lokalen Zwischenverbindung in einer dritten Form einer Halbleitervorrichtung, die die vorliegende Erfindung verkörpert;
9A bis 9C sind eine Draufsicht und Schnittansichten der Bildung einer dritten lokalen Zwischenverbindung in der dritten Form der Halbleitervorrichtung, die die vorliegende Erfindung verkörpert;
10A ist eine Draufsicht, die eine vierte Halbleitervorrichtung zeigt, die die vorliegende Erfindung verkörpert, 10B ist eine Schnittansicht eines Teils längs einer Linie III-III derselben, und 10C ist ein Ersatzschaltungsdiagramm der Halbleitervorrichtung der vierten Vorrichtung, die die vorliegende Erfindung verkörpert;
11 ist eine Draufsicht, die eine fünfte Halbleitervorrichtung zeigt, die die vorliegende Erfindung verkörpert;
12A ist eine Schnittansicht, die einen ersten Hauptteil der fünften Halbleitervorrichtung zeigt, die die vorliegende Erfindung verkörpert, und eine Schnittansicht eines Teils längs einer Linie IV-IV in 11, und 12B ist eine Schnittansicht, die den ersten Hauptteil der Halbleitervorrichtung der fünften Ausführungsform der vorliegenden Erfindung zeigt, und eine Schnittansicht eines Teils längs einer Linie IV-IV in 11; und
13A und 13B sind Draufsichten, die eine andere Ausführungsform der lokalen Zwischenverbindung zeigen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
(Erste Ausführungsform)
2A bis 2C sind Draufsichten, die einen Prozeß zum Bilden einer SRAM-Zelle zeigen, die die vorliegende Erfindung verkörpert, 3A bis 3C sind Teilschnittansichten derselben, und 4 ist ein Ersatzschaltungsdiagramm der SRAM-Zelle. Übrigens wurden alle Zwischenschichtisolierfilme in 2A bis 2C weggelassen.
Zuerst wird unter Bezugnahme auf 2C die SRAM-Zelle gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.
In 2C sind eine n-Typ-Mulde 11 und eine p-Typ-Mulde 12 auf einem Halbleitersubstrat 10 wie beispielsweise Silicium gebildet, und in der n-Typ-Mulde 11 sind zwei p-Typ-Lasttransistoren TR₁ und TR₂ gebildet. Ferner sind in der p-Typ-Mulde 12 zwei n-Typ-Treibertransistoren TR₃ und TR₄ und zwei n-Typ-Transfertransistoren TR₅ und TR₆ gebildet. Diese Transistoren sind aus MOS-Transistoren gebildet.
Weiterhin sind die Lasttransistoren TR₁ und TR₂, die Treibertransistoren TR₃ und TR₄ und die Transfertransistoren TR₅ und TR₆ in aktiven Zonen 22 bis 27 gebildet, die von einem Feldisolierfilm 21 umgeben sind. Ferner sind zwei Leitungen von Gatezwischenverbindungen 28 und 29 auf dem Feldisolierfilm 21 angeordnet, welche aktive Zonen 22 bis 25 der Lasttransistoren TR₁ und TR₂ und der Treibertransistoren TR₃ und TR₄ durchlaufen und als Gateelektroden der Transistoren TR₁ bis TR₄ in den Zonen fungieren, welche die Zwischenverbindungen durchlaufen. Diese Gatezwischenverbindungen 28 und 29 sind aus Polycidfilmen gebildet.
Zwei Lasttransistoren TR₁ und TR₂ haben p-Typ-Sourceschichten (eine Diffusionsschicht) 13s und 14s und -Drainschichten (eine Diffusionsschicht) 13d und 14d in einer Richtung parallel zu einer Grenzlinie L zwischen der n-Typ-Mulde 11 und der p-Typ-Mulde 12, und Gateelektroden 13g und 14g sind dazwischen auf der n-Typ-Mulde 11 durch einen nichtgezeigten Isolierfilm gebildet.
Während die Gateelektrode 13g des ersten Lasttransistors TR₁ mit der Drainschicht 14d des zweiten Lasttransistors TR₂ durch eine lokale Zwischenverbindung (ein leitfähiges Muster zur Verbindung) 31 verbunden ist, ist ferner die Gateelektrode 14g des zweiten Lasttransistors TR₂ mit der Drainschicht 13d des ersten Lasttransistors TR₁ durch eine lokale Zwischenverbindung 32 verbunden. Ferner ist eine Vdd-Zwischenverbindung (nicht gezeigt) zum Anwenden einer Spannung Vdd mit jeweiligen Sourceschichten 13s und 14s der beiden Lasttransistoren TR₁ und TR₂ verbunden.
Sourceschichten 15s und 16s und Drainschichten 15d und 16d der beiden Treibertransistoren TR₃ und TR₄ sind in schräger Richtung bezüglich der Grenzlinie L zwischen der n-Typ-Mulde 11 und der p-Typ-Mulde 12 angeordnet, und Gateelektroden 15g und 16g sind durch einen nichtgezeigten Isolierfilm auf der p-Typ-Mulde 12 zwischen den Sourceschichten 15s und 16s und den Drainschichten 15d und 16d gebildet. Diese Gateelektroden 15g und 16g sind mit den Drainschichten 15d und 16d der anderen Treibertransistoren TR₃ und TR₄ gegenseitig durch lokale Zwischenverbindungen 33 und 34 verbunden.
Zwei Transfertransistoren TR₅ und TR₆ sind jene, in denen die Teile, welche aktive Zonen 26 und 27 einer Wortleitung WL durchlaufen, als Gateelektroden 17g und 18g verwendet werden, und diese Gateelektroden 17g und 18g erstrecken sich in einer Richtung, die zu der Grenzlinie L zwischen der n-Typ-Mulde 11 und der p-Typ-Mulde 12 nahezu parallel ist, und Source-/Drainschichten 17sd und 18sd sind in den aktiven Zonen 26 und 27 auf beiden Seiten davon gebildet.
Die Source-/Drainschicht 17sd auf einer Seite des ersten Transistors TR₅ ist direkt mit der Drainschicht 16d des zweiten Treibertransistors TR₄ verbunden, und des weiteren ist die Source-/Drainschicht 17sd derselben durch die lokale Zwischenverbindung 34 mit einer ersten Gatezwischenverbindung 28 verbunden, welche die Gateelektrode 15g des ersten Treibertransistors TR₃ darstellt. Ferner ist die Source-/Drainschicht 18sd auf einer Seite des zweiten Transfertransistors TR₆ durch eine lokale Zwischenverbindung 35 mit einer zweiten Gatezwischenverbindung 29 verbunden, welche die Gateelektrode 16g des zweiten Treibertransistors TR₄ darstellt.
Weiterhin sind Bitleitungen BL₁ und BL₂, die sich voneinander unterscheiden, mit verbleibenden Source-/Drainschichten 17sd und 18sd der zwei Transfertransistoren TR₅ und TR₆ verbunden.
Außerdem sind jeweilige Gateelektroden 13g bis 18g auf der n-Typ-Mulde 11 oder der p-Typ-Mulde 12 durch einen nichtgezeigten Gateisolierfilm gebildet.
Eine Ersatzschaltung der SRAM-Zelle, die durch diese Lasttransistoren TR₁ und TR₂, Treibertransistoren TR₃ und TR₄ und Transfertransistoren TR₅ und TR₆ gebildet wird, ist in 4 gezeigt.
Lokale Zwischenverbindungsschichten 31 bis 35 zum Leiten zwischen der Sourceschicht, der Drainschicht und der Gateelektrode haben solch eine Konstruktion, wie sie in 3C gezeigt ist. 3C zeigt eine Schnittansicht längs einer Linie I-I des SRAM von 2C.
In 3C sind der Lasttransistor TR₂ und die Gatezwischenverbindung 28 um ihn herum mit einem ersten Zwischenschichtisolierfilm 37 bedeckt, dessen gesamter Körper aus SiΟ₂ hergestellt ist. Ferner ist ein Öffnungsabschnitt 46 in dem ersten Zwischenschichtisolierfilm 37 in einem Abschnitt von der Drainschicht 14d bis hin zu der Gatezwischenverbindung 28 auf dem Feldisolierfilm 21 gebildet. Weiterhin sind die Drainschicht 14d, die von dem Öffnungsabschnitt 46 exponiert ist, und die Gatezwischenverbindung 28 durch die lokale Zwischenverbindung 31 verbunden, die aus Wolfram ist.
Ferner ist ein zweiter Zwischenschichtisolierfilm 39, der die lokale Zwischenverbindung 31, den ersten Zwischenschichtisolierfilm 37 oder dergleichen bedeckt, zum Beispiel aus PSG gebildet, ist ein Öffnungsabschnitt 40 auf einer Sourceschicht 14s in dem zweiten Zwischenschichtisolierfilm 39 gebildet und ist eine Vdd-Zwischenverbindungsschicht 41 durch diesen Öffnungsabschnitt 40 gebildet.
Als nächstes wird unter Bezugnahme auf 2A bis 2C und 3A bis 3C ein Prozeß zum Bilden der lokalen Zwischenverbindungen 31 bis 35, die oben erwähnt sind, kurz beschrieben.
Ζuerst werden die n-Typ-Mulde 11 und die p-Typ-Mulde 12, wie in 2A gezeigt, auf einem Halbleitersubstrat 10 gebildet, das aus Silicium ist, und dann wird der Feldisolierfilm 21, der die aktiven Zonen 22 bis 27 umgibt, wo jeweilige Transistoren gebildet werden, in einer Dicke von 350 nm gebildet.
Als nächstes werden die Oberflächen der n-Typ-Mulde 11 und der p-Typ-Mulde 12, die von den aktiven Zonen 22 bis 27 exponiert sind, thermisch oxidiert, um einen Gateoxidfilm 13a mit einer Dicke von 8 nm zu bilden, wie in 3A gezeigt. Dann werden n-Typ-Verunreinigungen zur Schwellensteuerung und p-Typ-Verunreinigungen zur Schwellensteuerung in die aktiven Zonen 22 und 23 der n-Typ-Mulde 11 bzw. die aktiven Zonen 24 bis 27 der p-Typ-Mulde 12 eingeführt.
Danach wird ein polykristalliner Siliciumfilm in einer Dicke von 150 nm durch ein CVD-Verfahren gebildet, dann werden Phosphorionen in den laminierten Film eingeführt, und ein Mustern durch das Photolithographieverfahren wird angewendet, um dadurch Gatezwischenverbindungen 28 und 29 und eine Wortleitung WL zu bilden, wie es in 2B gezeigt ist.
Diese Gatezwischenverbindungen 28 und 29 durchlaufen die ersten bis vierten aktiven Zonen 22 bis 25 und fungieren als jeweilige Elektroden 13g bis 16g in dem Abschnitt, den sie durchlaufen. Ferner durchläuft die Wortleitung WL die verbleibenden aktiven Zonen 26 und 27 und fungiert als Gateelektroden 17g und 18g in jenem Teil. Die Gatezwischenverbindungen 28 und 29 und die Wortleitung WL sind auf dem Feldisolierfilm 21 in den Zonen angeordnet, die nicht die aktiven Zonen 22 bis 27 sind.
Danach werden, wie in 2B gezeigt, p-Typ-Verunreinigungen, wie beispielsweise Bor, in die aktiven Zonen 22 und 23 der n-Typ-Mulde 11 eingeführt, und n-Typ-Verunreinigungen, wie beispielsweise Arsen, werden in die aktiven Zonen 24 bis 27 der p-Typ-Mulde 12 eingeführt, um dadurch Sourceschichten 13s bis 16s, Drainschichten 13d bis 16d und Source-/Drainschichten 17sd und 18sd jeweilig mit schwacher Konzentration zu bilden.
Als nächstes wird nach dem Laminieren eines 100 nm dicken SiO₂-Films durch ein CVD-Verfahren ein isotropes Ätzen auf den SiO₂-Film durch RIE in einer Richtung senkrecht zu der Substratoberfläche angewendet. Dadurch wird eine isolierende Seitenwand 42, wie in 3A gezeigt, auf den Seitenabschnitten der Gatezwischenverbindungen 28 und 29 und der Wortleitung WL gebildet.
Dann werden n-Typ-Verunreinigungen mit hoher Konzentration, wie beispielsweise Phosphor und Arsen, in die aktiven Zonen 24 bis 27 der p-Typ-Mulde 12 eingeführt, und p-Typ-Verunreinigungen mit hoher Konzentration, wie beispielsweise Bor, werden in die aktiven Zonen 22 und 23 der n-Typ-Mulde 11 mit der Seitenwand 42, den Gatezwischenverbindungen 28 und 29, der Wortleitung WL und dem Feldisolierfilm 21 als Maske eingeführt. Danach werden die Verunreinigungen bei 800 °C aktiviert, und die Sourceschicht 14s und die Drainschicht 14d werden gebildet, um eine leicht dotierte Drain-(LDD)-Struktur darzustellen, wie es beispielsweise in 3A gezeigt ist.
Als nächstes wird ein Titanfilm in einer Dicke von 30 nm durch Sputtern gebildet, danach wird Titan mit Silicium der Gatezwischenverbindungen 28 und 29, der Sourceschichten 13s bis 16s, der Drainschichten 13d bis 16d und der Source-/Drainschichten 17sd und 18sd durch rapides thermisches Annealen (RTA) bei 650°C legiert, um eine Titansilicidschicht 43 zu bilden, und danach werden nutzlose Teile mit einer Ammoniaklösung entfernt, um dadurch den Titanfilm zu entfernen, der nicht legiert worden ist. Dabei wird, wie beispielsweise in 3A gezeigt, die Titansilicid-(TiSi)-Schicht 43 auf selbstausrichtende Weise auf den Oberflächen der Gateelektrode 14g (einer Gatezwischenverbindung), der Sourceschicht 14s und der Drainschicht 14d gebildet.
Dann wächst SiO₂ in einer Dicke von 50 nm durch ein Plasma-CVD-Verfahren, das als Zwischenschichtisolierfilm 37 verwendet wird. Weiterhin wird ein Mustern auf den Zwischenschichtisolierfilm 37 durch das Photolithographieverfahren unter Verwendung einer Maske und RIE angewendet, um dadurch Öffnungsabschnitte 45 bis 49 in den Zonen zu bilden, wo die Gatezwischenverbindungen 28 und 29 mit den Sourceschichten 13s bis 16s, den Drainschichten 13d bis 16d und den Source-/Drainschichten 17sd und 18sd verbunden werden, wie in 2C gezeigt.
Nach dem Bilden eines Wolfram- oder Wolframsilicidfilms mit der Dicke von 50 nm durch ein Sputterverfahren wird als nächstes ein Mustern auf den Wolframfilm durch das Photolithographieverfahren unter Einsatz einer Maske und RIE angewendet, um den Wolframfilm in den Öffnungsabschnitten 45 bis 49 und ringsherum zu belassen, die als lokale Zwischenverbindungen 31 bis 35 verwendet werden, wie es in 2C und 3B gezeigt ist.
Das reaktive Ionenätzen (RIE) wird in diesem Fall so ausgeführt, daß eine RIE-Vorrichtung des planparallelen Plattentyps verwendet wird, Schwefelhexafluorid-(SF₆)-Gas in eine Ätzatmosphäre mit 200 SCCM eingeführt wird, der Druck der Atmosphäre auf 26,6 Pa eingestellt wird, die Hochfrequenzelektroenergie auf 300 W eingestellt wird und das Ätzen 14 Sekunden lang angewendet wird. Gemäß solchen Bedingungen verbleibt kein Wolfram hinter einem Stufenabschnitt des SiO₂-Zwischenschichtisolierfilms 37, der die Grundlage bildet, und die Filmdicke des Zwischenschichtisolierfilms 37 wird nur um etwa 15 nm reduziert, wodurch eine Feinbearbeitung mit einer dimensionalen Verschiebung von nahezu null ermöglicht wird. Weiterhin hat beim Ätzen unter diesen Bedingungen die Ätzrate in seitlicher Richtung bei 1/3 oder mehr als jene in Längsrichtung gelegen.
Außerdem ist Wolfram vorteilhaft, weil die Feinbearbeitungsgenauigkeit ohne weiteres erreichbar ist und die Selektivität mit SiO₂ höher wird, wenn fluorhaltiges Gas als Ätzmittel verwendet wird, aber ein Ätzen, das isotrope Komponenten enthält, ist vorzuziehen, um das Überleben von Wolfram an den Stufen auszuschließen.
Danach wird ein SiO₂-Film 50 mit der Dicke von 350 nm durch ein Plasma-CVD-Verfahren gebildet, und dann wird SOG mit einer Dicke von 100 nm durch ein Rotationsanwendungsverfahren gebildet. Dieses SOG stellt einen zweiten Zwischenschichtisolierfilm 39 dar.
Nach dem Bilden von Öffnungsabschnitten 40 und 51 bis 55 zum Verbinden einer Vdd-Energiequellenzwischenverbindung, einer Vcc-Energiequellenzwischenverbindung oder dergleichen mit dem zweiten Zwischenschichtisolierfilm 39, wie in 2C gezeigt, werden des weiteren ein SiO₂-Film und ein SOG-Film, die nicht gezeigt sind, durch Laminierung durch ein Plasma-CVD-Verfahren gebildet, und in diesem laminierten Film werden Öffnungsabschnitte gebildet, um eine Bitleitung zu bilden, wodurch eine integrierte Halbleiterschaltung vollendet wird, die ein Hochgeschwindigkeitslogikelement und einen hochintegrierten SRAM enthält.
Nun kann ein Cobaltsilicid durch eine Salicidtechnik eingesetzt werden, oder Wolfram kann selektiv auf den Oberflächen der Sourceschicht und der Drainschicht als hitzebeständiges Metallsilicid wachsen, das auf den Oberflächen der Sourceschicht und der Drainschicht gebildet wird.
Des weiteren ist es nicht unbedingt erforderlich, hitzebeständiges Metallsilicid auf der Sourceschicht und der Drainschicht zu bilden, aber in diesem Fall kann es angeordnet werden, so daß ein polykristalliner Siliciumfilm und ein Wolframsilicidfilm in der Dicke von 50 nm bzw. 150 nm in der Ordnung durch das CVD-verfahren gebildet werden, dann Verunreinigungsionen in diese Filme implantiert werden, danach ein SiO₂-Film in der Dicke von 100 nm durch das CVD-Verfahren gebildet wird und weiterhin ein Ätzen kontinuierlich auf den SiO₂-Film, das Wolframsilicid und den polykristallinen Siliciumfilm durch das Photolithographieverfahren unter Einsatz einer Maske und RIE als Prozeß zum Bilden der Gatezwischenverbindungen 28 und 29 und der Wortleitung WL angewendet wird.
Da gemäß der oben beschriebenen Konstruktion die Sourceschichten 13s bis 16s oder dergleichen auf der Seite, wo die lokalen Zwischenverbindungen 31 bis 35 nicht verbunden sind, mit dem Zwischenschichtisolierfilm 37 bedeckt sind, wird die Dicke der Sourceschicht und der Drainschicht, die in dünnen Schichten gebildet sind, durch Ätzen in dem Fall, wenn die lokalen Zwischenverbindungen gebildet werden, nicht reduziert, wenn ein Mustern auf einen leitfähigen Film angewendet wird, der die lokalen Zwischenverbindungen 31 bis 35 darstellt. Auch wenn ferner ein hitzebeständiger Metallsilicidfilm 43 durch die Salicidtechnik auf den Oberflächen der Sourceschicht und der Drainschicht gebildet worden ist, wird dieser Film nicht entfernt.
Auch wenn die Sourceschicht und die Drainschicht auf Grund der Verfeinerung des Transistors dünner werden, wird als Resultat im besonderen kein Problem verursacht, sondern der SRAM kann eine kleine Größe und gleichzeitig eine hohe Geschwindigkeit haben.
Außerdem ist die obenerwähnte Gatezwischenverbindung ein Teil der Gateelektrode. Ferner kann das Halbleiterelement statt ein FET ein anderes Element sein, wie beispielsweise ein Bipolartransistor.
(Zweite Ausführungsform)
In der ersten Ausführungsform sind die Gatezwischenverbindungen (Gateelektroden) 28 und 29 zum Miteinanderverbinden von Transistoren in einem n-Typ gebildet, wie in 2B gezeigt. Wenn MOS-Transistoren, die den SRAM darstellen, alle als Oberflächenkanaltyp gebildet werden, ist es erforderlich, die Verunreinigungen, die in die Gatezwischenverbindungen 28 und 29 eingeführt werden, welche die Gateelektroden darstellen, in der n-Typ-Mulde 11 und der p-Typ-Mulde 12 separat zu implantieren.
Wenn in den Gatezwischenverbindungen 28 und 29 jedoch p-Typ- und n-Typ-Verunreinigungszonen existieren, werden die Verunreinigungen diffundiert und kompensieren einander in der Grenzzone derselben, und die Leitfähigkeit könnte verringert werden.
Somit werden, wie in 5A und 5B gezeigt, Gatezwischenverbindungen 28A und 28B, 29A und 29B gebildet, die in den Grenzzonen getrennt sind, und p-Typ-Verunreinigungen werden in Gatezwischenverbindungen 28A und 29A auf der Seite der n-Typ-Mulde 11 eingeführt, und n-Typ-Verunreinigungen werden in Gatezwischenverbindungen 28B und 29B auf der Seite der p-Typ-Mulde 12 eingeführt. Die geteilten Gatezwischenverbindungen 28A und 28B (29A und 29B) werden durch einen Öffnungsabschnitt 56 (57) des Zwischenschichtisolierfilms 37 darauf und die ringsherum gebildete lokale Zwischenverbindung 58 (59) leitfähig gemacht.
Jene lokalen Zwischenverbindungen 58 und 59 werden gleichzeitig mit der Bildung der lokalen Zwischenverbindungen gebildet, die in der ersten Ausführungsform gezeigt sind.
(Dritte Ausführungsform)
In der ersten Ausführungsform sind die Gatezwischenverbindungen 28 und 29 außer jenen Teilen, die Gateelektroden darstellen, auf dem Feldisolierfilm 21 gebildet, aber manchmal treten folgende Probleme auf.
Falls nämlich der Öffnungsabschnitt 46, der in dem Zwischenschichtisolierfilm 37 gebildet ist, an einen Randabschnitt des Feldisolierfilms 21 gelangt, wenn die lokale Zwischenverbindung 31 gebildet wird, versteht sich, daß der Randabschnitt geätzt wird, wie in 6 gezeigt, wenn der Öffnungsabschnitt gebildet wird, und die n-Typ-Mulde 11 und die p-Typ-Mulde 12 werden exponiert. Weiterhin gelangt die schwach konzentrierte Zone der Source-/Drainschicht mit der LDD-Struktur mit der lokalen Zwischenverbindung in Kontakt.
Dadurch tritt ein Kriechstrom zwischen der lokalen Zwischenverbindung 31 und den Mulden 11 und 12 auf.
So kann zwecks Verringerung des Kriechstroms auch die folgende Konstruktion eingesetzt werden.
Zum Beispiel kann die Gatezwischenverbindung 28 in die aktive Zone 23 hineinragen, wie in 7A und 7B gezeigt, oder eine isolierende Seitenwand 42, die auf dem Seitenabschnitt der Gatezwischenverbindung 28 gebildet ist, kann in die aktive Zone 23 hineinragen, wie in 8A und 8B gezeigt.
Da gemäß solch einer Anordnung die schwach konzentrierten Schichten der Sourceschicht 14s und der Drainschicht 14d mit der Seitenwand 42 der Gatezwischenverbindung 28 bedeckt sind, gelangt die schwach konzentrierte Schicht weder mit der lokalen Zwischenverbindung 46 in Kontakt, noch werden die Mulden 11 und 12 exponiert. Dadurch kommt es nicht zu einem Kriechstromfluß von der lokalen Zwischenverbindung 46.
Wenn ferner die Filmdicke und die Ätzbedingungen eingestellt werden und ein Teil des Zwischenschichtisolierfilms 37 auf der Seitenwand 42 verbleiben kann, wenn der Öffnungsabschnitt 46 in dem Zwischenschichtisolierfilm 37 gebildet wird, wie in 9A und 9B gezeigt, werden die schwach konzentrierten Zonen der Source-/Drainschichten 14s und 14d sicher geschützt, um dadurch eine Verbindung zwischen der lokalen Zwischenverbindung 31 und der schwach konzentrierten Schicht zu vermeiden.
Um die Breite der Seitenwand 42 zu vergrößern, wie oben beschrieben, reicht es aus, den Öffnungsabschnitt 46 beispielsweise unter folgenden Bedingungen zu bilden.
Nachdem die Source-/Drainschichten 14s und 14d gebildet sind, wird der Zwischenschichtisolierfilm 37 aus SiO₂ mit der Dicke von 50 bis 100 nm gebildet, und dann wird der Öffnungsabschnitt 46 durch das Photolithographieverfahren unter Einsatz von RIE gebildet. Wenn in diesem Fall jedoch eine Überätzung nach dem Bilden des Öffnungsabschnittes 46 auf etwa 20 nm festgelegt wird, wird die Seitenwand 42 um ungefähr 0,03 bis 0,06 μm in einer Oberflächenrichtung erweitert.
Übrigens kann auf den Oberflächen der Source-/Drainschichten 14s und 14d die hitzebeständige Metallsilicidschicht 43 entweder vorhanden sein, wie in 9B gezeigt, oder nicht vorhanden sein, wie in 9C gezeigt.
(Vierte Ausführungsform)
In der obigen Ausführungsform ist das Bilden einer lokalen Zwischenverbindung bezüglich der SRAM-Zelle der Halbleiterspeichervorrichtung beschrieben worden, aber die lokale Zwischenverbindung kann auch auf die anderen Zonen angewendet werden, die nicht die SRAM-Zelle sind. Daher wird als nächstes eine lokale Zwischenverbindung in einem CMOS-Inverter beschrieben.
10A ist eine Draufsicht, die eine vierte Ausführungsform der vorliegenden Erfindung zeigt, 10B ist eine Schnittansicht längs einer Linie III-III derselben, und 10C ist ein Ersatzschaltungsdiagramm eines CMOS-Inverters.
In 10A bis 10C sind aktive Zonen 61 und 62, die von einem Feldisolierfilm 21 umgeben sind, in einer n-Typ-Mulde 11 bzw. einer p-Typ-Mulde 12 angeordnet, und Gateelektroden 63g und 64g sind in den Mitten dieser aktiven Zonen 61 und 62 durch einen Gateisolierfilm 64 gebildet, die als ein Körper gebildet sind.
Die Gateelektroden 63g und 64g sind aus einem Polycidfilm gebildet, der beispielsweise aus Wolframsilicid und polykristallinem Silicium des n-Typs hergestellt wird. Ferner werden eine p-Typ-Sourceschicht 63s und -Drainschicht 63d auf beiden Seiten der Gateelektrode 63g in der aktiven Zone 61 der n-Typ-Mulde 11 angeordnet, wodurch ein p-Typ-MOS-Transistor TR₇ gebildet wird. Weiterhin werden eine n-Typ-Sourceschicht 64s und -Drainschicht 64d auf beiden Seiten der Gateelektrode 64g in der aktiven Zone 62 der p-Typ-Mulde 12 angeordnet, wodurch ein n-Typ-MOS-Transistor TR₈ gebildet wird.
Die gesamten Körper dieser MOS-Transistoren TR₇ und TR₈ werden mit einem Zwischenschichtisolierfilm 37 aus SiO₂ bedeckt, wie in 10B gezeigt. Ferner wird eine Vielzahl von Öffnungsabschnitten 66 in den Drainschichten 63d und 64d des p-Typ-MOS-Transistors TR₇ und des n-Typ-MOS-Transistors TR₈ gebildet, und eine lokale Zwischenverbindung 71 wird in der Zone gebildet, die diese Öffnungsabschnitte 66 und den Zwischenschichtisolierfilm 37 ringsherum enthält.
Ferner werden eine Vielzahl von Öffnungsabschnitten 65 in jeweiligen Sourceschichten 63s und 64s der n-Typ- und der p-Typ-MOS-Transistoren TR₇ und TR₈ gebildet, und lokale Zwischenverbindungen 72 und 73, die sich von den Öffnungsabschnitten 65 bis hin zu dem Feldisolierfilm 21 auf einer gegenüberliegenden Seite der Grenzlinie L zwischen der n-Typ-Mulde 11 und der p-Typ-Mulde 12 erstrecken.
Weiterhin werden Öffnungsabschnitte 67 bis 70 auf jeweiligen lokalen Zwischenverbindungen 71 bis 73 und Gateelektroden 63g und 64g zwischen Zwischenschichtisolierfilmen 39 gebildet, die die lokalen Zwischenverbindungen 71 bis 73 bedecken, und eine Vss-Zwischenverbindung 74, eine Vdd-Zwischenverbindung 75, eine Ausgangszwischenverbindung 76 und eine Eingangszwischenverbindung 77 werden durch diese Öffnungsabschnitte 67 bis 70 gebildet.
Da eine Vielzahl von Öffnungsabschnitten 65 und 66 in geeigneten Abständen in den Sourceschichten 63s und 64s und den Drainschichten 63d und 64d gemäß solchen lokalen Zwischenverbindungen 71 bis 73 gebildet wird, ist es möglich, parasitäre Widerstände von Source und Drain zu reduzieren, ohne den Prozeß zu vergrößern. Da ferner die lokalen Zwischenverbindungen gleichzeitig mit der SRAM-Zelle gebildet werden, wird der Prozeß nicht vergrößert, wodurch es möglich wird, die Zwischenverbindungsdichte zu verbessern und die mittlere Zwischenverbindungslänge zu reduzieren, mit dem Ziel, eine hohe Geschwindigkeit zu erreichen.
(Fünfte Ausführungsform)
Als nächstes wird ein modifiziertes Beispiel der vierten Ausführungsform beschrieben.
Wenn in 10A das polykristalline Silicium, das die Gateelektrode 63g des p-Typ-MOS-Transistors TR₇ darstellt, als Typ p⁺ gebildet wird und das polykristalline Silicium, das die Gateelektrode 64g des n-Typ-MOS-Transistors TR₈ darstellt, als Typ n⁺ gebildet wird, werden diese Gateelektroden 63g und 64g voneinander getrennt, wird ein Öffnungs abschnitt 78 in dem Zwischenschichtisolierfilm 37 vorgesehen, der jene Gateelektroden bedeckt, und wird darin und ringsherum eine lokale Zwischenverbindung 79 gebildet, um die zwei Gateelektroden 63g und 64g miteinander zu verbinden, wie in 11 gezeigt.
Ferner kann eine Öffnung 67, die in dem Zwischenschichtisolierfilm 37 zum Verbinden der Sourceschicht 64s des n-Typ-MOS-Transistors TR₈ mit der Vss-Zwischenverbindung 74 vorgesehen wird, über der lokalen Zwischenverbindung 73 zwecks einer hohen Integration positioniert sein, wie beispielsweise in 10A und 12A gezeigt.
Wenn es übrigens dazu kommt, daß der Öffnungsabschnitt 65, der in dem Zwischenschichtisolierfilm 37 zum Bilden der lokalen Zwischenverbindung 73 gebildet wird, mit dem Randabschnitt des Feldisolierfilms 21 in Kontakt gelangt und der Randabschnitt dadurch geätzt wird, um die p-Typ-Mulde 12 zu exponieren, fließt ein Kriechstrom. Deshalb ist es erforderlich, nach dem Bilden des Öffnungsabschnittes 65, wie in 12B gezeigt, Verunreinigungen 80 durch den Öffnungsabschnitt 65 einzuführen und die Verunreinigungen zu aktivieren, um die Sourceschicht 64s zu expandieren. Dadurch wird die Breite der Sourceschicht 64s reduziert, und die Kapazität der Diffusionsschicht wird reduziert. Als Resultat wird die Verzögerungszeit der Operation des Halbleiterelementes verkürzt, und die Operationsgeschwindigkeit wird erhöht.
(Sechste Ausführungsform)
Wenn die Drainschicht 63d des p-Typ-MOS-Transistors TR₇ und die Drainschicht 64d des n-Typ-MOS-Transistors TR₈, die in der fünften Ausführungsform gezeigt sind, durch eine lokale Zwischenverbindung miteinander verbunden werden, kann die Anordnung auch so erfolgen, daß ein Öffnungsabschnitt 66a in einer Zone gebildet wird, die zwei Drainschichten 63d und 64d und die Feldisolierschicht 21 dazwischen in einer Isolierschicht 37 enthält, welche die p-Typ- und n-Typ-MOS-Transistoren TR₇ und TR₈ bedeckt, und eine lokale Zwischenverbindung (leitfähiges Muster zur Verbindung) 71a in dem Öffnungsabschnitt 66a gebildet wird, wie in 13A gezeigt.
Ferner wird, wie in 13B gezeigt, ein abgehender Abschnitt 71b in der lokalen Zwischenverbindung 71a gebildet, und der abgehende Abschnitt 71b kann sich bis zu einem anderen Öffnungsabschnitt erstrecken, der nicht gezeigt ist.
(Schlußfolgerung)
Gemäß der vorliegenden Erfindung wird, wie oben beschrieben, wenn eine Diffusionsschicht und eine Zwischenverbindungsschicht, die ein Halbleiterelement darstellen, miteinander verbunden werden, oder wenn Diffusionsschichten miteinander verbunden werden, ein Leitermuster zur Verbindung gebildet. Das Leitermuster zur Verbindung wird innerhalb von einem Öffnungsabschnitt vorgesehen, der in der Zone gebildet wird, die sich von einer Diffusionsschicht, die zwischen Zwischenschichtisolierfilmen, die das Halbleiterelement bedecken, verbunden werden soll, bis zu der Zwischenverbindung erstreckt.
Als Resultat wird das dünne hitzebeständige Metallsilicid, das auf der Oberfläche der Diffusionsschicht auf der Seite angeordnet ist, wo das Leitermuster zur Verbindung nicht gebildet wird, durch Ätzen nicht mehr entfernt, wenn das Leitermuster zur Verbindung gebildet wird. Einem Material des Leitermusters zur Verbindung und einem Material der Grundlage desselben sind nämlich keine Grenzen gesetzt.
Ferner genügt ein minimales Verringern des Integrationsgrades durch Begrenzen des Leitermusters zur Verbindung auf die Umgebung des Öffnungsabschnittes. Wenn nämlich eine andere Zwischenverbindungsschicht genutzt wird, wird verhindert, daß die Zwischenverbindung für eine andere Funktion und das Leitermuster zur Verbindung miteinander kollidieren, um dadurch den Integrationsgrad zu verringern.
Das Leitermuster zur Verbindung kann ohne Vergrößerung des Prozesses für einen anderen Zweck verwendet werden, wie beispielsweise zur Verbindung einer anderen leitfähigen Schicht, um dadurch einen Effekt zu erreichen, falls der Integrationsgrad nicht behindert wird. Und zwar wird die Zwischenverbindungsdichte verbessert, und die mittlere Zwischenverbindungslänge wird reduziert, ohne den Prozeß zu vergrößern, um so beim Erreichen einer hohen Geschwindigkeit Fortschritte zu machen, indem ein leitfähiger Film verwendet wird, der das Leitermuster zur Verbindung in einer anderen lokalen Zwischenverbindung darstellt. Wenn das Leitermuster zur Verbindung, das durch das Innere des Öffnungsabschnittes verläuft, der einen breiten Kontaktbereich hat, ferner so gebildet wird, um sich auf der Diffusionsschicht zu erstrecken, wird der parasitäre Widerstand der Diffusionsschicht verringert.
Wenn das Leitermuster zur Verbindung der vorliegenden Erfindung angewendet wird, ist es wünschenswert, ein Metall als Material für das Leitermuster zur Verbindung zu verwenden, da die Schicht entweder eine Schicht ist, die einen ohmschen Kontakt sowohl mit p⁺ als auch mit n⁺ Typen von Halbleitern erfordert, oder so eine Schicht, in welcher der Zwischenverbindungswiderstand zu einem Problem wird. Deshalb ist es wünschenswert, wenn sowohl der Zwischenschichtisolierfilm als auch das Leitermuster zur Verbindung im Vergleich zu anderen Zwischenverbindungsschichten dünner sind.
Auf Grund dessen, daß die Schicht ohne weiteres dünner gebildet werden kann und eine Feinbearbeitungsgenauigkeit leicht erhalten werden kann, ist Wolfram als Material ausgezeichnet. Da es ferner günstig ist, Fluor als Hauptätzmittel zu verwenden, wenn Wolfram zum Einsatz kommt, ist es zum Einstellen einer hohen Selektivität vorteilhaft, einen Isolierfilm zu verwenden, der SiO₂ als Hauptbestandteil enthält. Da für die Selektivität ungefähr 2 jedoch typisch ist, machen sich isotrope Komponenten beim Ätzprozeß von Wolfram erforderlich. Der Grund dafür ist der, daß wegen der Existenz der Niveaudifferenz der Gateelektrode beim anisotropen Ätzen ein Metall auf der Seitenwand leicht hinterlassen wird, wodurch ein übermäßiges Ätzen in der Größenordnung der Stufenhöhe erforderlich ist und die Filmdicke des Isolierfilms vergrößert werden muß.
Wenn der Öffnungsabschnitt gemäß einer anderen Erfindung gebildet wird, wird entweder eine Seitenwand auf dem Seitenabschnitt der Zwischenverbindung gebildet und so angeordnet, um auf dem Randabschnitt der Diffusionsschicht zu liegen, oder die Zwischenverbindung wird so angeordnet, um in dem Öffnungsabschnitt bis zu der Seite der Diffusionsschicht zu ragen. Selbst wenn die Diffusionsschicht eine LDD-Struktur hat, wird daher die schwach konzentrierte Schicht der LDD-Struktur durch die Seitenwand oder die Zwischenverbindung geschützt. Deshalb gelangt das Leitermuster zur Verbindung nie mit der schwach konzentrierten Schicht in Kontakt, und der Kriechstrom fließt nicht zur Substratseite. Da der Randabschnitt des Feldoxidfilms durch obige bedeckt ist, wird der Randabschnitt des Feldoxidfilms durch Ätzen entfernt, wenn der Öffnungsabschnitt gebildet wird, und der Kriechstrom fließt nicht mehr aus ihm heraus. Da ferner die Zwischenverbindung und die Diffusionsschicht dicht beieinander gebildet werden, macht die Verkleinerung des Zellenbereiches Fortschritte.
Wenn der Öffnungsabschnitt in dem Zwischenschichtisolierfilm gebildet wird, wird ferner bewirkt, daß ein Teil des Zwischenschichtisolierfilms auf dem Seitenabschnitt der Seitenwand verbleibt. Da der dünne Abschnitt des Feldoxidfilms, wo die dünne hitzebeständige Metallsilicidschicht, die auf der Oberfläche der dünnen Diffusionsschicht gebildet ist, nicht gebildet ist, durch die Seitenwand sicher geschützt wird, wird der Übergangsleckstrom reduziert.
Wenn ein Isolierfilm angeordnet wird, um auf dem Seitenabschnitt der Seitenwand beim Bilden dieser Öffnungsabschnitte in dem Isolierfilm zu verbleiben, wird die Breite der Seitenwand in den Öffnungsabschnitten erweitert, und die Teile, die leicht lecken, werden durch die Seitenwand sicher geschützt.

Claims

Halbleitervorrichtung mit: einer ersten Isolierschicht (21), die auf einem Teil eines Halbleitersubstrates gebildet ist; einer Vielzahl von Transistoren, die einen ersten Transistor (TR₁), einen zweiten Transistor (TR₃) und einen dritten Transistor (TR₂) enthalten, die in dem Halbleitersubstrat (11) in Zonen gebildet sind, die von der ersten Isolierschicht (21) umgeben sind, wobei jeder von der Vielzahl von Transistoren eine Gateelektrode (13g, 14g, 15g, ...) hat, die sich auf der ersten Isolierschicht (21) erstreckt, und Verunreiniqungsdiffusionszonen (13s, 13d, 14s, 14d, 15s, 15d, ...) auf beiden Seiten der Gateelektroden; einer zweiten Isolierschicht (37), die die Vielzahl von Transistoren und die Gateelektroden (13g, 14g, 15g, ...) auf der ersten Isolierschicht (21) bedeckt; einer ersten Öffnung (45), die in der zweiten Isolierschicht (37) gebildet ist, welche erste Öffnung (45) eine (13d) der Verunreinigungsdiffusionszonen des ersten Transistors (TR₁) und die Gateelektrode (14g; 16g) des dritten Transistors (TR₂) exponiert; einer zweiten Öffnung (47), die in der zweiten Isolierschicht (37) gebildet ist, welche zweite Öffnung (47) eine (15d) der Verunreinigungsdiffusionszonen des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) exponiert; einem ersten leitfähigen Muster (32), das die erste Öffnung (45) vergräbt, wobei es die Verunreinigungsdiffusionszone (13d) des ersten Transistors (TR₁) und die Gateelektrode (14g) des dritten Transistors (TR₂) in der ersten Öffnung (45) kontaktiert, und einem zweiten leitfähigen Muster (33), das die zweite Öffnung (47) vergräbt, wobei es die Verunreinigungsdiffusionszone (15d) des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) in der zweiten Öffnung (47) kontaktiert; dadurch gekennzeichnet, daß das erste leitfähige Muster (32) von allen Teilen der genannten Vielzahl von Transistoren getrennt ist, die genannte Verunreinigungsdiffusionszone (13d) des ersten Transistors (TR₁) und die Gateelektrode (14g) des dritten Transistors (TR₂) ausgenommen, und das zweite leitfähige Muster (33) von allen Teilen der genannten Vielzahl von Transistoren getrennt ist, die genannte Verunreinigungsdiffusionszone (15d) des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) ausgenommen.
Halbleitervorrichtung nach Anspruch 1, ferner mit einer leitfähigen Schicht (43) auf der Oberfläche der Verunreinigungsdiffusionszone (13s, 13d, 14s, 14d, 15s, 15d, ...), die die Vielzahl von Transistoren darstellt.
Halbleitervorrichtung nach Anspruch 2, bei der die leitfähige Schicht (43) eine Silicidschicht ist.
Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die Gateelektroden (13g, 14g, 15g, ...) von der Vielzahl von Transistoren Wolframsilicid enthalten.
Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der eine leitfähige Schicht (43) über den Gateelektroden von der Vielzahl von Transistoren gebildet ist.
Halbleitervorrichtung nach Anspruch 5, bei der die leitfähige Schicht (43) eine Silicidschicht ist.
Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, in der die zweite Isolierschicht (37) aus SiO₂ hergestellt ist oder das Material der leitfähigen Muster Wolfram enthält oder beides der Fall ist.
Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, in der alle Transistoren in dem Substrat (11) gebildet sind.
Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, in der die Vielzahl von Transistoren ferner dritte und vierte Transistoren (TR₂, TR₄) enthält, wobei das Gate (14g), das durch die erste Öffnung (45) exponiert ist, das Gate des dritten Transistors (TR₂) ist und das Gate (14g/16g), das durch die zweite Öffnung (47) exponiert ist, das Gate des vierten Transistors (TR₄) ist.
Halbleitervorrichtung nach Anspruch 9, die dritte und vierte Öffnungen (46, 48) enthält, die durch entsprechende dritte und vierte leitfähige Muster (31, 34) vergraben sind, die die Gateelektroden (13g, 15g) der ersten und zweiten Transistoren (TR₁, TR₂ jeweilig mit Diffusionszonen (14d, 16d) der dritten und vierten Transistoren (TR₃, TR₄) verbinden.
Halbleitervorrichtung nach Anspruch 9 oder 10, in der die ersten und dritten Transistoren (TR₁, TR₂) in einer Substratzone mit einem Leitfähigkeitstyp (n) gebildet sind, während die zweiten. und vierten Transistoren (TR₃, TR₄) in einer benachbarten Zone mit dem anderen Leitfähigkeitstyp (p) gebildet sind.
Halbleitervorrichtung nach Anspruch 11, in der die Gateelektroden (28, 29) die Grenzen zwischen den Substratzonen queren, wobei sie in dem Bereich dieser Grenze geteilt sind und an dieser Teilung durch weitere leitfähige Muster (58, 59) verbunden sind.
Halbleitervorrichtung nach irgendeinem der Ansprüche 9 bis 12, die einen SRAM darstellt.
Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfaßt: Bilden einer ersten Isolierschicht (21), die auf einem Teil eines Halbleitersubstrates gebildet wird; Bilden einer Vielzahl von Transistoren, die einen ersten Transistor (TR₁), einen zweiten Transistor (TR₃) und einen dritten Transistor (TR₂) enthalten, in dem Halbleitersubstrat (11) in Zonen, die von der ersten Isolierschicht (21) umgeben sind, wobei jeder von der Vielzahl von Transistoren eine Gateelektrode (13g, 14g, 15g, ...) hat, die sich auf der ersten Isolierschicht (21) erstreckt, und Verunreinigungsdiffusionszonen (13s, 13d, 14s, 14d, 15s, 15d, ...) auf beiden Seiten der Gateelektroden; Bilden einer zweiten Isolierschicht (37), die die Vielzahl von Transistoren und die Gateelektroden (13g, 14g, 15g, ...) auf der ersten Isolierschicht (21) bedeckt; Bilden einer ersten Öffnung (45) in der zweiten Isolierschicht (37), welche erste Öffnung (45) eine (13d) der Verunreinigungsdiffusionszonen des ersten Transistors (TR₁) und die Gateelektrode (14g; 16g) des dritten Transistors (TR₂) exponiert; Bilden einer zweiten Öffnung (47) in der zweiten Isolierschicht (37), welche zweite Öffnung (47) eine (15d) der Verunreinigungsdiffusionszonen des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) exponiert; Bilden eines ersten leitfähigen Musters (32), welches die erste Öffnung (45) vergräbt, wobei es die Verunreinigungsdiffusionszone (13d) des ersten Transistors (TR₁) und die Gateelektrode (14g) des dritten Transistors (TR₂) in der ersten Öffnung (45) kontaktiert, und Bilden eines zweiten leitfähigen Musters (33), welches die zweite Öffnung (47) vergräbt, wobei es die Verunreinigungsdiffusionszone (15d) des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) in der zweiten Öffnung (47) kontaktiert dadurch gekennzeichnet, daß das erste leitfähige Muster (32) so gebildet wird, um von allen Teilen der genannten Vielzahl von Transistoren getrennt zu sein, die genannte Verunreinigungsdiffusionszone (13d) des ersten Transistors (TR₁) und die Gateelektrode (14g) des dritten Transistors (TR₂) ausgenommen, und das zweite leitfähige Muster (33) so gebildet wird, um von allen Teilen der genannten Vielzahl von Transistoren getrennt zu sein, die genannte Verunreinigungsdiffusionszone (15d) des zweiten Transistors (TR₃) und die Gateelektrode (14g) des dritten Transistors (TR₂) ausgenommen.
Verfahren nach Anspruch 14, ferner mit dem Schritt zum Bilden einer leitfähigen Schicht (43) auf selbstausrichtende Weise auf der Oberfläche der Verunreinigungsdiffusionszonen (13s, 13d, 14s, 14d, 15s, 15d, ...), welche die Vielzahl von Transistoren darstellen.
Verfahren nach Anspruch 15, bei dem die leitfähige Schicht (43) eine Silicidschicht ist, die durch eine Salicid-Technik gebildet wird.
Verfahren nach irgendeinem der Ansprüche 14 bis 16, bei dem eine leitfähige Schicht (43) auf selbstausrichtende Weise über den Gateelektroden der genannten Vielzahl von Transistoren gebildet wird.
Verfahren nach Anspruch 17, bei dem die leitfähige Schicht (43) eine Silicidschicht ist, die durch eine Salicid-Technik gebildet wird.
Verfahren nach irgendeinem der Ansprüche 14 bis 18, bei dem die zweite Isolierschicht (37) aus SiO₂ gebildet wird und/oder das Material der leitfähigen Muster Wolfram enthält.