JP3256048B2

JP3256048B2 - 半導体装置及びその製造方法

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Publication number: JP3256048B2
Application number: JP25638693A
Authority: JP
Inventors: 浩一橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: EP0645820A3; US5717254A; KR100209345B1; DE69433337T2; US6160294A; EP0645820A2; DE69433337D1; EP0645820B1; KR0185432B1; JPH0794595A; KR950010067A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、相補形ＭＯＳ（ＣＭＯ
Ｓ）を有する半導体装置及びその製造方法に関する。半
導体集積回路装置の大規模化にともない、高速論理回路
と大容量メモリが同一半導体チップの上に搭載されたＬ
ＳＩが一般的に使用されている。半導体集積回路の高速
動作のためには、ＭＯＳトランジスタを微細化して性能
を向上することと、微細化による集積度の増大が最も有
効である。さらに、寄生成分低減の対策としてＭＯＳト
ランジスタのゲート電極の低抵抗化、ソース／ドレイン
拡散層の実効的な低抵抗化が有効である。また、配線密
度を上げることにより、集積度を増やし、平均配線長を
短縮することも効果がある。

【０００２】一方、この種のデバイスのメモリとして
は、６つのＭＯＳトランジスタを使用するＳＲＡＭセル
が用いられることが多く、この装置では、大容量化のた
めにセル面積を縮小することが望まれる。

【０００３】

【従来の技術】ＭＯＳトランジスタの基本性能の向上
は、スケーリング則に従い、面方向の寸法の縮小、縦方
向の拡散層の厚さの縮小化によって達成されてきれてい
る。ＭＯＳトランジスタのゲート電極の低抵抗化には、
高融点金属シリサイドとポリシリコンを積層し、これを
パターニングしたポリサイドゲート、或いは、ポリシリ
コン上に高融点金属シサイドを自己整合的に形成するサ
リサイド技術が知られている。

【０００４】また、ソース／ドレイン拡散層の実効的な
低抵抗化には、拡散層上に高融点金属シリサイドを自己
整合的に形成するサリサイド技術、或いはその拡散層上
に選択的に気相成長法で金属膜を形成する技術が知られ
ている。さらに、配線密度増大のためには、層間絶縁膜
の開口部を通して配線をコンタクトするのに対して、層
間絶縁膜なしで配線する技術、いわゆる局所配線技術が
知られている。この技術は、ＳＲＡＭセルにも用いら
れ、これによりセル面積の縮小化が図られている。

【０００５】また、ｐチャネルＭＯＳトランジスタにつ
いては、ｐ形ゲート電極を使用する表面チャネル形ｐＭ
ＯＳトランジスタを使用する必要がでてきたが、上記の
ようなシリサイドが上部に形成されたゲート電極ではそ
の内部の不純物が横方向に拡散しやすい。また、ｐＭＯ
ＳトランジスタとｎＭＯＳトランジスタをそれぞれｎウ
ェル、ｐウェルに形成するために、それらのトランジス
タは分離されて配置され、その間隔は大きくなり、特に
ＳＲＡＭセルにおいて顕著である。この場合、ｐＭＯＳ
トランジスタのｐ型ゲート電極とｎＭＯＳトランジスタ
のｎ形ゲート電極を局所配線で接続する方法が知られて
いる。

【０００６】例えば、局所配線については米国特許公報
ＵＳＰ 4,821,085に記載され、その形成方法は、ＵＳＰ
4,804,636、ＵＳＰ 4,793,896に開示されている。ま
た、局所配線を利用したＳＲＡＭについては、ＵＳＰ
4,804,636、ＵＳＰ 4,975,756、に開示されている。さ
らに、分離されたｐ⁺ゲートとｎ⁺ゲートを局所配線で
接続したものはＵＳＰ 4,804,636、ＵＳＰ 4,890,141に
記載されている。

【０００７】その局所配線は、例えば図１２に示すよう
な構造となっている。図において、半導体基板１のうち
フィールド絶縁膜２で囲まれた領域にはトランジスタ３
が形成され、そのフィールド絶縁膜２の上には配線４が
形成されている。そして、トランジスタ３のドレイン５
と配線４を局所配線により接続する場合には、フィール
ド絶縁膜２、ゲート電極６、ドレイン層５及びソース層
７の表面に沿って窒化チタン膜８を形成した後に、これ
をパターニングしてトランジスタ３のドレイン層５から
配線４にかけた部分にその窒化チタン膜８を残し、これ
を局所配線９として使用する。

【０００８】なお、ゲート電極６、ドレイン層５、ソー
ス層７の表面には、サリサイド技術により形成されたチ
タンシリサイド層１０が形成されている。

【０００９】

【発明が解決しようとする課題】ところで、局所配線９
を形成するために窒化チタン膜８をパターニングする際
には、ゲート電極６、ソース層５の上にある窒化チタン
膜８はエッチングにより除去される。しかし、半導体装
置の微細化が進むにつれて、サリサイド技術により形成
されたチタンシリサイド層１０が薄くなってくるので、
局所配線９に用いる窒化チタン膜８とのエッチング選択
比が不足するようになってきた。従って、上記した構造
の局所配線９は微細化された半導体装置には適用できな
い。

【００１０】また、タングステンシリサイドとポリシリ
コンからなるポリサイド膜をゲート電極６の構成膜とし
て使用する場合には、窒化チタン膜８とのエッチング選
択性がないので、上記した局所配線９を使用できない。
微細トランジスタの性能を向上し、かつ寄生成分を抑制
して論理回路の高速化を達成するためには、タングステ
ンポリサイドゲート又はチタンシリサイドを形成したサ
リサイドゲートが必要である。同時に、ＳＲＡＭ等の半
導体装置の集積度を向上させる必要があるが、上記した
ように局所配線パターンの形成精度が十分に向上してい
ないのが現状である。

【００１１】本発明はこのような問題に鑑みてなされた
ものであって、素子の微細化に対応できる局所配線を有
し、しかも、ソース、ドレインの寄生抵抗と接合リーク
を抑制する半導体装置及びその製造方法を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】上記した課題は、図７、
図８に例示するように、半導体基板上で素子分離領域と
蓋素子分離領域に囲まれた活性領域の少なくとも一方の
上に形成された第一の導電層と、前記第一の導電層の側
部に形成された絶縁性のサイドウォールと、前記活性領
域内に形成された拡散層と、前記拡散層の表面に形成さ
れ、金属又は高融点シリサイドよりなる自己整合導電層
と、前記第一の導電層及び前記自己整合導電層を覆う絶
縁膜と、少なくとも一つが前記第一の導電層の上に形成
された第二の導電層とを含み、前記第二の導電層のうち
少なくとも一つは前記絶縁膜に形成された開口部内で前
記自己整合導電層及び前記第一の導電層に接触し、前記
開口部内で前記サイドウォールが前記自己整合導電層に
一部重なっていることを特徴とする半導体装置によって
解決される。

【００１３】上記した半導体装置において、前記サイド
ウォールのうち少なくとも前記開口部内で前記自己整合
導電層に重なっている部分は、前記絶縁膜の一部で構成
されるようにしてもよい。

【００１４】上記した半導体装置において、前記サイド
ウォールのうち少なくとも前記開口部内で前記自己整合
導電層に重なっている部分は、前記素子分離領域上から
前記活性領域に向けて突出させてもよい。

【００１５】上記した課題は、図８に例示するように、
半導体基板上で素子分離領域と該素子分離領域に囲まれ
た活性領域の少なくとも一方の上に形成された第一の導
電層と、前記第一の導電層の側部に形成された絶縁性の
第一のサイドウォールと、前記活性領域内に形成された
拡散層と、前記拡散層の表面に形成され、金属又は高融
点シリサイドよりなる自己整合導電層と、前記第一の導
電層及び前記自己整合導電層を覆う絶縁膜と、少なくと
も一つが前記第一の導電層の上に形成された第二の導電
層とを含み、前記第二の導電層のうち少なくとも一つは
前記絶縁膜に形成された開口部内で前記自己整合導電層
及び前記第一の導電層に接触し、該開口部内で前記第一
のサイドウォールの側部に絶縁性の第二のサイドウォー
ルが形成されており、該第二のサイドウォールが前記自
己整合導電層に重なっていることを特徴とする半導体装
置によって解決される。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】上記した課題は、図８に例示するように、
絶縁性のサイドウォールを有する第一の導電層とその他
の導電層を有する半導体素子を半導体基板上に形成する
工程と、前記半導体素子の上に絶縁膜を形成する工程
と、前記絶縁膜のうち少なくとも前記第一の導電層とそ
の他の導電層に跨る領域にある部分を選択的に除去して
開口部を形成するとともに、該開口部内で前記絶縁膜の
一部を前記サイドウォールの側部に残存させる工程と、
前記開口部を覆う導電膜を形成する工程と、前記導電膜
をパターニングして、少なくとも前記開口部内に残存さ
せて第二の導電層を形成する工程とを有することを特徴
とする半導体装置の製造方法によって解決される。

【００２３】

【作用】本発明によれば、半導体装置において拡散層
と電極、配線等の導電層とを接続する場合に、導体パタ
ーン（第二導電層）を用いて接続している。その導体パ
ターンは、半導体素子を覆う絶縁膜のうち接続したい拡
散層から導電層に至る領域に形成した開口部の内部に形
成される。

【００２４】このため、導体パターンを形成しない側の
拡散層の表面にある薄い高融点金属シリサイドが、導体
パターンを形成する際のエッチングによって除去される
ことがなくなる。即ち、導体パターンの材料とその下地
の材料が限定されなくなる。

【００２５】その導体パターンは、集積度を阻害しなけ
れば、他の導電層の接続など別の目的に工程増なく使用
して効果をあげることができる。即ち、その導電パター
ンを構成する第二の導電層を別のローカルな配線に使用
することにより、工程を増やすことなく、配線密度を向
上させ、平均配線長を減少させ、高速化が進むことにな
る。

【００２６】導体パターンを適用する場合は、ｐ⁺、ｎ
⁺の両タイプの半導体にオーミックコンタクトを必要と
する層、TiSiよりも上の層であるため高温処理が不可能
となる層、或いは配線抵抗が問題となる層のいずれかで
あるから、導体パターンの材料としては金属を使用する
ことが望ましいので、絶縁膜及び導体パターンともに他
の配線層に比べて薄いことが望ましい。

【００２７】

【００２８】そして、その開口部を形成する際に、導電
層の側部にサイドウォールを形成してこれを拡散層の縁
部に重なるようにするか、その導電層を開口部内で拡散
層側に突出させているので、拡散層がＬＤＤ構造の場合
であっても、そのＬＤＤ構造の低濃度層がサイドウォー
ルによって保護されるので、導体パターンがその低濃度
層に接することはなく、基板側にリーク電流が流れるこ
とはない。しかも、これにより素子分離領域のフィール
ド酸化膜の縁部が覆われるので、開口部形成の際にフィ
ールド酸化膜の縁部がエッチング除去されて、そこから
リーク電流が流れることもなくなる。また、導電層と拡
散層が接近して形成されるので、セル面積の縮小化が進
む。

【００２９】さらに、層間絶縁膜に開口部を形成する際
に、その層間絶縁膜の一部をサイドウォールの側部に残
存させているので、薄い拡散層の表面に形成された薄い
高融点金属シリサイド層が形成されていないフィールド
酸化膜の薄い部分がそのサイドウォールにより確実に保
護されるので接合リークが減少する。それらの開口部を
絶縁膜に形成する際には、その絶縁膜をサイドウォール
の側部に残すようにすると、その開口部内でサイドウォ
ールの幅が大きくなり、リークし易い部分はサイドウォ
ールによって確実に保護される。

【００３０】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（ａ）本発明の第１実施例の説明図１〜図３は、本発明の第１実施例のＳＲＡＭセルの形
成工程を示す平面図、図４は、その部分断面図、図５
は、ＳＲＡＭセルの等価回路図である。なお、図１〜図
３では層間絶縁膜は全て省略されている。

【００３１】まず、図３に基づいて本発明の第１実施例
に係るＳＲＡＭセルを説明する。図３において、シリコ
ン等の半導体基板１０の上には、ｎウェル１１とｐウェ
ル１２が形成され、ｎウェル１１には２つのｐ型負荷ト
ランジスタTR₁，TR₂が形成されている。また、ｐウェ
ル１２には、２つのｎ型駆動トランジスタTR₃，TR₄と
２つのｎ型転送トランジスタTR₅，TR₆が形成されてい
る。これらはＭＯＳトランジスタから構成される。

【００３２】また、負荷トランジスタTR₁，TR₂、駆動
トランジスタTR₃，TR₄及び転送トランジスタTR₅，TR
₆はフィールド絶縁膜２１に囲まれた活性領域２２〜２
７に形成されている。また、フィールド絶縁膜２１の上
には２本のゲート用配線２８，２９が配置され、それら
は負荷トランジスタTR₁，TR₂と駆動トランジスタT
R₃，TR₄の活性領域２２〜２５を通り、その通過領域
においてはトランジスタTR₁〜TR₄のゲート電極として
機能する。そのゲート用配線２８，２９はポリサイド膜
により構成されている。

【００３３】２つの負荷トランジスタTR₁，TR₂は、そ
れぞれｎウェル１１とｐウェル１２の境界線Ｌに平行な
向きにｐ型ソース層１３ｓ，１４ｓとドレイン層１３
ｄ，１４ｄを有し、その間には、図示しない絶縁膜を介
してｎウェル１１の上にゲート電極１３ｇ，１４ｇが形
成されている。また、第一の負荷トランジスタTR₁のゲ
ート電極１３ｇは、局所配線３１を介して第二の負荷ト
ランジスタTR₂のドレイン層１４ｄに接続される一方、
第二の負荷トランジスタTR₂のゲート電極１４ｇは、局
所配線３２を介して第一の負荷トランジスタTR₁のドレ
イン層１３ｄに接続されている。さらに、２つの負荷ト
ランジスタTR₁，TR₂の各ソース層１３ｓ，１４ｓに
は、Ｖdd電圧印加用のＶdd配線（不図示）が接続されて
いる。

【００３４】２つの駆動トランジスタTR₃，TR₄のソー
ス層１５ｓ，１６ｓとドレイン層１５ｓ，１５ｄは、ｎ
ウェル１１とｐウェル１２の境界線Ｌに対して斜め方向
に配置され、それらのソース層１５ｓ，１６ｓとドレイ
ン層１５ｓ，１５ｄの間には、ｐウェル１２の上に図示
しない絶縁膜を介してゲート電極１５ｇ，１６ｇが形成
されている。それらのゲート電極１５ｇ，１６ｇは、局
所配線３３，３４を介して互いに他の駆動トランジスタ
TR₃，TR₄のドレイン層１５ｄ，１６ｄに接続されてい
る。

【００３５】２つの転送トランジスタTR₅，TR₆は、ワ
ード線ＷＬのうち活性領域２６，２７を通る部分をゲー
ト電極１７ｇ，１８ｇとしたトランジスタで、そのゲー
ト電極１７ｇ，１８ｇはｎウェル１１とｐウェル１２の
境界線Ｌにほぼ平行な向きに延在し、それらの両側の活
性領域２６，２７にはソース／ドレイン層１７ｓｄ，１
８ｓｄが形成されている。

【００３６】第一の転送トランジスタTR₅の一方のソー
ス／ドレイン層１７ｓｄは第二の駆動トランジスタTR₄
のドレイン層１６ｄに直接繋がり、さらに、そのソース
／ドレイン層１７ｓｄは、第一の駆動トランジスタTR₃
のゲート電極１５ｇとなる第一のゲート用配線２８に局
所配線３４を介して接続されている。また、第二の転送
トランジスタTR₆の一方のソース／ドレイン層１８ｓｄ
は、第二の駆動トランジスタTR₄のゲート電極１６ｇと
なる第二のゲート用配線２９に局所配線３５を介して接
続されている。

【００３７】また、２つの転送トランジスタTR₅，TR₆
の残りのソース／ドレイン層１７ｓｄ，１８ｓｄには、
それぞれ異なるビット線BL₁，BL₂が接続されている。
なお、各ゲート電極１３ｇ〜１８ｇは、ｎウェル１１又
はｐウェル１２の上に図示しないゲート絶縁膜を介して
形成される。これら負荷トランジスタTR₁,TR₂、駆動ト
ランジスタTR₃,TR₄及び転送トランジスタTR₅,TR₆によ
り構成されるＳＲＡＭセルの等価回路は、図５に示すよ
うになる。

【００３８】ところで、ソース層、ドレイン層とゲート
電極とを導通する局所配線層３１〜３５は、図４(c) に
示すような構造となっている。図４(c) は、図３におけ
るＳＲＡＭのＡ−Ａ線断面図を示している。この図にお
いて、負荷トランジスタTR₂及びその周囲のゲート用配
線２８は、全体がSiO₂よりなる第一の層間絶縁膜３７で
覆われている。また、ドレイン層１４ｄからフィールド
絶縁膜２１上のゲート用配線２８に至る部分の第一の層
間絶縁膜３７には、開口部４６が形成されている。そし
て、その開口部４６から露出したドレイン層１４ｄとゲ
ート用配線２８は、タングステンよりなる局所配線３１
によって接続されている。

【００３９】また、その局所配線３１と第一の層間絶縁
膜３７等を覆う第二層間絶縁膜３９は例えばＰＳＧから
形成され、この第二の層間絶縁膜３９のうちソース層１
４ｓの上には開口部４０が形成され、この開口部４０を
通してＶdd配線層４１が形成されている。次に、以上の
ような局所配線３１〜３５を形成する工程を図１〜図４
に基づいて簡単に説明する。

【００４０】まず、シリコンよりなる半導体基板１０
に、図１に示すようなｎウェル１１及びｐウェル１２を
形成し、ついで、各トランジスタが形成される活性領域
２２〜２７を囲むフィールド絶縁膜２１を３５００Åの
厚さに形成する。次に、活性領域２２〜２７から露出し
たｎウェル１１、ｐウェル１２の表面を熱酸化して図４
(a) に示すような厚さ８０Åのゲート酸化膜１３ａを形
成する。ついで、ｎウェル１１の活性領域２２、２３に
はｎ型の閾値制御用不純物、ｐウェル１２の活性領域２
４〜２７にはｐ型の閾値制御用不純物を導入する。

【００４１】この後に、ＣＶＤ法により多結晶シリコン
膜を１５００Åの厚さに形成し、ついでその積層膜に燐
イオンを導入し、これをフォトリソグラフィー法により
パターニングして、図２に示すようなゲート用配線２
８、２９とワード線ＷＬを形成する。これらのゲート用
配線２８、２９は第１〜第４の活性領域２２〜２５を通
り、その通過部分では各ゲート電極１３ｇ〜１６ｇとし
て機能し、また、ワード線ＷＬは残りの活性領域２６、
２７を通り、その部分ではゲート電極１７ｇ、１８ｇと
して機能する。そして、それらのゲート用配線２８，２
９とワード線ＷＬは、活性領域２２〜２７以外の領域で
は、フィールド絶縁膜２１の上に位置する。

【００４２】この後に、図２に示すように、ｎウェル１
１の活性領域２２、２３にはホウ素等のｐ型不純物を導
入し、またｐウェル１２の活性領域２４〜２７には砒素
等のｎ型不純物を導入し、低濃度のソース層１３ｓ〜１
６ｓ、ドレイン層１３ｄ〜１６ｄ、ソース／ドレイン層
１７ｓｄ、１８ｓｄを形成する。次に、ＣＶＤ法により
厚さ１０００ÅのSiO₂膜を積層してから、これをＲＩＥ
により基板面垂直方向に等方性エッチングし、これによ
り、ゲート用配線２８、２９及びワード線ＷＬの側部に
図４(a) に例示するような絶縁性のサイドウォール４２
を形成する。

【００４３】続いて、そのサイドウォール４２とゲート
用配線２８、２９、ワード線ＷＬ及びフィールド絶縁膜
２１をマスクにして、ｐウェル１２の活性領域２４〜２
７には燐や砒素等の高濃度のｎ型不純物を導入し、また
ｎウェル１１の活性領域２２、２３には高濃度のホウ素
等のｐ型不純物を導入する。続いて不純物を８００℃で
活性化し、例えば図４(a) に示すようにソース層１４
ｓ、ドレイン層１４ｄをＬＤＤ構造にする。

【００４４】次に、チタン膜をスパッタリングで３００
Åの厚さに形成し、ついで、６５０℃の高速アニーリン
グ処理（ＲＴＡ(rapid thermal annealing))によりチタ
ンをゲート用配線２８，２９、ソース層１３ｓ〜１６
ｓ、ドレイン層１３ｄ〜１６ｄ及びソース／ドレイン層
１７ｓｄ、１８ｓｄのシリコンと合金化してチタンシリ
サイド層４３を形成し、この後に、アンモニア過水で不
要部分を除去して合金化しなかったチタン膜を除去す
る。これにより、例えば図４(a) に示すように、ゲート
電極１４ｇ（ゲート用配線）、ソース層１４ｓ及びドレ
イン層１４ｄの表面にチタンシリサイド（TiSi）層４３
が自己整合的に形成される。

【００４５】続いて、プラズマＣＶＤ法によりSiO₂を５
００Åの厚さに成長し、これを第一の層間絶縁膜３７と
する。さらに、マスクとＲＩＥを使用するフォトリソグ
ラフィー法によりその層間絶縁膜３７をパターニング
し、図３に示すように、ゲート用配線２８，２９とソー
ス層１３ｓ〜１６ｓ、ドレイン層１３ｄ〜１６ｄ、ソー
ス／ドレイン層１７ｓｄ、１８ｓｄとを接続しようとす
る領域に開口部４５〜４９を形成する。

【００４６】次に、スパッタ法により厚さ５００Åのタ
ングステン又はタンステンシリサイド膜を形成した後
に、マスクとＲＩＥを使用するフォトリソグラフィー法
によりそのタングステン膜をパターニングして、開口部
４５〜４９とその周囲に残存させ、これを図３、図４
(b) に示すような局所配線３１〜３５として使用する。
この場合のＲＩＥは、平行平板型のＲＩＥ装置を使用
し、エッチング雰囲気内に六フッ化硫黄(SF₆) ガスを２
００sccmで導入し、その雰囲気の圧力を０．２Torrとす
るとともに、高周波電力を３００Ｗとして１４秒間エッ
チングする。この条件によれば、下地となるSiO₂層間絶
縁膜３７の段差部分にタングステンが残留することはな
く、また、その層間絶縁膜３７は１５０Å程度の膜減り
で済み、寸法シフトがほぼ零の良好な加工が可能となっ
た。さらに、この条件によるエッチングでは、横方向の
エッチング速度が、縦方向の１／３以上であった。

【００４７】なお、タングステンは、微細加工の精度を
出しやすく、エッチャントとしてフッソ含有ガスを使用
するとSiO₂との選択比が高くなるので有利であるが、段
差におけるタングステンの残存をなくすためには、等方
性成分を含むエッチングが好ましい。この後に、プラズ
マＣＶＤ法により厚さ３５００ÅのSiO₂膜５０を形成
し、ついで回転塗布法により１０００ÅのＳＯＧを形成
する。このＳＯＧは第二の層間絶縁膜３９となる。

【００４８】さらに、図３に示すように、第二の層間絶
縁膜３９にＶdd電源配線、Ｖcc電源配線などを接続する
ための開口部４０、５１〜５５を形成した後に、さらに
図示しないプラズマＣＶＤ方によるSiO₂膜とＳＯＧ膜を
積層形成し、この積層膜に開口部を形成してビット線を
形成し、高速論理素子と高集積ＳＲＡＭを含む半導体集
積回路を完成させる。

【００４９】ところで、ソース層、ドレイン層の表面に
形成される高融点金属シリサイドとしてサリサイド技術
によるコバルトシリサイドを用いていもよいし、また、
ソース層、ドレイン層の表面にタングステンを選択成長
してもよい。さらに、ソース層とドレイン層の上に高融
点金属シリサイドを形成しなくてもよいが、この場合に
は、ゲート用配線２８、２９とワード線ＷＬを形成する
工程として、ＣＶＤ法により多結晶シリコン膜とタング
ステンシリサイド膜をそれぞれ５００Å、１５００Åの
厚さに形成し、それから、それらの膜に不純物イオンを
注入し、ついでＣＶＤ法によりSiO₂膜を１０００Åの厚
さに形成し、さらに、マスクとＲＩＥを使用するフォト
リソグラフィー法によりSiO₂膜から多結晶シリコン膜を
連続的にパターニングしてもよい。

【００５０】以上のような構造によれば、局所配線３１
〜３５を構成する導電膜をパターニングする際に、局所
配線３１〜３５が接続されない側のソース層１３ｓ〜１
６ｓ等が層間絶縁膜３７により覆われているので、局所
配線を形成する際のエッチングによって薄層化されたソ
ース層、ドレイン層の厚さが減少することはない。しか
も、ソース層、ドレイン層の表面にサリサイド技術によ
る高融点金属シリサイド膜（４３）が形成されていて
も、その膜が除去されることもなくなる。

【００５１】この結果、トランジスタの微細化のために
ソース層やドレイン層が薄くなっても特に不都合なこと
はなく、ＳＲＡＭの小型化と高速化が同時に実現できる
ことになる。（ｂ）本発明の第２実施例の説明第１の実施例では、トランジスタ相互間を接続するゲー
ト用配線（ゲート電極）２８，２９を図２に示すように
ｎ型にしているが、ＳＲＡＭを構成するＭＯＳトランジ
スタを全て表面チャネル型とする場合には、ゲート電極
を構成するゲート用配線２８，２９に導入する不純物を
ｎウェル１１とｐウェル１２において打ち分ける必要が
ある。

【００５２】しかし、ｐ型とｎ型の不純物領域が１つの
ゲート用配線２８，２９に存在すると、その境界領域で
は不純物が拡散して補償し合い、導電率が低下しかねな
い。そこで、図６に示すように、その境界領域で分離さ
れたゲート用配線２８Ａ，Ｂ、２９Ａ，Ｂを形成し、ｎ
ウェル１１側のゲート用配線２８Ａ，２９Ａにはｐ型不
純物、ｐウェル１２側のゲート用配線２８Ｂ，２９Ｂに
はｐ型不純物を導入する。分割されたゲート用配線２８
Ａ，２８Ｂ（２９Ａ，２９Ｂ）は、その上の層間絶縁膜
３７の開口部５６（５７）とその周囲に形成された局所
配線５８（５９）を介して導通する。

【００５３】それらの局所配線５８．５９は、第１実施
例で示した局所配線の形成の際に同時に形成されること
になる。（ｃ）本発明の第３実施例の説明第１の実施例では、ゲート電極になる部分を除いたゲー
ト用配線２８，２９をフィールド絶縁膜２１の上に形成
しているが、次のような不都合が生じることがある。

【００５４】すなわち、局所配線３１を形成する際に層
間絶縁３７に形成する開口部４６がフィールド絶縁膜２
１の縁部にかかると、その縁部が開口部形成時に図７
(a) に示すようにエッチングされてｎウェル１１、ｐウ
ェル１２が露出するおそれがある。また、ＬＤＤ構造の
ソース／ドレイン層の低濃度領域が局所配線に接するこ
とになる。

【００５５】これらにより、図７(a) に示すように、局
所配線４６とウェル１１，１２との間にリーク電流が流
れる。そこで、リーク電流の低減のために次のような構
造を採用してもよい。例えば図７(b),(c) に示すよう
に、ゲート用配線２８を活性領域２３内に突出させた
り、図７(d),(e) に示すように、ゲート用配線２８の側
部に形成された絶縁性サイドウォール４２を活性領域２
３内に突出させるようにしてもよい。

【００５６】これによれば、ソース層１４ｓ、ドレイン
層１４ｄの低濃度層がゲート用配線２８のサイドウォー
ル４２によって覆われることになるので、その低濃度層
が局所配線４６と接したり、ウェル１１、１２が露出す
ることがなくなる。これにより局所配線４６からリーク
電流が流れなくなる。さらに、図８(a),(b) に示すよう
に、層間絶縁膜３７に開口部４６を形成する際に膜厚や
エッチング条件を調整し、層間絶縁膜３７の一部をサイ
ドウォール４２の上に残すようにすれば、ソース／ドレ
イン層１４ｓ，ｄの低濃度領域が確実に保護され、これ
により、局所配線３１と低濃度層との接続が阻止され
る。

【００５７】このようにサイドウーオル４２の幅を増す
ためには、例えば次の条件で開口部４６を形成すればよ
い。ソース／ドレイン層１４ｓ，ｄを形成した後に、５
００〜１０００ÅのSiO₂よりなる層間絶縁膜３７を形成
し、ついでＲＩＥを用いたフォトリソグラフィー法によ
り開口部４６を形成するが、この場合、開口部４６を形
成した後のオーバーエッチングを２００Å程度にする
と、サイドウォール４２は面方向に０．０３〜０．０６
μｍ程度拡張する。

【００５８】なお、ソース／ドレイン層１４ｓ，ｄの表
面には、図８(b) のように高融点金属シリサイド層４３
があってもよいし図８(c) のようになくてもよい。（ｄ）本発明の第４実施例の説明上記した実施例では半導体記憶装置のＳＲＡＭセルにつ
いて局所配線を形成することについて説明したが、ＳＲ
ＡＭセル以外の領域にも局所配線を適用してもよい。そ
こで次に、ＣＭＯＳインバータにおける局所配線につい
て説明する。

【００５９】図９(a) は、本発明の第４実施例を示す平
面図、図９(b) は、そのＺ−Ｚ線断面図、図９(c) はＣ
ＭＯＳインバータの等価回路図である。図９において、
ｎウェル１１とｐウェル１２には、ぞれぞれフィールド
絶縁膜２１で囲まれた活性領域６１，６２が設定され、
それらの活性領域６１，６２の中央にはゲート絶縁膜６
４を介してゲート電極６３ｇ，６４ｇが形成され、それ
らは一体化されている。

【００６０】ゲート電極６３ｇ，６４ｇは、例えばタン
グステンシリサイドとｎ型多結晶シリコンからなるポリ
サイド膜によって構成されている。また、ｎウェル１１
の活性領域６１のゲート電極６３ｇの両側にはｐ型のソ
ース層６３ｓ及びドレイン層６３ｄが導入され、これに
よりｐ型ＭＯＳトランジスタTR₇が構成される。さら
に、ｐウェル１２の活性領域６２のゲート電極６４ｇの
両側にはｎ型のソース層６４ｓ及びドレイン層６４ｄが
形成され、これによりｎ型ＭＯＳトランジスタTR₈が構
成される。

【００６１】これらのＭＯＳトランジスタTR₇,TR₈は、
図９(b) に例示するように全体がSiO₂よりなる層間絶縁
膜３７により覆われている。また、ｐ型ＭＯＳトランジ
スタTR₇とｎＭＯＳトランジスタTR₈のドレイン層６３
ｄ，６４ｄにはそれぞれ複数の開口部６６が形成され、
それらの開口部６６とその周辺の層間絶縁膜３７を含む
領域に局所配線７１が形成されている。

【００６２】また、ｎ型とｐ型のＭＯＳトランジスタTR
₇,TR₈の各ソース層６３ｓ，６４ｓｄには、それぞれ複
数の開口部６５が形成され、その開口部６５からはｎウ
ェル１１とｐウェル１２の境界線Ｌと反対側のフィール
ド絶縁膜２１上に延びる局所配線７２、７３が形成され
ている。さらに、局所配線７１〜７３を覆う層間絶縁膜
３９のうち、各局所配線７１〜７３とゲート電極６３
ｇ、６４ｇの上にはそれぞれ開口部６７〜７０が形成さ
れ、これらの開口部６７〜７０を通してＶss配線７４、
Ｖdd配線７５、出力配線７６及び入力配線７７が形成さ
れている。

【００６３】このような局所配線７１〜７３によれば、
ソース層６３ｓ，６４ｓ及びドレイン層６３ｄ，６４ｄ
において開口部６５、６６が適当な間隔で複数形成され
ているので、ソース、ドレインの寄生抵抗を工程を増や
すことなく下げることができる。しかも、ＳＲＡＭセル
と同時に形成するので工程が増えることはなく、配線密
度を向上でき、平均配線長を減少させて高速化が図れ
る。

【００６４】ところで、ｐ型ＭＯＳトランジスタTR₇の
ゲート電極６３ｇを構成する多結晶シリコンをｐ⁺型と
し、ｎ型ＭＯＳトランジスタTR₈のゲート電極６４ｇを
構成する多結晶シリコンをｎ⁺型とする場合には、図１
０に示すように、それらのゲート電極６３ｇ，６４ｇを
分離して、それを覆う層間絶縁膜３７に開口部７８を設
け、その中と周囲に局所配線７９を形成し、２つのゲー
ト電極６３ｇ，６４ｇを接続する。

【００６５】また、高集積化のために、例えば図１０及
び図１１(a) に示すようにｎ型ＭＯＳトランジスタTR₈
のソース層６４ｓとＶss配線７４を接続するために層間
絶縁膜３９に設けた開口６７を局所配線７３の上に位置
させてもよい。なお、局所配線７３を形成するために層
間絶縁膜３７に形成された開口部６５がフィールド絶縁
膜２１の縁部にかかり、その縁部がエッチングされてｐ
ウェル１２が露出するようなことがあれば、リーク電流
が流れる。そこで、開口部６５を形成した後に、その開
口部６５を通して不純物を導入、活性化する必要がある
が、このようにすることにより、ソース層６４ｓの幅が
縮小され、拡散層容量が低減する。この結果、半導体素
子の動作の遅延時間が短縮され、動作速度が速くなる。

【００６６】

【発明の効果】以上述べたように本発明によれば、半導
体装置において拡散層と電極、配線等の導電層とを接続
する場合に、半導体素子を覆う絶縁膜のうち接続したい
拡散層から導電層に至る領域に形成した開口部の内部に
導体パターン（第二導電層）を形成している。

【００６７】このため、導体パターンを有しない側の拡
散層の表面にある薄い高融点金属シリサイドが、導体パ
ターンを形成する際のエッチングによって除去されるこ
とを防止できる。即ち、導体パターンの材料とその下地
の材料が限定されなくなる。

【００６８】その導体パターンは、集積度を阻害しなけ
れば、他の導電層の接続など別の目的に工程増なく使用
して効果をあげることができる。即ち、その導電パター
ンを構成する第二の導電層を別のローカルな配線に使用
することにより、工程を増やすことなく、配線密度を向
上し、平均配線長を減少し、高速化を進めることができ
る。

【００６９】

【００７０】

【００７１】そして、その開口部を形成する際に、導電
層の側部にサイドウォールを形成してこれを拡散層の縁
部に重なるようにするか、その導電層を開口部内で拡散
層側に突出させているので、拡散層がＬＤＤ構造の場合
であっても、そのＬＤＤ構造の低濃度層がサイドウォー
ルによって保護され、導体パターンがその低濃度層に接
することを妨げ、基板側へのリーク電流の流れを防止で
きる。しかも、これにより素子分離領域のフィールド酸
化膜の縁部を覆うことができるので、開口部形成の際に
フィールド酸化膜の縁部がエッチング除去されてそこか
らリーク電流が流れることも防止できる。さらに、導電
層と拡散層が接近して形成されるので、セル面積の縮小
化を促進することができる。

【００７２】さらに、層間絶縁膜に開口部を形成する際
に、その層間絶縁膜の一部をサイドウォールの側部に残
存させているので、薄い拡散層の表面に形成された薄い
高融点金属シリサイド層が形成されていないフィールド
酸化膜の薄い部分がそのサイドウォールにより確実に保
護されるので接合リークが減少する。それらの開口部を
絶縁膜に形成する際には、その絶縁膜をサイドウォール
の側部に残すようにすると、その開口部内でサイドウォ
ールの幅が大きくなり、リークし易い部分はサイドウォ
ールによって確実に保護される。

【図面の簡単な説明】

【図１】本発明の第１実施例の製造工程を示す平面図
（その１）である。

【図２】本発明の第１実施例の製造工程を示す平面図
（その２）である。

【図３】本発明の第１実施例の製造工程を示す平面図
（その３）である。

【図４】本発明の第１実施例の製造工程を示す断面図で
ある。

【図５】本発明の第１実施例の半導体装置の等価回路図
である。

【図６】本発明の第２実施例の半導体装置の要部を示す
平面図及び断面図である。

【図７】本発明の第３実施例の半導体装置の要部を示す
平面図及び断面図（その１）である。

【図８】本発明の第３実施例の半導体装置の要部を示す
平面図及び断面図（その２）である。

【図９】本発明の第４実施例の半導体装置を示す第一の
平面図、第一の断面図及びその等価回路図である。

【図１０】本発明の第４実施例の半導体装置の第二の平
面図である。

【図１１】本発明の第４実施例の半導体装置の第一、第
二の断面図である。

【図１２】従来装置の一例を示す断面図である。

【符号の説明】

１１ｎウェル１２ｐウェル１３ｇ〜１８ｇゲート電極１３ｓ〜１６ｓソース層１３ｄ〜１６ｄドレイン層１７ｓｄ、１８ｓｄソース／ドレイン層２１フィールド絶縁膜２２〜２７活性領域２８、２９、２８Ａ、２８Ｂ、２９Ａ、２９Ｂゲー
ト用配線３１〜３５、５８、５９局所配線３７、３９層間絶縁膜４５〜４９、４０、５６、５７開口部４１Ｖdd配線４２サイドウォール４３ TiSi層６１、６２活性領域６３ｄ、６４ｄドレイン層６５、６６開口部６７〜７０、７８開口部７１〜７３、７９局所配線 TR₁〜TR₈ ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−199260（ＪＰ，Ａ) 特開平５−21736（ＪＰ，Ａ) 特開平３−219667（ＪＰ，Ａ) 特開平１−132163（ＪＰ，Ａ) 特開昭63−114172（ＪＰ，Ａ) 特開昭62−128546（ＪＰ，Ａ) 特開昭64−19722（ＪＰ，Ａ) 特開平３−234062（ＪＰ，Ａ) 特開昭60−65533（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8238 H01L 21/8244 H01L 27/092 H01L 27/11

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上で素子分離領域と蓋素子分離
領域に囲まれた活性領域の少なくとも一方の上に形成さ
れた第一の導電層と、前記第一の導電層の側部に形成された絶縁性のサイドウ
ォールと、前記活性領域内に形成された拡散層と、前記拡散層の表面に形成され、金属又は高融点シリサイ
ドよりなる自己整合導電層と、前記第一の導電層及び前記自己整合導電層を覆う絶縁膜
と、少なくとも一つが前記第一の導電層の上に形成された第
二の導電層とを含み、前記第二の導電層のうち少なくとも一つは前記絶縁膜に
形成された開口部内で前記自己整合導電層及び前記第一
の導電層に接触し、前記開口部内で前記サイドウォール
が前記自己整合導電層に一部重なっていることを特徴と
する半導体装置。
【請求項２】前記サイドウォールのうち少なくとも前記
開口部内で前記自己整合導電層に重なっている部分は、
前記絶縁膜の一部で構成されていることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記サイドウォールのうち少なくとも前記
開口部内で前記自己整合導電層に重なっている部分は、
前記素子分離領域上から前記活性領域に向けて突出して
いることを特徴とする請求項１に記載の半導体装置。
【請求項４】半導体基板上で素子分離領域と該素子分離
領域に囲まれた活性領域の少なくとも一方の上に形成さ
れた第一の導電層と、前記第一の導電層の側部に形成された絶縁性の第一のサ
イドウォールと、前記活性領域内に形成された拡散層と、前記拡散層の表面に形成され、金属又は高融点シリサイ
ドよりなる自己整合導電層と、前記第一の導電層及び前記自己整合導電層を覆う絶縁膜
と、少なくとも一つが前記第一の導電層の上に形成された第
二の導電層とを含み、前記第二の導電層のうち少なくとも一つは前記絶縁膜に
形成された開口部内で前記自己整合導電層及び前記第一
の導電層に接触し、該開口部内で前記第一のサイドウォ
ールの側部に絶縁性の第二のサイドウォールが形成され
ており、該第二のサイドウォールが前記自己整合導電層
に重なっていることを特徴とする半導体装置。
【請求項５】絶縁性のサイドウォールを有する第一の導
電層とその他の導電層を有する半導体素子を半導体基板
上に形成する工程と、前記半導体素子の上に絶縁膜を形成する工程と、前記絶縁膜のうち少なくとも前記第一の導電層とその他
の導電層に跨る領域にある部分を選択的に除去して開口
部を形成するとともに、該開口部内で前記絶縁膜の一部
を前記サイドウォールの側部に残存させる工程と、前記開口部を覆う導電膜を形成する工程と、前記導電膜をパターニングして、少なくとも前記開口部
内に残存させて第二の導電層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。