DE3922456A1 - Halbleiterspeichereinrichtung und verfahren zur herstellung derselben - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherein­ richtung, und insbesondere bezieht sie sich auf eine Halb­ leiterspeichereinrichtung mit einem Kondensator vom über­ einandergeschichteten Typ, die in der Lage ist, beliebige Speicherdaten willkürlich einzugeben und auszugeben, und auf ein Verfahren zur Herstellung der Halbleiterspeicherein­ richtung.

In der letzten Zeit ist ein großer Bedarf an Halbleiterspei­ chereinrichtungen aufgetreten für lnformationsmaschinen, wie etwa die weit verbreiteten Computer. Halbleiterspeicher­ einrichtungen mit großen Speicherkapazitäten und der Fähig­ keit eines Hochgeschwindigkeitsbetriebes sind gewünscht. Folglich ist die Technologie in Zusammenhang mit dem höheren Grad der Integration und dem Hochgeschwindigkeitsreaktions­ vermögen und der höheren Zuverlässigkeit von Halbleiterspei­ chereinrichtungen entwickelt worden.

Ein DRAM (dynamischer Direktzugriffsspeicher) ist eine Halb­ leiterspeichereinrichtung, die in der Lage ist, Speicherdaten willkürlich einzugeben und auszugeben. Allgemein weist ein DRAM ein Speicherzellenfeld, welches ein Speicherbereich ist, der eine große Zahl von Speicherdaten speichert, und periphere Schaltkreise, die zum Eingeben von außen und Aus­ geben nach außen nötig sind, auf. Fig. 5 ist ein Blockschalt­ bild, das die Struktur eines DRAMs zeigt. Wie die Figur zeigt, weist der DRAM 50 ein Speicherzellenfeld 51 zum Spei­ chern von Datensignalen, die die Speicherinformation dar­ stellen, einen Zeilen- und Spaltenadreßpuffer 52 zum Emp­ fangen eines Adreßsignales von außen zum Auswählen einer Speicherzelle, die eine Einheitsspeicherschaltung darstellt, einen Zeilendecodierer 53 und einen Spaltendecodierer 54 zum Bezeichnen der Speicherzelle durch Entschlüsseln des Adreßsignales, einen Auffrischleseverstärker 55 zum Verstär­ ken der in der bezeichneten Speicherzelle gespeicherten Si­ gnale und zum Lesen derselben, einen Eingangsdatenpuffer 56 und einen Ausgangsdatenpuffer 57 zum Dateneingeben und -ausgeben und einen Taktgenerator 58 zum Erzeugen von Takt­ signalen auf.

Das eine große Fläche auf einem Halbleiterchip belegende Speicherzellenfeld 51 ist als Anordnung einer Mehrzahl von Speicherzellen gebildet, von denen jede eine Speicherdaten­ einheit speichert. Fig. 6 ist ein Äquivalentschaltbild von 4 Bit der Speicherzellen, die das Speicherzellenfeld 51 dar­ stellen. Die gezeigte Speicherzelle ist vom Ein-Transistor- Ein-Kondensator-Typ, die einen MOS-(Metalloxidhalbleiter)- Transistor und ein Kondensatorelement, das damit verbunden ist, aufweist. Die Speicherzellenstruktur dieses Types ist einfach und ermöglicht die Verbesserung des Grades der Inte­ gration des Speicherzellenfeldes, so daß diese Struktur weit verbreitet für DRAMs ist, die eine hohe Kapazität haben.

Fig. 7 ist eine Draufsicht, die ein Beispiel eines Speicher­ zellenfeldes eines DRAMs vom Typ des übereinandergeschichte­ ten Kondensators ist. Fig. 8A bis 8D sind Querschnittsan­ sichten entlang der Linie VIII-VIII von Fig. 7, die in der Reihenfolge die Schritte zur Herstellung einer derartigen Struktur zeigen. Solche Speicherzellen vom übereinanderge­ schichteten Typ des DRAMs werden gemäß der folgenden Her­ stellungsschritte hergestellt.

Zuerst wird, wie in Fig. 8A gezeigt ist, ein dicker Feldoxid­ film 2 auf einer Oberfläche eines Halbleitersubstrates 1 gebildet zum Umgeben eines Elemente bildenden Bereiches durch das LOCOS-(lokale Oxidation von Silizium)-Verfahren. Danach werden bemusterte Gateelektroden (Wortleitungen) 4 a und 4 b auf der Oberfläche des Halbleitersubstrates gebildet, wobei ein dünner Oxidfilm 3 dazwischen eingefügt wird. Diffundierte Störstellengebiete 5 a und 5 b werden auf den Oberflächen des Halbleitersubstrates 1 auf beiden Seiten der Gateelektrode 4 a gebildet, die auf der Oberfläche des Halbleitersubstrates 1 gebildet ist. Die Ränder der Gateelektroden 4 a und 4 b wer­ den mit einem isolierenden Film 6 bedeckt.

Als nächstes wird, wie in Fig. 8B gezeigt ist, eine leitende Polysiliziumschicht 7 auf die Oberfläche des isolierenden Filmes 6 geschichtet.

Weiter wird, wie in Fig. 8C gezeigt ist, die Polysilizium­ schicht 7 nach einem vorgeschriebenen Muster durch anisotro­ pes Ätzen, wie etwa reaktives Ionenätzen, bemustert. Aniso­ tropes Ätzen wird zum Beispiel durch gerichtete Ionen auf die Oberfläche der Polysiliziumschicht 7 durchgeführt. Die Reak­ tion zwischen Ionen und Schicht schreitet fort, und die Schicht wird um eine gewöhnliche Dicke in die einzige Rich­ tung in die Schicht geätzt. Die bemusterte Polysilizium­ schicht 7 stellt eine untere Elektrode 8 des Kondensators dar. Die Oberflächenfläche der unteren Elektrode 8, die aus Polysilizium gebildet ist, sollte so groß wie möglich sein, damit die Kapazität des Kondensators erhöht wird. Daher wird die Polysiliziumschicht 7, die in dem Schritt der Fig. 8B abgeschieden ist, dick gemacht. Die Ätzmethode, die zum Be­ mustern eingesetzt wird, ist anisotropes Ätzen, bei dem das Ätzen nicht in die horizontale Richtung zu der Hauptober­ fläche des Substrates ausgeführt wird. Aufgrund des aniso­ tropen Ätzens jedoch, bei dem eine gemeinsame Dicke der Poly­ siliziumschicht durchgeätzt wird, werden Abschnitte der Poly­ siliziumschicht 7 als Reste 9 in den Bereichen gelassen, wo die Oberfläche des Halbleitersubstrates 1 oder die Ober­ fläche des Feldoxidfilmes 2 die Seitenbereiche der Gateelek­ trode 4 schneidet. Die Bereiche, wo die Reste 9 gebildet werden, sind in der Draufsicht von Fig. 7 gezeigt.

Danach wird, wie in Fig. 8D gezeigt ist, ein Siliziumnitrid­ film 10, der eine dielektrische Schicht des Kondensators darstellt, abgeschieden, eine Polysiliziumschicht, die eine obere Elektrode 11 darstellt, wird darauf geschichtet, und der Kondensator wird durch Bemustern gebildet.

Bei dem oben beschriebenen Verfahren zum Herstellen von DRAMs vom übereinandergeschichteten Typ stellt der Rest 9 des lei­ tenden Polysiliziums, der in dem Schritt des Herstellens der unteren Elektrode 8 gebildet wird, wie in Fig. 8C gezeigt ist, ein Problem dar. Wie nämlich in Fig. 7 gezeigt ist, verursachen die gebildeten Reste 9 einen Kurzschluß zwischen den Elektroden der Kondensatoren der Speicherzellen, die in einem Abstand voneinander in der horizontalen Richtung angeordnet sind. Daher werden im Betrieb Kurzschlüsse durch die leitenden Reste 9 zwischen den Speicherzellen verursacht, was eine Fehlfunktion und ähnliches verursacht.

Im folgenden wird eine Lösung gemäß dem Stand der Technik des Problemes beschrieben, das durch die Reste des Ätzens verursacht ist. Eine Struktur ist in der japanischen Offen­ legungsschrift Nr. 36 853/1987 gezeigt, bei der die Kapazität des Kondensators im Vergleich mit dem oben beschriebenen DRAM vom geschichteten Typ weiter vergrößert ist. Fig. 9A und 9B sind Querschnittsansichten, die die Querschnittsstruk­ tur der Speicherzelle eines DRAMs zeigt, der in dieser Publi­ kation gezeigt ist und gemäß eines repräsentativen Herstel­ lungsverfahrens hergestellt ist. Bei diesem Beispiel wird ein isolierender Film 6, der eine Gateelektrode 4 eines Über­ tragungsgatetransistors 13 bedeckt, dick gemacht, und ein Kondensator 14 wird unter Benutzung eines Öffnungsbereiches 12 und dessen Oberfläche selektiv in dem isolierenden Film 6 gebildet. Die wichtigen Herstellungsschritte werden im folgenden beschrieben.

Zuerst wird, wie in Fig. 9A gezeigt ist, ein isolierender Film 6 dick auf einem Halbleitersubstrat 1 abgeschieden, auf dem ein Übertragungsgatetransistor 13 gebildet wird. Die Oberfläche des Filmes wird flach gemacht. Danach wird der isolierende Film 6 bemustert, und Öffnungsabschnitte 12 werden auf den Oberflächen von diffundierten Störstellen­ gebieten 5 a und 5 b gebildet, die auf der Oberfläche des Halb­ leitersubstrates 1 gebildet sind.

Danach wird, wie in Fig. 9B gezeigt ist, ein Kondensator 14 in dem Öffnungsbereich 12 des isolierenden Filmes 6 und auf der Oberfläche des isolierenden Filmes 6 gebildet. Der Kondensator 14 weist eine untere Elektrode 8, die in direktem Kontakt mit dem diffundierten Störstellengebiet 5 a steht, eine obere Elektrode 11 und eine dielektrische Schicht 10, die zwischen der unteren Elektrode 8 und der oberen Elektrode 11 eingeschlossen ist, auf. Die untere Elektrode 8 endet auf einer flachen Oberfläche des isolierenden Filmes 6. Daher wird bei dem Schritt des Bemusterns der unteren Elektrode 8 kein Rest entstehen, da kein Abschnitt der Elektrode 8 beim Ätzen nachbleibt. Der Öffnungsbereich 12 ist nur in den Oberflächen der diffundierten Störstellenbereiche 5 a und 5 b gebildet. Der Öffnungsabschnitt 12 ist nicht zwischen benachbarten Störstellenbereichen gebildet, wobei der isolie­ rende Feldfilm 2 dazwischen angeordnet ist. Daher gibt es keine Reste des Ätzens, die über benachbarten Störstellen­ bereichen gebildet sind. Zusätzlich ist der Kondensator 14 von der Oberfläche des isolierenden Filmes 6 entlang der inneren Wand des Öffnungsabschnittes 12 gekrümmt. Folglich wird die Oberflächenfläche der kapazitiven Verbindung groß, wodurch die Kapazität vergrößert wird.

Das Verfahren zum Herstellen der Speicherzelle mit einer solchen Struktur weist jedoch einen Schritt auf, der das Bemustern zum Bilden des Öffnungsabschnittes 12 in dem iso­ lierenden Film 6 enthält, wie in Fig. 9A gezeigt ist. Bei diesem Schritt wird im allgemeinen die Photolithographie benutzt. Dieses Verfahren weist einen Schritt der Ausrichtung von einer Bemusterungsmaske zum Bilden des Öffnungsabschnit­ tes 12 auf. Da ein Spielraum im Hinblick auf den Fehler des Ausrichtens der Masken vorhanden sein sollte, wird die Breite der Diffusion des diffundierten Störstellenbereiches 5 a natürlicherweise groß. Die Breite der Diffusion des diffun­ dierten Störstellenbereiches 5 a ist ein Faktor, der die Ver­ kleinerung der Speicherzellenstruktur verhindert.

Wie oben beschrieben ist, werden bei der Speicherzellenstruk­ tur des DRAMs die folgenden Punkte gewünscht: die Gatestruk­ tur des Übertragungsgatetransistors, der einen Teil der Spei­ cherzelle darstellt, soll verkleinert werden, und die Ver­ bindungsfläche des Kondensators, der ebenfalls einen Teil der Speicherzelle darstellt, soll vergrößert werden, damit die Kapazität des Kondensators erhalten und möglichst weiter vergrößert werden kann, die normalerweise, wenn die Transi­ storstruktur verkleinert wird, ebenfalls abnimmt. Das normale Verfahren weist die Nachteile auf, daß es Kurzschlüsse zwi­ schen den Kondensatoren gibt, die durch das Herstellungsver­ fahren verursacht werden und durch das Vergrößern des diffun­ dierten Störstellenbereiches des Transistors, was durch die Erhöhung der Kapazität des Kondensators verursacht wird.

Es ist daher Aufgabe der Erfindung, den Grad der Integration durch Miniaturisierung der Strukturen von Halbleiterspei­ chereinrichtungen zu erhöhen, insbesondere soll die Konden­ satorkapazität eines DRAMs mit einem übereinandergeschich­ teten Kondensator vergrößert werden und die Struktur der Speicherzelle verkleinert werden. Es ist weiterhin Aufgabe der Erfindung, ein Verfahren zum Herstellen eines DRAMs vor­ zusehen, bei dem die Restdefekte während des Herstellens verringert werden, insbesondere soll ein Verfahren geschaffen werden, bei dem die Zahl der Lithographieschritte verringert wird.

Die erfindungsgemäße Halbleiterspeichereinrichtung ist eine Speichereinrichtung mit einem Speicherbereich, der durch Anordnen einer Mehrzahl von Einheitsspeicherschaltungen ge­ bildet ist, von denen jeder ein Schaltelement mit zwei Stör­ stellenbereichen, die auf einem Halbleitersubstrat gebildet sind, und eine erste leitende Schicht, die auf dem Halblei­ tersubstrat eingeschlossen zwischen den beiden Störstellen­ bereichen gebildet ist, und ein passives, ein Signal spei­ cherndes Element mit einer ersten Elektrodenschicht, die mit einem Störstellenbereich des Schaltelementes verbunden ist, einer zweiten Elektrodenschicht und einem dielektrischen Film der zwischen der ersten Elektrodenschicht und der zwei­ ten Elektrodenschicht eingeschlossen ist, aufweist, wobei ein isolierender Film mit einer flachen Oberfläche und einem selektiv geöffneten konkaven Abschnitt auf der Oberfläche des Halbleitersubstrates dort gebildet ist, wo das Schalt­ element gebildet ist. Das passive, ein Signal speichernde Element ist so gebildet, daß es sich zu der Oberfläche des isolierenden Filmes und zu der inneren Seite des konkaven Abschnittes erstreckt, wobei mindestens ein Abschnitt der ersten Elektrodenschicht des passiven, ein Signal speichern­ den Elementes mit einem Störstellenbereich durch einen lei­ tenden Film verbunden ist, der auf dem Störstellenbereich des Schaltelementes gebildet ist.

Eine Verbindungsfläche des passiven, ein Signal speichernden Elementes ist so vergrößert, daß die Kapazität durch die oben beschriebene Struktur vergrößert ist. Da zusätzlich beide Endabschnitte auf einer flachen Oberfläche des isolie­ renden Filmes enden, kann ein perfektes Bemustern durchge­ führt werden, bei dem keine Reste des Materiales verbleiben, das das erste Element in dem Schritt des Ätzens zum Bilden des letzten Abschnittes darstellt.

Der konkave, in dem isolierenden Film gebildete Abschnitt ist mit einem der diffundierten Störstellengebiete des Schaltelementes durch eine leitende Schicht verbunden. Die leitende Schicht ist breiter als der diffundierte Störstel­ lenbereich. Die elektrische Verbindung zwischen dem passiven, ein Signal speichernden Element, das in dem konkaven Ab­ schnitt des isolierenden Filmes gebildet ist, und dem Schalt­ element wird durch die leitende Schicht realisiert. Folglich kann der Störstellenbereich des Schaltelementes mit einer minimalen Breite der Diffusion gebildet werden, welche den Kontakt des Störstellengebietes mit der leitenden Schicht ermöglicht. Weiterhin sollte das passive, ein Signal spei­ chernde Element in dem Öffnungsabschnitt so gebildet sein, daß es in vollem Kontakt mit der leitenden Schicht in dem weiten Bereich der leitenden Schicht steht, der weiter ist als der Störstellenbereich. Daher kann die Breite der Diffu­ sion in den Störstellenbereich verringert werden, da es nicht nötig ist, einen Spielraum für den Fehler der Ausrichtung der Masken zum Bilden des Öffnungsabschnittes vorzusehen. Zusätzlich kann die Breite der Öffnung in dem isolierenden Film frei innerhalb der Breite der leitenden Schicht gewählt werden. Folglich kann die Verbindungsfläche des in dem Öff­ nungsabschnitt des leitenden Filmes gebildeten passiven, ein Signal speichernden Elementes weiterhin vergrößert wer­ den, so daß dessen Kapazität vergrößert wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht einer Speicherzelle eines DRAMs gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2A, 2B, 2C und 2D Querschnittsansichten der Schritte des Ver­ fahrens zum Herstellen der Speicherzelle der ersten Ausführungsform;

Fig. 3 eine Querschnittsansicht einer Speicherzelle eines DRAMs gemäß einer zweiten Ausführungs­ form der Erfindung;

Fig. 4 eine Querschnittsansicht einer Speicherzelle eines DRAMs gemäß einer dritten Ausführungs­ form der Erfindung;

Fig. 5 ein Blockschaltbild einer Struktur eines DRAMs;

Fig. 6 ein Aquivalentschaltbild eines Abschnittes des Speicherzellenfeldes des in Fig. 5 ge­ zeigten DRAMs;

Fig. 7 eine Draufsicht auf das in dem Aquivalent­ schaltbild von Fig. 6 gezeigten Speicherzel­ lenfeld;

Fig. 8A, 8, 8C und 8D Querschnittsansichten der Schritte des Ver­ fahrens zum Herstellen der Speicherzelle des in Fig. 5 gezeigten DRAMs; und

Fig. 9A und 9B Querschnittsansichten der wesentlichen Schritte des Herstellungsverfahrens einer Speicherzelle eines anderen DRAMs.

Im folgenden wird zuerst eine Ausführungsform der Erfindung unter Bezugnahme auf die Figuren beschrieben.

Wie in Fig. 1 gezeigt ist, weist die Speicherzelle einen Übertragungsgatetransistor (Schaltelement) 13 und einen Kon­ densator (passives, ein Signal speicherndes Element) 14 auf. Die Speicherzelle ist von einem dicken Feldoxidfilm 2 umge­ ben, der auf einer Oberfläche eines Halbleitersubstrates 1 gebildet ist, so daß die Speicherzelle getrennt und iso­ liert von benachbarten Speicherzellen ist. Der Übertragungs­ gatetransistor 13 weist diffunierte Störstellenbereiche 5 a und 5 b, die auf der Oberfläche des Halbleitersubstrates 1 gebildet sind, und eine Gateelektrode 4 a, die zwischen den diffundierten Störstellenbereichen 5 a und 5 b gebildet ist, auf, wobei ein dünner Gateoxidfilm 3 zwischen Substrat und Gateelektrode angeordnet ist. Der Kondensator 14 weist eine untere Elektrode 8 und eine obere Elektrode 11, die aus lei­ tenden Materialien, wie Polysilizium, gebildet sind, und eine dielektrische Schicht 10, die aus einem dielektrischen Material, wie einem Nitridfilm oder einem Oxidfilm, gebildet ist und zwischen den Elektroden eingeschlossen ist, auf. Der Kondensator 14 ist so gebildet, daß er sich über einen isolierenden Film 16, der dick auf der Oberfläche des Halb­ leitersubstrates 1 gebildet ist, erstreckt, wobei der isolie­ rende Film 16 eine flache Oberfläche aufweist und sich ge­ krümmt entlang eines Öffnungsabschnittes 12 erstreckt, der in dem isolierenden Film 16 gebildet ist. Die untere Elek­ trode 8 des Kondensators 14 ist mit einem Störstellenbereich 5 a des Übertragungsgatetransistors 13 über einen leitenden, aus Polysilizium oder ähnlichem gebildeten Film 15 verbunden. Der Film 15 ist so gebildet, daß er sich über die Gateelek­ trode 4 a des Übertragungsgatetransistors 13 und über die Gateelektrode 4 b erstreckt, die auf einer Oberfläche des Feldoxidfilmes 2 gebildet ist.

Bei einer solchen Speicherzellenstruktur ist die Breite der Diffusion von einem diffundierten Störstellenbereich 5 a des Übertragungsgatetransistors 13 nur durch die Begrenzung in der Kontaktfläche zwischen dem diffundierten Störstellen­ bereich und dem leitenden Film 15 begrenzt. Folglich ist es nicht notwendig, einen Spielraum im Hinblick auf die Feh­ ler in der Ausrichtung von Masken bei dem photolithographi­ schen Schritt zum Bilden des Öffnungsabschnittes 12 in dem isolierenden Film 16 in den folgenden Schritten vorzusehen. Als Resultat kann die Breite der Diffusion des diffundierten Störstellengebietes 5 a verringert werden. Zusätzlich ist der Öffnungsabschnitt 12 des isolierenden Filmes 16 zum Ver­ binden mit dem leitenden Film 15 in dem Bereich gebildet, in dem der leitende Film 15 gebildet ist. Daher gibt es einen ausreichenden Spielraum zum Anordnen des Öffnungsabschnittes 12 des isolierenden Filmes 16 im Hinblick auf den leitenden Film 15, der sich breit erstreckend über die Gateelektrode 4 a und ähnliches des Übertragungsgatetransistors 13 gebildet ist. Zusätzlich braucht die Breite des Öffnungsabschnittes 12 in dem isolierenden Film 16 nicht durch die Breite der Diffusion des Störstellenbereiches 5 a begrenzt zu sein. Daher kann die Breite des Öffnungsabschnittes 12 vergrößert werden, wodurch die Verbindungsfläche des in dem Öffnungsabschnitt 12 gebildeten Kondensators 14 vergrößert werden kann, so daß seine Kapazität vergrößert wird.

Im folgenden wird das Verfahren zum Herstellen der Speicher­ zelle dieser Ausführungsform unter Bezugnahme auf die Fig. 2A bis 2D beschrieben.

Zuerst wird, wie in Fig. 2A gezeigt ist, ein dicker Feldoxid­ film 2 auf einer Oberfläche des Halbleitersubstrates 1 durch das LOCOS-Verfahren gebildet. Die Oberfläche des Halbleiter­ substrates 1 wird thermisch zum Bilden eines dünnen Oxid­ filmes 3 oxidiert. Eine Polysiliziumschicht und ein isolie­ render Film 6 werden durch das CVD-Verfahren oder ähnliches abgeschieden. Vorgeschriebene Muster werden durch Photolitho­ graphie und Ätzen gebildet. So werden Gateelektroden 4 a und 4 b eines Übertragungsgatetransistors 13 gebildet. Ionen von Störstellen werden in die Oberfläche des Halbleitersubstrates unter Benutzung der Gateelektrode 4 a als eine Maske implan­ tiert. Dadurch werden die Störstellenbereiche 5 a und 5 b ge­ bildet. Darauffolgend wird ein isolierender Film 6 weiter auf der Oberfläche des Halbleitersubstrates 1 abgeschieden, und der isolierende Film 6 wird seletiv durch anisotropes Ätzen zum Bilden der Seitenwände des isolierenden Filmes 6 auf den Seiten der Gateelektroden 4 a und 4 b entfernt.

Darauffolgend wird, wie in Fig. 2B gezeigt ist, ein leitender Film 15 aus Polysilizium oder ähnlichem dünn auf der Ober­ fläche des Halbleitersubstrates 1 abgeschieden. Die Poly­ siliziumschicht wird so bemustert, daß sie auf einem Bereich angeordnet ist, der sich von einem oberen Abschnitt der Gate­ elektrode 4 a des Übertragungsgatetransistors 13 zu einem oberen Abschnitt der Gateelektrode 4 b, die auf dem Feldoxid­ film 2 gebildet ist, erstreckt. Der leitende Film 15 weist einen Abschnitt auf, der auf einem oberen Abschnitt des dif­ fundierten Störstellenbereiches 5 a abgeschieden ist, welcher Abschnitt als ein Kontaktbereich dient.

Als nächstes wird, wie in Fig. 2C gezeigt ist, ein dicker isolierender Film 16, wie ein Siliziumoxidfilm, auf der Ober­ fläche des leitenden Filmes 15 und ähnlichem durch das CVD- Verfahren abgeschieden. Der Siliziumoxidfilm wird so abge­ schieden, daß die Oberfläche des dicken isolierenden Filmes 16 flach wird. Dieser Schritt kann auch durch das folgende Verfahren durchgeführt werden. Es kann ein BPSG-(Borphosphor­ silikatglas)-Film auf der Oberfläche des leitenden Filmes 15 und ähnlichem durch das CVD-Verfahren gebildet werden, und danach wird der BPSG-Film wiederum durch thermisches Behandeln verflüssigt, um seine Oberfläche flach zu machen. Als ein weiteres Verfahren kann der isolierende Film 16 durch ein "RF-Bias-ECR-Plasma-CBD-Verfahren" hergestellt werden. Hierzu wird Bezug genommen auf "Planarization of Insulating Interlayer by Bias ECR Plasma CVD" von T. Akahori u.a., SEMI Technology Symposium, 28. November 1988.

Danach wird ein Öffnungsabschnitt 12, der tief genug ist, um den leitenden Film 15 zu erreichen, durch Photolitho­ graphie und Ätzen in dem isolierenden Film 16 gebildet. Die Fläche des Öffnungsabschnittes 12 ist so gewählt, daß er in dem Bereich enthalten ist, in dem der leitende Film 15 gebildet ist. Die zum Bilden des Öffnungsabschnittes 12 be­ nutzte Maske ist mit dem Bereich des leitenden Filmes 15 ausgerichtet. Daher ist ein Fehler im Ausrichten der Maske unabhängig von der Breite der Diffusion des diffundierten Störstellenbereiches 5 a, und daher hat er keine Beziehung zu der Breite des diffundierten Störstellenbereiches 5 a.

Danach wird, wie in Fig. 2D gezeigt ist, Polysilizium auf der Oberfläche des isolierenden Filmes 16 und auf der inneren Oberfläche des Öffnungsabschnittes 12 durch das CVD-Verfahren oder ähnliches abgeschieden. Diese Polysiliziumschicht wird so bemustert, daß der äußere Endabschnitt der Polysilizium­ schicht auf der flachen Oberfläche des isolierenden Filmes 16 angeordnet ist. Die Polysiliziumschicht stellt die untere Elektrode des Kondensators 14 dar. Die untere Elektrode 8 ist mit dem leitenden Film 15 an dem Boden des Öffnungsab­ schnittes 12 des isolierenden Filmes 16 verbunden. Diese Struktur bewirkt einen Kontakt zwischen dem diffundierten Störstellenbereich 5 a des Übertragungsgatetransistors 13 und der unteren Elektrode 8 des Kondensators 14 durch den leitenden Film 15. Eine aus einem Siliziumnitridfilm oder einem Siliziumoxidfilm gebildete dielektrische Schicht 10 wird auf der Oberfläche der unteren Elektrode 8 usw. gebil­ det, und eine Polysiliziumschicht wird darauf abgeschieden. Diese werden durch Ätzen zum Bilden der dielektrischen Schicht 10 und der oberen Elektrode 11 des Kondensators 14 bemustert. Der Übertragungsgatetransistor 13 und der Konden­ sator 14, die eine Speicherzelle eines DRAMs darstellen, werden durch die oben beschriebenen Schritte gebildet.

Bei der in Fig. 3 gezeigten zweiten Ausführungsform ist der Öffnungsbereich des in dem isolierenden Film 16 gebildeten Öffnungsabschnittes 12 breiter gemacht als der Diffusions­ bereich des diffundierten Störstellenbereiches 5 a des Über­ tragungsgatetransistors 13. Durch Zwischenschieben eines breiten leitenden Filmes 15 kann der Öffnungsbereich des Öffnungsabschnittes 12 vergrößert werden, wodurch der kapa­ zitive Verbindungsbereich des Kondensators 14 weit in die vertikale Richtung und in die horizontale des Öffnungsab­ schnittes 12 in dem isolierenden Film 16 erstreckt werden. Dieses macht es weiterhin möglich, die Kapazität des Konden­ sators 14 zu erhöhen.

Bei der in Fig. 4 gezeigten dritten Ausführungsform ist die Erfindung auf eine Speicherzelle angewandt, die eine soge­ nannte Feldabschirmisolierstruktur aufweist, bei der die Transistorstruktur benutzt wird, um die Elemente in der Spei­ cherzelle voneinander zu trennen. Bei der Feldabschirmiso­ lierstruktur ist eine Transistorstruktur zwischen benachbar­ ten Speicherzellen gebildet, eine Spannung, die den norma­ lerweise ausgeschalteten Zustand des Transistors ermöglicht, ist an eine Elektrode der Transistorstruktur so angelegt, daß die Speicherzellen voneinander getrennt und isoliert sind. Ein Störstellenbereich 5 a von einem Übertragungsgate­ transistor 13 und ein anderer Störstellenbereich (nicht ge­ zeigt) des anderen Transistors stellen die Source- und Drain­ gebiete dar, wobei eine isolierende Elektrode 20 dazwischen eingeschlossen ist und eine Gateelektrode darstellt. Durch Anlegen eines negativen oder Nullpotentiales an die isolie­ rende Elektrode 20 kann die Bildung eines Kanales auf der Oberfläche des Halbleitersubstrates unterhalb der isolieren­ den Elektrode 20 verhindert werden. Weitere Einzelheiten einer Feldabschirmisolierstruktur sind zum Beispiel in der japanischen Patentveröffentlichung Nr. 55 258/1986 beschrie­ ben. Im Vergleich mit der isolierenden LOCOS-Struktur kann bei dieser Struktur das Problem des sogenannten "Vogelschna­ bels", bei dem der isolierende Bereich vergrößert ist, ver­ hindert werden. Die Kombination dieser Ausführungsform und des isolierenden Feldabschirmverfahrens, bei dem der Elemente trennende Bereich weiter verkleinert ist, verkleinert weiter­ hin die Speicherzellenstruktur.

Obwohl die untere Elektrode 8 und die obere Elektrode 11, die den Kondensator 14 darstellen, aus Polysilizium in der oben beschriebenen Ausführungsform gebildet sind, können sie auch aus Metallen, wie Aluminium, einem Metall mit einem hohen Schmelzpunkt usw., gebildet werden.

Die Form des Kondensators 14 ist nicht auf die in den Fig. 1 und 4 gezeigte begrenzt, und sie kann weiterhin auf die Oberfläche des isolierenden Filmes 16 erstreckt werden, oder sie kann eine Stufe aufweisen.

Obwohl Polysilizium als leitender Film 15 in den oben be­ schriebenen Ausführungsformen benutzt ist, ist er nicht auf dieses beschränkt, jedes leitende Material kann verwandt werden.

Wie oben beschrieben ist, kann gemäß der Erfindung die Kapa­ zität des Kondensators durch Bilden des Kondensators auf der Oberfläche eines isolierenden Filmes und in einem in dem isolierenden Film gebildeten konkaven Abschnitt erhöht werden.

Eine leitende Schicht ist zwischen der unteren Elektrode des Kondensators und dem Störstellenbereich des Übertragungs­ gatetransistors so angeordnet, daß die Begrenzung der räum­ lichen Beziehung zum Verbinden zwischen der Elektrode und dem Bereich erleichtert wird. Daher kann die Breite der Dif­ fusion des Störstellenbereiches des Übertragungsgatetransi­ stors verringert werden, da der Spielraum für die Verbindung weggelassen werden kann. Da das Bemustern des Kondensators auf einer flachen Oberfläche des isolierenden Filmes durch­ geführt wird, können Defekte, die beim Bemustern erzeugt werden, ausgeschlossen werden. Somit kann eine Halbleiter­ speichereinrichtung geschaffen werden, die hohe Zuverlässig­ keit bei dem Herstellungsverfahren aufweist und bei der die Struktur verringert werden kann, ohne daß die Kondensator­ kapazität verringert wird.

Claims (9)

1. Halbleiterspeichereinrichtung mit
einem Speicherbereich, der aus einer Anordnung einer Mehr­ zahl von Speicherzelleneinheiten gebildet ist, die jede eine Schalteinrichtung (13) mit zwei in einem Abstand von­ einander auf einem Halbleitersubstrat (1) angeordneten Stör­ stellenbereichen (5 a, 5 b) und mit einer auf der Oberfläche des Halbleitersubstrates (1), die zwischen den zwei Stör­ stellenbereichen (5 a, 5 b) eingeschlossen ist, gebildeten ersten leitenden Schicht (4 a),
und ein passives, ein Signal speicherndes Element (14) mit einer ersten Elektrodenschicht (8), die mit einem der Stör­ stellenbereiche (5 a) der Schalteinrichtung (13) verbunden ist, einem in Kontakt mit der ersten Elektrodenschicht (8) gebildeten dielektrischen Film (10) und einer zweiten Elek­ trodenschicht (11), die in Kontakt mit dem dielektrischen Film (10) gebildet ist,
aufweist,
wobei ein isolierender Film (16) mit einer flachen Oberfläche und einem selektiv gebildeten konkaven Abschnitt (12) auf der Oberfläche des Halbleitersubstrates (1) gebildet ist, auf der die Schalteinrichtung (13) gebildet ist, und das passive, ein Signal speichernde Element (14) auf einer Oberfläche des isolierenden Filmes (16) und in dem konkaven Abschnitt (12) gebildet ist,
gekennzeichnet durch einen leitenden Film (15), der auf einem Störstellenbereich (5 a) der Schalteinrichtung (13) gebildet ist,
wobei mindestens ein Abschnitt der ersten Elektrodenschicht (8) des passiven, ein Signal speichernden Elementes (14) mit dem leitenden Film (15) verbunden ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens ein Abschnitt einer Bodenoberfläche des konkaven Abschnittes (12), der in dem isolierenden Film (16) gebildet ist, auf einer Oberfläche von einem Störstellenbereich (5 a) der Schalteinrichtung (13) angeordnet ist, mit dem die erste Elektrodenschicht (8) des passiven, ein Signal speichernden Elementes (14) elektrisch verbunden ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der leitende Film (15) zwischen einem Störstellenbereich (5 a) der Schalteinrichtung (13) und der ersten Elektrodenschicht (8) des passiven, ein Signal speichernden Elementes (14) angeordnet ist, wobei ein End­ abschnitt davon sich bis zu einem oberen Abschnitt der ersten leitenden Schicht (4 a) der Schalteinrichtung (13) und bis zu einem oberen Abschnitt eines Elemente trennenden Bereiches (2) erstreckt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der leitende Film (15) die Ober­ fläche von einem Störstellenbereich (5 a) der Schalteinrich­ tung (13) bedeckt und mit einem Ende über einem oberen Ab­ schnitt der ersten leitenden Schicht (4 a) der Schalteinrich­ tung (13) liegt, wobei ein isolierender Film (16) dazwischen angeordnet ist, und sich das andere Ende so erstreckt, daß es über einem oberen Abschnitt der zweiten leitenden Schicht (4 b) liegt, die auf dem Elemente trennenden Bereich (2) ge­ bildet ist, wobei eine isolierende Schicht (6) dazwischen angeordnet ist, und
daß der konkave Abschnitt (12) des isolierenden Filmes (16) so gebildet ist, daß er den Oberflächenbereich des leitenden Filmes (8) umgibt, der größer ist als der Störstellenbereich (5 a), der durch den leitenden Film (15) bedeckt ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schalteinrichtung (13) und das passive, ein Signal speichernde Element (14) auf einer Oberfläche des Halbleitersubstrates (1) gebildet ist, die durch den Elemente trennenden Bereich (2) umgeben ist, und daß der Elemente trennende Bereich (2) zwischen benachbarten Störstellenbereichen (5 a, 5 a) der Schalteinrichtung (13) eingeschlossen ist und eine Elemente trennende Elektroden­ schicht aufweist, die auf dem Halbleitersubstrat (1) gebildet ist, wobei ein isolierender Film dazwischen angeordnet ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der leitende Film (15) aus poly­ kristallinem Silizium gebildet ist.

7. Halbleiterspeichereinrichtung mit
einem Halbleitersubstrat (1);
einer Mehrzahl von Wortleitungen (4 a, 4 b), die parallel zu der Zeilenrichtung auf der Hauptoberfläche des Halbleiter­ substrates (1) angeordnet sind;
einer Mehrzahl von Bitleitungen, die parallel in der Spalten­ richtung auf der Hauptoberfläche des Halbleitersubstrates (1) angeordnet sind;
einer Mehrzahl von Speicherzellen, die in der Zeilen- und Spaltenrichtung zum Bilden einer Matrix angeordnet sind, wobei jede Speicherzelle aufweist:
einen Übertragungsgatetransistor (13) mit einem Paar von Störstellenbereichen (5 a, 5 b), die in einem Abstand vonein­ ander auf dem Halbleitersubstrat (1) angeordnet sind, und einer Gateelektrode (4 a), die auf der Hauptoberfläche des Halbleitersubstrates (1) zwischen den Störstellenbereichen (5 a, 5 b) gebildet ist, wobei ein isolierender Gatefilm (3) dazwischen angeordnet ist,
einen Kondensator (14) mit einer unteren Elektrode (8), die elektrisch mit einem der Störstellenbereiche (5 a) des Über­ tragungsgatetransistors (13) verbunden ist, einer dielek­ trischen Schicht (10) und einer oberen Elektrode (11), die in dieser Reihenfolge auf der unteren Elektrode (8) geschich­ tet sind;
gekennzeichnet durch einen isolierenden Zwischenschichtfilm (16) mit einer flachen Oberfläche und einem konkaven Ab­ schnitt (12) an der Oberfläche von einem der Störstellen­ bereiche (5 a) des Übertragungsgatetransistors (13), der die Hauptoberfläche des Halbleitersubstrates (1) überdeckt, auf der der Übertragungsgatetransistor (13) gebildet ist; und einen leitenden Film (15), der auf der Oberfläche von einem der Störstellenbereiche (5 a) des Übertragungsgatetransistors (13) gebildet ist;
wobei die untere Elektrode (8) des Kondensators (14) auf der flachen Oberfläche und in dem konkaven Abschnitt (12) des isolierenden Zwischenschichtfilmes (16) gebildet ist, wobei mindestens ein Abschnitt davon mit dem leitenden Film (15) verbunden ist.

8. Verfahren zum Herstellen eines ein Signal speichernden Kondensators in einer Halbleiterspeichereinrichtung mit Spei­ cherzelleneinheiten, die jede aus einem Übertragungsgate­ transistor (13) und einem ein Signal speichernden Konden­ sator (14) bestehen, mit:
Bilden eines leitenden Filmes (15) auf einer gesamten Ober­ fläche eines Halbleitersubstrates (1), auf der das Schalt­ element gebildet ist;
Bemustern des leitenden Filmes (15) mit einem vorgeschrie­ benen Muster;
Bilden eines planaren isolierenden Filmes (16) auf der gesam­ ten Oberfläche des Halbleitersubstrates (1), auf der der leitende Film (15) gebildet ist;
Ätzen des isolierenden Filmes (16) zum Vorsehen eines Öff­ nungsabschnittes (12), der tief genug ist, um den leitenden Film (15) zu erreichen; und
Bilden einer leitenden Schicht (8) auf der planaren Ober­ fläche des isolierenden Filmes (16), auf eincr inneren Ober­ fläche des Öffnungsabschnittes (12) und einer Oberfläche des leitenden Filmes (15) der in dem Öffnungsabschnitt (12) offenliegt.

9. Verfahren nach Anspruch 8,
dadurch gekennzeichnet, daß das Bilden des planaren isolie­ renden Filmes (16) das
Bilden eines isolierenden Filmes (16) auf der gesamten Ober­ fläche des Halbleitersubstrates (1), auf dem der leitende Film (15) gebildet ist und
thermisches Behandeln des isolierenden Filmes (16) mit dem Ziel, eine flache Oberfläche des isolierenden Filmes (16) zu erhalten, umfaßt.