KR0185432B1 - 반도체장치 및 그 제조방법 - Google Patents

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KR0185432B1
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세끼자와 다다시
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Abstract

본 발명의 반도체장치는 반도체기판에 형성된 복수의 반도체 소자를 덮는 절연층과 그 절연층내의 복수의 반도체소자의 각 도전부분을 포함한 영역에 형성된 개구부와 그 개구부내에 형성되어 복수의 반도체소자의 각 도전부분을 접속하기 위한 도전성 패턴을 갖는다.

Description

반도체장치 및 그 제조방법
제1도는 종래 장치의 일례를 나타낸 단면도.
제2a도~제2c도는 본 발명의 실시예 1의 제조공정을 나타낸 평면도.
제3a도~제3c도는 본 발명의 실시예 1의 제조공정을 나타낸 단면도로서 제2c도의 I-I선 부분의 단면도.
제4도는 본 발명의 실시예 1의 반도체장치의 등가회로도.
제5a도는 본 발명의 제2실시예의 반도체장치의 요부를 나타낸 평면도.
제5b도는 제5a도의 II-II선 부분의 단면도.
제6도는 국소배선을 형성할 때의 문제점을 나타낸 단면도.
제7a도 및 제7b도는 본 발명의 제3실시예의 제1국소배선을 형성하기 위한 평면도 및 단면도.
제8a도 및 제8b도는 본 발명의 제3실시예의 제2국소배선을 형성하기 위한 평면도 및 단면도.
제9a도~제9c도는 본 발명의 제3실시예의 제3국소배선을 형성하기 위한 평면도 및 단면도.
제10a도는 본 발명의 제4실시예의 반도체장치를 나타낸 평면도.
제10b도는 제10a도의 III-III선 부분의 단면도.
제10c도는 본 발명의 제4실시예의 반도체장치의 등가회로도.
제11도는 본 발명의 제5실시예의 반도체장치를 나타낸 평면도.
제12a도는 본 발명의 제5실시예의 반도체장치의 제1요부를 나타내는 단면도로서 제11도의 제IV-IV선 부분의 단면도.
제12b도는 본 발명의 제5실시예의 반도체장치의 제2요부를 나타낸 단면도로서 제11도의 IV-IV선 부분의 단면도.
제13a도 및 제13b도는 국소배선의 다른 실시예를 나타낸 평면도.
본 발명은 반도체장치 및 그 제조방법에 관한 것이며 보다 상세히는 상보형 MOS(CMOS)를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
반도체 집적회로 장치의 대규모화에 수반하여 고속논리회로와 대용량 메모리가 동일 반도체 칩 상에 탑재된 LSI가 일반적으로 사용되고 있다. 대용량 반도체 집적회로의 고속동작을 위해서는 MOS 트랜지스터를 미세화하여 성능을 향상시키는 것과 미세화에 의한 집적도의 증대가 가장 유효하다. 또한 기생성분 저감의 대책으로서 MOS 트랜지스터의 게이트 전극의 저 저항화, 소스/드레인 확산층의 실효적인 저 저항화가 유효하다. 또 배선밀도를 높임으로써 집적도를 증가시키고 평균 배선 길이를 단축하는 것도 효과가 있다.
한편 이러한 유의 디바이스의 메모리로서는 6개의 MOS 트랜지스터를 사용하는 SRAM셀을 사용하는 일이 많고, 이 장치에서는 대용량화를 위해 셀 면적을 축소하는 것이 요망된다.
MOS 트랜지스터의 기본성능의 향상은 스케일링 규칙(Scaling rule)에 따라 면성분의 치수의 축소, 깊이 방향에 있는 확산층 두께의 축소화에 의하여 달성하고 있다.
MOS 트랜지스터의 게이트 전극의 저저항화에는 고융점 금속(refractory metal) 실리사이드와 폴리실리콘을 적층하고, 이것을 패턴화한 폴리사이드 게이트, 또는 폴리실리콘 상에 고융점 금속 실리사이드를 자기정합적으로 형성하는 이른바 자기정합 실리사이드(self-aligned silicide, 이하 '살리사이드(salicide)'라 함) 기술이 알려져 있다.
더욱이 소스/드레인 확산층의 실효적인 저저항화에는 확산층상에 고융점 금속 실리사이드를 자기정합적으로 형성하는 살리사이드 기술, 또는 그 확산층 상에 선택적으로 화학기상에 증착법(CVD법)으로 금속막을 형성하는 기술이 알려져 있다.
또한 배선밀도 증대를 위해서는 층간절연막의 개구부를 통하여 배선을 접촉시키는 것이 아니라, 층간절연막없이 배선하는, 이른바 국소배선(local interconnection) 기술이 알려져 있다. 이 기술은 SRAM 셀에도 사용되며, 이에 의해 셀 면적의 축소화를 도모하고 있다.
또 p채널 MOS 트랜지스터에 대해서는 p형 폴리실리콘으로 된 게이트전극을 사용하는 표면채널형의 것을 사용할 필요가 생겼으나, 상기와 같은 실리사이드가 상부에 형성된 게이트전극에서는 그 내부의 불순물이 옆방향으로 확산하기 쉽다.
또한 p형 MOS 트랜지스터와 n형 MOS 트랜지스터는 각각 n웰, p웰로 형성되기 때문에 그들 트랜지스터는 분리하여 배치되고, 그 간격이 커지며 특히 SRAM셀에서 현저하다. 이 경우에 p형 MOS 트랜지스터의 p형 게이트 전극과 n형 MOS 트랜지스터의 n형 폴리실리콘으로 된 게이트전극을 국소배선으로 접속하는 방법이 알려져 있다.
예를들어 국소밴선에 대해서는 미국특허공보 USP 4,821,085에 기재되어 있으며, 국소배선의 형성방법은 USP 4,804,636, USP 4,793,896에 개시되어 있다. 또한 국소배선을 이용한 SRAM에 대해서는 USP 4,804,636, USP 4,975,756에 개시되어 있다. 그리고 p+형 게이트 전극과 n+형 게이트전극을 국소배선으로 접속한 것은 USP 4,804,636, USP 4,890,141에 기재되어 있다.
국소배선은 예를 들어 제1도에 나타낸 바와 같은 구조로 되어 있다.
제1도에서 반도체기판(1)상의 필드절연막(2)으로 둘러싸인 영역에는 트랜지스터(3)가 형성되고, 그 필드절연막(2)상에는 배선(4)이 형성되어 있다. 또한 트랜지스터(3)의 드레인층(5)과 배선(4)을 국소배선에 의해 접속할 경우에는 필드절연막(2), 게이트전극(6), 드레인층(5) 및 소스층(7)의 표면을 따라 질화티탄막(8)을 형성한 후에 이 질화티탄막을 패턴화하여 트랜지스터(3)의 드레인층(5)으로부터 배선(4)에 걸친 부분에 이 질화티탄막(8)을 남기고 이것을 국소배선(9)으로서 사용한다.
또한 게이트전극(6), 드레인층(5), 소스층(7)의 표면에는 살리사이드 기술에 의해 형성된 티탄 실리사이드층(10)이 형성되어 있다.
국소배선(9)을 형성하기 위하여 질화티탄막(8)을 패턴화할때에는 게이트전극(6), 소스층(5)상에 있는 질화티탄막(8)이 에칭에 의해 제거된다.
바도체장치의 미세화가 진행됨에 따라 살리사이드 기술에 의해 형성된 티탄 실리사이드층(10)이 얇아지게 되므로 티탄 실리사이드층(10)과 국소배선(9)에 사용되는 질화티탄막(8)간의 에칭선택비가 부족하게 되었다. 따라서 상기한 구조의 국소배선(9)은 미세화된 반도체장치에는 적용할 수 없다.
또한 텅스텐 실리사이드와 폴리실리콘으로 된 폴리사이드막을 게이트전극(6)의 구성막으로서 사용할 경우에는 질화티탄막(8)은 텅스텐 실리사이드에 대한 에칭 선택성이 없으므로, 상기한 국소배선(9)을 사용할 수 없다.
미세 트랜지스터의 성능을 향상시키고, 또 기생성분을 억제하여 논리회로의 고속화를 달성하기 위해서는 텅스텐 폴리사이드 게이트 또는 티탄 실리사이드를 형성한 살리사이드 게이트가 필요하다. 동시에 SRAM 등의 반도체장치의 집적도를 향상시킬 필요가 있으나 상기한 바와 같이 국소배선 패턴형상의 정밀도가 충분히 향상되어 있지 않은 것이 현상황이다.
또한 일본특허공개공보 소59-121868에서는 절연막의 개구부내에서 확산층과 배선층을 접속하는 몰리브덴 실리사이드 패턴을 마련하여 이 패턴을 그 절연막상을 통해서 다른 개구부까지 연장케 하는 구조가 기재되어 있다. 그러나 상기한 구조의 다층 구조에서는 충분한 평탄화를 기할 수 없다.
본 발명의 목적은 반도체소자의 미세화에 대응할 수 있는 소자의 도전부간을 접속하는 배선패턴을 가지며, 또한 반도체소자를 구성하는 확산층 기생저항과 접합누설(junction leakage)을 억제하기 위한 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명에 의하면 반도체소자의 확산층과 배선층을 접속할 경우나 확산층끼리를 접속할 경우에 접속용 도전성 패턴을 형성하고 있다. 그 접속용 도전성 패턴은 반도체소자를 덮는 층간절연막중의 하나의 확산층으로부터 배선 또는 다른 확산층에 이르는 영역에 형성한 하나의 개구부의 내부에 마련되어 있다. 그들 반도체 소자간은 절연층을 거쳐서 분리되어 있다.
이 때문에 접속용 도전성 패턴이 접속되지 않는 확산층의 표면이 절연층으로 덮여지게 되므로 그 확산층 표면에 있는 얇은 고융점 금속 실리사이드가 접속용 도전성 패턴을 형성할때의 에칭에 의해 제거되는 일은 없어진다. 즉 접속용 도전성 패턴의 재료와 그 밑은 배선재료나 확산층 표면의 재료가 한정되지 않게 된다.
그리고 그 접속용 도전성 패턴을 그 개구부와 그 부근에 한정하여 형성함으로써 집적도의 저하가 억제된다. 즉 다른 기능의 배선을 구성하는 도전층을 이용하여 접속용 도전성 패턴을 형성하면 접속용 도전성 패턴과 그 배선의 배치는 어려워져서 집적도의 저하를 방지할 수 있다.
그 접속용 도전성 패턴은 집적도를 저해하지 않으면 다른 도전층의 접속 등과 같은 다른 목적에 공정을 증가하는 일이 없이 이용할 수 있다. 즉 그 도전패턴을 구성하는 도전막을 다른 국소적인 배선에 사용함으로써 공정을 증가하는 일이 없이 배선밀도를 향상시키고 평균 배선길이를 감소시켜 고속화가 진척하게 된다. 또한 확산층을 노출하는 면적이 넓은 개구부를 형성하고, 그 개구부내에 도전 패턴을 존재시킴으로써 그 확산층의 기생 저항이 낮아진다.
본 발명의 접속용 도전성 패턴을 적용하는 경우는 p+, n+의 양 타입의 반도체에 오믹 콘택트(ohmic contact)를 필요로 하는 층, TiSi보다도 위층이기 때문에 고온처리가 불가능한 층, 또는 배선저항이 문제가 되는 층중의 어느 하나이다. 따라서 접속용 도전성 패턴의 재료로서는 금속을 사용하는 것이 바람직하며, 또 층간절연막 및 접속용 도전성 패턴이 다같이 다른 배선층에 비해 얇은 것이 바람직하다.
박층화가 용이하고 미세가공의 정밀도를 얻기 쉬우므로 접속용 도전성 패턴의 재료로서 텅스텐이 우수하다.
또 텅스텐을 사용하는 경우에는 불소를 주된 에칭제(etchant)로 하는 것이 유리하기 때문에 접속용 도전성 패턴이 배치되는 개구부는 SiO2를 주성분으로 하는 절연막으로 형성하는 것이 좋으며, 이에 따라 텅스텐을 에칭할 때의 기층(절연막)과의 선택비가 높아진다. 그렇지만 전형적으로 2정도의 선택비로서는 충분한 크기가 아니므로 텅스텐을 패턴호할 때의 에칭은 등방성분의 존재가 필요해진다. 왜냐하면 게이트전극의 단차가 존재할 경우에는 이방성의 에칭으로는 그 게이트전극의 측벽에 텅스텐이 남기 쉬워져서 그 측벽의 텅스텐을 제어하기 위해서는 단차 높이 정도의 과잉에칭이 필요하므로, 이런 에칭으로 인해 소멸하지 않을 정도로 절연막의 막두께를 두껍게 할 필요가 있다. 이 경우에 기판에 대해 수평방향으로의 에칭속도는 수직방향으로의 에칭속도의 1/3 이상으로 하는 것이 바람직하다.
본 발명에 의하면 개구부내와 그 주변에만 접속용 도전 패턴을 형성하고 있으므로 다층구조에서의 평탄화를 기할 수 있는 이점이 있다.
본 발명의 다른 실시예에 의하면 절연층에 개구부를 형성할 때 그 절연층 밑에 존재하여 그 개구부 내를 통하는 배선의 측부에 절연성의 측벽을 형성하고, 그 측벽을 개구부내의 확산층의 가장자리 부분에 겹치도록 하든가, 그 배선을 개구부내에서만 확산층측으로 돌출시키고 있다. 따라서 확산층이 LDD구조의 경우일지라도 그 LDD구조의 저농도층이 측벽 또는 배선 밑의 절연층에 의해 덮여져 보호되므로 접속용 도전성 패턴이 그 저농도층에 접하는 일이 없어서 기판측에 누설전류가 흐르는 일은 없다. 또한 확산층을 둘러싼 필드 산화막의 가장자리 부분이 동시에 덮여지므로 개구부 형성시에 필드 산화막의 가장자리 부분이 에칭 제거되어 그로부터 누설전류가 흐르는 일도 없어진다. 또한 이 경우에 배선과 확산층이 접근하므로 셀 면적의 축소화가 진척된다.
[실시예 1]
제2a도~제2c도는 본 발명의 실시예 1의 SRAM셀의 형성공정을 나타낸 평면도, 제3a도~제3c도는 그 부분 단면도, 제4도는 SRAM셀의 등가회로도이다. 또한 제2a도~제2c도에서는 층간절연막은 모두 생략되어 있다. 우선 제2c도에 의거해서 본 발명의 실시예 1에 의한 SRAM셀을 설명한다.
제2c도에서 실리콘 등의 반도체 기판(10)상에는 n형 웰(11)과 p형 웰(12)이 형성되고, n형 웰(11)에는 2개의 p형 부하 트랜지스터(TR1,TR2)가 형성되어 있다. 또한 p형 웰(12)에는 2개의 n형 구동 트랜지스터(TR3,TR4)와 2개의 n형 전송 트랜지스터(TR5,TR6)가 형성되어 있다. 이들 트랜지터는 MOS 트랜지스터로 구성된다.
또한 부하 트랜지스터(TR1,TR2), 구동 트랜지스터(TR3,TR4) 및 전송 트랜지스터(TR5,TR6)는 필드절연막(21)으로 둘러싸인 활성영역(22~27)에 형성되어 있다. 또 필드절연막(21)상에는 2개의 게이트용 배선(28,29)이 배치되고, 그들은 부하 트랜지스터(TR1,TR2)와 구동 트랜지스터(TR3,TR4)의 활성영역(22~25)을 통하고, 그 통과영역에서는 트랜지스터(TR1~TR4)의 게이트전극으로서 기능한다. 그 게이트용 배선(28,29)은 폴리사이드막에 의해 구성되어 있다.
2개의 부하 트랜지스터(TR1,TR2)는 각각 n형 웰(11)과 p형 웰(12)의 경계선(L)에 평행한 방향으로 p형 소스층(확산층)(13s,14s)과 드레인층(확산층)(13d,14d)을 가지며, 그 사이에는 도시하지 않은 절연막을 끼고 n형 웰(11)상에 게이트전극(13g,14g)이 형성되어 있다.
또한 제1의 부하 트랜지스터(TR1)의 게이트전극(13g)은 국소배선(접속용 도전패턴)(31)을 통해서 제2의 부하 트랜지스터(TR2)의 드레인층(14d)에 접속되는 한편, 제2의 부하 트랜지스터(TR2)의 게이트전극(14g)은 국소배선(32)을 거쳐 제1의 부하 트랜지스터(TR1)의 드레인층(13d)에 접속되어 있다. 또 2개의 부하 트랜지스터(TR1,TR2)의 각 소스층(13s,14s)에는 Vdd 전압 인가용의 Vdd 배선(도시하지 않음)이 접속되어 있다.
2개의 구동 트랜지스터(TR3,TR4)의 소스층(15s,16s)과 드레인층(15d,16d)은 n형 웰(11)과 p형 웰(12)의 경계선(L)에 대해 비스듬한 방향으로 배치되고, 소스층(15s,16s)과 드레인층(15d,16d)간에는 p형 웰(12)상에 도시하지 않은 절연막을 끼고 게이트 전극(15g,16g)은 국소배선(33,34)을 거쳐 서로 다른 구동 트랜지스터(TR3,TR4)의 드레인층(15d,16d)에 접속되어 있다.
2개의 전송 트랜지스터(TR5,TR6)는 워드선(WL)중의 활성영역(26,27)을 통하는 부분을 게이트전극(17g,18g)으로 한 트랜지스터이며, 그 게이트전극(17g,18g)은 n형 웰(11)과 p형 웰(12)의 경계선(L)에 거의 평행한 방향으로 연장하며, 그들 양측의 활성영역(26,27)에는 소스/드레인층(17sd,18sd)이 형성되어 있다.
제1의 전송 트랜지스터(TR5)의 한쪽의 소스/드레인층(17sd)은 제2의 구동 트랜지스터(TR4)의 드레인층(16d)에 직접 접속되며, 또한 그 소스/드레인층(17sd)은 제1의 구동 트랜지스터(TR3)의 게이트전극(15g)이 되는 제1의 게이트용 배선(28)에 국소배선(34)을 거쳐서 접속되어 있다. 또 제2의 전송 트랜지스터(TR6)의 한쪽의 소스/드레인층(18sd)은 제2의 구동 트랜지스터(TR4)의 게이트전극(16g)이 되는 제2의 게이트용 배선(29)에 국소배선(35)을 거쳐 접속되어 있다.
또한 2개의 트랜지스터(TR5,TR6)의 나머지 소스/드레인층(17sd,18sd)에는 각각 상이한 비트선(BL1,BL2)이 접속되어 있다.
그리고 각 게이트 전극(13g~18g)은 n형 웰(11) 또는 p형 웰(12)상에 도시하지 않는 게이트 절연막을 끼고 형성된다.
이들 부하 트랜지스터(TR1,TR2), 구동 트랜지스터(TR3,TR4) 및 전송 트랜지스터(TR5,TR6)에 의해 구성되는 SRAM 셀의 등가회로는 제4도에 나타낸 바와 같다.
소스층, 드레인층과 게이트전극간을 도통하는 국소배선층(31~35)은 제3c도에 나타낸 바와 같은 구조로 되어 있다.
제3c도는 제2c도에서의 SRAM의 I-I선 단면도를 나타낸다.
제3c도에서 부하 트랜지스터(TR2) 및 그 주위의 게이트용 배선(28)은 전체가 SiO2로 된 제1의 층간절연막(37)으로 덮여 있다. 또 드레인층(14d)으로부터 필드절연막(21)상에 게이트용 배선(28)에 이르는 부분의 제1의 층간절연막(37)에는 개구부(46)가 형성되어 있다. 그리고 그 개구부(46)로부터 노출한 드레인층(14d)과 게이트용 배선(28)은 텅스텐으로 된 국소배선(31)에 의해 접속되어 있다.
또한 그 국소배선(31)과 제1의 층간절연막(37) 등을 덮는 제2의 층간절연막(39)은 예를 들면 PSG로 형성되고, 이 제2의 층간절연막(39)중의 소스층(14s)상에는 개구부(40)가 형성되어 이 개구부(40)를 통해서 Vdd 배선층(41)이 형성되어 있다.
다음에 이상과 같은 국소배선(31~35)을 형성하는 공정을 제2a도~제2c도 및 제3a도~제3c도에 의해서 간단히 설명한다.
우선 실리콘으로 된 반도체기판(10)에 제2a도에 나타낸 바와 같은 n형 웰(11) 및 p형 웰(12)을 형성하고, 이어서 각 트랜지스터가 형성되는 활성영역(22~27)을 둘러싼 필드절연막(21)을 3500Å의 두께로 형성한다.
다음에 활성영역(22~27)으로부터 노출한 n형 웰(11), p형 웰(12)의 표면을 열산화하여 제3a도에 나타낸 바와 같이 두께 80Å의 게이트산화막(13a)을 형성한다. 이어서 n형 웰(11)의 활성영역(22,23)에는 n형의 임계치 제어용 불순물, p형 웰(12)의 활성영역(24~27)에는 p형의 임계치 제어용 불순물을 도입한다.
그후에 CVD법에 의해 다결정 실리콘막을 1500Å의 두께로 형성하고, 이어서 그 적층막에 인 이온을 도입하여 이것을 포토리소그래피법에 의해 패턴화해서 제2b도에 나타낸 바와 같은 게이트용 배선(28,29)과 워드선(WL)을 형성한다.
이들 게이트용 배선(28,29)은 제1~제4의 활성영역(22~25)을 통하고, 그 통과부분에서는 각 게이트전극(13g~16g)으로서 기능한다. 또한 워드선(WL)은 나머지 활성영역(262,7)을 통하고, 그 부분에서는 게이트전극(17g~18g)으로서 기능한다.
그리고 이들 게이트용 배선(28,29)과 워드선(WL)은 활성영역(22~27) 이외의 영역에서는 필드절연막(21)상에 위치한다.
그후에 제2c도에 나타낸 바와 같이 n형 웰(11)의 활성영역(22,23)에는 붕소 등의 p형 불순물을 도입하고, 또 p형 웰(12)의 활성영역(24~27)에는 비소 등의 n형 불순물을 도입해서 각각 저농도의 소스층(13s~16s), 드레인층(13d~16d), 소스/드레인층(17sd,18sd)을 형성한다.
다음에 CVD법에 의해 두께 1000Å의 SiO2막을 적층하고 나서 이것을 반응성 이온에칭(RIE)에 의해 기판면의 수직방향으로 등방성 에칭한다. 이에 따라 게이트용 배선(28,29) 및 워드선(WL)의 측부에 제3a도에 예시한 바와 같은 절연성의 측벽(42)을 형성한다.
이어서 그 측벽(42), 게이트용 배선(28,29), 워드선(WL) 및 필드절연막(21)을 마스크로 하여 p형 웰(12)의 활성영역(24~27)에는 고농도의 인이나 비소 등의 n형 불순물을 도입하고, 또 n형 웰(11)의 활성영역(22,23)에는 고농도의 붕소 등의 p형 불순물을 도입한다. 이어서 불순물을 800℃에서 활성화하여 예를들어 제3a도에 나타낸 바와 같이 소스층(14s), 드레인층(14d)을 얇게 도프한 드레인(LDD) 구조가 되도록 형성한다.
다음에 티탄막을 스퍼터링으로 300Å의 두께로 형성하고, 이어서 650℃의 고속 어닐링 처리(RTA)에 의해 티탄을 게이트용 배선(28,29), 소스층(13s~16s), 드레인층(13d~16d) 및 소스/드레인층(17sd,18sd)의 실리콘과 합금화하여 티탄 실리사이드층(43)을 형성하고, 그후에 암모니아수로 불요부분을 제거하여 합금화하지 않은 티탄막을 제거한다. 이에 따라 예를 들어 제3a도에 나타낸 바와 같이 게이트전극(14g)(게이트용 배선), 소스층(14s) 및 드레인층(14d)의 표면에 티탄 실리사이드(TiSi)층(43)이 자기정합적으로 형성된다.
이어서 플라스마 CVD법에 의해 SiO2를 500Å의 두께로 성장시켜 이것을 제1의 층간절연막(37)으로 한다. 또한 마스크와 RIE를 사용하는 포토리소그래피법에 의해 그 층간절연막(37)을 패턴화하여 제2c도에 나타낸 바와 같이 게이트용 배선(28,29), 소스층(13s~16s), 드레인층(13d~16d), 소스/드레인층(17sd,18sd)을 접속코자 하는 영역에 개구부(45~49)을 형성한다.
다음에 스퍼터링법에 의해 두께 500Å의 텅스텐 또는 텅스텐 실리사이드 막을 형성한 후에 마스크와 RIE를 사용하는 포토리소그래피법에 의해 그 텅스텐막을 패턴화하여 개구부(45~49)와 그 주위에 잔존시키고, 이것을 제2c도, 제3b도에 나타낸 바와 같이 국소배선(31~35)으로서 사용한다.
이 경우의 반응성 이온에칭(RIE)은 평행 평판형의 RIE 장치를 사용하여 에칭 분위기내에 6불화황(SF6) 가스를 200sccm로 도입하고, 그 분위기의 압력을 0.2Torr로 함과 동시에 고주파전력을 300W로 하여 14초간 에칭한다. 이러한 조건에 의하면 기층이 되는 SiO2층간절연막(37)의 단차부분에 텅스텐이 잔류하는 일어 없고, 또 그 층간절연막(37)의 막두께가 단지 150Å 정도로 줄어들어 치수 시프트가 거의 0인 양호한 가공이 가능해진다. 또한 이 조건에 의한 가로방향의 에칭속도는 세로 방향의 1/3이상이었다.
또한 텅스텐은 미세가공의 정밀도를 얻기가 쉽고 에칭제로서 불소함유 가스를 사용하면 SiO2와의 선택비가 높아져서 유리하지만 단차에서의 텅스텐의 잔존을 없게 하기 위해서는 등방성 성분을 함유한 에칭이 바람직하다.
이어서 플라스마 CDV법에 의해 두께 3500Å의 SiO2막(50)을 형성하고 나서, 회전도포법에 의해 1000Å의 SOG를 형성한다. 이 SOG는 제2의 층간절연막(39)이 된다.
또한 제2c도에 나타낸 바와 같이 제2의 층간절연막(39)에 Vdd전원배선, Vcc전원배선 등을 접속하기 위한 개구부(40, 51~55)를 형성한 후에 다시 도시하지 않은 플라스마 CVD법에 의한 SiO2막과 SOG막을 적층 형성하고, 이 적층막에 개구부를 형성하여 비트선을 형성해서 고속 논리소자와 고집적 SRAM을 포함한 반도체 집적회로를 완성시킨다.
그런데 소스층, 드레인층의 표면에 형성되는 고융점 금속 실리사이드로서는 살리사이드 기술에 의 한 코발트 실리사이드를 사용하여도 좋고, 또는 소스층, 드레인층의 표면에 텅스텐을 선택적으로 성장시켜도 좋다.
또한 소스층과 드레인층상에 고융점 금속 실리사이드를 형성하지 않아도 좋으나, 이 경우에는 게이트용 배선(28,29)과 워드선(WL)을 형성하는 공정으로서 CVD법에 의해 다결정 실리콘막과 텅스텐 실리사이드막을 각각 500Å, 1500Å의 두께로 순차적으로 형성하고 나서 그들 막에 불순물 이온을 주입하고, 이어서 CVD법에 의해 SiO2막을 1000Å의 두께로 형성한 다음 마스크와 RIE를 사용하는 포토리소그래피법에 의해 SiO2막으로부터 다결정 실리콘막까지를 연속적으로 패턴화하여도 좋다.
이상과 같은 구조에 의하면 국소배선(31~35)을 구성하는 도전막을 패턴화할 경우에 국소배선(31~35)이 접속되지 않은 측의 소스층(13s~16s) 등이 층간절연막(37)에 의해 덮여 있으므로, 국소배선을 형성할때의 에칭에 의해 박층화된 소스층, 드레인층의 두께가 감소하는 일이 없다. 또한 소스층, 드레인층의 표면에 살리사이드 기술에 의한 고융점 금속 실리사이드막(43)이 형성되어 있어도 그 막이 제거되는 일도 없어진다.
그 결과 트랜지스터의 미세화를 위하여 소스층이나 드레인층이 얇아져도 특별히 지장이 없고 SRAM의 소형화와 고속화를 동시에 실현할 수 있게 된다.
또한 상기한 게이트용 배선은 게이트전극의 일부이다. 또 반도체 소자는 FET 이외의 소자, 예를 들어 양극성 트랜지스터이어도 좋다.
[실시예 2]
실시예 1에에서는 트랜지스터 상호간을 접속하는 게이트용 배선(게이트전극(28,29)을 제2b도에 나타낸 바와 같이 n형으로 하고 있으나, SRAM을 구성하는 MOS 트랜지스터를 전부 표면 채널형으로 하는 경우에는 게이트전극을 구성하는 게이트용 배선(28,29)에 도입하는 불순물을 n형 웰(11)과 p형 웰(12)의 각각의 영역마다 나누어 주입할 필요가 있다.
그러나 p형과 n형의 불순물 영역이 1개의 게이트용 배선(28,29)에 존재하면 그 경계 영역에서는 불순물이 확산해서 서로 보상하여 도전율이 저하할 수가 있다.
따라서 제5a도, 제5b도에 나타낸 바와 같이 그 경계영역에서 분리된 게이트용 배선(28A,28B,29A,29B)을 형성하여 n형 웰(11)측의 게이트용 배선(28A,29A)에는 p형 불순물, p형 웰(12)측의 게이트용 배선(28B,29B)에는 p형 불순물을 도입한다. 분할된 게이트용 배선(28A,28B(29A,29B))은 그위의 층간절연막(37)의 개구부(56(57))와 그 주위에 형성된 국소배선(58(59))을 통해서 도통한다.
그들 국소배선(58,59)은 실시예 1에서 나타낸 국소배선의 형성시에 동시에 형성하게 된다.
[실시예 3]
실시예 1에서는 게이트전극이 되는 부분을 제외한 게이트용 배선(28,29)을 필드절연막(21)상에 형성하고 있으나, 다음과 같은 지장이 생기는 수가 있다.
즉, 국소배선(31)을 형성할 때 층에 형성하는 개구부(46)가 필드절연막(21)의 가장자리 부분에 이르면 그 가장자리 부분이 개구부 형성시에 제6도에 나타낸 바와 같이 에칭되어 n형 웰(11), p형 웰(12)이 노출할 우려가 있다. 또 LDD 구조의 소스/드레인층의 저농도 영역이 국소배선에 접하게 된다.
따라서 국소배선(31)과 웰(11,12)간에 누설전류가 흐른다.
그러므로 누설전류의 저감을 위해서 다음과 같은 구조를 채용하여도 좋다.
예를들어 제7a도, 제7b도에 나타낸 바와 같이 게이트용 배선(28)을 활성영역(23)내에 돌출시킨다거나 제8a도, 제8b도에 나타낸 바와 같이 게이트용 배선(28)의 측부에 형성된 절연성 측벽(42)을 활성영역(23)내에 돌출시키도록 하여도 좋다.
따라서 소스층(14s), 드레인층(14d)의 저농도층이 게이트용 배선(28)의 측벽(42)의해 덮여지게 되므로 그 저농도층이 국소배선(46)과 접한다거나 웰(11,12)이 노출하는 일이 없어진다. 그러므로 국소배선(46)으로부터 누설전류가 흐르지 않게 된다.
또한 제9a도, 제9b도에 나타낸 바와 같이 층간절연막(37)에 개구부(46)를 형성할 때 막두께나 에칭조건을 조정하여 층간절연막(37)의 일부를 측벽(42)상에 남도록 하면 소스/드레인층(14s,14d)의 저농도 영역이 확실하게 보호되므로 국소배선(31)과 저농도층간의 접속이 저지된다.
이와 같이 측벽(42)의 폭을 증가하기 위해서는 예를들어 다음의 조건으로 개구부(46)를 형성하면 된다.
소스/드레인층(14s,14d)을 형성한 후에 500~1000Å의 SiO2로 된 층간절연막(37)을 형성하고 이어서 RIE를 사용한 포토리소그래피법에 의해 개구부(46)를 형성하나 이 경우에 개구부(46)를 형성한 후의 오버에칭을 200Å 정도로 하면 측벽(42)은 면 방향으로 0.03~0.06㎛ 정도 확산한다.
또한 소스/드레인층(14s,14d)의 표면에는 제9b도와 같이 고융점 금속실리사이드층(43)이 있어도 좋고, 제9c도와 같이 없어도 좋다.
[실시예 4]
상기한 실시예에서는 반도체 기억장치의 SRAM 셀에 대해서 국소배선을 형성하는 것에 관해 설명하였으나, SRAM 이외의 영역에 국소배선을 적용하도 좋다.
따라서 CMOS 인버터에서의 국소배선에 대하여 설명한다. 제10a도는 본 발명의 제4실시예를 나타낸 평면도, 제10b도는 제10a도의 III-III선 단면도, 제10c도는 CMOS 인버터의 등가회로이다.
제10a도~10c도에서는 n형 웰(11)과 p형 웰(12)에는 각각 필드절연막(21)으로 둘러싸인 활성영역(61,62)이 설정되고, 이들 활성영역(61,62)의 중앙에는 게이트절연막(634)을 끼고 전극(63g,64g)이 형성되어 그것들은 일체화되어 있다.
게이트전극(63g,64g)은 예를 들어 텅스텐 실리사이드와 n형 다결정 실리콘으로된 폴리사이드막에 의해 구성되어 있다. 또 n형 웰(11)의 활성영역(61)의 게이트전극(63g)의 양측에는 p형의 소스층(63s) 및 드레인층(63d)이 도입되고, 이것에 의해 p형 MOS 트랜지스터(TR7)가 구성된다. 또한 p형 웰(12)의 활성영역(62)의 게이트전극(64g)의 양측에는 n형의 소스층(64s) 및 드레인층(64d)이 형성되고, 이것에 의해 n형 MOS 트랜지스터(TR8)가 구성된다.
이들 MOS 트랜지스터(TR7,TR8)는 제10b도에 예사한 바와 같이 전체가 SiO2로 된 층간절연막(37)에 덮여 있다. 또 p형 MOS 트랜지스터(TR7)와 n형 MOS 트랜지스터(TR8)의 드레인층(63d,64d)에는 각각 복수의 개구부(66)가 형성되고, 그들 개구부(66)와 그 주변의 층간절연막(37)을 포함한 영역에 국소배선(71)이 형성되어 있다.
또한 n형과 p형의 MOS 트랜지스터(TR7,TR8)의 각 소스층(63s,64s)에는 각각 복수의 개구부(65)가 형성되고, 그 개구부(65)로부터는 n형 웰(11)과 p형 웰(12)의 경계선(L)과 반대측의 필드절연막(21)상에 연장하는 국소배선(72,73)이 형성되어 있다.
또한 국소배선(71~73)을 덮는 층간절연막(39)중에서 각 국소배선(71~73)과 게이트전극(63g,64g)상에는 각각 개구부(67~70)가 형성되고, 이들 개구부(67~70)를 통해서 Vss 배선(74), Vdd 배선(75), 출력배선(76) 및 입력배선(77)이 형성되어 있다.
이와 같은 국소배선(71~73)에 의하면 소스층(63s,64s) 및 드레인층(63d,64d)에서 개구부(65,66)가 적당한 간격으로 복수개 형성되어 있으므로, 소스, 드레인의 기생저항을 공정을 증가함이 없이 낮출 수가 있다. 더구나 SRAM 셀과 동시에 형성하므로 공정이 증가하지 않고 배선밀도를 향상시킬 수 있고, 평균 배선 길이를 감소시켜 고속화를 기할 수 있다.
[실시예 5]
다음에 실시예 4의 변형예를 설명한다.
제10a도에서 p형 MOS 트랜지스터(TR7)의 게이트전극(63g)을 구성하는 다결정실리콘을 p+형으로 하고, n형 MOS 트랜지스터(TR8)의 게이트전극(64g)을 구성하는 다결성 실리콘을 n+형으로 할 경우에는 제11도에 나타낸 바와 같이 그들 게이트전극(63g,64g)을 분리하고, 그것을 덮는 층간절연막(37)에 개구부(78)을 만들어서 그 내부와 주위에 국소배선(79)을 형성하고, 2개의 게이트전극(63g,64g)을 접속한다.
또한 고집적화를 위하여 예를 들어 제10a도 및 제12a도에 나타낸 바와 같이 n형 MOS 트랜지스터(TR8)의 소스층(64s)과 Vss 배선(74)을 접속하기 위해 층간절연막(37)에 형성된 개구부(67)을 국소배선(73)상에 위치하도록 하여도 좋다.
또한 국소배선(73)을 형성하기 위하여 층간절연막(37)에 형성된 개구부(65)가 필드절연막(21)의 가장자리 부분에 이르러 그 가장자리 부분이 에칭되어 p형 웰(12)이 노출하는 일이 있으면 누설전류가 흐른다. 따라서 제12b도에 나타낸 바와 같이 개구부(65)를 형성한 후에 그 개구부(65)를 통해서 불순물을 도입, 활성화하여 소스층(64s)을 확장할 필요가 있다. 이와 같이 함으로써 소스층(64s)의 폭이 축소되어 확산층 용량이 저감한다. 그 결과 반도체 소자의 동작의 지연시간이 단축되고 동작속도가 빨라진다.
[실시예 6]
실시예 5에서 나타낸 p형 MOS 트랜지스터(TR7)의 드레인층(63d)과 n형 MOS 트랜지스터(TR8)의 드레인층(64d)을 국소배선에 의해 접속할 경우에 제13a도에 나타낸 바와 같이 p형 및 n형의 MOS 트랜지스터(TR7,TR8)를 덮는 절연층(37)중의 2개의 드레인층(63d,64d)과 그 사이의 필드절연층(21)을 포함하는 영역에 1개의 개구부(66a)를 형성하고, 그 개구부(66a)내에 국소배선(접속용 도전성 패턴)(71a)을 형성하여도 좋다.
또, 제13b도에 나타낸 바와 같이 그 국소배선(71a)에 인출부(71b)를 형성하고, 그 인출부(71b)를 다른 개구부(도시하지 않음)까지 연장시켜도 좋다.
이상 설명한 바와 같이 본 발명에 의하면 반도체 소자를 구성하는 확산층과 배선층을 접속할 경우나 확산층끼리를 접속할 경우에 접속용 도체 패턴을 형성하고 있다. 그 접속용 도체 패턴은 반도체 소자를 덮는 층간절연막중에서 접속하고자 하는 확산층으로부터 배선에 이르는 영역에 형성한 1개의 개구부의 내부에 형성되어 있다.
이 때문에 접속용 도체 패턴을 형성하지 않는 측의 확산층의 표면에 있는 얇은 고융점 금속 실리사이드가 접속용 도체 패턴을 형성할때의 에칭에 의해 제거되는 일은 없어진다. 즉 접속용 도체 패턴의 재료와 그 기층의 재료가 한정되지 않게 된다.
그리고 그 개구부 부근에 접속용 도체 패턴을 한정함으로써 집적도의 저하를 최소화할 수 있다.
즉, 다른 배선층을 이용하면 다른 기능의 배선과 접속용 도체 패턴이 충돌하여 집적도가 저하하는 것이 방지된다.
그 접속용 도체 패턴은 집적도를 저해하지 않으면 다른 도전층의 접속 등과 같은 다른 목적에 공정의 증가없이 사용하여 효과를 얻을 수가 있다. 즉, 그 접속용 도체 패턴을 구성하는 도전막을 다른 국소적인 배선에 사용함으로써 공정을 증가하는 일이 없이 배선밀도를 향상시켜 평균 배선의 길이를 감소시키고 고속화가 진척하게 된다. 또한 확산층상에 접속 면적이 넓은 개구부내를 통하는 접속용 도체 패턴을 연장하게 하면 그 확산층의 기생 저항이 낮아진다.
본 발명의 접속용 도체 패턴을 적용할 경우는 p+, n+의 양 타입의 반도체에 오믹 콘택트를 필요로 하는 층, TiSi보다 위층이기 때문에 고온초리가 불가능해지는 층, 또는 배선저항이 문제가 되는 층 중의 어느 하나이므로 접속용 도체 패턴의 재료로서는 금속을 사용하는 것이 바람직하므로 층간절연막 및 접속용 도체 패턴이 다같이 다른 배선층에 비해 얇은 것이 바람직하다.
박층화가 용이하고 미세가공의 정밀도가 얻기 쉬우므로 재료로는 텅스텐이 우수하다. 또한 텅스텐을 사용할 경우에는 불소를 주된 에칭제로 하는 것이 유리하기 때문에 SiO2를 주성분으로 하는 절연막을 사용하는 것이 선택비를 높게 취하는데 유리하다. 그렇지만 선택비로서는 2 정도가 전형적이므로 텅스텐의 에칭 가공에서는 등방 성분이 필요해진다. 이는 게이트 전극의 단차가 존재하기 때문에 이방성의 에칭에서는 그 측벽에 금속이 남기 쉬우므로 단차 높이 정도의 과잉 에칭이 필요해져서 절여막의 막두께를 두껍게 할 필요가 있기 때문이다.
본 발명에 의하면 그 개부를 형성할 때 배선의 측부에 측벽을 형성하고, 이것을 확산층의 가장자리 부분에 겹치도록 하든가, 그 배선을 개구부내에서 확산층측에 돌출시키고 있으므로 확산층이 LDD 구조의 경우라도 그 LDD 구조의 저농도층이 측벽 또는 배선에 의해 보호되므로 접속용 도체 패턴이 그 저농도층에 접하는 일은 없어서 기판측에 누설전류가 흐르는 일은 없다. 또한 이에 따라 필드산화막의 가장자리 부분이 덮여지므로 개구부 형성시에 필드산화막의 가장자리 부분이 에칭 제거되어 그곳으로부터 누설전류가 흐르는 일도 없어진다. 또한 배선과 확산층이 접근해서 형성되므로 셀 면적의 축소화가 진척된다.
또한 층간절연막에 개구부를 형성할 때 그 층간절연막의 일부를 측벽의 측부에 잔존시키고 있으므로 얇은 확산층의 표면에 형성된 얇은 고융점 금속 실리사이드층이 형성되어 있지 않은 필드산화막의 얇은 부분이 그 측멱에 의해 확실하게 보호되므로 접합누설이 감소한다.
이들 개구부를 절연막에 형성할때는 그 절연막을 측벽의 측부에 남기도록 하면 그 개구부내에서 측벽의 폭이 커져서 누설되기 쉬운 부분은 측벽에 의해 확실하게 보호된다.

Claims (6)

  1. 반도체 기판의 일부상에 형성된 제1의 절연층과; 상기 반도체 기판의 상기 제1의 절연층에 의해 둘러싸인 영역내에 형성되며, 각각 상기 제1의 절연층상에 연장되는 게이트전극 및 게이트전극 양측의 불순물 확산층을 구비하는 제1의 트랜지스터 및 제2의 트랜지스터를 포함하는 복수의 트랜지스터와; 상기 트랜지스터들과 상기 제1의 절연층상의 상기 게이트전극을 덮는 제2의 절연층과; 상기 제2의 절연층내에 형성되며, 상기 제1의 트랜지스터의 상기 불순물확산층 중의 하나와 상기 게이트전극 중의 하나를 노출하는 제1의 개구부와; 상기 제2의 절연층내에 형성되며, 상기 제2의 트랜지스터의 상기 불순물확산층 중의 하나와 상기 게이트전극 중의 상기 하나를 노출하는 제2의 개구부와; 상기 제1의 개구부를 매설하여 상기 제1의 트랜지스터의 상기 불순물확산층과 상기 제1의 개구부내의 상기 게이트전극 중의 상기 하나를 접촉시키며, 상기 복수의 트랜지스터중 다른 트랜지스터들로부터 분리되는 제1의 도전성 패턴과; 상기 제2의 개구부를 매설하여 상기 제2의 트랜지스터의 상기 불순물 확산층과 상기 제2의 개구부내의 상기 게이트전극중의 상기 하나를 접촉시키며, 상기 복수의 트랜지스터중 다른 트랜지스터들로부터 분리되는 제2의 도전성 패턴을 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 복수의 트랜지스터를 구성하는 불순물확산층의 표면에 도전층이 자기정합적으로 형성된 반도체장치.
  3. 제2항에 있어서, 자기정합적으로 형성된 상기 도전층은 살리사이드 기술에 의해 형성된 실리사이드층인 반도체장치.
  4. 제1항에 있어서, 상기 복수의 트랜지스터의 상기 게이트전극은 텅스텐 실리사이드를 함유하는 반도체장치.
  5. 제1항에 있어서, 상기 복수의 트랜지스터의 상기 게이트전극 위에 도전층이 자기정합적으로 형성된 반도체장치.
  6. 제5항에 있어서, 상기 도전층은 살리사이드 기술에 의해 형성된 실리사이드층인 반도체장치.
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