DE4016686C2 - Verfahren zum Herstellen eines Halbleiterspeichers - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterspeichers nach dem Oberbegriff des Anspruchs 1.

Mit der Entwicklung der Halbleitertechnik wurde der MOS-DRAM zur Erhöhung der Integrationsdichte und der Kapazität wei­ terentwickelt. Die hohe Integrationsdichte bei Halbleiter­ speichern macht es erforderlich, die von dem zur Ladungsspei­ cherung dienenden Speicherkondensator belegte Fläche zu ver­ kleinern. Bei relativ geringer Kondensator-Kapazität, kommt es leichter zu Lesefehlern des Speicherinhalts und zur Ent­ stehung sogenannter Softfehler, hervorgerufen durch eine Zer­ störung des Speicherinhalts durch α-Teilchen oder derglei­ chen. Außerdem führt die hohe Integration zu einem weiteren Problem, nämlich zu einer Verkürzung der Gate-Länge eines Transistors, so daß dadurch die Zuverlässigkeit des Bauele­ ments beeinträchtigt wird.

Um diese Probleme zu lösen und eine höhere Integrationsdichte ebenso wie eine erhöhte Kapazität zu erreichen, wurden ver­ schiedene Maßnahmen vorgeschlagen, um aus polykristallinem Silicium oder dergleichen gebildete Speicherknoten auf einem Siliciumsubstrat derart auszubilden, daß der Kondensator eine vergrößerte Fläche und mithin eine größere Kapazität besitzt.

In Übereinstimmung mit dem Oberbegriff des Anspruchs 1 (und entsprechend der JP-A-53-108 392) zeigt Fig. 15 eine lami­ nierte Speicherzelle.

Durch Isolieren eines p-leitenden Siliciumsubstrats 101 mit einer Isolierschicht 102 ist ein Speicherzellenbereich gebil­ det. In diesem wird zwischen benachbarten Source/Drain-Zonen 104 einer n-leitenden Diffusionsschicht eine Gate-Elektrode 106 gebildet, wobei zwischen der Gate-Elektrode 106 und den Source/Drain-Zonen 104 die Gate-Elektrode 106 liegt, so daß dadurch als Schalttransistor ein MOSFET gebildet ist. Weiter­ hin ist auf dem MOSFET eine erste Kondensator-Elektrode 110 gebildet. Die erste Kondensator-Elektrode 110 steht über ein in einer Isolierschicht 107 vorgesehenes Speicherknoten-Kon­ taktloch 108 in Kontakt mit einer der Source/Drain-Zonen des MOSFET und bedeckt die Gate-Elektrode 106 des MOSFET sowie eine Gate-Elektrode (Wortleitung) eines benachbarten MOSFET. Auf der ersten Kondensator-Elektrode 110 sind zur Bildung ei­ nes Kondensators eine Isolierschicht 111 und eine zweite Kon­ densator-Elektrode 112 nacheinander auflaminiert. Bezugs­ zeichen 107′ und 107′′ sind Zwischenisolierschichten, 113 ist ein Bit-Leitungs-Kontaktloch und 114 ist eine Bit-Leitung.

Die laminierte Speicherzelle wird folgendermaßen hergestellt:

Zunächst wird durch die in dem p-leitenden Siliciumsubstrat 101 gebildete Isolierschicht 102 eine Speicherzellenzone de­ finiert, es wird auf dem Substrat durch die Gate-Isolier­ schicht 105 eine Gate-Elektrode gebildet, und dann werden Source/Drain-Zonen 104a und 104b in Form einer n-leitenden Diffusionsschicht gebildet. Damit ist ein MOSFET als Schalttransistor hergestellt.

Dann wird auf dem MOSFET die Isolierschicht 107 aus Sili­ ciumoxid gebildet. In der Isolierschicht 107 wird ein Spei­ cherknoten-Kontaktloch 108 für den Kontakt mit der Source/Drain-Zone 104b gebildet. Dann wird ein Muster der er­ sten Kondensator-Elektrode 110 durch eine stark dotierte po­ lykristalline Siliciumschicht gebildet.

Anschließend werden auf der ersten Kondensator-Elektrode 110 nacheinander eine Kondensator-Isolierschicht 111 aus Silici­ umoxid und eine polykristalline Siliciumschicht aufgebracht. Schließlich wird die polykristalline Siliciumschicht dotiert und photolitographisch bearbeitet, sowie einer reaktiven Io­ nenätzung ausgesetzt, um ein Muster einer zweiten Kondensa­ tor-Plattenelektrode 112 zu erhalten. In diesem Stadium ist ein MOS-Kondensator gebildet, und der Grundaufbau eines Zellenteils ist abgeschlossen.

Bei einem solchen Aufbau kann sich die Speicherknoten-Elek­ trode bis zu einer Position oberhalb der Element-Isolierzone erstrecken, und man kann den Stufenunterschied der Speicher­ elektrode ausnutzen, um die Kapazität des Kondensators so zu erhöhen, daß sie um bis zu einige zehn mal größer ist, als bei einer planaren Struktur.

Allerdings hat ein DRAM mit einer solchen laminierten Spei­ cherzellen-Struktur den folgenden Nachteil. Mit erhöhter Speicherintegration wird jedes Element entsprechend kleiner, und der Bereich bzw. die Fläche für die Speicherzellen redu­ ziert sich ebenso wie die Fläche des flachen Teils der Spei­ cherknoten-Elektrode, so daß es schwierig ist, eine große Ka­ pazität des Kondensators zu erreichen.

Um diese Nachteile auszuräumen, wird vorgeschlagen, die Spei­ cherknoten-Elektrode dick zu machen, um den Bereich ihres Seitenteils zu vergrößern. Bei diesem Vorschlag jedoch ent­ steht das Problem, daß mit dicker werdender Speicherknoten- Elektrode die Stufenhöhe der Speicherelektrode zunimmt. Damit wird es aber schwierig, die anschließenden Bearbeitungspro­ zesse durchzuführen, insbesondere das Ätzen.

Um dieses Problem wiederum zu vermeiden, wurde vorgeschlagen, die Speicherknoten-Elektrode in Form einer Mehr-Schicht- Struktur auszubilden, wie es in Fig. 16 dargestellt und be­ kannt ist aus IEDM 1988, S. 592-595. Bei dieser Struktur wird die Kondensatorfläche wirksam erhöht. Wenn jedoch die Zelle kleiner wird, so ist dies nicht besonders effektiv. Der Grund hierfür ist folgender. Wenn die Zelle kleiner wird, ver­ größert sich das Verhältnis der Seitenwandfläche bezüglich der gesamten Speicherelektrodenfläche. Deshalb wird in einer Speicherknoten-Elektrode mit dem dargestellten Finnen-Aufbau die Fläche der Seitenwände kleiner also die der Speicherkno­ ten-Elektrode einer Ein-Schicht-Struktur mit derselben Höhe.

Wie aus dem obigen ersichtlich ist, werden selbst in dem DRAM mit dem verbesserten laminierten Speicherzellenaufbau die Speicherzellenflächen und die Fläche für den flachen Teil der Speicherknoten-Elektrode verkleinert, wenn die Zellen auf­ grund der höheren Bauelementintegration kleiner werden. Des­ halb ist es schwierig, einen Kondensator mit ausreichender Kapazität zu erhalten.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art anzugeben, mit dem eine neuartige Struktur für die Speicherknoten-Elektrode geschaffen wird, die es gestattet, eine ausreichende Kapazität des Kondensa­ tors auch dann zu erreichen, wenn der von der Speicherzelle eingenommene Platz relativ klein ist.

Gelöst wird diese Aufgabe durch die in den Ansprüchen 1 und 4 genannten Merkmale.

Bei dem erfindungsgemäßen Verfahren zum Herstellen eines Halbleiterspeichers werden nacheinander drei Schichten, näm­ lich die erste leitende Schicht, eine Isolierschicht und eine zweite leitende Schicht gebildet. Diese werden dann mit einem bestimmte Muster versehen, und es wird eine dritte leitende Schicht auf dem dem Drei-Schicht-Muster abgeschieden. Durch anisotropes Ätzen wird dann eine kästchenähnliche Struktur gebildet.

Bei der Erfindung wird eine große Kondensatorfläche dadurch erreicht, daß sämtliche Außen- und Innenwände der Speicher­ knoten-Elektrode einen Kondensatorbelag bilden.

Aus der US-PS 4 700 457 ist ein Halbleiterspeicher bekannt, bei dem zur Erhöhung der Kapazität auf der Oberfläche des Substrats zunächst eine dielektrische Schicht und dann in ab­ wechselnder Folge eine erste Kondensatorelektrode, eine Iso­ lierschicht und eine zweite Kondensatorelektrode ausgebildet sind, so daß ein Stapel mit einer Vielzahl von Kondensator­ elektroden gebildet ist. Die jeweils zweiten Kondensatorelek­ troden sind mit einer den Schichtaufbau umlaufenden Leitungs­ schicht verbunden, wobei die Leitungsschicht mit einer in der Substratoberfläche gebildeten Diffusionsschicht in Verbindung steht, die ihrerseits mit der Source- oder der Drain-Zone des MOSFETs verbunden ist. Vergleicht man einen solchen Aufbau mit dem bekannten Aufbau nach der oben angesprochenen Fig. 16, so wird ebenfalls nur eine unzulängliche Ausnutzung des zur Verfügung stehenden Raums erreicht; denn man kann zwar auf einer relativ kleinen Grundfläche durch Stapeln vieler Gruppen von Kondensatorelektroden und dielektrischen Schich­ ten eine relativ hohe Kapazität erreichen, jedoch bleiben die Stirnseiten der "Speicherknoten-Elektrode" ungenutzt, da sie über die umlaufende Leitungsschicht miteinander verbunden sind.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1(a) bis 1(c) einen DRAM mit einer laminierten Speicher­ zellen-Struktur,

Fig. 2 bis 8 die Schritte der Herstellung des DRAM mit der laminierten Speicherzellen-Struktur nach Fig. 1,

Fig. 9(a) bis 9(c) einen DRAM mit einer laminierten Speicher­ zellen-Struktur,

Fig. 10(a) bis 10(c) einen DRAM mit einer laminierten Spei­ cherzellen-Struktur,

Fig. 11(a) bis 11(c) einen DRAM mit einer laminierten Spei­ cherzellen-Struktur,

Fig. 12 bis 14 eine Darstellung, die zeigt, wie die DRAMs hergestellt werden, und

Fig. 15 und 16 einen herkömmlichen DRAM.

Fig. 1(a) ist eine Draufsicht auf einen DRAM mit einer la­ minierten Speicherzellen-Struktur gemäß dieser Ausführungs­ form, bei der benachbarte zwei Bits in Bit-Leitungsrichtung dargestellt sind. Fig. 1(b) ist eine Schnittansicht entlang der Linie A-A′ in Fig. 1(a), und Fig. 1(c) ist eine Schnitt entlang der Linie B-B′ in Fig. 1(a).

Dieser DRAM weist die Besonderheit auf, daß eine Speicher­ knoten-Elektrode 9 mit einem Hohlraum versehen ist, dessen Innen- und Außenflächen mit einer Kondensator-Isolierschicht 11 und einem Plattenelektrode 12 versehen sind. Andere Teile sind im wesentlichen die gleichen wie bei dem oben bereits erläuterten herkömmlichen DRAM mit der laminierten Speicher­ zellen-Struktur.

Die laminierte Speicherzelle ist in einem aktiven Flächen­ bereich angeordnet, der durch eine Isolierschicht 2 definiert wird, die zum Isolieren bzw. Trennen der Elemente in einem p­ leitenden Siliciumsubstrat vorgesehen ist. Zwischen benach­ barten Source/Drain-Zonen 4a und 4b einer n-leitenden Diffu­ sionsschicht befindet sich eine Gate-Elektrode 6, wobei zwi­ schen der Gate-Elektrode 6 und den Source/Drain-Zonen 4a und 4b eine Gate-Isolierschicht 5 liegt. Dadurch wird ein MOSFET gebildet.

Weiterhin ist auf dem MOSFET ein Kondensator derart ausge­ bildet, daß er über ein Speicherknoten-Kontaktloch 8 in einer Zwischenisolierschicht 7 aus Siliciumoxid in Kontakt steht mit der Source/Drain-Zone 4a. Der Kondensator umfaßt eine kästchenförmige Speicherknoten-Elektrode 9 mit zwei Öffnungen an ihrer Oberseite und in Kontakt mit der Source/Drain-Zone 4a, eine Kondensator-Isolierschicht 11 und einen Plattenelek­ trode 12, der an der Innenseite und der Außenseite der Spei­ cherknoten-Elektrode 9 gebildet ist.

In dem Oxid der Zwischenisolierschicht 7 ist an einem das Substrat 1 abdeckenden Bereich ein Kontaktloch 13 für die Bit-Leitung gebildet, und eine Bit-Leitung 14 in Form einer zusammengesetzten Schicht aus einer stark dotierten poly­ kristallinen Siliciumschicht und eine Molybdän-Silicidschicht ist durch das Kontaktloch 13 hindurch mit der Source/Drain- Zone 4b verbunden.

Am Boden der Element-Trennisolierschicht 2 ist als Durch­ griffssperre eine p-leitende Diffusionsschicht 3 gebildet.

Im folgenden soll anhand der Zeichnung die Herstellung dieses DRAMs erläutert werden.

Zunächst wird in einem einen spezifischen Widerstand von 5 Ωcm aufweisenden p-leitenden Siliciumsubstrat 1 eine Bauelement- Trennisolierschicht 2, sowie eine p-leitende Diffu­ sionsschicht 3 als Durchgriffssperre nach dem herkömmlichen LOCOS-Verfahren gebildet. Dann wird als Gate-Isolierschicht 5 eine 10 nm dicke Siliciumoxidschicht 5 sowie als Gate-Elek­ trode 6 eine 300 nm dicke polykristalline Siliciumschicht durch thermisches Oxidieren gebildet, wobei die Schichten an­ schließend einer Musterbildung durch photolitographische Ver­ fahren und reaktives Ionenätzen unterzogen werden. An­ schließend werden Phosphor (P) und Arsen (As) in das Silici­ umsubstrat 1 injiziert, wobei die Gate-Elektrode 6 als Maske dient, um Source/Drain-Zonen 4a und 4b einer n-leitenden Dif­ fusionsschicht zu erhalten. Damit ist ein MOSFET als Schalttransistor gebildet.

Bezugnehmend auf Fig. 2(a) bis 2(c) wird auf dem MOSFET durch Anwenden des CVD-Verfahrens (Chemische Niederschlagung aus der Dampfphase) eine BPSG-Schicht gebildet, deren Flachseite dann einer Warmbehandlung unterzogen wird, um eine Zwische­ nisolierschicht 7a mit einer flachen Oberseite zu erhalten. Weiterhin wird auf die Zwischenisolierschicht 7a mittels des CVD-Verfahrens eine Zwischenisolierschicht 7b aufgebracht.

Anschließend wird gemäß Fig. 3(a) bis 3(c) die Zwischeniso­ lierschicht 7a durch Photolitographie und reaktives Ionen­ ätzen selektiv entfernt, um ein Speicherknoten-Kontaktloch 8 zu erhalten. Auf die gesamte Fläche der Isolierschicht 7a wird eine 200 nm dicke polykristalline Siliciumschicht 9a aufgebracht, und dann einer Dotierung mit As oder ähnlichen Ionen unterzogen. Auf der dotierten Schicht 9a wird eine 100 nm dicke Siliciumoxidschicht 9b sowie eine 200 nm dicke poly­ kristalline Siliciumschicht 9c mittels des CVD-Verfahrens aufgebracht, welche dann mit As oder ähnlichen Ionen dotiert wird.

Gemäß 4(a) bis 4(c) werden die polykristalline Silicium­ schicht 9c, die Siliciumoxidschicht 9b und die polykristal­ line Siliciumschicht 9a nacheinander mittels Photolitographie einer Musterbildung und dann einer reaktiven Ionenätzung un­ terzogen, und darauf wird dann eine 100 nm dicke po­ lykristalline Siliciumschicht 9d aufgebracht, die ihrerseits mit As oder ähnlichen Ionen dotiert wird.

Anschließend wird die polykristalline Siliciumschicht 9d an­ isotrop geätzt, so daß die polykristalline Siliciumschicht 9d lediglich an den Seitenwänden der mit Muster versehenen poly­ kristallinen Siliciumschicht 9c der Siliciumoxidschicht 9b und der polykristallinen Siliciumschicht 9a verbleibt, wo­ durch gemäß Fig. 5(a) bis 5(c) die Speicherknoten-Elektroden 9 entstehen.

Anschließend werden in den Speicherknoten-Elektroden 9 durch Photolitographie und reaktives Ionenätzen Löcher 10 gebildet, durch die hindurch die Siliciumoxidschicht 9b entfernt wird, wozu Amonium-Fluorid-Wasser verwendet wird (Fig. 6(a) bis 6(c)).

Anschließend wird auf die gesamte Oberfläche mittels des CVD- Verfahrens eine Siliciumnitrid-Schicht von etwa 10 nm Dicke aufgebracht, und anschließend in einer Dampfatmosphäre etwa 30 Minuten lang bei 950°C oxidiert, um eine Kondensator-Iso­ lierschicht 11 einer Zwei-Schicht-Struktur aus einer Silici­ umoxidschicht und einer Siliciumnitridschicht zu bilden. Wei­ terhin wird auf die gesamte Oberfläche der Kondensator-Iso­ lierschicht 11 eine polykristalline Siliciumschicht aufge­ bracht, die ihrerseits dotiert wird. Die Siliciumschicht wird dann einer Musterbildung durch Photolitographie und durch re­ aktives Ionenätzen unterzogen, um einen Plattenelektrode 12 zu bilden. Wie aus Fig. 7(a) bis 7(c) hervorgeht, werden nichtbenötigte Teile der Kondensator-Isolierschichten 11 be­ seitigt, wobei der Plattenelektrode 12 als Maske verwendet wird. Anschließend wird eine Zwischenisolierschicht 7b aus Siliciumoxid aufgebracht. Mit den oben angegebenen Schritten werden die Kondensator-Isolierschicht 11 und der Plattenelek­ trode 12 auch innerhalb der Speicherknoten-Elektrode 9 ge­ schaffen.

Danach wird gemäß Fig. 8(a) bis 8(c) durch Photolitographie und durch reaktives Ionenätzen ein Bit-Leitungs-Kontaktloch 13 gebildet, und es wird eine aus einer polykristallinen Si­ liciumschicht, die mit Arsen oder dergleichen dotiert ist, und einer Molybdän-Silicid-Schicht bestehende zusam­ mengesetzte Schicht aufgebracht. Diese zusammengesetzte Schicht wird mittels Photolitographie und reaktivem Ionen­ ätzen zu einer Bit-Leitung 14 ausgebildet.

Anschließend wird eine Silixiumoxidschicht als Zwischeniso­ lierschicht 7c gebildet. In diesem Stadium ist der Grund­ aufbau der Speicherzelle gemäß Fig. 1(a) bis 1(c) abge­ schlossen.

Bei dem oben beschriebenen Aufbau ist die Fläche des Kon­ densators gleich eine Summe der Bereiche der inneren und der äußeren Fläche der Speicherknoten-Elektrode 9. Dadurch erhöht sich die Flächengröße der Speicherknoten-Elektrode sehr stark, und entsprechend erhöht sich die Kapazität des Konden­ sators.

Im folgenden wird eine zweite Ausführungsform der Erfindung beschrieben.

Bei dieser Ausführungsform besteht eine Speicherknoten-Elek­ trode aus einem auf der Seite liegenden Röhrchen, wie es in den Fig. 9(a) bis 9(c) gezeigt ist.

Die Speicherknoten-Elektrode bei dieser Ausführungsform wird folgendermaßen hergestellt.

Bei dem oben erläuterten Schritt der Ausbildung der Öffnung in der Speicherknoten-Elektrode gemäß Fig. 6(a) bis 6(c) des ersten Ausführungsbeispiels wird bei vorliegender Aus­ führungsform die Speicherknoten-Elektrode einer Musterbildung durch Ätzen derart unterzogen, daß zwei Seiten der Speicher­ knoten-Elektroden dadurch abgeschnitten werden, daß die poly­ kristallinen Siliciumschichten 9a, 9c und 9d zum Teil besei­ tigt werden. Andere Teile werden im wesentlichen in der glei­ chen Weise wie beim ersten Ausführungsbeispiel gebildet.

Da bei diesem Aufbau die Öffnung der Speicherknoten-Elektrode breit ist, läßt sich die Siliciumoxidschicht 9b leicht ent­ fernen, und man kann die Kondensator-Isolierschicht und den Plattenelektrode in dem entfernten Bereich einfach ausbilden.

Bei einer dritten Ausführungsform der Erfindung wird eine Speicherknoten-Elektrode in Form einer auf der Seite lie­ genden Tasse gebildet, wie es in den Fig. 10(a) bis 10(c) ge­ zeigt ist.

Die Speicherknoten-Elektrode dieses Ausführungsbeispiels wird folgendermaßen ausgebildet: bei dem oben erwähnten Schritt zur Ausbildung der Öffnung in der Speicherknoten-Elektrode gemäß Fig. 6(a) bis 6(c) des ersten Ausführungsbeispiels wird die Speicherknoten-Elektrode bei dem vorliegenden Ausfüh­ rungsbeispiel einer solchen Musterbildung durch Ätzen unter­ zogen, daß eine Seite der Speicherknoten-Elektrode dadurch abgeschnitten wird, daß der Abschnitt der polykristallinen Siliciumschicht 9a, 9c und 9d beseitigt wird. Andere Teile werden im wesentlichen in der gleichen Weise wie beim ersten Ausführungsbeispiel gebildet.

Auch bei diesem Aufbau ist die Öffnung der Speicherknoten- Elektrode breiter als beim ersten Ausführungsbeispiel, und die Siliciumoxidschicht läßt sich leicht entfernen, so daß die Kondensator-Isolierschicht und der Plattenelektrode mü­ helos in dem entfernten Teil ausgebildet werden können.

Bei einer vierten Ausführungsform der Erfindung ist die Spei­ cherknoten-Elektrode eine Vielschicht-Struktur, wie sie in den Fig. 11(a) bis 1(c) dargestellt ist.

Bei dieser Ausführungsform wird die Speicherknoten-Elektrode folgendermaßen hergestellt: nach der Bildung der po­ lykristallinen Siliciumschicht 9c gemäß Fig. 3(a) bis 3(c) des ersten Ausführungsbeispiels werden eine (nicht gezeigte) Silciumoxidschicht und eine polykristalline Siliciumschicht 9e auf der Schicht 9c aufgebracht. Andere Teile werden im we­ sentlichen genauso gebildet wie beim ersten Ausführungsbei­ spiel. Bei dieser Ausführungsform allerdings wird der Schritt zur Bildung der Öffnung auch in der neu hinzugefügten (nicht gezeigten) Siliciumoxidschicht und der polykristallinen Sili­ ciumschicht 9e durchgeführt.

Da die Speicherknoten-Elektrode eine Mehr-Schicht-Struktur aufweist, wird die Ladungsspeicherfläche noch weiter her­ aufgesetzt. Wenn die Anzahl von Schichten auf Drei-Schichten, Vier-Schichten und so weiter erhöht wird, läßt sich die La­ dungsspeicherfläche zusätzlich erhöhen.

Das erfindungsgemäße Verfahren zum Herstellen des Halblei­ terbauelements ist nicht auf das Herstellungsverfahren nach dem ersten Ausführungsbeispiel beschränkt und kann in weiten Bereichen modifiziert werden.

Nachdem z. B. die 200 nm dicke polykristalline Silicium­ schicht 9c aufgebracht und dann mit As-Ionen oder dergleichen dotiert ist, wie es in Fig. 3(a) bis 3(c) des ersten Ausfüh­ rungsbeispiels dargestellt ist, wird parallel zur Längsrich­ tung des Kanals ein Resist-Muster 15 gebildet, und an­ schließend werden eine polykristalline Siliciumschicht 9c, eine Siliciumoxidschicht 9b und eine polykristalline Silici­ umschicht 9a nacheinander einer Musterbildung unterzogen, wo­ bei das Resist-Muster 15 als Maske dient, wie es in den Fig. 12(a) bis 12(c) gezeigt ist.

Nach dem Entfernen des Resist-Musters 15 wird eine 100 nm dicke polykristalline Siliciumschicht 9d aufgebracht und an­ schließend mit As-Ionen oder ähnlichen Ionen dotiert.

Danach wird die polykristalline Siliciumschicht 9d anisotrop geätzt, so daß die polykristalline Siliciumschicht 9d ledig­ lich an den Seitenwänden der polykristallinen Siliciumschicht 9c, der Siliciumoxidschicht 9b und der polykristallinen Sili­ ciumschicht 9a verbleibt, wie in den Fig. 13(a) bis 13(c) dargestellt ist.

Anschließend wird senkrecht zur Kanal-Längsrichtung ein Re­ sist-Muster gebildet, und die polykristalline Siliciumschicht 9c, die Siliciumoxidschicht 9b und die polykristallinen Sili­ ciumschichten 9a und 9d werden einer Musterbildung unterzo­ gen, wobei das Resist-Muster als Maske dient, um so eine Speicherknoten-Elektrode 9 zu bilden, wie sie in den Fig. 14(a) bis 14(c) gezeigt ist.

Die sich ergebende Struktur gemäß den Fig. 14(a) bis 14(c) wird dann geätzt, um die polykristalline Siliciumschicht 9b innerhalb der Speicherknoten-Elektrode 9 mit Hilfe einer wäßrigen Lösung aus Amonium-Fluorid zu beseitigen, und an­ schließend werden die Schritte gemäß den Fig. 6 bis 8 durch­ geführt.

Das erfindungsgemäße Verfahren ist auf den Aufbau der Spei­ cherknoten-Elektrode in einem DRAM mit laminierter Konden­ sator-Struktur sowie auf ein Verfahren zur Herstellung der Speicherknoten-Elektrode gerichtet. Aufbau und Verfahren las­ sen sich in geeigneter Weise und vielfältig modifizieren.

Die Kondensator-Isolierschicht kann eine Metalloxidschicht sein, z. B. eine Siliciumoxidschicht oder eine Schicht aus Tantalpentoxid (Ta₂O₅), anstelle des Zwei-Schicht-Aufbaus aus der Siliciumoxidschicht und der Siliciumnitridschicht, wie es oben beschrieben wurde.

Die Gate-Elektrode und das Speicherknoten-Kontaktloch, oder die Gate-Elektrode und das Bit-Leitungs-Kontaktloch, die Plattenelektrode und das Bit-Leitungs-Kontaktloch können selbstausrichtend ausgebildet werden.

Weiterhin kann in dem Kontaktloch durch Wachstum selektiv mo­ nokristallines Silicium, Wolfram oder dergleichen gebildet werden, um die Stufendifferenz in dem Bit-Leitungs-Kon­ taktloch zu reduzieren.

Claims (6)

1. Verfahren zum Herstellen eines Halbleiterspeichers, umfassend folgende Schritte:
es wird ein MOSFET mit einer Gate-Elektrode (6) und zwei leitenden Bereichen, von denen der eine die Source-Zone (4a) und der andere die Drain-Zone (4b) ist, auf einem Halbleiter­ substrat (1) gebildet;
auf dem MOSFET wird eine Zwischenisolierschicht (7) ge­ bildet;
über dem einen leitenden Bereich des MOSFETs wird ein Speicherknoten-Kontaktloch (8) ausgebildet;
es wird eine Speicherknoten-Elektrode (9) gebildet, die mit dem einen leitenden Bereich durch das Speicherknoten-Kon­ taktloch (8) in Kontakt steht;
auf der Speicherknoten-Elektrode (9) wird eine Kon­ densator-Isolierschicht (11) gebildet, und
auf der Kondensator-Isolierschicht (11) wird eine Plat­ tenelektrode (12) gebildet,
dadurch gekennzeichnet,
daß die Ausbildung der Speicherknoten-Elektrode (9) folgende Schritte umfaßt:
durch Abscheidung werden nacheinander drei Schichten, eine erste leitende Schicht (9a), eine Isolierschicht (9b), und eine zweite leitende Schicht (9c) gebildet;
die drei Schichten werden mit einem Speicherknoten- Elektroden Muster versehen,
es wird eine dritte leitende Schicht auf dem Drei- Schicht-Muster abgeschieden, und durch anisotropes Ätzen wird die dritte leitende Schicht (9d) so gestaltet, daß sie ledig­ lich an den Seitenwänden des Muster verbleibt, um auf diese Weise eine die Isolierschicht (9b) einschließende käst­ chenähnliche leitende Schichtzone zu bilden;
in einem Teil der kästchenförmigen leitenden Schicht­ zone wird eine Öffnung gebildet, und die Isolierschicht (9b) im Inneren der kästchenförmigen Schichtzone wird durch Ätzen entfernt, um so eine kästchenförmige Speicherknoten-Elektrode zu erhalten, die einen durch Teile der ersten, der zweiten und der dritten leitenden Schicht definierten Hohlraum auf­ weist.

2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß vor dem Schritt zur Bildung des Spei­ cherknoten-Kontaktlochs (8) ein Schritt zur Bildung einer Bit-Leitung derart durchgeführt wird, daß die Bit-Leitung (14) an den anderen leitenden Bereich des MOSFETs angeschlos­ sen wird, und ein Schritt zur Bildung einer weiteren Zwi­ schenisolierschicht auf der Bit-Leitung durchgeführt wird.

3. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß nach der Bildung der Plattenelektrode (12) auf dieser eine weitere Zwischenisolierschicht gebildet wird, daß in der weiteren Zwischenisolierschicht über dem an­ deren leitenden Bereich des MOSFETs ein Bit-Leitungs-Kontakt­ loch (13) gebildet wird, und daß eine Bit-Leitung ausgebildet wird.

4. Verfahren nach dem Oberbegriff des Anspruchs 1, da­ durch gekennzeichnet, daß die Ausbildung der Speicherknoten-Elektrode (9) folgende Schritte umfaßt:
durch Abscheidung werden nacheinander drei Schichten als laminierte Schichten, eine erste leitende Schicht (9a), eine Isolierschicht (9b) und eine zweite leitende Schicht (9c) gebildet:
es wird eine Musterbildung durchgeführt, um die drei Schichten in ein streifenförmiges Muster zu bringen;
auf dem Drei-Schicht-Muster wird eine dritte leitende Schicht (9d) aufgebracht, und durch anisotropes Ätzen wird die dritte leitende Schicht so gestaltet, daß sie lediglich an den Seitenwänden des streifenförmigen Musters verbleibt;
es erfolgt eine zweite Musterbildung in einer Richtung senkrecht zu dem streifenförmigen Muster; und
es wird die Isolierschicht (9b) durch Ätzen entfernt, um auf diese Weise die Speicherknoten-Elektrode (9) zu bil­ den, in der durch die erste, die zweite und die dritte lei­ tende Schicht ein Hohlraum definiert ist.

5. Verfahren nach Anspruch 4, dadurch gekenn­ zeichnet, daß vor der Bildung des Speicherknoten- Kontaktlochs (8) eine Bit-Leitung (14) derart gebildet wird, daß die Bit-Leitung mit dem anderen leitenden Bereich verbun­ den ist, und daß auf der Bit-Leitung (14) eine weitere Zwi­ schenisolierschicht (7c) gebildet wird.

6. Verfahren nach Anspruch 4, dadurch gekenn­ zeichnet, daß nach der Bildung der Plattenelektrode (12) eine weitere Zwischenisolierschicht auf der Plattenelek­ trode gebildet wird, und ein Bit-Leitungs-Kontaktloch (13) in der weiteren Zwischenisolierschicht gebildet wird.