KR930020669A - 고집적 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적 반도체메모리장치 및 그 제조방법에 관한 것으로, 특히 셀프얼라인 콘택구조를 가진 고집적 반도체메모리장치 및 그 제조방법에 관한 것이다.
본 발명에 의하면, 하부도전층과 상부도전층의 전기적접속을 위한 접속구조를 포함하는 반도체장치에 있어서, 상기 하부도전층과 상부도전층 사이에 잡속구조 형성을 위한 비아를 포함하는 층간절연막이 형성되어 있고, 상기 접속구조는 상기 비아의 내면에 하부도전층과 전기적으로 접촉하고 상기 비아주위의 층간절연막상의 소정영역상에 형성된 제1도전층, 상기 제1도전층상에 형성된 상기 비아에 매립된 평탄화물질, 상기 편탄화물질과 노출된 제1도전층상에 형성된 제2도전층으로 구성된 콘택패드를 포함함을 특징으로 하는 반도체장치가 제공되며, 이들 형성하기 위한 제조방법으로서 반도체기판상에 접속구조형성을 위한 비아를 포함하는 층간절연막을 형성하고, 상기 비아의 내면 및 상기 비아주위의 층간절연막의 소정부분상에 제1도전층을 형성하고, 상기 비아를 층간평탄화물질로 매립하고 상기 평탄화물질 및 상기 노출된 제1도전층 상에 제2도전층을 형성함을 특징으로 하는 반도체장치의 제조방법이 제공된다. 따라서 본 발명에 의하면, 콘택패드 상부면이 평탄화되어 있으므로 후속공정에 의한 상부도전층과의 전기적 접속이 용이해지며, 셀프얼라인 콘택을 오픈한 후 콘택패드를 형성하기 위한 제2도전층을 얇게 침적하고 패터닝한 후 에칭한 다음 BPSG로 된 절연막에 의해 제2도전칭이 움푹 패인 골 부분을 평탄화 시키고 나서 제3도전층을 제2도전칭과 연결되도록 형성함으로써 제2도전층의 움푹 패인 골 부분에 스트링거등의 잔유물이 남지 않게 됨에 따라 디바이스 제조에 적용했을때 신뢰성을 향상된다.

Description

고집적 반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 고집적 반도체메모리장치를 나타낸 단면도이다.
제3a도 내지 제3f도는 본 발명의 고집적 반도체 장치의 제조방법을 나타낸 공정순서도이다.

Claims (18)

  1. 하부도전층과 상부도전층의 전기적 접속을 위한 접속구조를 포함하는 반도체장치에 있어서, 상기 하부도전층과 상부도전층상이에 접속구조 형성을 위한 비아를 포함하는 층간절연막이 형성되어 있고, 상기 접속구조는 상기 비아의 내면에 하부도전층과 전기적으로 접속하고 상기 비아주위의 층간절연막상의 소정영역상에 형성된 제1도전층, 상기 제1도전층상에 형성된 상기 비아에 매립된 평탄화물질, 상기 평탄화물질과 노출된 제1도전층상에 형성된 제2도전층으로 구성된 콘택패드를 포함함을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 비아의 하부주위에는 게이트측벽스페이서가 형성되어 있고, 상기 비아의 상부내면은 층간절연막의 측벽임을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제1도전층은 폴리실리콘을 얇게 증착하여 형성함을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 평탄화물질은 BPSG임을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제2도전층은 폴리실리콘으로 형성함을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제2도전층은 폴리실리콘과 고융점금속 화합물로 이루어짐을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 고융점금속화합물은 WSi₂임을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 사익 접속구조는 셀프얼라인 접속구조임을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, SRAM임을 특징으로 하는 반도체장치.
  10. 반도체기판상에 접속구조형성을 위한 비아를 포함하는 층간절연막을 형성하고, 상기 비아의 내면 및 상기 비아주위의 층간절연막의 소정부분상에 제1도전층을 형성하고, 상기 비아를 층간평탄화물질로 매립하고 상기 평탄화물질 및 상기 노출된 제1도전층상에 제2도전층을 형성함을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 접속구조 형상을 위한 비아를 포함하는 층간절연막을 형성하는 공정은 MOS 트랜지스터가 형성되어 있는 반도체기판상에 층간절연막을 형성하고 사진공정에 의해 상기 층간절연막에 개구를 형성하는 공정임을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 상기 제1도전층을 형성하는 공정은 상기 층간절연막이 형성된 반도체기판상에 제1도전층을 얇게 침적한 후, 사진공정에 의해 콘택패드패턴으로 패터닝하는 공정임을 특징으로 하는 반도체장치.
  13. 제10항에 있어서, 상기 층간평탄화물질을 매립하는 공정은 상기 제1도전층이 형성된 반도체기판 전면에 층간평탄화물질을 침적하고 리플로우한 후 상기 제1도전층의 상부가 노출될 때까지 에치백하는 공정임을 특징으로 하는 반도체장치.
  14. 제10항에 있어서, 상기 제2도전층을 형성하는 공정은 상기 노출된 제1도전층 및 층간평탄화물질상에 제2도전층을 침적한 다음 사진공중에 의해 콘택패드패턴으로 패터닝하는 공정임을 특징으로 하는 반도체장치.
  15. 제10항에 있어서, 상기 제1도전층은 폴리실리콘으로 형성함을 특징으로 하는 반도체장치.
  16. 제10항에 있어서, 상기 층간평탄화물질은 BPSG임을 특징으로 하는 반도체장치.
  17. 제10항에 있어서, 상기 제2도전층은 폴리실리콘과 고융점금속으로 이루어짐을 특징으로 하는 반도체장치.
  18. 제10항에 있어서, 상기 제1도전층 및 제2도전층의 사진공정에 의한 콘택패드패턴으로의 패턴닝시 동일한 마스크를 사용함을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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