JPH02202054A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は半導体装置及びその製造方法に関し、例えばス
タティックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａ　ｃｃｅｓｓ
Ｍｅｒａｏｒｙ　）に関するものである。

口、従来技術 従来、例えばスタティックＲＡＭにおいては、小面積の
領域に接地配線やビット線等多（の配線を通さなくては
ならないため、パターンレイアウト上の厳しい制約があ
る。そこで、シリコンゲートＭＯ３集積回路等において
ゲート電極と拡散層（ソース、ドレインもしくはこれに
対応する領域）との接続を通常のＡ１等の金属配線層に
よる引出しを行うのではなく、ポリシリコン等を用いて
直接に拡散層と接続するという、いわゆるダイレクトコ
ンタクトと呼ばれる方法が一般に知られている。そして
、このダイレクトコンタクトを用いると、ゲート電極と
拡散層の接続部等の直上に例えば電源給電線等の金属配
′ｆａ層等を配置できるため、上述したスタティックＲ
ＡＭ等におけるパターンレイアウト上の自由度が増し、
集積度も向上する。

しかし、上述したダイレクトコンタクトによって製造さ
れた半導体装置においては、その工程上どうしても発生
する重大な問題点がいくつがある。

以下、第５Ａ図〜第５Ｈ図においてダイレクトコンタク
トによる半導体装置の製造プロセスの一例を示してそれ
らの問題点を説明する。なお、理解を容易にするため、
図の一部を誇張して示しである。

まず、第５Ａ図に示すように、Ｐ型シリコン基板１上に
公知のＬ　ＯＧ　ＯＳ　（Ｌｏｃａｌ　　０ｘｉｄａｔ
ｉｏｎ（、（Ｓ　Ｎ１ｃｏｎ）法により素子分離のため
のフィールド酸化膜２を成長させ、その後さらに熱酸化
によってゲート酸化膜３を形成する。

次いで、第５Ｂ図に示すように、所定領域を例えばフォ
トレジスト３０によって覆ってから、第５Ｃ図に示すよ
うに所定領域のゲート酸化膜３をエツチング除去する（
これによって所定のコンタクト部４が形成される。）。

次いで、第５Ｄ図のように、コンタクト部４を含む全面
に公知のＣＶＤ　（Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ　）法によってポリシリコンＮ５を堆
積させ、さらに例えばリン等によりこのポリシリコンＪ
ｉ５をＮ型にドープさせてから、その後第５Ｅ図に示す
ように、所定領域をフォトレジスト４０によって覆って
から例えばドライエツチングによりパターニングを行い
、所定のポリシリコン層５ａ（配線層）及び５ｂ（ゲー
ト電極）のみを残す。このときのパターニングにより、
図に示すようにＰ型シリコン基板１もエツチングされて
凹部４ａが形成される。なお、図中の凹部４ａは上記し
たように理解容易のために誇張して表しである。また、
図中の４ｂは、ポリシリコン層５ａとＰ型シリコン基板
１　（郡ち、後述のＮ＋型拡散頌域）との接続領域であ
る。

次いで、第５Ｆ図に示すように、上記したフォトレジス
ト４０を用いてさらに所定領域のゲート酸化膜３をエツ
チング除去して、ポリシリコン層５ｂ直下にのみ残す。

次いで、第５Ｇ図に示すように、所定領域に選択的にＮ
型不純物（例えばＡｓ）５０をイオン注入してアニール
（熱処理）を行うことにより、Ｎ＋型拡散領域６及び７
（ソース領域及びドレイン領域）を形成し、さらに第５
　Ｈ図に示すように、ＣＶＤ法により全面に眉間絶縁層
８（例えばＰＳＧ　（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
　　Ｇｌａｓｓ）やＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ　　Ｇｌａｓｓ）等のリンガラス膜）
を堆積する。

以上に説明した製造プロセスで得られたデバイスについ
て種々検討した結果、その問題点を以下に示す。

（１）、即ち、上記の凹部４ａの領域に加えて上述した
コンタクト部４における接続領域４ｂも、第５Ｇ図及び
第５　Ｈ図に示すように、ポリシリコン層（配線層）５
ａとＮ＋型拡散領域（ソース領域）６との接続特性を確
保するために一定の領域（面積）が必要となる。従って
、デバイスの縮小化にも自ずと限界があり、高集積化に
とって不利となる。

（２）、また、上述の第５Ｂ図において、所定領域（第
５Ｃ図におけるコンタクト部４）のゲート酸化膜３を除
去する際、その他の領域（後にゲート電極５ｂを形成す
る領域）を図に示すようにフォトレジスト３０で覆うこ
とになるが、このフォトレジスト３０は有機物であるた
め、本来ゲート電極５ｂを形成すべき領域におけるゲー
トＭ化膜３をも汚染されてしまう（このことはデバイス
の信頼性を著しく低下させることになる。）。そこで、
第５ｃ図に示す状態で、様々なりリーニング方法を用い
ることによりゲート酸化膜３をきれいにする必要がある
が、このようなことを行うことは工程上も非常に不利と
なる。

（３）、さらに、上述の第５Ｃ図において、所定領域の
ゲート酸化膜３をエツチング除去した後のコンタクト部
４では、下地のＰ型シリコン基板１が露出するため、自
然酸化膜が形成されてしまう。そして、Ｐ型シリコン基
板１と後に第５Ｄ図において堆積するポリシリコン層５
との間の接続特性を安定化させるためには、ポリシリコ
ンＮ５を堆積する直前に、上記した自然酸化膜を例えば
ＨＦ（フン化水素）等の水溶液によるウェットエツチン
グ等を行って除去する必要がある（勿論、このことは上
述した（Ｌ）と同様に工程上不利となる。）。

しかし、その自然酸化膜をエツチング除去する際にはゲ
ート酸化膜３もエツチングされてしまい、本来ゲート電
極５ｂを形成すべき領域のゲート酸化膜３の膜厚が不均
一になり、デバイスの信頼性を著しく低下させることに
なる。

（４）、また、上述したように、コンタクト部４は第５
Ｅ図におけるようなフォトレジスト４０等のマスク工程
において、コンタクト部４がポリシリコンＮ５ａのコン
タクト面積よりも広いとか、アラインメントのずれ等を
考慮した場合、コンタクト部４にはどうしても一定の余
分な領域（面積）が存在してしまうことになる。例えば
上記したアラインメントのずれ等によってＰ型シリコン
基板１が露出した場合、ドライエツチング等を行ってい
る際に下地のＰ型シリコン基板１をもエツチングしてし
まい（凹部４ａ）、デバイスの信頼性を著しく低下させ
てしまう。

ハ０発明の目的 本発明の目的は、信頼性が高（て、しかも高集積化が可
能な半導体装置及びその製造方法を提供することにある
。

二０発明の構成 即ち、本発明は、半導体基体の一主面上に絶縁膜を介し
て形成された所定パターンの配線層と、この配線層の隣
接域において前記絶縁膜に形成されたコンタクトホール
下に形成された拡散層と、前記配線層に接合された状態
で前記コンタクトホールに被着された導電層とを有する
半導体装置に係るものである。

また、本発明は、上記半導体装置を製造する方法として
、半導体基体の一主面上に絶縁膜を形成する工程と、こ
の絶縁膜上に配線層を形成する工程と、前記配線層をパ
ターニングする工程と、このパターニングされた配線層
の一部及びこの隣接域にかけてコンタクトホールを形成
する工程と、前記配線層に接合されるように前記コンタ
クトホールに導電層を被着する工程と、前記コンタクト
ホール下に拡散層を形成する工程とを有する半導体装置
の製造方法も提供するものである。

ホ、実施例 以下、本発明の詳細な説明する。

第１図〜第３図は本発明をスタティックＲＡＭに適用し
た例を示すものである。

即ち、第１図に示すように、Ｐ型シリコン基板１の一主
面上にＮ＋＋ソース領域６及びＮ″″型ドレイン領域７
が所定のパターンに形成されていて、これらの間にはゲ
ート酸化膜３を介してゲート電極５ｂが設けられ、Ｎチ
ャネルＭＯ３）ランジスタ（例えば第２図におけるトラ
ンジスタＱ４）が構成されている。

また、Ｐ型シリコン基板１上に形成されたゲート酸化膜
３及びフィールド酸化膜２上には所定パターンの配線層
５ａ（例えばこの配線層５ａが第２図におけるＮチャネ
ルＭＯ３）ランジスタＱ。

のゲートに接続される。）が形成され、この配線１５ａ
の隣接域１２において形成されたコンタクトホール９下
には、自己拡散によるＮ＋＋拡散領域１０が形成されて
いて、このＮｔ型拡散領域１０がソース領域６に接続さ
れている。そして、ポリシリコンＮ１１　（導電層）が
配線層５ａに接合された状態でコンタクトホール９に被
着されている。なお、図中の１３は溝である。また、第
２図はスタティックＭＯＳメモリの一例を示す等価回路
図である。また、第２図中Ｑ＋　、Ｑｚ　、Ｑ３、Ｑｌ
、Ｑ２、Ｑ６は夫々ＮチャネルＭＯＳトランジスタであ
る。

以上に説明したように、本例によるデバイスによれば、
ゲート酸化膜３を介して形成された所定パターンの配線
層５ａと、この配線層５ａの隣接域１２においてゲート
酸化膜３に形成されたコンタクトホール９下に形成され
たＮ＋型型数散層、さらに配線層５ａに接合された状態
でコンタクトホール９に被着されたポリシリコン層１１
とを有しているので、第５図に示すような従来のグイレ
クトコンタクトによるデバイスにおけるコンタクト部４
（接続ｗＩ域４ｂ及び凹部４ａの領域）に対応する領域
（第１図における配線層５ａ下のゲート酸化膜３及び配
線層５ａの隣接域１２）の面積を縮小できる。即ち、第
１図において配線Ｆｉ５ａは、ポリシリコン層１１　（
この層は拡散領域１０に接続されている。）と接続され
ているので、その部分で十分に接続特性が確保される。

従って、配線層５ａ下のゲート酸化膜３を小さくでき（
但し、このゲート酸化膜３をすべて取除することばない
、）るため、上記した配線層５ａ及びゲート酸化膜３の
存する面積を縮小することができる。

また、Ｎ中型拡散領域（ソース領域）６との接続をコン
タクトホール９に埋め込んだポリシリコン層１１による
自己拡散によって行っている（即ち、Ｎ＋型拡散領域１
０によって行っている。）ので、例えばアラインメント
のずれ等による余分な面積をほとんど考慮する必要がな
く、デバイスの縮小化にとって非常に有利となる。従っ
て、ダイレクトコンタクト法における欠点を解消し、さ
らにその特長を生かしながらデバイスの高集積化が可能
となる。

次に、第３Ａ図〜第３！図について本例によるデバイス
の製造方法を説明する。

まず、第３Ａ図に示すように、Ｐ型シリコン基板１上に
公知のＬＯＣＯ３法によりフィールド酸化膜２　（例え
ば厚さ８０００人）を成長させ、その後熱酸化によって
シリコン基板１上にゲート酸化膜３（例えば厚さ２００
人）を形成する。

次いで、公知の例えば低圧ＣＶＤ法により、全面にポリ
シリコン層５（例えば厚さ５０００人）を堆積させ、そ
の後に例えばリンを温度９５０℃のもとでＣＶＤにより
堆積させ、熱処理を行うことによってポリシリコン層５
をＮ型にドープしておく。

更に、第３Ｃ図に示すように、マスク（例えばフォトレ
ジスト：図示省略）で所定領域を覆ってから、例えばド
ライエツチングにより所定のパターニングを行って、配
線層５ａ及びゲート電極５ｂを形成する。

次いで、第３Ｄ図に示すように、公知のイオン注入法に
よりＮ型不純物（例えばＡｓ）のイオン６０を選択的に
打込み、その後温度９５０℃のもとてアニールすること
によってＮ＋型拡散領域６及び７（ソース領域及びドレ
イン領域）を形成する。

その後、第３Ｅ図に示すように、例えば常圧ＣＶＤ法に
より全面に層間絶縁層８（例えばＢＰＳＧ等）を堆積し
、さらに温度８５０℃のもとて水蒸気処理を行うことに
よって眉間絶縁層８の平坦化及び酸化度（絶縁性）を高
くすることを行う。

次いで、第３Ｆ図に示すように、マスク（例えばフォト
レジスト：図示省略）で所定領域を覆い、その後に例え
ばドライエツチングによって所定の領域の層間絶縁層８
を除去することにより溝１３が形成され、そして例えば
異方性ドライエツチングにより、第３Ｇ図に示すように
、ポリシリコン層５ａがエツチング除去され、さらに所
定のドライエツチングによってゲート酸化膜３が除去さ
れてコンタクトホール９が形成される。

次いで、第３Ｈ図に示すように、例えば公知の減圧ＣＶ
Ｄ法によりコンタクトホール９及び溝１３を含む全面に
リンのドープされたポリシリコンＪｉ１１を堆積させ、
次いで温度９００℃のもとで行うアニールにより、ポリ
シリコン層１１を低抵抗にする。そしてそのとき同時に
、自己拡散によってコンタクトホール９下にＮ士型拡散
領域１０が形成されてソース領域６と接続される。そし
て、ポリシリコン層１１と配線層５ａとが接続されるこ
とになる。また、上述のようにポリシリコン層１１の堆
積とアニールとを同段階で行うことは工程を省略できて
有利である。

次いで、第３１図に示すように、所定のエツチングを行
うことにより、コンタクトホール９及び溝１３内にのみ
ポリシリコン層１１を残す。

その後は図示省略したが、例えばポリシリコン層１１と
メタル配線層とのショートを避けるため、例えば公知の
減圧ＣＶＤ法により再度Ｓｉｎ、層（例えば厚さ３００
０人）を堆積させて通常の各配線処理等を施すことによ
ってデバイスを完成する。

以上に説明した製造プロセスから明らかなように、本例
によるデバイス及びその製造方法では、第５Ｂ図におい
て示す従来のダイレクトコンタクト法におけるような所
定領域のゲート酸化膜３を除去するマスク工程を必要と
しないので・ゲート酸化膜３を汚染することもなく、デ
バイスの信頼性を確保できる。また、従来のように汚染
されたゲート酸化膜３を洗浄するためのクリーニング工
程を必要としないので、工程を増やすこともなく工程上
有利となる。

また、第５Ｃ図に示すようなＰ型シリコン基板１が露出
する工程がないので、自然酸化膜の形成を心配する必要
がない。従って、ウェットエツチング等によるゲート酸
化膜３への悪影響（このエツチングによってゲート酸化
膜３もエツチングされて膜厚が不均一になる。）を心配
する必要がなく、デバイスの信頼性を高くできる。

また、第５Ｅ図に示すようなポリシリコン層５のパター
ニングの際におけるように、マスクのアラインメント等
のずれによるＰ型シリコン基板１の露出を心配する必要
がない（第３Ｃ図に示すようにゲート酸化膜３があるた
め）ので、ドライエ・７チング等によりＰ型シリコン基
板１までもエツチングしてしまう心配がない（ゲート酸
化膜３がポリシリコンＮ５のパターニングの際にマスク
となっているため）。従って、デバイスの信頼性にとっ
て有利となる。

第４図は本発明の他の実施例を示すものであって、例え
ば拡散抵抗素子として構成された例を示すものである。

なお、第１図と対応する箇所には同一の符号を用いであ
る。

第４図に示すように、本例の基本的な構造は第１図の例
と略同様であるが、異なる点について説明すると、第１
図において例えばゲート電極５ｂ及びドレイン領域７が
形成されている領域に（第１図において向かって右側の
領域）、Ｎ″″型拡散領域６（第１図の例ではソース領
域）に接続されるＮ”型拡散領域１０を存する構造とし
ていることである。即ち、上述の第１図の例のようにゲ
ート電極は存在せず、Ｎ＋型拡散領域６を挟んで上述し
た例における構造が左右対称に設けられていて、２つの
拡散領域１０が夫々Ｎ中型拡散領域６と接続され、そこ
に拡散抵抗が形成されている。

なお、図中の２１は配線層５ａを取り出すための電極、
２２はスルーホール、２３はＳｉｎ、層である。

本例によるデバイスは、上述した第１図の例と同様の構
造を有しているので、上述の例と同様の利点があり、し
かも本発明によるデバイスの電気的な試験を行う際にも
好都合な構造である。

即ち、図に示す２つの拡散領域１０及びこれらに接続さ
れた拡散領域６を拡散抵抗として用い、この電気特性の
測定によって本発明によるダイレクトコンタクト構造を
容易にチエツクできる。

そして、実際に１コンタクトホール当り３０〜５０Ω程
度の抵抗値を自由にコントロールでき、しかも良好なコ
ンタクト特性を得ることができる。

次に、本例によるデバイスの製造方法を上述した第３図
を用いて簡単に説明すると、第３Ｂ図の状態から第３Ｃ
図の状態に移る際、ゲート電極５ｂを形成せずに、対向
する側の領域（但し、第３図では対向領域のフィールド
酸化膜２等は図示調 省　　ある。）にも所定パターンの配線層５ａを形成す
る。そして、第３Ｄ図におけるように、所定領域にイオ
ン注入法及び熱処理により選択的にＮ１型拡散領域６（
７）を形成し、さらに第３Ｅ図以後夫々同様のプロセス
を経た後に絶縁ＪＩＷ２３を形成し、その後に各配線処
理を行うことによって第４図のデバイスが完成する。

以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形が可能である。

例えば上述の例ではコンタクトホール９に被着された導
電１１１にポリシリコンを用いたが、その他に例えばＡ
Ｉ等の金属を被着してもよい（この場合には、通常の技
術で予め不純物を拡散して拡散層１０を形成しておいて
から金属等の被着を行う。）。また、上述の例では導電
層（ポリシリコン層）１１の被着とアニールによる拡散
１ｉ１０の形成を同時に行ってもよい。或いは、拡散層
１０の形成後に導電層１１の被着を行っても勿論よい。

また、拡散はレーザーアニールやランプアニール等の適
宜の光学的励起処理によってもよい。

また、上述の例では第２図における、例えば破線内のＮ
チャネルＭＯ３Ｉ−ランジスタＱ４及びＱ。

について適用したが（即ち、トランジスタＱ４のソース
とトランジスタＱ１のゲートとの接続に用いている。）
、その他にも例えば同図のトランジスタＱ、のドレイン
とトランジスタＱ、のゲートとの接続やトランジスタＱ
４のソースとトランジスタＱ２のドレインとの接続等に
適用してもよい。

また、その他のデバイスにおいて適宜の箇所に本発明を
適用してもよい。

なお、上述の各半導体領域の導電型を逆にしても勿論よ
く、また、本発明はスタティックＲＡＭ以外にも例えば
ダイナミックＲＡＭ等の適宜のものに用いることができ
る。

へ０発明の作用効果 本発明は、上述したように、半導体基体の一主面上に絶
縁膜を介して形成された所定パターンの配線層と、この
配線層の隣接域において上記絶縁膜に形成されたコンタ
クトホール下に形成された拡散層と、上記配線層に接合
された状態で上記コンタクトホールに被着された導電層
とを有しているので、上記絶縁膜及び配線層の占める面
積、さらには上記配線層の隣接域の面積を縮小でき、高
集積化が可能となる。

また、上記絶縁膜上の配線層のパターニング後にコンタ
クトホールを形成しているので、上記絶縁膜をエツチン
グする工程を同絶縁膜を汚染等することがないように行
える。

また、上記絶縁膜によって半導体基体が保護されている
ので、この半導体基体が露出等したりしない上に、上記
配線層のパターニング等の際に上記半導体基体をエツチ
ング等することもない。従って、信頼性の高い半導体装
置及びその製造方法を提供できる。

【図面の簡単な説明】

第１図〜第４図は本発明の実施例を示すものであって、 第１図はスタティックＲＡＭの要部断面図、第２図は第
１図の等価回路図、 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図、第３Ｇ図、第３　Ｈ図、第３１図は第１図の
デバイスの製造方法を主要段階について順次示す各断面
図、 第４図は他の例のデバイスの断面図 である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図は従来のダ・イレク１コ
ンタクト法によるデバイスの製造方法を主要段階につい
て順次示す各断面図である。 なお、図面に示す符号において、 １　・・・・半導体基体 ２　・・・・フィールド酸化膜 ３　・・・・ゲート酸化膜 ５ａ・・・・配線層 ５ｂ・・・・ゲート電極 ６　・・・・ソース領域（Ｎ”型拡散領域）７　・・・
・ドレイン領域（Ｎ″？型拡散ｊＪ域）８　・・・・層
間絶縁膜 ９　・・・・コンタクトホール １０・・・・拡散領域 １１・・・・ポリシリコン層（導電層）１２・・・・隣
接域 である。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主面上に絶縁膜を介して形成された
   所定パターンの配線層と、この配線層の隣接域において
   前記絶縁膜に形成されたコンタクトホール下に形成され
   た拡散層と、前記配線層に接合された状態で前記コンタ
   クトホールに被着された導電層とを有する半導体装置。 ２、半導体基体の一主面上に絶縁膜を形成する工程と、
   この絶縁膜上に配線層を形成する工程と、前記配線層を
   パターニングする工程と、このパターニングされた配線
   層の一部及びこの隣接域にかけてコンタクトホールを形
   成する工程と、前記配線層に接合されるように前記コン
   タクトホールに導電層を被着する工程と、前記コンタク
   トホール下に拡散層を形成する工程とを有する半導体装
   置の製造方法。