DE3932621A1 - Halbleitervorrichtung und verfahren zur herstellung derselben - Google Patents

Halbleitervorrichtung und verfahren zur herstellung derselben

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Description

Die Erfindung betrifft eine MOS-Halbleitervorrichtung als Mikromuster und ein Verfahren zur Herstellung derselben.
Der Trend zu einer hochintegrierten und Hochgeschwindigkeits-MOSLSI-Halbleitervorrichtung führt dazu, daß die einzelnen MOSFETs miniaturisiert und gemäß einem Mikromuster hergestellt werden müssen. Mit anderen Worten, wenn man dasjenige, das als Kanallänge zwischen Sourcezone und Drainzone in einem MOSFET bekannt ist, verkürzt, wird die Integration des MOSFETs erhöht, und es wird die Kapazität des Gates vermindert, wodurch ein Hochgeschwindigkeitsbetrieb der MOSLSI-Vorrichtung ermöglicht wird. Wenn andererseits die Kanallänge verkürzt wird, wird auch die Schwellenwertspannung Vth aufgrund eines Kurzkanaleffektes vermindert.
Wenn beispielsweise bei einem MOSFET, der in den Fig. 1A und 1B gezeigt ist, gemäß Fig. 1A die Kanallänge L ausreichend größer ist als die Diffusionstiefe Xj jeder der Source- und Drainbereiche oder der Breite der Verarmungsschicht, so verlaufen die Equipotentiallinien in dem Kanalbereich im wesentlichen parallel zueinander, und der Betrieb der Elemente hängt dann nicht von der Kanallänge L oder der Diffusionstiefe Xj ab und wird stabil gehalten. Wenn jedoch die Kanallänge L ca. 2 µm oder weniger beträgt und im wesentlichen gleich ist der Diffusionstiefe Xj der Source- und Drainzonen und der Breite der Verarmungsschicht, so werden die Equipotentiallinien in der Verarmungsschicht der Kanalzone verzerrt, wie dies in Fig. 1B gezeigt ist. Die Verteilung der Equipotentiallinien hängt von der Diffusionstiefe Xj der Source- und Drainzonen und der Breite der Verarmungsschicht ab.
Aus diesem Grund wird die Schwellenwertspannung Vth des MOSFETs mit abnehmender Kanallänge L vermindert, und eine sehr kleine Veränderung der Kanallänge L bewirkt eine große Änderung in der Schwellenwertspannung Vth. Darüber hinaus neigt die Vorrichtung zu Durchgriffen zwischen Source- und Drainzonen, was von der Diffusionstiefe der Source- und Drainzonen oder einer Drainspannung abhängig ist, die an den Drainanschluß angelegt wird.
Um die geschilderten Nachteile zu beseitigen ist es wichtig, einen MOSFET mit einer kleinen Diffusionstiefe Xj herzustellen. Die Diffusionstiefe Xj kann jedoch aufgrund einer thermischen Behandlung beim Herstellungsverfahren der Halbleitervorrichtungen nicht reduziert werden.
Dadurch entsteht ein großes Problem, wenn eine LSI-Vorrichtung mit hoher Integrationsdichte hergestellt werden soll.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben zu schaffen, bei der bzw. durch welches der Einfluß eines Kurzkanaleffektes unterdrückt ist, ferner die Draindurchbruchspannung erhöht ist und darüber hinaus ein Hochgeschwindigkeitsbetrieb möglich ist.
Ferner soll durch die Erfindung ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung geschaffen werden.
Durch die vorliegende Erfindung wird eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat eines ersten Leitfähigkeitstyps enthält, wobei eine Gateelektrode in einer Nut oder Rille, die in einer Elementzone des Substrats ausgebildet ist, eingegraben ist, ferner erste Source- und Drainzonen eines zweiten Leitfähigkeitstyps in den Flächenzonen des Halbleitersubstrats ausgebildet sind, und zwar auf beiden Seiten der Gateelektrode, wobei zweite Source- und Drainzonen jeweils eine Fremdatomkonzentration aufweisen, die größer ist als diejenige jeder der ersten Source- und Drainzonen. Ferner sind die zweiten Source- und Drainzonen in den Flächenbereichen oder Flächenzonen des Halbleitersubstrats auf beiden Seiten der Gateelektrode ausgebildet und besitzen einen Abstand zur Gateelektrode, sind jedoch den ersten Source- und Drainzonen jeweils benachbart.
Gemäß der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat eines ersten Leitfähigkeitstyps umfaßt, wobei eine Halbleiterzone eines zweiten Leitfähigkeitstyps in einer Flächenzone des Halbleitersubstrats ausgebildet ist, ferner eine Gateelektrode durch die Halbleiterzone verläuft und in das Halbleitersubstrat eintritt, derart, daß die Gateelektrode die Halbleiterzone in erste Source- und Drainzonen aufteilt, und wobei zweite Source- und Drainzonen jeweils eine Fremdatomkonzentration aufweisen, die höher liegt als diejenige jeder der ersten Source- und Drainzonen, wobei die zweiten Source- und Drainzonen jeweils in der Nähe der ersten Source- und Drainzonen auf der gegenüberliegenden Seite der Gateelektrode angeordnet sind, so daß die ersten Source- und Drainzonen von diesen umgeben bzw. eingeschlossen sind.
Durch die vorliegende Erfindung wird auch ein Verfahren zur Herstellung einer Halbleitervorrichtung geschaffen, wonach ein Feldisolierfilm auf einem Halbleitersubstrat ausgebildet wird, eine Fremdatomzone eines zweiten Leitfähigkeitstyps in einem Flächenbereich oder Flächenzone des Halbleitersubstrats isoliert durch den Feldisolierfilm ausgebildet wird, ferner eine Nut oder Rille ausgebildet wird, welche sich durch die Fremdatomzone erstreckt, ein Bodenabschnitt der Nut oder Rille mit Fremdatomen eines ersten Leitfähigkeitstyps dotiert wird, eine Gateelektrode dadurch hergestellt wird, indem ein elektrisch leitendes Material in die Nut oder Rille eingegraben wird und ein Bereich der Fremdatomzone, der einen Abstand von der Gateelektrode aufweist, mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert wird, um die Source- und Drainzonen auszubilden.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigen
Fig. 1A und 1B schematische Ansichten zur Erläuterung der Probleme in Verbindung mit einem herkömmlichen MOSFET,
Fig. 2A bis 2C schematische Darstellungen eines MOSFET gemäß einem Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 3A bis 3D Schnittdarstellungen zur Veranschaulichung der Herstellungsschritte bei der Herstellung des MOSFETs, der in den Fig. 2A bis 2C gezeigt ist,
Fig. 4 bis 7 graphische Darstellungen, welche die Eigenschaften des MOSFETs zeigen, die in den Fig. 2A bis 2C veranschaulicht sind,
Fig. 8A bis 8D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFETs gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben,
Fig. 9A bis 9C Schnittdarstellungen, welche die Herstellungsschritte zur Herstellung eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben,
Fig. 10A bis 10C Schnittdarstellungen eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 11 und 12 Schnittdarstellungen eines MOSFETs gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 13A bis 13C Ansichten eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 14A bis 14C Ansichten eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 15A bis 15D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFETs gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung zeigen und
Fig. 16A bis 16D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben.
Bei einem MOSFET nach der vorliegenden Erfindung ist eine Gateelektrode in einer Nut oder Rille, die in einem Halbleitersubstrat ausgebildet ist, eingegraben. Daher erstreckt sich eine Verarmungszone, die von der Sourcezone und der Drainzone ausgeht, nicht tief in die Kanalzone hinein, was im Gegensatz zu einem herkömmlichen MOSFET steht, wie dies in den Fig. 1A und 1B gezeigt ist. Selbst wenn daher die Diffusionstiefe Xj der Source- und Drainzonen durch die thermische Behandlung in den Herstellungsschritten bei der Herstellung des MOSFETs erhöht wird, kann der Einfluß eines Kurzkanaleffektes, entlang welchem eine Ausweitung der Verarmungszone auftritt, die von der Sourcezone und der Drainzone ausgeht, minimal gehalten werden.
Bei dem MOSFET nach der vorliegenden Erfindung wird ein dotierter Kanalbereich selektiv nur am Bodenabschnitt der Nut oder Rille ausgebildet, um die Gateelektrode herzustellen, so daß die Schwellenwertspannung Vth des MOSFETs effektiv durch die dotierte Kanalzone bestimmt wird, wobei die Stromtreiberkapazität beibehalten wird.
Darüber hinaus erstreckt sich bei dem MOSFET nach der vorliegenden Erfindung die in die Nut oder Rille eingegrabene Gateelektrode durch eine Halbleiterzone mit einer niedrigen Fremdatomkonzentration, die in einem Flächenbereich des Halbleitersubstrats ausgebildet ist, und es sind ferner zwei Bereiche mit niedriger Fremdatomkonzentration ausgebildet. Die Source- und Drainzonen bestehen jeweils aus einem Bereich mit niedriger Fremdatomkonzentration und einem benachbarten Bereich mit hoher Fremdatomkonzentration. Der Bereich mit niedriger Fremdatomkonzentration der Drainzone und ein Abschnitt einer Kanalzone mit niedriger Fremdatomkonzentration ermöglichen eine merkliche Erhöhung der Draindurchbruchspannung.
Wenn ferner bei dem MOSFET nach der vorliegenden Erfindung die Dicke einer Gateisolierschicht, über welche die Source- und Drainzonen der Gateelektrode gegenüberliegen, selektiv erhöht wird, kann die Gateüberlappungskapazität vermindert werden. Es läßt sich daher auch ein Betrieb mit hoher Geschwindigkeit realisieren.
Es sollen nun im folgenden bevorzugte Ausführungsbeispiele nach der vorliegenden Erfindung unter Hinweis auf die Zeichnung erläutert werden.
Die Fig. 2A, 2B und 2C zeigen eine Draufsicht auf einen MOSFET gemäß einem Ausführungsbeispiel nach der vorliegenden Erfindung, eine Schnittdarstellung gemäß der Linie A-A und eine Schnittdarstellung gemäß der Linie B-B. N⁻-Zonen 5 a und 5 b haben jeweils eine Fremdatomkonzentration von 5×10¹⁸ Atome/cm³ und eine Diffusionstiefe von 0,2 µm und sind in einem MOSFET-Bereich ausgebildet, der in einem p⁻-Si-Substrat 1 mit einer Fremdatomkonzentration von 1×10¹⁶ Atome/cm³ ausgebildet ist und der mit Hilfe eines Elementisolationsisolierfilms 3 isoliert ist. Eine Nut oder Rille mit einer Tiefe d (=0,5 µm) ist in den Zonen 5 a und 5 b ausgebildet. Das p⁻-Si-Substrat kann aus einem Halbleiterplättchen oder einem p⁻-Chip bestehen, welches durch Dotieren des Plättchens mit p-Typ-Fremdatomen erhalten wird.
Eine Ionen implantierte Kanalschicht 8, die als eine p-Fremdatomschicht dient mit einer Fremdatomkonzentration von 5×10¹⁶ Atome/cm³ ist in der Bodenzone der Nut oder Rille ausgebildet und besitzt einen Abstand von den n⁻-Zonen 5 a und 5 b. Die Schwellenwertspannung Vth wird mit Hilfe der Ionen implantierten Kanalschicht 8 gesteuert.
Ein Gateisolierfilm 9 ist über der Innenfläche der Nut oder Rille und einem Teil der oberen Fläche des Substrats ausgebildet. Eine Gateelektrode 10, die aus Polysilizium besteht, in welchem Phosphor eindotiert wurde, ist auf dem Isolierfilm 9 ausgebildet und somit in die Nut oder Rille eingebettet oder eingegraben und bedeckt die n⁻-Zonen 5 a und 5 b. Bei diesem Ausführungsbeispiel ist die Dicke des Isolierfilms auf der oberen Fläche des Substrats so eingestellt, daß sie größer ist als diejenige des Gateisolierfilms des Kanalabschnitts. Die Dicke des Isolierfilms auf der Innenfläche der Nut ist beispielsweise 20 nm und die Dicke des Isolierfilms auf der oberen Fläche des Substrats beträgt 200 nm.
N⁺-Zonen 12 a und 12 b besitzen jeweils eine n-Fremdatomkonzentration von 5×10²⁰ Atome/cm³ und eine Diffusionstiefe von 0,25 µm und sind nach der Selbstausrichttechnik hergestellt, wobei die Gateelektrode 10 als Maske verwendet wird. Die Fremdatomkonzentration jeder der n⁺-Zonen 12 a und 12 b ist höher als diejenige jeder der n⁻-Zonen 5 a und 5 b. Eine Breite L der Nut oder Rille in Kanalrichtung beträgt 0,45 µm. Eine Sourcezone besteht aus n⁻- und n⁺-Zonen 5 a und 12 a, und eine Drainzone besteht aus n⁻- und n⁺-Zonen 5 b und 12 b.
Es wird somit ein MOSFET mit einem nutenförmig ausgebildeten Gate und mit einer LDD-Struktur erhalten.
Die Herstellungsschritte zur Herstellung des zuvor beschriebenen MOSFETs sollen nun im folgenden unter Hinweis auf die Fig. 3A bis 3D beschrieben werden.
In Fig. 3A ist ein Oxidfilm (nicht gezeigt) mit einer Dicke von zum Beispiel ca. 50 nm auf dem p⁻-Si-Substrat 1 mit einer Fremdatomkonzentration von ca. 1×10¹⁶ Atome/cm³ ausgebildet, es wird dann ein Si₃N₄-Film (ebenfalls nicht gezeigt) als Muster ausgebildet, und es wird eine Borionenimplantation durchgeführt, die als Kanalsperrverunreinigung dient, und zwar bei einer Energie bzw. Beschleunigung von zum Beispiel 80 KeV und einer Dosis von 2×10¹³ Ionen/cm², wobei der als Muster ausgebildete Si₃N₄-Film als Maske dient. Es wird dann eine thermische Oxidation in einer Atmosphäre aus einem Gasgemisch von O₂ und H₂O bei beispielsweise 1000°C gemäß einem selektiven Oxidationsverfahren durchgeführt, um einen SiO₂-Film mit einer Dicke von ca. 700 nm als Elementisolationsisolierfilm 3 auszubilden.
Nach diesem Oxidationsverfahren erfolgt eine Diffusion der Kanalsperrfremdatome unter dem Elementisolationsisolierfilm und in einer seitlichen Richtung, um eine Zone 2 auszubilden. Obwohl das zuvor erläuterte Elementisolationsausbildungsverfahren in diesem Fall als Beispiel angeführt ist, kann auch ein anderes Elementisolationsverfahren realisiert werden. Es wird danach eine Si-Substratzone, die durch den Elementisolationsisolierfilm 3 isoliert ist, freigelegt, und es wird ein weiterer thermischer Oxidationsfilm 4 mit einer Dicke von ca. 20 nm ausgebildet. Danach werden unter Verwendung des Dickenelementisolationsisolierfilms 3 als Maske zum Beispiel Phosphor-(P⁺)-Ionen in die gesamte Fläche gemäß einer Beschleunigungsspannung von ca. 100 KeV implantiert, und zwar in einer Dosis von ca. 4×10¹³ Ionen/cm², um eine n⁻-Diffusionsschicht 5 auszubilden.
Gemäß Fig. 3B wird ein CVD-SiO₂-Film 6 mit einer Dicke von ca. 200 nm auf der gesamten Fläche niedergeschlagen. Unter Verwendung eines Widerstandsmusters, welches durch Musterbildung einer Widerstandsschicht (nicht gezeigt) mit Hilfe des Photolithographieverfahrens hergestellt wird, als Maske, wird der CVD-SiO₂-Film 6 durch ein reaktives Ionenätzverfahren (RIE) geätzt. Es wird dann eine Nut oder Rille in dem Si-Substrat durch das RIE-Verfahren ausgebildet, und zwar unter Verwendung eines Gases auf Chlor- oder Fluorbasis. Die Widerstandsschicht kann entfernt werden vor dem Ätzschritt des Si-Substrats oder nachdem die Nut ausgebildet ist. Die n⁻-Zone 5 wird in die n⁻-Zonen 5 a und 5 b durch diese Nut oder Rille aufgeteilt.
Da der CVD-SiO₂-Film 6 nur als ein Maskenmaterial zur Ausbildung der Nut oder Rille verwendet wird, kann ein CVD-SiO₃N₄-Film oder ein aus den genannten Bestandteilen zusammengesetzter Film dabei anstelle des CVD-SiO₂-Films verwendet werden.
Nachdem dann eine Beschädigungsschicht (damage layer), welche durch das RIE-Verfahren auf der Innenwand der Nut erzeugt wurde, beispielsweise durch Oxidation in einer trockenen O₂-Atmosphäre und Ätzen unter Verwendung einer NH₄F-Lösung entfernt wurde, wird ein thermischer Oxidfilm 7 auf der Innenfläche der Nut oder Rille ausgebildet. Danach werden beispielsweise Borionen (B⁺) gemäß einer Beschleunigungsspannung von ca. 10 KeV und einer Dosis von ca. 5×10¹¹ Ionen/cm² implantiert, um selektiv die p-Kanalfremdatomschicht 8 nur am Bodenabschnitt der Nut oder Rille auszubilden. Durch Steuerung der Dicke des thermischen Oxidfilms 7 kann die selektive Ausbildung der p-Schicht am Bodenabschnitt der Nut gesteuert werden. Um eine Kanalbildung (channeling) zu verhindern, wird die Ionenimplantation durchgeführt, während das Substrat leicht geneigt ist. Es kann jedoch auch eine vertikale Ionenimplantation angewandt werden.
Gemäß Fig. 3C wird, nachdem der thermische Oxidfilm 7 auf der Innenfläche der Nut entfernt wurde, ein thermischer Oxidfilm 9 mit einer Dicke von ca. 20 nm ausgebildet. Es wird dann ein Poly-Si-Film, der zum Beispiel mit Phosphor dotiert ist, auf der gesamten Fläche inklusive der Nut durch den thermischen Oxidfilm niedergeschlagen. Der Poly-Si-Film wird so gestaltet, um die Gateelektrode 10 auszubilden. Danach wird beispielsweise eine thermische Oxidation in einer O₂/H₂O-Atmosphäre bei einer Temperatur von 850°C durchgeführt, und es wird dabei ein dicker Oxidfilm 11 mit einer Dicke von ca. 150 nm auf der Fläche der Poly-Si-Gateelektrode 10 ausgebildet. Dieser Oxidfilm 11 verbessert die Ionenimplantationsmaskenausführung der Poly-Si-Gateelektrode.
Es werden dann Flächenabschnitte des Si-Substrats der Source- und Drainzonen geätzt und freigelegt, beispielsweise unter Verwendung einer NH₄F-Lösung. Danach wird beispielsweise Arsen (As⁺) in Form von Ionen implantiert, und zwar bei einer Beschleunigungsspannung von 50 KeV und einer Dosis von ca. 5×10¹⁵ Ionen/cm², um die n⁺-Fremdatomdiffusionsschichten 12 a und 12 b zu bilden. Es werden somit eine Sourcezone, bestehend aus n⁻- und n⁺-Zonen 5 a und 12 a, und einer Drainzone, bestehend aus n⁻- und n⁺-Zonen 5 b und 12 b ausgebildet.
Wie in Fig. 3D gezeigt ist, wird ein isolierender Zwischenschicht-CVD-SiO₂/BPSG-Film mit einer Dicke von ca. 600 nm auf der gesamten Fläche niedergeschlagen, und es wird dann ein BPSG-Schmelzverfahren bei 900°C für 80 Minuten durchgeführt, um die gesamte Fläche zu ebnen. Danach werden Kontaktlöcher 14 a und 14 b für die Source und Drain ausgebildet, und es wird Al auf der Gesamtfläche niedergeschlagen. Die Al-Schicht wird mit Hilfe eines Photolithographieverfahrens und RIE-Verfahrens musterförmig gestaltet, um die Source- und Drainelektroden 15 a und 15 b zu bilden. Damit ist die Herstellung der Grundstruktur des MOSFETs vervollständigt.
Gemäß der Struktur dieses Ausführungbeispiels ist die Tiefe d der Nut oder Rille so eingestellt, daß sie größer ist als die Diffusionstiefe Xj der Sourcezone 5 a oder 12 a und der Drainzone 5 b oder 12 b. Darüber hinaus sind die Positionen der Sourcezone 5 a oder 12 a und der Drainzone 5 b oder 12 b höher als diejenige der Kanalfremdatomzone 8. Daher kann ein Kurzkanaleffekt verbessert werden.
Da die p-Zone 8 selektiv auf der Bodenfläche der Nut oder Rille ausgebildet wird, wird die Schwellenwertspannung Vth durch diese Zone bestimmt, und der Kanalbereich auf der Seitenfläche der Nut trägt nicht zur Bestimmung bzw. Festlegung der Schwellenwertspannung Vth bei. Mit anderen Worten liegt die Schwellenwertspannung des Bodenabschnitts der Nut oder Rille höher als diejenige der p⁻-Zone auf der Seitenfläche der Nut. Aus diesem Grund ist während des Betriebs ein Widerstand des Kanalbereiches auf der Seitenfläche der Nut oder Rille klein, und es kann damit eine große Treiberkapazität durch die p⁻-Zone an den Seitenwänden der Nut oder Rille erhalten werden, während gleichzeitig ein Kurzkanaleffekt verhindert wird.
Die Typen der Fremdatomkonzentration der Zonen von der Source- und Drainzone zur Kanalzone am Boden der Nut werden wie folgt geändert. Das heißt, die n⁺-Fremdatomschichten 12 a und 12 b, die n⁻-Fremdatomschichten 5 a und 5 b, die p-Fremdatomzone (Plättchen oder Chip) und die p-Fremdatomschicht 8 (Kanalzone) werden in der ausgeführten Reihenfolge geändert. Da die n⁻-Fremdatomschichten 5 a und 5 b, zwischen welchen sich die Nut oder Rille erstreckt, ausgebildet sind, wird die Draindurchbruchspannung merklich erhöht.
Die Fig. 4 und 5 zeigen graphische Darstellungen von Meßwerten einer Drainspannung Vd und eines Drainstromes Id, wenn die Gatespannung auf 1 bis 5 V eingestellt wird. Fig. 4 zeigt ein vergleichbares Beispiel, wenn die n⁻-Fremdatomschichten 5 a und 5 b nicht ausgebildet sind, und Fig. 5 zeigt diese Ausführungsform, wenn die n⁻-Fremdatomschichten 5 a und 5 b ausgebildet sind. Die Kanalbreite W/Kanallänge L (Breite der Nut) = 10 µm/0,45 µm und die Substratspannung ist Vsub=0 V. Obwohl die Draindurchbruchspannung bei dem vergleichbaren Beispiel nur geringfügig 7 V überschreitet, beträgt die Draindurchbruchspannung bei diesem Ausführungsbeispiel 10 V mehr. Dieser Unterschied zeigt an, daß selbst dann, wenn eine Spannungquelle von 5 V verwendet wird und die Drainspannung des internen Schaltkreises auf ca. 8 V durch Bootstrap hochgebracht wird, ein normaler Betrieb ausgeführt werden kann.
Fig. 6 zeigt eine Beziehung zwischen der Gatespannung V G und dem Substratstrom (Isub/Weff(L)) gegenüber verschiedenen Drainspannungen Vd. Der Substratstrom ist so klein, daß er nur ca. 1/10 desjenigen des vergleichbaren Beispiels beträgt. Dies bedeutet, daß die Zahl der Elektronenlöcherpaare, die durch Aufschlagsionisation im Drainbereich erzeugt werden, klein ist. Es wird aus diesem Ergebnis angenommen, daß der MOSFET nach diesem Ausführungbeispiel eine hohe Zuverlässigkit besitzt, und zwar gegenüber dem vergleichbaren Beispiel.
Fig. 7 zeigt die Beziehung zwischen einer Anspannungszeit (stress time) und einer Abnahme im Drainstrom Id.
In Fig. 7 gibt eine Kurve a die Eigenschaften des MOSFETs nach der vorliegenden Erfindung wieder; die Kurve b zeigt Eigenschaften des MOSFETs des Typs mit nutförmigem Gate ohne eine n⁻-Zone; die Kurve c zeigt Eigenschaften des MOSFETs vom flachen Typ mit einer LDD-Struktur; und die Kurve d zeigt Eigenschaften eines normalen MOSFET. Bei dieser graphischen Darstellung wird eine Gateelektrodenspannung, die auf einen Spitzenzustand des Substratstroms Isub eingestellt ist, verwendet. Dabei ist die Abnahme des Drainstromes Id sehr bemerkenswert. Wie sich der Fig. 7 entnehmen läßt, wird der Abnahmewert -dId/Id des Drainstromes des MOSFETs nach der vorliegenden Erfindung im Vergleich zu den anderen MOSFETs verbessert. Es sei speziell darauf hingewiesen, daß der MOSFET nach der vorliegenden Erfindung eine weitere Verbesserung darstellt, verglichen mit dem MOSFET vom flachen Typ.
Die in den Fig. 2A bis 2C gezeigte Struktur besitzt noch weitere Merkmale. Ein Merkmal besteht darin, daß diese Struktur widerstandsfähig gegenüber Durchgriffen zwischen Source und Drain ist, und zwar aufgrund der Struktur mit dem nutenförmig eingelassenen Gate. Bei einem MOSFET vom flachen Typ wird häufig eine Hochkonzentrationsschicht unter dem Kanalbereich ausgebildet, um einen Durchgriff zu unterdrücken. Andererseits neigt aber die Ausbildung einer Hochkonzentrationszone dazu, einen Substratvorspanneffekt hervorzurufen, wobei eine Schwellenwertspannung gegenüber der Substratvorspannung geändert wird. Da diese Struktur aber ursprünglich widerstandsfähig gegen Durchgriffe ist, ist eine sehr hohe Konzentration des Substrats nicht erforderlich, und der Substratvorspanneffekt kann dabei nicht einfach auftreten.
Da gemäß Fig. 2C eine Erweiterung der Kanalsperrfremdatomschicht 2 in seitlicher Richtung zum Kanal hin gesperrt wird, und zwar durch die Ausbildung der Nut oder Rille, ist diese Struktur auch widerstandsfähig gegenüber einem Kurzkanaleffekt. Diese Fremdatomschicht 2 verhindert eine parasitäre Kanalbildung auf der Seitenfläche der Nut.
Ein weiteres Merkmal dieser Struktur besteht darin, daß, da sich die Nut zwischen den n⁻-Zonen 5 a und 5 b erstreckt, die Fremdatomzonen 5 a und 5 b ohne eine Ausrichtungsmaske ausgebildet werden können. Ein weiteres Merkmal dieser Struktur besteht darin, daß die n⁺-Fremdatomschichten 12 a und 12 b in einer Selbstausrichttechnik mit der Gateelektrode 10 ausgebildet werden können.
Darüber hinaus wird die Dicke des Gateisolierfilms zwischen der Gateelektrode und den Source- und Drainzonen, die auf der Substratfläche ausgebildet sind, selektiv erhöht, und es wird ferner die Überlappungskapazität zwischen dem Gate und den Source- und Drainzonen reduziert, was zu einer weiteren Erhöhung der Betriebsgeschwindigkeit des Halbleiterelements führt.
Die Konzentration der n⁺-Fremdatomschicht 12 liegt in bevorzugter Weise bei 1×10²⁰ Atome/cm³ oder mehr, und die Konzentration der n⁻-Fremdatomschicht 5 liegt in bevorzugter Weise innerhalb eines Bereiches von 5×10¹⁸ bis 1×10¹⁹ Atome/cm³.
Die Fig. 8A bis 8D zeigen die Herstellungsschritte bei der Herstellung eines MOSFETs gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung. Obwohl eine CVD-SiO₂-Schicht als Ätzmaske verwendet wird, um in dem Ausführungsbeispiel nach den Fig. 3A bis 3D eine Nut oder Rille auszubilden, wird eine Zweischichtenstruktur bestehend aus einer CVD-Si₃N₄-Schicht 6 a und einer CVD-SiO₂-Schicht 6 b als Ätzmaske bei diesem Ausführungsbeispiel verwendet, wie dies in Fig. 8A gezeigt ist. Es kann daher gemäß Fig. 8A der CVD-SiO₂-Film 6 b dazu verwendet werden, ein Si-Substrat in der gleichen Weise wie in Fig. 3A zu ätzen. Gemäß Fig. 8B kann, nachdem eine Gateelektrode 10 ausgebildet wurde, der CVD-SiO₂-Film 6 b einfach und selektiv entfernt werden, und zwar unter Verwendung zum Beispiel einer NH₄F-Lösung. Gemäß Fig. 8C kann beispielsweise, wenn eine Oxidation in einer O₂/H₂O-Atmosphäre bei einer Temperatur von 850°C für ca. 10 Minuten vorgenommen wird, ein SiO₂-Film 11 selektiv nur auf der Fläche der Poly-Si-Gateelektrode 10 ausgebildet werden. Gemäß Fig. 8D wird der CVD-Si₃N₄-Film 6 a selektiv von der Fläche der Source- und Drainzonen mit Hilfe einer heißen Phosphorsäure unter Verwendung des SiO₂-Films 11 als Maske entfernt. Es wird dann ein SiO₂-Film 4 auf den Source- und Drainzonen unter Verwendung einer verdünnten Hydrofluorsäure entfernt, um die Source- und Drainzonen freizulegen. Gemäß dem in den Fig. 8A bis 8D veranschaulichten Verfahren kann eine unerwünschte Abnahme der Dicke eines Elementisolationsisolierfilms 3 ohne Variation minimal gehalten werden, wenn die Source- und Drainzonen freigelegt sind. Da zusätzlich der isolierende Film zwischen dem Gate und den Source- und Drainzonen aus einem mehrlagigen oder mehrschichtigen Film des SiO₂-Films 4, dem CVD-Si₃N₄-Film 6 a und dem CVD-SiO₂-Film 6 b, bestehen kann, kann dessen Dicke erhöht werden, wodurch die Überlappungskapazität zwischen dem Gate und den Source- und Drainzonen reduziert wird.
Die Fig. 9A bis 9C zeigen die Herstellungsschritte bei der Herstellung eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung. Bei dem in den Fig. 3A bis 3D gezeigten Ausführungsbeispiel werden die Source- und Drainelektroden 15 a und 15 b durch musterförmiges Ausbilden einer Aluminiumschicht ausgebildet. Bei diesem Verfahren ist jedoch eine Randeinstellung (margin) für die Maskenausrichtung zwischen der Gateelektrode 10 und dem Kontakt derselben erforderlich, und es ist damit schwierig, einen Integrationsgrad zu erhöhen. Im Gegensatz hierzu wird bei dem Ausführungsbeispiel nach den Fig. 9A bis 9C nach dem Schritt gemäß Fig. 8C die Sourcezone und die Drainzone selektiv freigelegt, wie dies in den Fig. 9A gezeigt ist. Es wird dann Poly-Si mit einer Dicke von beispielsweise ca. 100 nm bis 400 nm auf der gesamten Fläche durch ein CVD-Verfahren niedergeschlagen, und es wird Phosphor eindotiert, und zwar durch Diffusion bei 900°C während einer Zeitdauer von 60 Minuten. Das Eindotieren in einen Poly-Si-Film 16 kann auch durch Ionenimplantation von Arsenionen oder Phosphorionen realisiert werden. Um Ionen in eine Zone nahe der Zwischenschicht zwischen dem Poly-Si-Film und den Source- und Drainzonen zu implantieren, kann ein Zweischrittniederschlagsverfahren und Dotierungsverfahren zur Anwendung gelangen, d. h., es wird eine Schicht mit einer Dicke von ca. 100 nm zuerst niedergeschlagen, es werden Ionen implantiert, und es wird dann eine Schicht gemäß der verbleibenden Dicke niedergeschlagen. Gemäß Fig. 9B wird eine Wärmebehandlung bei 900°C für ca. 30 Minuten vorgenommen, um Fremdatome aus dem Poly-Si-Film 16 diffundieren zu lassen, um so die n⁺-Diffusionsschicht 17 a und 17 b in den Source- und Drainzonen auszubilden.
Es sei darauf hingewiesen, daß die Dicke der n⁺-Diffusionsschicht 17 die Diffusionstiefe Xj der n⁻-Diffusionsschicht 5 überschreiten kann oder auch nicht überschreiten kann. Zusätzlich wird ein Elektrodenkissen 16 durch ein normales photolithographisches Verfahren und das RIE-Verfahren ausgebildet.
Gemäß Fig. 9C wird eine isolierende Zwischenschicht 13 in der gleichen Weise wie in Fig. 3D veranschaulicht niedergeschlagen. Nachdem die Zwischenschicht 13 geebnet wurde, und zwar in der gleichen Weise wie im Falle der Fig. 3D, wird eine Kontaktöffnung und eine Anschlußschicht 15 ausgebildet, um dadurch den MOSFET zu vervollständigen.
Wenn dieses Verfahren angewendet wird, so ergibt sich, daß,
  • (1) da die Kissenelektrode mit der Gateelektrode durch Selbstausrichtung ausgerichtet ist und über der Gateelektrode 10 ausgebildet werden kann, kann eine Erhöhung der Fläche oder des Bereiches, bewirkt durch eine Erweiterung der Gateelektrode 10 zur Außenseite der Nut oder Rille hin, verhindert werden.
    Speziell kann ein Kontakt auf der Kissenelektrode 16, die auf der Gateelektrode 10 ausgebildet ist, erreicht werden, und es kann damit die Ausbildung eines Mikromusters realisiert werden.
  • (2) Da darüber hinaus die Kissenelektrode 16 sich auf der Gateelektrode 10 erstrecken kann oder dem Elementisolationsisolierfilm 3, kann eine Kontaktöffnung in dem Elementisolationsisolierfilm 3 ausgebildet werden. Es kann daher eine große Kontaktöffnung in der gleichen Elementfläche ausgebildet werden, und es kann der Kontaktwiderstand vermindert werden, so daß dadurch wiederum der Treiberstrom für das Halbleiterelement erhöht werden kann.
Es soll nun im folgenden ein Ausführungsbeispiel gemäß den Fig. 10A bis 10C erläutert werden. Bei dem in den Fig. 2A bis 2C gezeigten Ausführungsbeispiel ist ein Feldisolierfilm mit Hilfe einer selektiven Oxidation als ein Elementisolationsisolierfilm ausgebildet bzw. verwendet. Die Elementisolation braucht jedoch nicht auf dieses Ausführungsbeispiel beschränkt zu sein. Gemäß dem Ausführungsbeispiel nach den Fig. 10A bis 10C gelangt ein Grabentyp-Elementisolationsverfahren zur Anwendung, gemäß welchem eine Nut oder Rille mit einer Dicke bzw. Tiefe von ca. beispielsweise 0,7 µm in einem Si-Substrat ausgebildet wird und wobei in diese Nut ein niedergeschlagener Isolierfilm 18 für eine Elementisolation eingelassen ist. Es kann ein SiO₂-Film, ein nichtdotierter Poly-Si-Film oder ein viellagiger Film der durch Kombinieren der genannten Filme erhalten wird, als ein Elementisolationsisolierfilm verwendet werden. Wenn diese Elementisolationsverfahren angewendet werden, kann eine auf dem Substrat ausgebildete Schicht sehr einfach behandelt werden, da nämlich die Elementisolationsstruktur flach oder eben ist. Wenn in dem MOSFET auch eine Nut oder Rille auf dem Elementisolationsfilm ausgebildet wird und eine Gateelektrode 10 vollständig oder teilweise in diesen Elementisolationsfilm eingegraben wird, werden die Ebenheit und die Verarbeitbarkeit weiter verbessert. Da ferner die Seitenfläche der Nut oder Rille des MOSFETs mit Hilfe des Elementisolationsisolierfilms 18 in Richtung der Breite oder Weite des Kanals (Fig. 10C) des MOSFETs isoliert werden kann, kann ein parasitärer Kanal, der in der herkömmlichen Methode mit Hilfe von nur einer p⁺-Kanalsperrschicht 2 unterdrückt wurde, perfekt unterdrückt werden, so daß dadurch ausgeprägt die Zuverlässigkeit des Halbleiterelements verbessert wird.
Im folgenden soll ein Ausführungsbeispiel beschrieben werden, welches in Fig. 11 gezeigt ist. In einer Flächenregion eines Substrats 1 sind n⁺-Zonen 5 a und 5 b und n⁻-Zonen 12 a und 12 b ausgebildet und sind benachbart zueinander angeordnet, wie beim Ausführungsbeispiel gemäß den Fig. 2A bis 2C. Bei dem Ausführungsbeispiel nach Fig. 11 sind jedoch die Diffusionstiefen der n⁺-Zonen 12 a und 12 b reduziert, und damit sind die gesamten unteren Flächen der n⁺-Zonen 12 a und 12 b mit den n⁻-Zonen 5 a und 5 b bedeckt. Es kann daher ein Übergang mit einer kleineren Tiefe realisiert werden, und die Eigenschaften der Halbleitervorrichtung werden nicht nachteilig durch die Tiefe d der Nut oder Rille beeinflußt.
Im folgenden soll ein Ausführungsbeispiel beschrieben werden, welches in Fig. 12 gezeigt ist. Bei dem Ausführungsbeispiel nach den Fig. 2A bis 2C bestehen die Source- und Drainzonen aus Fremdatomzonen mit unterschiedlichen Fremdatomkonzentrationen, d. h. also den n⁻- und n⁺-Zonen. Bei dem in Fig. 12 gezeigten Ausführungsbeispiel bestehen jedoch die Source- und Drainzonen lediglich aus n- und n⁻-Zonen 5 a und 5 b. Um den Kontaktwiderstand der n- oder n⁻-Zonen 5 a und 5 b und einer verbindenden Schicht 15 zu reduzieren, kann eine leitende Schicht 20, die aus Titansilizid, Molybdänsilizid oder Wolframsilizid besteht, auf den Flächen der Zonen 5 a und 5 b ausgebildet werden. Die leitende Schicht 20 kann auf der oberen Fläche der Gateelektroden ausgebildet werden. Der Verfahrensschritt der Ausbildung der leitenden Schicht 20 kann bei dem in Fig. 3C gezeigten Schritt durchgeführt werden. Wenn somit speziell die Source- und Drainzonen selektiv freigelegt wurden, wird ein hochschmelzendes Metall wie Titan, Wolfram oder Molybdän niedergeschlagen. Dieses Metall wird thermisch legiert mit dem Substrat-Silizium, um ein Silizid zu bilden, und das nichtlegierte Metall wird durch Ätzen entfernt, so daß dadurch die leitende Schicht 20 gebildet wird. Nachdem in Fig. 12 eine Gateelektrode 10 als Muster ausgebildet ist, wird ein Isolierfilm 19 auf der Seitenwahl der Gateelektrode 10 belassen, was unter Verwendung eines die Seitenwand nicht abtragenden Verfahrens erreicht wird. Dieses Verfahren besteht aus einem normalen Verfahren, wonach die gesamte Fläche eines CVD-SiO₂-Films dem RIE-Prozeß unterworfen wird, so daß ein CVD-SiO₂-Film 19 auf der Seitenwand der Gateelektrode 10 verbleibt. Unter Anwendung des zuvor erläuterten Verfahrens wird ein Titansilizid oder Wolframsilizid ausgebildet. Es sei darauf hingewiesen, daß beispielsweise eine Wolframschicht ausgebildet werden kann durch Anwendung eines selektiven CVD-Prozesses anstelle der Ausbildung eines Silizids durch thermisches Legieren.
Obwohl bei den vorausgehend beschriebenen Ausführungsbeispielen nur ein n-Kanal MOSFET beschrieben wurde, kann auch in der gleichen Weise ein p-Kanal MOSFET hergestellt werden, wie dies anhand der vorangegangenen Ausführungsbeispiele erläutert wurde, indem lediglich die Leitfähigkeitstypen der Fremdatome und des Substrats geändert werden. Ein p-Kanal-MOSFET ist in den Fig. 13A bis 13C gezeigt.
Noch weitere Ausführungsbeispiele mit Merkmalen nach der vorliegenden Erfindung sind in den Fig. 14A bis 14C und in den Fig. 15A bis 15C gezeigt.
In den Fig. 14A bis 14C ist ein Ausführungsbeispiel gezeigt, bei dem ein oberer Endabschnitt einer Gateelektrode nicht über einem Substrat erscheint, sondern in eine Nut oder Rille eingelassen ist. Es wird daher der Höhenunterschied vermindert, wodurch die Ebenheit verbessert wird, was zu einer einfachen Bearbeitung irgendeiner oberen Schicht führt. Gemäß Fig. 14C ist ein Elementisolationsfilm so geätzt, daß eine seichte Nut oder Rille zur Bildung der Nut für die Gateelektrode entstanden ist, wobei eine Gateelektrode 10 in die seichte Nut oder Rille eingelassen ist, die in dem Elementisolationsfilm ausgebildet ist. Wie aus den Herstellungsschritten nach den Fig. 15A bis 15D hervorgeht, wird in einem thermischen Oxidfilm 4, einem CVD-Si₃N₄-Film 6 a und einem CVD-Si₃N₄-Film 6 b mit Hilfe eines Photolithographieverfahrens eine Nut ausgebildet. Zu diesem Zweck wird ein Elementisolationsisolierfilm in einem Gateelektrodenfortsatzabschnitt durch Ätzen ausgebildet (Fig. 15A). Danach werden Kanalionen in der gleichen Weise implantiert, wie dies beim Ausführungsbeispiel nach den Fig. 2A bis 2C der Fall ist, um eine Gateoxidation (Fig. 15B) durchzuführen, um dadurch das Gatepolysilizium niederzuschlagen. Nachdem Fremdatome in die Polysiliziumschicht eindotiert worden sind, wird eine Widerstandsschicht (nicht gezeigt) aufgetragen. Die gesamte Oberfläche wird erneut geätzt, und es wird die Polysiliziumschicht in die Nut (Fig. 15C) eingelassen oder eingegraben. Danach werden der CVD-SiO₂-Filter 6 b, der Si₃N₄-Film 6 a und der thermische Oxidfilm 4 einem RIE-Prozeß unterworfen, und es wird ein CVD-Isolierfilm 19 auf der Seitenwand der Polysiliziumschicht 10 zurückgelassen. Es werden dann n⁺-Fremdatomschichten 12 a und 12 b durch Ionenimplantation (Fig. 15D) ausgebildet.
Die Nut oder Rille wird derart ausgebildet, daß im zentralen Abschnitt des Gatekontaktabschnittes eine Plattform zurückbleibt. Die Nut wird in einer konstanten Weite oder Breite ausgebildet, um dadurch flaches Polysilizium darin zurückzulassen.
Bei dem in den Fig. 16A bis 16D gezeigten Ausführungsbeispiel wird eine Nut oder Rille nach der Ausbildung eines thermischen Oxidfilms 4 und eines CVD- SiO₂-Films 6 c ausgebildet. Zusätzlich wird ein CVD- SiO₂-Film 6 d niedergeschlagen und wird einem RIE-Verfahren unterworfen, um auf der Seitenwand einen SiO₂-Film 6 e zurückzulassen. Es wird dann weiter ein Ätzschritt vorgenommen, um die Tiefe der Nut oder Rille zu erhöhen; es wird eine Gateoxidation vorgenommen, während die Seitenwand und der Film belassen werden.
Obwohl verschiedene Ausführungsbeispiele nach der vorliegenden Erfindung beschrieben wurden, ist die vorliegende Erfindung nicht auf diese Ausführungsbeispiele beschränkt.
Es sind verschiedene Abwandlungen der Struktur möglich. So kann beispielsweise die p-Fremdatomzone in dem Kanalbereich nicht so ausgebildet werden, daß sie sich lediglich auf dem Bodenabschnitt der Nut oder Rille erstreckt, sondern kann auch so ausgebildet werden, daß sie sich nach oben hin erstreckt, beispielsweise bis zu einer mittleren Höhe der Tiefe der Nut oder Rille.
Die p-Schicht am Kanalbodenabschnitt wird durch Ionenimplantation bei den geschilderten Ausführungsbeispielen hergestellt. Es kann jedoch auch eine p⁻-Epitaxialschicht auf dem p-Substrat ausgebildet werden, und es kann eine Gatenut so ausgebildet werden, daß sie das p-Substrat erreicht oder eine noch größere Tiefe besitzt. Die n⁺-Schicht kann die Seitenwand der Nut erreichen, während die Diffusionstiefe Xj der n⁺-Schicht kleiner gehalten wird als diejenige der n⁻-Schicht.
Es sei darauf hingewiesen, daß die Fremdatomkonzentration jedes Bereiches oder jeder Zone nicht auf die zuvor erwähnten Werte eingeschränkt ist. Die Fremdatomkonzentration des p⁻-Halbleitersubstrats (oder Chips) kann so ausgewählt werden, daß sie in einem Bereich von 1×10¹⁵ bis 1×10¹⁷ Atome/cm³ liegt; die p-Fremdatomschicht des Kanals bei 1×10¹⁶ bis 5×10¹⁷ Atome/cm³ liegt; die n⁻-Fremdatomschicht der Source- und Drainzonen bei 1×10¹⁸ bis 1×10²⁰ Atome/cm³ liegt; und die n⁺-Fremdatomschicht bei 1×10²⁰ bis 1×10²¹ Atome/cm³ liegt.
Ferner können verschiedene Änderungen oder Abwandlungen vorgenommen werden, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.
Gemäß der vorliegenden Erfindung werden Probleme, die den herkömmlichen MOSFET anhaften, gelöst, und es wird ein FET mit hoher Zuverlässigkeit geschaffen, der eine ausgezeichnete Draindurchbruchspannung und eine ausgezeichnete Stromtreiberkapazität besitzt.

Claims (18)

1. Halbleitervorrichtung mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Gateelektrode, einem Sourcebereich und einem Drainbereich, dadurch gekennzeichnet, daß die Gateelektrode in einer Elementzone des Substrats (1) in einer Nut eingegraben ist, daß ferner die Sourcezone aus einer ersten Sourcezone (5 a) und einer zweiten Sourcezone (12 a) besteht, daß die Drainzone aus einer ersten Drainzone (5 b) und einer zweiten Drainzone (12 b) besteht, wobei die erste Sourcezone und die erste Drainzone (5 a, 5b) aus einem zweiten Leitfähigkeitstyp bestehen und in Flächenzonen des Halbleitersubstrats (1) auf den beiden Seiten der Gateelektrode ausgebildet sind, daß die zweite Sourcezone und die zweite Drainzone (12 a, 12b) jeweils eine Fremdatomkonzentration aufweisen, die höher ist als diejenige der ersten Sourcezone und der ersten Drainzone (5 a, 5b), daß ferner die zweite Sourcezone und die zweite Drainzone (12 a, 12b) in den genannten Flächenbereichen des Halbleitersubstrats (1) auf beiden Seiten der Gateelektrode (10) im Abstand zu derselben und benachbart zur ersten Sourcezone und zur ersten Drainzone (5 a, 5b) jeweils ausgebildet sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß auf der Innenfläche der Nut ein Gateisolierfilm (9) vorgesehen ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Fremdatomzone (8) des ersten Leitfähigkeitstyps mit einer Fremdatomkonzentration höher als diejenige des Substrats (1) im Bodenabschnitt der Nut ausgebildet ist.
4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich die Gateisolierschicht (9) bis auf das Substrat (1) erstreckt, daß sich ferner ein oberer Abschnitt der Gateelektrode (10) auf die erste Sourcezone und die erste Drainzone (5 a, 5b) durch einen verlängerten Abschnitt der Gateisolierschicht (9) erstreckt und daß ein Ende der Gateelektrode (10) in Enden der zweiten Sourcezone und der zweiten Drainzone (12 a, 12b) auf der Seite der Nut entspricht.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke des verlängerten Abschnitts des Gateisolierfilms (9) auf dem Substrat (1) größer ist als die Dicke eines Abschnitts, der auf der Innenfläche der Nut ausgebildet ist.
6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Isolierschichten (19) auf den Seitenwänden des oberen Abschnitts der Gateelektrode (10) ausgebildet sind und daß die Enden der Isolierschichten (19) den Enden der zweiten Sourcezone und der zweiten Drainzone (12 a, 12b) auf der Seite der Nut entsprechen.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Übergangstiefen der ersten Sourcezone und der ersten Drainzone (5 a, 5b) im wesentlichen gleich sind den Übergangstiefen der zweiten Sourcezone und der zweiten Drainzone (12 a, 12 b).
8. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Übergangstiefen der ersten Sourcezone und der ersten Drainzone (5 a, 5b) größer sind als die Übergangstiefen der zweiten Sourcezone und der zweiten Drainzone (12 a, 12b).
9. Halbleitervorrichtung nach Anspruch 1, gekennzeichnet durch eine Zone mit einer Schwellenwertspannung, die niedriger ist als die Schwellenwertspannung der Zone am Bodenabschnitt der Nut, wobei die genannte Zone nahe den Gateisolierschichten an den Innenwänden der Nut gelegen ist.
10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Feldisolierschicht (9) zum Isolieren der Elementzone vorgesehen ist, daß eine Kanalsperrzone (2) an dem Bodenabschnitt der Feldisolierschicht (3) ausgebildet ist, wobei die Kanalsperrzone (2) nahe der Halbleiterzone (8) im Bodenabschnitt der Nut ausgebildet ist.
11. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentration des Substrats (1) in einem Bereich liegt von 1×10¹⁵ bis 1×10¹⁷ Atome/cm³.
12. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentration einer Halbleiterzone (8) im Bodenabschnitt der Nut in einem Bereich liegt von 1×10¹⁵ bis 1×10¹⁷ Atome/cm³.
13. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentrationen der ersten Sourcezone und der ersten Drainzone (5 a, 5b) in einem Bereich von 1×10¹⁸ bis 1×10²⁰ Atome/cm³ liegen.
14. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentrationen der zweiten Sourcezone und der zweiten Drainzone (12 a, 12b) in einem Bereich von 1×10²⁰ bis 1×10²¹ Atome/cm³ liegen.
15. Halbleitervorrichtung mit einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, einer Gateelektrode (10), die in eine Nut eingegraben ist, welche in einer Elementzone des Substrats (1) ausgebildet ist, mit Source- und Drainzonen (5 a, 5b) eines zweiten Leitfähigkeitstyps, die jeweils in den Flächenzonen des Halbleitersubstrats (1) auf beiden Seiten der Gateelektrode (10) ausgebildet sind, und mit ersten und zweiten leitfähigen Filmen (20), von denen jeder aus einem Silizid eines hochschmelzenden Metalls besteht und wobei die ersten und zweiten leitfähigen Filme (20) jeweils auf der Sourcezone und der Drainzone (5 a, 5b) ausgebildet sind.
16. Verfahren zur Herstellung einer Halbleitervorrichtung, wonach ein Feldisolierfilm (3) auf einem Halbleitersubstrat (1) ausgebildet wird, ferner eine Fremdatomzone eines zweiten Leitfähigkeitstyps in einem Flächenbereich des Halbleitersubstrats ausgebildet wird, die durch den genannten Feldisolierfilm isoliert ist, ferner eine Nut oder Rille so ausgebildet wird, daß sie sich durch die Fremdatomzone erstreckt, der Bodenabschnitt der Nut oder Rille mit Fremdatomen eines ersten Leitfähigkeitstyps dotiert wird, ein Gateisolierfilm (9) auf der Innenfläche der Nut oder Rille ausgebildet wird, eine Gateelektrode (10) ausgebildet wird, indem ein leitendes Material in die Nut oder Rille eingegraben wird und wonach Bereiche der Fremdatomzone, die einen Abstand von der Gateelektrode (10) haben, mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert werden, um die Source- und Drainzonen (5 a, 5b, 12a, 12b) auszubilden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Dotieren der Bereiche der Fremdatomzone, die von der Gateelektrode (10) beabstandet sind, mit Fremdatomen des zweiten Leitfähigkeitstyps derart durchgeführt wird, daß die Gateelektrode (10), welche sich auf einer Fläche der Fremdatomzone erstreckt, als eine Maske verwendet wird.
18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Dotieren der Bereiche der Fremdatomzone, die einen Abstand von der Gateelektrode (10) haben, mit Fremdatomen des zweiten Leitfähigkeitstyps derart durchgeführt wird, daß Isolierschichten, die auf den Wänden eines oberen Abschnitts der Gateelektrode (10) ausgebildet sind, als Maske verwendet werden.
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