DE69333353T2 - Spannungswandlerschaltung und mehrphasiger Taktgenerator - Google Patents

Spannungswandlerschaltung und mehrphasiger Taktgenerator Download PDF

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Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Spannungswandlerschaltung und eine Mehrphasen-Taktsignalerzeugungsschaltung, die für diese verwendet wird, und genauer gesagt eine Spannungswandlerschaltung vom Ladepumptyp zum Erzeugen einer großen positiven und negativen Spannung aus einer einzigen Spannungsquelle und eine Mehrphasen-Taktsignalerzeugungsschaltung zum Antreiben der Spannungswandlerschaltung vom Ladepumptyp.
  • Beschreibung des zugehörigen Standes der Technik
  • Im Stand der Technik sind verschiedene Spannungswandlerschaltungen und Mehrphasen-Taktsignalerzeugungsschaltungen, die für die Spannungswandlerschaltungen verwendet werden, bekannt gewesen. Die Spannungswandlerschaltungen können in eine Aufwärtsschaltung und eine Abwärtsschaltung klassifiziert werden.
  • (1) Aufwärts-Spannungswandlerschaltung
  • Herkömmlich ist die Aufwärts-Spannungswandlerschaltung zum Erhalten einer positiven oder negativen Ausgangsspannung, die eine Amplitude hat, die größer als eine Spannungsquellenspannung ist, aus einer einzigen Spannungsquelle weithin bei einer Spannungsversorgungsschaltung für einen IC (integrierten Schaltkreis) mit Treiber/Empfänger RS-232C und andere verwendet worden. Einige typische Beispiele der herkömmlichen Aufwärts-Spannungswandlerschaltung sind in den US-Patenten 4,777,577; 4,897,774; 4,999,761; 4,807,104 und 4,812,961 offenbart. Die in diesen US-Patenten gezeigten Aufwärts-Spannungswandlerschaltungen sind derart konfiguriert, dass sie mit einem 2-phasigen Taktsignal betrieben werden, und sind aus einem so genannten Schalterfiltertyp aufgebaut.
  • Beispielsweise enthält die in 1A des US-Patents 4,777,577 offenbarte Aufwärts-Spannungswandlerschaltung einen Aufwärts-Schaltungsteil zum Erzeugen einer Spannung, die das Doppelte einer Spannungsquellenspannung ist, so dass eine doppelte Spannung von einem positiven Spannungsausgangsanschluss 40 ausgegeben wird, und einen invertierenden Schaltungsteil zum Erzeugen einer invertierten Spannung mit derselben Größe wie die doppelte Spannung, so dass die invertierte doppelte Spannung von einem negativen Spannungsausgangsanschluss 38 ausgegeben wird.
  • Wenn der positive Spannungsausgangsanschluss 40 an eine große Last angeschlossen ist, die veranlasst, dass eine Spannung eines positiven Spannungsausgangsanschlusses abfällt, fallen jedoch eine Spannung eines positiven Speicherkondensators 22 und eine Spannung eines invertierenden Kondensators 24 dementsprechend ab. Das bedeutet, dass der Absolutwert der Spannung des negativen Spannungsausgangsanschlusses 38 klein wird, mit dem Ergebnis, dass eine weitere Schaltung, die an den negativen Spannungsausgangsanschluss 38 angeschlossen ist, unfähig wird, einen stabilen Betrieb aufrechtzuerhalten. Zusätzlich wird deshalb, weil eine Schwankung bezüglich der Spannung des positiven Spannungsausgangsanschlusses 40 eine Schwankung bezüglich der Spannung des negativen Spannungsausgangsanschlusses 38 verursacht, wenn eine Spannungsversorgungsschaltung aus dieser Aufwärtsschaltung gebildet ist, die Schwankung der Ausgangsspannung verdoppelt, mit dem Ergebnis, dass ein Gesamtsystem mit der Spannungsversorgungsschaltung darin eine merklich erniedrigte Zuverlässigkeit hat.
  • Weiterhin kann die herkömmliche Aufwärtsschaltung ein Paar von positiven und negativen Spannungen erzeugen, wie beispielsweise ±2 VDD oder ±3 VDD, die denselben Absolutwert haben und die die Amplitude haben, die ein ganzzahliges Vielfaches der Spannungsquellenspannung ist. Jedoch ist es manchmal erforderlich, positive und negative Vorspannungen mit unterschiedlichen Absolutwerten zuzuführen, wie beispielsweise +3 VDD und –2 VDD, wie bei einer Vorspannungs-Erzeugungsschaltung für einen Treiber-IC für eine CCD (ladungsgekoppelte Vorrichtung). Für diese Anwendung kann die herkömmliche Aufwärtsschaltung nicht verwendet werden.
  • (2) Abwärts-Spannungswandlerschaltung
  • Herkömmlich ist die Abwärts-Spannungswandlerschaltung zum Erhalten einer positiven oder negativen Ausgangsspannung mit der Amplitude, die kleiner als eine Spannungsquellenspannung ist, verwendet worden. Wenn diese Abwärtsschaltung auf einer Leiterplatte installiert ist, ist es der Normalfall, einen Spannungsregler mit drei Anschlüssen oder einen Umschaltregler unter Verwendung eines Solenoiden zu verwenden. Der Spannungsregler mit drei Anschlüssen muss in einem bipolaren Prozess implementiert sein und hat einen großen Verlust in seinem Ausgangsstufentransistor. Andererseits hat der Umschaltregler einen Verlust, der kleiner als derjenige des Reglers mit drei Anschlüssen ist, hat aber unvermeidbar ein großes Ausmaß, da der Solenoid eingebaut sein muss.
  • Unter diesem Umstand ist in dem Fall eines Einbauens einer Abwärtsschaltung in einer integrierten CMOS-(komplementären Metall-Oxid-Halbleiter-)Schaltung eine Abwärtsschaltung vom Typ eines Schaltfilters verwendet worden, die zu einem Herstellungsprozess einer integrierten CMOS-Schaltung gut kompatibel ist und die einen geringeren Verlust hat. Ein typisches Beispiel für die herkömmliche Abwärtsschaltung vom Schaltfiltertyp ist in Journal of Japan Society of Electronics and Communication Engineers, 83/8, Vol. J66-C, No. 8, S. 576–583 gezeigt.
  • Diese Abwärtsschaltung enthält einen Speicherkondensator, der zwischen einem positiven Spannungsausgangsanschluss und einem Erdungsanschluss angeschlossen ist, und einen Übertragungskondensator mit derselben Kapazität wie derjenigen des Speicherkondensators. Während einer ersten Phase sind diese Kondensatoren zwischen einer positiven Elektrode und einer negativen Elektrode einer Spannungsquelle in Reihe geschaltet, so dass jeder der Kondensatoren auf die Hälfte der Spannung der Spannungsquelle geladen wird, und deshalb wird die Hälfte der Spannungsquellenspannung vom positiven Spannungsausgangsanschluss ausgegeben. Während einer zweiten Phase, die komplementär zur ersten Phase ist, sind die Kondensatoren von der Spannungsquelle getrennt, aber zueinander parallel geschaltet, so dass die Spannung des positiven Spannungsausgangsanschlusses auf der Hälfte der Spannungsquellenspannung gehalten wird.
  • Jedoch kann diese herkömmliche Abwärtsschaltung keine positiven und negativen Spannungen ergeben, die ihre Absolutwerte haben, welche die Hälfte der Spannungsquellenspannung sind.
  • Beispielsweise kann erwägt werden, eine invertierende Schaltung hinzuzufügen, die die Spannung am positiven Spannungsausgangsanschluss invertiert, um eine negative Spannung mit derselben Größe wie die Spannung des positiven Spannungsausgangsanschlusses zuzuführen. Diese Modifikation kann mit Sicherheit positive und negative Ausgangsspannungen ergeben, jedoch dann, wenn die Spannung des positiven Spannungsausgangsanschlusses aufgrund eines Einflusses einer externen Last schwankt, schwankt die Ausgangsspannung der an den positiven Spannungsausgangsanschluss angeschlossenen invertierenden Schaltung dementsprechend, mit dem Ergebnis, dass eine an die invertierende Schaltung angeschlossene externe Schaltung eine Fehlfunktion verursachen kann. Zusätzlich wird dann, wenn eine Spannungsversorgungsschaltung aus der Abwärtsschaltung mit der hinzugefügten invertierenden Schaltung aufgebaut ist, die Spannungsschwankung am positiven Spannungsausgangsanschluss direkt die Spannungsschwankung an einem negativen Spannungsausgangsanschluss, und daher wird die Spannungsschwankung der Spannungsversorgungsschaltung verdoppelt. Demgemäß erniedrigt sich eine Zuverlässigkeit der Spannungsversorgungsschaltung merklich.
  • (3) Mehrphasen-Taktsignalerzeugungsschaltung
  • Herkömmlich sind Mehrphasen-Taktsignalerzeugungsschaltungen mit einer ein Umschaltelement enthaltenden Schaltung, wie beispielsweise der Aufwärtsschaltung mit Schaltfilter, der Abwärtsschaltung mit Schaltfilter und anderen, zum Zwecke eines Zuführens von Zeitgabe-Taktsignalen zu Umschaltelementen zum Umschalten zwischen einem EIN-Zustand und einem AUS-Zustand von jedem Umschaltelement verwendet worden. In diesen Fällen ist es zum Sicherstellen, dass Schalter, die bei unterschiedlichen Phasen ein-aus-gesteuert werden sollen, niemals gleichzeitig in den EIN-Zustand versetzt werden, nötig, Zeitgabe-Taktsignale zu verwenden, die bezüglich der Phase unterschiedlich sind und die sich niemals einander überlappen. Beispielsweise benötigt die in 1A des US-Patentes 4,777,577 offenbarte herkömmliche Aufwärts-Spannungswandlerschaltung einen Zweiphasen-Taktsignalgenerator. In vielen Fällen wird es zusätzlich nötig, die Umschaltelemente mit Taktsignalen von drei oder mehr unterschiedlichen Phasen zu steuern, und daher muss eine Mehrphasen-Taktsignalerzeugungsschaltung zum Erzeugen von Taktsignalen von drei oder mehr unterschiedlichen Phasen verwendet werden.
  • Die herkömmlichen Mehrphasen-Taktsignalerzeugungsschaltungen mit den oben angegebenen Funktionen haben wenigstens einen 1/2-Frequenzteiler erfordert, der aus beispielsweise einem Flip-Flop vom D-Typ aufgebaut ist, um aus einem einzigen Eingangstaktsignal ein Paar von Taktsignalen zu erzeugen, die einander bezüglich der Phase nicht überlappen. Demgemäß sind zum Erzeugen eines N-phasigen Taktsignals wenigstens N 1/2-Frequenzteiler (die jeweils aus einem Flip-Flop vom D-Typ aufgebaut sind) erforderlich. Dies ist nachteilig, da die Anzahl von nötigen Elementen unvermeidbar groß wird, und es daher einen großen Chipbereich benötigt, wenn es in einer integrierten Schaltung implementiert wird.
  • Weiterhin muss deshalb, weil das Mehrphasen-Taktsignal durch eine Aktion der Frequenzteilung erzeugt wird, die durch Flip-Flop realisiert wird, ein zu einer Mehrphasen-Taktsignalerzeugungsschaltung zuzuführendes Taktsignal eine ausreichend hohe Frequenz haben. In diesem Zusammenhang würde eine mögliche 3-Phasen-Taktsignalerzeugungsschaltung, die hauptsächlich aus Flip-Flops aufgebaut ist, ein Eingangstaktsignal mit der Frequenz erfordern, die ein Vierfaches der Frequenz von jedem der drei Taktsignale mit unterschiedlichen Phasen ist, die durch die 3-Phasen-Taktsignalerzeugungsschaltung selbst erzeugt werden. Als Ergebnis fließt eine große Menge an Durchlassstrom von der Spannungsquelle zur Erdung und daher ist eine verbrauchte elektrische Energie groß.
  • US-A-4,816,700 offenbart einen zweiphasigen nicht überlappenden Taktsignalgenerator. Dabei stellt eine externe Zeitgabequelle eine Eingangswellenform von Signalspannungsübergängen zur Verfügung, die bei einer ersten Frequenz auftreten, die ein Zweifaches der Frequenz ist, die durch das interne Taktsignal erwünscht ist. Eine Teilerschaltung teilt die Eingangswellenform in ein Paar von Zwischenwellenformen auf. Die Zwischenwellenformen und Signalspannungsübergänge von entgegengesetzter Polarität treten bei einer zweiten Frequenz auf, die die Hälfte der ersten Frequenz ist. Die Eingangswellenformen und die Zwischenwellenformen werden zu einer Treiberschaltung zugeführt. Die Treiberschaltung verwendet die Zwischenwellenformen, die bei der abwärts gemischten Frequenz auftreten, und die Eingangswellenform, die bei der Systemtaktfrequenz auftritt, zum Erzeugen eines Paars von Endwellenformen. Die Endwellenformen haben Signalspannungsübergänge von entgegengesetzter Polarität, die bei der abwärts gemischten Frequenz auftreten, aber durch die bei der externen Taktfrequenz auftretenden Eingangswellenform und synchron dazu getriggert.
  • Zusammenfassung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Mehrphasen-Taktsignalerzeugungsschaltung zur Verfügung zu stellen, die unter Verwendung von keinem Flip-Flop in einer Anfangsstufe aufgebaut werden kann und die daher mit einem reduzierten Chipbereich realisiert werden kann.
  • Die vorliegende Erfindung ist im unabhängigen Anspruch 1 definiert. Ein bevorzugtes Ausführungsbeispiel ist im abhängigen Anspruch 2 beschrieben.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist eine Mehrphasen-Taktsignalerzeugungsschaltung zur Verfügung gestellt, die eine 2-Phasen-Taktsignalerzeugungsschaltung enthält, die aus einer CMOS-Pegelverschiebeschaltung aufgebaut ist, die eine vorbestimmte Verzögerungszeit bzw. Laufzeit hat und ein Eingangstaktsignal empfängt und ein nicht invertiertes Ausgangstaktsignal und ein invertiertes Ausgangstaktsignal mit unterschiedlichen Phasen erzeugt, und eine Impulsauswahleinrichtung, die eines von dem nicht invertierten Ausgangstaktsignal und dem invertierten Ausgangstaktsignal empfängt und eine Vielzahl von Ausgangssignalen erzeugt, die voneinander unterschiedliche Phasen aufweisen und eine Frequenz aufweisen, die durch Teilung der Frequenz des empfangenen Taktsignals durch die Anzahl der Ausgangssignale erhalten wird.
  • Die obige und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen klar werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der 3-Phasen-Taktsignalerzeugungsschaltung gemäß der vorliegenden Erfindung;
  • 2 ist ein Zeitdiagramm, das einen Betrieb der in 1 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung darstellt.
  • 3 ist ein Schaltungsdiagramm einer Aufwärtsschaltung, die zu einem Ausführungsbeispiel der 3-Phasen-Taktsignalerzeugungsschaltung gemäß der vorliegenden Erfindung gehört;
  • 4 ist ein Schaltungsdiagramm der bei dem in 3 gezeigten Ausführungsbeispiel verwendeten 3-Phasen-Taktsignalerzeugungsschaltung; und
  • 5 ist ein Zeitdiagramm, das einen Betrieb der in 4 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung darstellt.
  • Beschreibung der bevorzugten Ausführungsbeispiele
  • Nimmt man Bezug auf 1, ist dort ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der 3-Phasen-Taktsignalerzeugungsschaltung gemäß der vorliegenden Erfindung gezeigt.
  • Die in 1 gezeigte 3-Phasen-Taktsignalerzeugungsschaltung ist hauptsächlich aus einer CMOS-Pegelverschiebeschaltung 101 vom Flip-Flop-Typ, einem Puffer 103 und einer Pulsauswahlschaltung 109 aufgebaut.
  • Die CMOS-Pegelverschiebeschaltung 101 enthält einen Taktsignaleingangsanschluss 100, der an einen Eingang eines Inverters 112 und einen Gateanschluss eines N-Kanal-Transistors 114, dessen Sourceanschluss an einen Erdungsanschluss 111 angeschlossen ist, angeschlossen ist. Ein Ausgang des Inverters 112 ist an einen Gateanschluss eines N-Kanal-Transistors 113 angeschlossen, dessen Source-anschluss an den Erdungsanschluss 111 angeschlossen ist. Ein Drainanschluss des N-Kanal-Transistors 113 ist an einen Ausgangsanschluss 117 der CMOS-Pegelverschiebeschaltung 101, einen Drainanschluss eines P-Kanal-Transistors 115 und einen Gateanschluss eines P-Kanal-Transistors 116 angeschlossen. Diese P-Kanal-Transistoren 115 und 116 haben ihren Sourceanschluss gemeinsam an einen Spannungsversorgungsanschluss 110, VDD angeschlossen. Ein Drain-anschluss des N-Kanal-Transistors 114 ist an einen weiteren Ausgangsanschluss 118 der CMOS-Pegelverschiebeschaltung 101, einen Gateanschluss des P-Kanal-Transistors 115 und einen Drainanschluss des P-Kanal-Transistors 116 angeschlossen. Der Ausgangsanschluss 117 ist über den Puffer 103 an einen Ausgangsanschluss von 106 der 3-Phasen-Taktsignalerzeugungsschaltung angeschlossen.
  • Die Pulsauswahlschaltung 109 enthält ein D-Typ-Flip-Flop 119, das einen Taktsignaleingang C an den Ausgangsanschluss 118 der CMOS-Pegelverschiebeschaltung 101 angeschlossen hat. Ein Q-Ausgang des D-Typ-Flip-Flops 119 ist an einen Dateneingang D des D-Typ-Flip-Flops 119 selbst und einen Eingang einer UND-Schaltung 105 angeschlossen Ein Q-Ausgang des D-Typ-Flip-Flops 119 ist an einen Eingang einer UND-Schaltung 104 angeschlossen. Der andere Eingang von jeder der UND-Schaltungen 104 und 105 ist gemeinsam an den Taktsignaleingang C des D-Typ-Flip-Flops 119 angeschlossen. Ein Ausgang der UND-Schaltungen 104 und 105 sind jeweils an Ausgangsanschlüsse 107 und 108 der 3-Phasen-Taktsignalerzeugungsschaltung angeschlossen.
  • Hier bildet das D-Typ-Flip-Flop 119 deshalb, weil der Q-Ausgang des D-Typ-Flip-Flops 199 an den Dateneingang D des D-Typ-Flip-Flops 119 selbst angeschlossen ist, eine 1/2-Frequenzteilerschaltung 102.
  • Nun wird ein Betrieb der in 1 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung unter Bezugnahme auf ein Zeitdiagramm der 2 beschrieben, die einen Betrieb der in 1 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung darstellt. Die 2 stellt eine Änderung bezüglich der Zeit von jedem des Eingangstaktsignals CLK, der zum Taktsignaleingangsanschluss 100 zugeführt wird, eines Paars von Ausgangssignalen C1 und C2, die an den Ausgangsanschlüssen 117 und 118 der CMOS-Pegelverschiebeschaltung 101 erscheinen, des Q-Ausgangs und des Q-Ausgangs des D-Typ-Flip-Flops 119 und der Ausgangssignale ϕ1, ϕ2 und ϕ3, die an den Ausgangsanschlüssen 106, 107 und 108 erscheinen, dar.
  • Wie es in 2 gezeigt ist, sind dann, wenn das Eingangstaktsignal CLK auf einem niedrigen Pegel ist, die N-Kanal-Transistoren 113 und 114 jeweils ein und aus, und daher sind die Ausgangssignale C1 und C2 jeweils auf einem niedrigen Pegel und auf einem hohen Pegel. Wenn sich das Eingangstaktsignal CLK zum hohen Pegel ändert, werden die N-Kanal-Transistoren 113 und 114 jeweils aus- und eingeschaltet, und daher gelangt das Ausgangssignal C2 auf den niedrigen Pegel. Da das Ausgangssignal C2 an den Gateanschluss des P-Kanal-Transistors 115 angelegt wird, wird der P-Kanal-Transistor 115, nachdem das Ausgangssignal C2 zu dem niedrigen Pegel gelangt, nach einer konstanten Verzögerungszeit eingeschaltet, die durch einen EIN-Widerstand des N-Kanal-Transistors 114 und eine Gatekapazität des P-Kanal-Transistors 115 bestimmt wird. Das Ausgangssignal C1 gelangt auf das Einschalten des P-Kanal-Transistors 115 hin zum hohen Pegel.
  • Weiterhin werden, wie es in 2 gezeigt ist, wenn sich das Eingangstaktsignal CLK zum niedrigen Pegel ändert, die N-Kanal-Transistoren 113 und 114 jeweils ein- und ausgeschaltet, und daher gelangt das Ausgangssignal C1 zum niedrigen Pegel. Da das Ausgangssignal C1 an den Gateanschluss des P-Kanal-Transistors 116 angelegt wird, wird der P-Kanal-Transistor 116, nachdem das Ausgangssignal C1 zum niedrigen Pegel gelangt, nach einer konstanten Verzögerungszeit eingeschaltet, die durch einen EIN-Widerstand des N-Kanal-Transistors 113 und eine Gatekapazität des P-Kanal-Transistors 116 bestimmt wird. Das Ausgangssignal C2 gelangt auf das Einschalten des P-Kanal-Transistors 116 hin zum hohen Pegel.
  • Wie es aus dem Obigen und aus der 2 offensichtlich wird, bilden die Ausgangssignale C1 und C2 zwei Taktsignale mit unterschiedlichen Phasen mit einer Periode eines hohen Pegels, die sich einander nicht überlappen.
  • In diesem Fall sind die N-Kanal-Transistoren 113 und 114 derart entwickelt, dass sie eine Stromtreiberkapazität haben, die größer als diejenige der P-Kanal-Transistoren 115 und 116 ist, damit die Ausgangsignale C1 und C2 der Ausgangsanschlüsse 117 und 118 in Betrieb sicher invertiert werden können. Beispielsweise wird dann, wenn sich das Eingangstaktsignal CLK vom niedrigen Pegel zum hohen Pegel geändert hat, der N-Kanal-Transistor 114 sofort eingeschaltet. Während der Verzögerungszeit, während welcher der P-Kanal-Transistor 116 eingeschaltet bleibt, muss im N-Kanal-Transistor 114 ein Strom fließen, der größer als der Drainstrom des P-Kanal-Transistors 116 ist, um das Ausgangssignal C2 zum niedrigen Pegel zu invertieren. Hier ist unter der Annahme, dass das Eingangstaktsignal CLK eine Amplitude von 5 V hat und die Spannung VDD des Spannungsversorgungsanschlusses 110 10 V ist, die Gatespannung des N-Kanal-Transistors 114 zu dieser Zeit 5 V und ist die Gatespannung des P-Kanal-Transistors 116 das Doppelte der Gatespannung des N-Kanal-Transistors 114. Demgemäß wird deshalb, weil die Stromtreiberkapazität eines MOS-(Metall-Oxid-Halbleiter)-Feldeffekttransistors proportional zum Quadrat der Gatespannung ist, das Gatebreiten/Gatelängen-Verhältnis des N-Kanal-Transistors 114 so eingestellt, dass es größer als ein Wert ist, der ein Vierfaches des Gatebreiten/Gatelängen- Verhältnisses des P-Kanal-Transistors 116 ist. Tatsächlich ist es deshalb, weil eine Beweglichkeit von Elektronen allgemein größer als eine Beweglichkeit von Löchern ist, ausreichend, wenn das Gatebreiten/Gatelängen-Verhältnis des N-Kanal-Transistors 114 um ein Vierfaches größer als das Gatebreiten/Gatelängen-Verhältnis des P-Kanal-Transistors 116 ist.
  • Das Ausgangssignal C1 wird über den Puffer 103 vom Ausgangsanschluss 106 als das Ausgangssignal ϕ1 der 3-Phasen-Taktsignalerzeugungsschaltung zugeführt und das Ausgangssignal C2 wird zum Taktsignaleingang C der 1/2-Frequenzteilerschaltung 102 zugeführt. Somit erzeugt der Q-Ausgang der 1/2-Frequenzteilerschaltung 102 das Ausgangssignal Q, das jedes Mal umgetaktet wird, wenn das Ausgangssignal C2 zum hohen Pegel gebracht wird. Der Q-Ausgang der 1/2-Frequenzteilerschaltung 102 erzeugt das Ausgangssignal Q, das komplementär zum Ausgangssignal Q ist, wie es in 2 gezeigt ist. Diese Ausgangssignale Q und Q werden jeweils zu den UND-Schaltungen 104 und 105 zugeführt, so dass das logische Produkt der Ausgangssignale Q und Q und das Ausgangssignal C2 von den Ausgangsanschlüssen 107 und 108 jeweils als die Ausgangssignale ϕ2 und ϕ3 zugeführt werden.
  • Demgemäß können die Taktsignale ϕ1, ϕ2 und ϕ3 mit unterschiedlichen Phasen mit einer Periode mit hohem Pegel, die einander niemals überlappen, von den Ausgangsanschlüssen 106, 107 und 108 erhalten werden. Diese Taktsignale werden sequentiell zu dem hohen Pegel gebracht, und zwar in der zeitlichen Reihenfolge von ϕ1, ϕ2, ϕ1 und ϕ3. Die vier Taktsignale ϕ1, ϕ2, ϕ1 und ϕ3 bilden einen Zyklus, und daher werden sie zyklisch wiederholt.
  • Die in 1 gezeigte 3-Phasen-Taktsignalerzeugungsschaltung verwendet nur eine 1/2-Frequenzteilerschaltung, die aus dem D-Typ-Flip-Flop gebildet ist, welches einen großen Chipbereich benötigt. Demgemäß erfordert die Gesamtheit der in 1 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung nur einen reduzierten Chipbereich, und daher kann die in 1 gezeigte 3-Phasen-Taktsignalerzeugungsschaltung auf einfache Weise auf einer integrierten Schaltung realisiert werden.
  • Zusätzlich werden die Taktsignale mit zwei unterschiedlichen Phasen, die einander niemals überlappen, durch Verwenden der Gatterlaufzeit in der CMOS-Pegelverschiebeschaltung erzeugt. Daher ist es nicht erforderlich, dass die Fre quenz der an die 3-Phasen-Taktsignalerzeugungsschaltung angelegten Eingangstaktsignale ausreichend höher als diejenige der Ausgangstaktsignale der 3-Phasen-Taktsignalerzeugungsschaltung ist. Das bedeutet, dass es, wie es aus 2 zu sehen ist, ausreichend ist, wenn die Frequenz des Eingangstaktsignals CLK das Doppelte der Frequenz der Ausgangstaktsignale ϕ2 und ϕ3 der 3-Phasen-Taktsignalerzeugungsschaltung ist. Die Frequenz des Eingangstaktsignals CLK ist im Wesentlichen dieselbe wie die Frequenz des Ausgangstaktsignals ϕ1 der 3-Phasen-Taktsignalerzeugungsschaltung. Demgemäß kann eine Oszillatorschaltung (nicht gezeigt) zum Zuführen des Eingangstaktsignals CLK auf einfache Weise aufgebaut werden. Weiterhin kann deshalb, weil das Eingangstaktsignal CLK keine hohe Frequenz erfordert, der Durchlaufstrom, der durch die MOS-Transistoren von dem Spannungsversorgungsanschluss zum Erdungsanschluss innerhalb der 3-Phasen-Taktsignalerzeugungsschaltung fließt, merklich reduziert werden, mit dem Ergebnis, dass die verbrauchte elektrische Energie dementsprechend gering wird.
  • Das oben angegebene Ausführungsbeispiel der Mehrphasen-Taktsignalerzeugungsschaltung ist die 3-Phasen-Taktsignalerzeugungsschaltung. Jedoch kann die Mehrphasen-Taktsignalerzeugungsschaltung mit vier oder mehr Phasen auf gleiche Weise aufgebaut werden. Beispielsweise ist eine zusätzliche Pulsauswahlschaltung an einen der Ausgangsanschlüsse der 3-Phasen-Taktsignalerzeugungsschaltung angeschlossen, so dass die zusätzliche Pulsauswahlschaltung zwei Taktsignale erzeugt, die einander niemals überlappen und die eine Frequenz entsprechend einer Hälfte der Frequenz des Ausgangstaktsignals haben, das vom Ausgangsanschluss der 3-Phasen-Taktsignalerzeugungsschaltung ausgegeben wird, die an die zusätzliche Pulsauswahlschaltung angeschlossen ist. Somit arbeitet eine Schaltung, die aus der 3-Phasen-Taktsignalerzeugungsschaltung und der zusätzlichen Pulsauswahlschaltung aufgebaut ist, insgesamt als Vier-Phasen-Taktsignalerzeugungsschaltung. Demgemäß kann die Mehrphasen-Taktsignalerzeugungsschaltung durch Anschließen einer Pulserzeugungsschaltung aufgebaut werden und der Aufbau des Mehrphasentaktsignals, das aus der Gesamtheit von Ausgangspulsen zusammengesetzt ist, kann durch Auswählen von Ausgangsanschlüssen von neu hinzugefügten Pulsauswahlschaltungen bestimmt werden.
  • Beispielsweise kann dann, wenn eine zusätzliche Pulsauswahlschaltung an den Ausgangsanschluss 108 der in 1 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung angeschlossen ist, so dass ein Paar von Aus gangssignalen ϕ4 und ϕ5 durch die zusätzliche Pulsauswahlschaltung erzeugt wird, eine Vier-Phasen-Taktsignalerzeugungsschaltung erhalten werden, die Taktsignale mit vier unterschiedlichen Phasen ϕ1, ϕ2, ϕ4 und ϕ5 erzeugt, die einander niemals überlappen und die in der Reihenfolge von ϕ1, ϕ2, ϕ1, ϕ4, ϕ1, ϕ2, ϕ1 und ϕ5, welche einen Zyklus bilden, zyklisch zum hohen Pegel gebracht werden.
  • Nimmt man Bezug auf 3, ist dort ein Schaltungsdiagramm eines Ausführungsbeispiels einer Aufwärtsschaltung gezeigt, die zu der 3-Phasen-Taktsignalerzeugungsschaltung gemäß der vorliegenden Erfindung gehört.
  • Die in 3 gezeigte Aufwärtsschaltung ist eine Aufwärtsschaltung, bei welcher die Schalter in CMOS-Transistortechnologie realisiert sind. Die positiven Aufwärtsschalter in der Aufwärtsschaltung sind jeweils aus positiven Aufwärts-P-Kanal-Transistoren 133 und 134 gebildet. Die negativen Aufwärtsschalter in der Aufwärtsschaltung sind jeweils aus negativen Aufwärts-N-Kanal-Transistoren 135, 136 und 137 gebildet. Die Ladeschalter sind jeweils aus Lade-P-Kanal-Transistoren 129 und 130 gebildet. Die Ladeschalter sind jeweils aus Lade-N-Kanal-Transistoren 131 und 132 gebildet. Wie es in 3 gezeigt ist, werden den jeweiligen Gateanschlüssen von diesen N-Kanal- und P-Kanal-Transistoren die Zeitgabe-Taktsignale ϕ1 und ϕ3 zugeführt, die von einer 3-Phasen-Taktsignalerzeugungsschaltung 139 ausgegeben werden, und invertierte Signale der Zeitgabe-Taktsignale ϕ1 und ϕ2, die durch Inverter 140 und 141 erhalten werden. Zusätzlich entsprechen die Spannungsquelle und die Kondensatoren jeweils einer Spannungsquelle 120 und Kondensatoren 122, 125, 127 und 128 der 3. Die Ausgangsanschlüsse entsprechen jeweils Ausgangsanschlüssen 123 und 126.
  • Bei der oben angegebenen in 3 gezeigten Aufwärtsschaltung sind die an einen Spannungsversorgungsanschluss 121 mit hohem Pegel oder den positiven Spannungsausgangsanschluss 123 angeschlossenen Schalter aus dem P-Kanal-Transistor ausgebildet und sind die an einen Erdungsanschluss 124 oder den negativen Spannungsausgangsanschluss 126 angeschlossenen Schalter aus dem N-Kanal-Transistor gebildet. Daher kann deshalb, weil ein Ein-Widerstand von diesen Transistoren durch Anlegen einer ausreichend großen Gatespannung klein gemacht werden kann, die Aufwärtseffizienz erhöht werden und kann der Verlust verringert werden, und zwar mit einer reduzierten verbrauchten Energie.
  • Zusätzlich wird die 3-Phasen-Taktsignalerzeugungsschaltung 139 mit +2 VDD und –2 VDD als Spannungsversorgungsspannung betrieben, so dass die Ausgangs-Zeitgabesignale bzw. Ausgangstaktsignale ϕ1, ϕ2 und ϕ3 zum Umschalten der N-Kanal- und P-Kanal-Transistoren eine ausreichende Amplitude zwischen einer positiven Spannung und einer negativen Spannung haben.
  • Nimmt man Bezug auf 4, ist dort ein Schaltungsdiagramm, der bei dem in 3 gezeigten Ausführungsbeispiel verwendeten 3-Phasen-Taktsignalerzeugungsschaltung 139 gezeigt. Bei diesem Ausführungsbeispiel ist angenommen, dass VDD 5V ist.
  • Ein Taktsignal CLK mit einer Amplitude von 0 V bis 5 V wird an einen Taktsignaleingangsanschluss 150 entsprechend einem Taktsignaleingang 138 der 3 angelegt. Dieses Taktsignal CLK wird durch einen Inverter 164 invertiert, der aus einem P-Kanal-Transistor 165 und einem N-Kanal-Transistor 166 aufgebaut ist. Das Taktsignal CLK und sein invertiertes Signal werden zu einer ersten Pegelverschiebeschaltung 167 zugeführt, die aus P-Kanal-Transistoren 168 und 169 und N-Kanal-Transistoren 170 und 171 aufgebaut ist, die angeschlossen sind, wie es in 4 gezeigt ist. Das bedeutet, dass das Taktsignal CLK und sein invertiertes Signal in ein Paar von komplementären Signalen mit einer Amplitude von –10 V bis 5 V umgewandelt werden.
  • Weiterhin wird das Paar von komplementären Signalen zu einer zweiten Pegelverschiebeschaltung 172 zugeführt, die aus N-Kanal-Transistoren 173 und 174 und P-Kanal-Transistoren 175 und 176 aufgebaut ist, die angeschlossen sind, wie es in 4 gezeigt ist. Das bedeutet, dass das Paar von komplementären Signalen in ein Paar von Taktsignalen mit einer Amplitude von –10 V bis +10 V umgewandelt wird, welche jeweils zu einem Paar von Invertern 153 und 159 zugeführt werden.
  • Ein Ausgangssignal C1 des Inverters 153 wird von einem Ausgangsanschluss 156 als erstes Zeitgabesignal ϕ1 zugeführt. Ein Ausgangssignal C2 des Inverters 159 wird zu einer Pulsauswahlschaltung 149 zugeführt, die gleich der in 1 gezeigten Pulsauswahlschaltung 109 aufgebaut ist. Somit werden zweite und dritte Signale ϕ2 und ϕ3 von jeweiligen Ausgangsanschlüssen 157 und 158 zugeführt.
  • 5 ist ein Zeitdiagramm, das die zeitliche Änderung des Eingangstaktsignals CLK und der ersten, zweiten und dritten Zeitgabesignale ϕ1, ϕ2 und ϕ3 in der in 4 gezeigten 3-Phasen-Taktsignalerzeugungsschaltung darstellt.
  • Da die CMOS-Pegelverschiebeschaltung 151 unter Verwendung von zwei CMOS-Pegelverschiebeschaltungen gebildet ist, die gleich der CMOS-Pegelverschiebeschaltung sind, die in der 3-Phasen-Taktsignalerzeugungsschaltung der 1 verwendet ist, und die gekoppelt sind, um eine zweistufige Kaskadenstruktur zu bilden, können die Zeitgabesignale mit einer Amplitude von –2 VDD bis +2 VDD erhalten werden. Daher ist es möglich, die Aufwärtsschaltung der in 3 gezeigten CMOS-Transistorstruktur anzutreiben.
  • Wie es aus dem Obigen offensichtlich wird, ist die Spannungswandlerschaltung gemäß der vorliegenden Anmeldung so konfiguriert, dass eine positive Spannung und eine negative Spannung unabhängig voneinander erzeugt werden, indem die Schalter verwendet werden, die durch Taktsignale mit drei unterschiedlichen Phasen ein-aus-gesteuert werden. Demgemäß verursacht eine Spannungsschwankung an einem der positiven und negativen Spannungsausgangsanschlüsse, die durch eine externe Last verursacht wird, keine Spannungsschwankung am anderen der positiven und negativen Spannungsausgangsanschlüsse. Daher kann ein Gesamtsystem, das die Spannungswandlerschaltung gemäß der vorliegenden Anmeldung enthält, als Spannungsversorgungsschaltung eine erhöhte Zuverlässigkeit haben.
  • Zusätzlich kann die Aufwärtsschaltung positive und negative Spannungen mit unterschiedlichen Absolutwerten erzeugen. Die Abwärtsschaltung kann nicht nur eine positive Spannung erzeugen, sondern auch eine negative Spannung.
  • Die Mehrphasen-Taktsignalerzeugungsschaltung gemäß der vorliegenden Anmeldung ist so konfiguriert, dass eine Anfangsstufe zum Erzeugen aus einem einzigen Eingangstaktsignal eines Paars von Taktsignalen mit unterschiedlichen Phasen, die einander nicht überlappen, aus einer CMOS-Pegelverschiebeschaltung gebildet ist, und nicht durch das D-Typ-Flip-Flop, welches einen großen Chipbereich benötigt. Demgemäß kann die Gesamtheit der 3-Phasen-Taktsignalerzeugungsschaltung mit einem reduzierten Chipbereich realisiert werden.
  • Zusätzlich kann deshalb, weil das Eingangstaktsignal nicht durch einen 1/2-Frequenzteiler einer Frequenzteilung unterzogen wird, die Frequenz des Eingangs taktsignals CLK auf einen niedrigen Wert eingestellt werden. Dies ist sehr effektiv beim Reduzieren des Durchgangsstroms und somit der verbrauchten elektrischen Energie.

Claims (2)

  1. Mehrphasen-Taktsignalerzeugungsschaltung, welche eine Mehrzahl von nicht überlappenden Taktsignalen (ϕ1, ϕ2, ϕ3) erzeugt und aufweist: eine CMOS-Pegelverschiebeschaltung (101, 151) mit einer vorbestimmten Verzögerungszeit, die ein Eingangstaktsignal (CLK) empfängt und ein nicht invertiertes Ausgangstaktsignal (C1) sowie ein invertiertes Ausgangstaktsignal (C2) verschiedener Phasen erzeugt, eine Pulsauswahleinrichtung (109, 149), die eines des nicht invertierten Ausgangstaktsignals (C1) und des invertierten Ausgangstaktsignals (C2) empfängt und eine Vielzahl von Ausgangstaktsignalen erzeugt, die voneinander unterschiedliche Phasen aufweisen und eine Frequenz aufweisen, die erhalten wird durch Teilung der Frequenz des empfangenen Taktsignals durch die Anzahl der Ausgangssignale, wobei das andere des nicht invertierten Ausgangstaktsignals (C1) und des invertierten Ausgangstaktsignals (C2) als eines der nicht überlappenden Taktsignale (ϕ1, ϕ2, ϕ3) ausgegeben wird.
  2. Mehrphasen-Taktsignalerzeugungsschaltung nach Anspruch 1, wobei das andere des nicht invertierten Ausgangstaktsignals (C1) und des invertierten Ausgangstaktsignals (C2) als ein erstes nicht überlappendes Taktsignal (ϕ1) ausgegeben wird und die Pulsauswahleinrichtung (109, 149) eine ½ Frequenzteilerschaltung (102, 152) einschließt, die entweder das eine des nicht invertierten Ausgangstaktsignals (C1) oder das invertierte Ausgangstaktsignal (C2) empfängt, um sowohl ein nicht invertiertes Signal (Q) als auch ein invertiertes Signal (Q) zu erzeugen, ein erstes UND-Glied (104, 154), das das nicht invertierte Signal (Q) und entweder das nicht invertierte Ausgangstaktsignal (C1) oder das invertierte Ausgangstaktsignal (C2) empfängt, um ein zweites nicht überlappendes Taktsignal (ϕ2) zu erzeugen, und ein zweites UND-Glied (105, 155), das das invertierte Signal (Q) und entweder das nicht invertierte Ausgangstaktsignal (C1) oder das inver tierte Ausgangstaktsignal (C2) empfängt, um ein drittes nicht überlappendes Taktsignal (ϕ3) zu erzeugen.
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