DE2224738A1

DE2224738A1 - Schaltungsanordnung zur Vermeidung unkontrollierter Ausgangssignale in Iso herschicht FET Treiberschaltungen

Info

Publication number: DE2224738A1
Application number: DE19722224738
Authority: DE
Inventors: Ying Luh Mahopac NY Yao (V St A )
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-06-15
Filing date: 1972-05-20
Publication date: 1972-12-21
Also published as: FR2142457A5; GB1364799A; US3708688A; JPS5213898B1; JPS4814259A

Description

Aktenzeichen der Anmelderin: YO 970 077

Schaltungsanordnung zur Vermeidung unkontrollierter Ausgangssignale in Isolierschicht-FET-Treiberschaltungen

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Vermeidung unkontrollierter Ausgangssignale in Isolierschicht (IG) FET-Treiberschaltungen aufgrund der Kapazität zwischen den Elektroden.

Ein in transistorisierten Treiberschaltungsanordnungen für dynamische logische Schaltungen mit Lasten großer Kapazität und insbesondere in Feldeffekt (FET)-Treiberschaltkreisen für große
Kapazitäten auftretendes Problem ist die Aufladung der Gatekapazitäten der Eingangsschaltung, die zu bestimmten Zeiten niedriges Potential haben oder entladen sein müssen. Dabei treten
unkontrollierte und unkontrollierbare Ausgangssignale auf.

Aus der US Patentschrift 3 517 210 ist bereits eine Lösung für
ein ähnliches derartiges Problem aufgezeigt. Ein Inverter wird
dort von einer vorgeschalteten Logikstufe mit Datensignalen beaufschlagt. Die von einem Taktimpuls an der vorgeschalteten lo-

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gischen Stufe herrührenden auf den Invertereingang durchschlagenden bzw. weitergeleiteten unerwünschten Signale werden dort durch das Einkoppeln einer weiteren Phase des Taktimpulses auf das Gate des Inverters neutralisiert. Am Invertereingang ist eine Dämpfung zur Korrektur einer vom Einkoppeln der neutralisierenden Taktimpulse herrührenden möglichen Überkompensation eingeschaltet. In einer weiteren Ausführungsform dieser Erfindung erfolgt das Einkoppeln der neutralisierenden Taktimpulsphase über einen Kondensator, dessen einer Anschluß mit der korrigierenden Taktimpulsphase verbunden ist. Der neutralisierende Taktimpuls tendiert jedoch zu einem überkompensieren des Datensignals an dem Inverter-FET. Zur Beseitigung dieser Überkompensation ist ein zweiter Kondensator zwischen das Gate des Inverter-FETs und Erde oder ein anderes Bezugspotential geschaltet, um den neutralisierenden Taktimpuls zu dämpfen. Damit werden jedoch Logiksignale, die dem Pegel einer binären 1 und einer binären 0 entsprechen, gerade genau mit dem Dateninverter gekoppelt, ungeachtet der Anwesenheit unerwünschter Signale, die durch das Durchgreifen der Taktsignale und die Überkompensationseffekte aufgrund der Neutralisierung des Durchgreifens dieser Taktsignale verursacht werden.

Obwohl das Begrenzen bzw. Festlegen eines Punktes auf ein bestimmtes Potential an sich bekannt ist, erfolgt dieses in der vorliegenden FirCndung durch die Wahl des richtigen Zeitpunktes und mit nur äußerst wenig zusatzliehen Bauelementen mit einem überraschenden Effekt.

Die Fign_o 1 und 3 stellen Beispiele des Standes der Technik dar, bei denen das Problem unkontrollierter Ausgangssignale aufgrund kapazitiver Kopplungen in den Ausgabestromkreisen vorhanden ist. Diese Schaltungen zeigen keine Lösungen des Problems, sondern stellen lediglich problembehaftete Beispiele dar, zu denen die Schaltungsanordnungen der Fign. 2 und 4 erfindungsgemäße Lösungen zeigen.

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Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Vermeidung unkontrollierter Ausgangssignale der eingangs genannten Art zu erstellen, bei der diese Nachteile nicht auftreten.

Diese Aufgabe wird dadurch gelöst, daß eine mit Taktimpulsen getaktete FET-Schaltungsanordnung vorgesehen ist, deren Ausgangskapazität in einem gegebenen Taktzyklus in Abhängigkeit von einem Signal hohen oder niedrigen Pegels an der Gatekapazität mindestens eines Eingangs-FETs der FET-Schaltungsanordnung ge- bzw. entladen wird, daß ein Inverter ein Eingangssignal in ein Signal hohen oder niedrigen Pegels an der Gatekapazität invertiert, daß eine mit mindestens dem einen Eingangs-FET und dem Inverter verbundene Begrenzerschaltung die Gatekapazität während eines Teils des gegebenen Taktzyklus auf dem niedrigen Spannungspegel des Eingangssignals hält, und daß eine Verzögerungsschaltung oder ein getakteter FET den Inverter während dieses Teils des gegebenen Taktzyklus gegen einen Pegelwechsel des Eingangssignals isoliert.

Damit werden die Vorteile einer sehr einfachen Schaltungsanordnung erzielt, die von den bereits vorhandenen Taktsignalen gesteuert wird. Die Herstellung der Schaltungsanordnung ist einfach und billig. Die Schaltungsanordnung gestattet den Betrieb von FET-Schaltkreisen bis hinauf zu relativ hohen kapazitiven Lasten, die weit oberhalb einer Grenze von seither etwa 10 pF liegenο Mit der Schaltungsanordnung ist die Entwicklung von Treiberschaltungen hoher Leistung auf einem Halbleiter-Chip und dadurch die Erhöhung der Geschwindigkeit ohne schwerwiegende Entwicklungsprobleme infolge des kapazitiven Durchgreifens möglich.

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Die Erfindung wird an Hand der Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 in einem Schaltschema eine konventionelle Schal

tung zum Treiben einer großen Kapazität, die jedoch unkontrollierte Ausgangssignale oder Störsignale aufgrund einer Kopplungskapazität zwischen den Elektroden auf die Steuerelektrode eines FET der Ausgangsinverterschaltung liefert;

Fig. IA die Impulsformen für die Phasen φΐ bis φ4, die

durch entsprechend beschriftete gepulste Quellen geliefert werden, um die in den Fign. 1 bis 4 gezeigten Schaltungen zu treiben. Die gestrichelten Impulsformen zeigen die überlappenden Taktperioden, die ausgezogenen die nicht überlappenden ;

Fig. 2 in einem teilweise schematischen und einem teil

weisen Blockdiagramm die Schaltungsanordnung der Fig. 1 mit einer getakteten Begrenzerschaltung, die die Gatekapazität der Eingabeeinheit der Ausgabe-Inverterschaltung auf einen niedrigen Signalpegel begrenzt, wenn der Eingang für diese Schaltung hoch ist;

Fig. 3 in einem schematischen Diagramm eine konventio

nelle Schaltung, die als Schnittstelle zwischen einer dynamischen und einer statischen Logik arbeitet und unkontrollierte Ausgangssignale aufgrund einer Kopplungskapazität zwischen den Elektroden im Ausgangstreiberteil liefert und .

Fig. 4 ein Schaltbild einer in Fig. 3 gezeigten Schal

tung, die ähnlich wie die mit überlappenden Perioden arbeitende Schaltung aufgebaut ist

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und weiterhin getaktete Begrenzerschaltungen enthält, die entweder die Eingangs-FETs der Ausgangsschaltung auf einem hohen oder nach Bedarf auch auf einem niedrigen Signalpegel halten.

Die Vorteile dynamischer mit Mehrphasen-Takttechnik arbeitender Isolierschicht-FET-(IG-FET-)Schaltungen für Speicher- oder logische Anwendungen können kurz wie folgt zusammengefaßt werden: (a) kleinerer Chipbereich, (b) niedrigerer Stromverbrauch und (c) höhere Geschwindigkeit. Eines der größten Schaltungskonstruktionsprobleme bei derartigen Schaltungen besteht darin, daß die durch Kapazitäten zwischen den Elektroden (Gate - Quelle oder Gate - Senke) übertragenen Störungen (Rauschen) ein einwandfreies Funktionieren der Schaltung nicht gestatten. In einem typischen dynamischen Schieberegister, wie es z. B. in Fig. 1 gezeigt ist, wird die Knotenkapazität CNl aufgeladen durch Anlegen einer positiven Spannung +V während des Taktintervalls φΐ gemäß Darstellung in Fig. IA an eine Eingangsinverterschaltung. Während des Intervalls φ 2 wird gemäß Darstellung in Fig. IA eine positive Spannung an die Gateelektrode des FET S2 gelegt. Während des Intervalls φ 2 entlädt sich die Knotenkapazität CNl über die leitenden FETs S2 und S3 nach Erde, wenn das Eingangssignal am Gate des FET S3 positiv ist und diesen dadurch leitend macht. In Fig. IA ist zu beachten, daß während des Intervalls φ2 das Potential aufgrund des Taktes φ3 auf Erdpotential liegt. Im Normalbetrieb lädt eine während des Intervalls φ3 gepulst zu betreibende Quelle die Kapazität CN2 über den FET Ll vor. Während der Periode φ4 befindet sich der Knoten CNl jedoch auf einem sehr hohen Impedanzpegel (gleitend) und ein kapazitiver Spannungsteiler wird bei CNl ausgebildet, der die Spannung von CNl während des Intervalls φ4 anhebt. Wenn diese durchgeleitete Spannung größer ist als die Schwellenspannung des Eingangstransistors L3, wird die Kapazität CN2 fälschlicherweise über die FETs L2 und L3 entladen, wobei der erste durch Anlegen einer positiven Spannung an sein Gate während des Intervalls φ4 und der letztere unkontrolliert leitend gemacht

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wird durch die ebenso unkontrolliert durchgeleitete Spannung, die an die Knotenkapazität CNl angelegt wird.

Für die Konstruktion einer erfolgreich arbeitenden Schaltung dieser Art muß natürlich die Knotenkapazität CNl wesentlich größer gemacht werden als die Kopplungskapazität zwischen dem Anschluß, an welchen die Spannung φ4 angelegt wird, und CNl, um die durchgeleitete Spannung so klein wie möglich zu halten. Bei einer identische geometrische Einheiten benutzenden Konstruktion ist das nicht zu schwierig, obwohl manchmal eine zusätzliche Kapazität zu CNl beispielsweise durch zusätzlichen Diffusionsbereich hinzugefügt werden muß, um die Schaltung stabil zu gestalten. Wenn die Größe von Ll, L2 oder L3 unglücklicherweise auch noch erhöht werden muß, wenn z. B. die letzte Stufe als Ausgangstreiber ausgelegt werden soll, begrenzt die auf das Ansteigen der Kopplungskapazität zurückzuführende Durchführung im allgemeinen die relativen geometrischen Unterschiede zwischen durch die zwei Inverterstufen zu benutzenden Einheiten. Eine mögliche Lösung besteht in der Vergrößerung von CNl ohne Vergrößerung von Sl, S2 und S3, diese Lösung geht jedoch sehr auf Kosten der Geschwindigkeit. Eine andere Lösungsmöglichkeit ist die Verwendung vieler Stufen und der schrittweise Aufbau der Einheitengröße in jeder einzelnen Stufe." Diese Lösungsmöglichkeit ist jedoch insofern sehr unpraktisch, als sie zu hohe Kosten und eine zu große Fläche erfordert.

In Fig. 2 ist eine relativ einfache Lösung des oben beschriebenen Problemes an einer Schaltung gezeigt, die ähnlich aufgebaut ist wie die in Fig. 1 gezeigte und durch die in Fig. IA in durchgezogenen Linien dargestellten Impulse betätigt wird. Die in Fig. 2 gezeigte Schaltung unterscheidet sich von der in Fig. 1 gezeigten dadurch, daß Begrenzer- und Isoliereinrichtungen eingeschlossen sind, welche die kapazitive Kopplung ausschalten, die die ungesteuerten Ausgangssignale in der konventionellen Schaltungsanordnung verhindert. Die Schaltung der Fig. 2 besteht aus einem ersten Inverter 1 und einem zweiten Inverter 2. Der Inverter I

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kann als Einrichtung zum Umkehren eines Eingangssignales entweder in ein Signal mit hohem oder in ein solches mit niedrigem Pegel an seinem Ausgang angesehen werden und besteht aus drei hintereinandergesehalteten FETs Sl, S2.und S3. Diese Transistoren konventioneller Bauart können N-leitende oder P-leitende Einhei- ' ten sein. In der folgenden Darstellung werden diese FETs Sl bis S3 als N-leitende Verstärker bezeichnet. Solche Einheiten sind normalerweise nicht leitend oder abgeschaltet mit einer Vorspannung null an ihren Gateelektroden und werden leitend gemacht, indem man eine positive Spannung an diese Elektroden anlegt. Der Inverter 2 unterscheidet sich vom Inverter I dadurch, daß dessen hintereinandergeschaltete FETs für die Behandlung größerer Ströme ausgelegt sind, die zum Treiben einer Last mit hoher Kapazität benötigt werden. Daher sind die Transistoren des Inverters 2 bezeichnet mit Ll, L2 und L3. Die seriell angeordneten FETs Sl bis S3 im Inverter 1 sind an gepulste Quellen angeschlossen, die an den Anschlüssen 3 bzw. 4 mit φΐ und φ3 bezeichnet sind. Diese gepulsten Quellen können aus einer großen Anzahl handelsüblicher gepulster Quellen bestehen, die sich überlappende oder nicht überlappende Ausgangssignale liefern ähnlich wie die in Fig. IA gezeigten. Die Gateelektrode 5 der Einheit Sl ist darstellungsgemäß an die Senkenelektrode 6 der Einheit Sl angeschlossen, so daß diese Einheit als Diode arbeitet, wenn die Impulsquelle mit der Bezeichnung φΐ arbeitet. Das Gate 7 der Einheit S2 ist nach Darstellung in Fig. 2 an eine Impulsquelle mit der Bezeichnung φ2 angeschlossen. Das Gate 8 der Einheit S3 ist nach der Darstellung mit einem Block verbunden, der die Bezeichnung VERZÖGERUNG trägt und außerdem durch die Ziffer 9 bezeichnet und seinerseits wiederum an einen Anschluß mit der Beschriftung EINGANG verbunden ist, der außerdem die Nummer 10 trägt. Eine an das Gate 8 der Einheit S3 angeschlossene Kapazität 11 stellt die Gatekapazität der Einheit S3 dar.

Im Inverter 2 sind die Elektroden 12 und 13 gemäß Fig. 2 mit den ' Impulsquellen verbunden, die mit φ3 bzw. φΐ bezeichnet sind. Die Einheit Ll in Fig. 2 ist mit ihrer Gateelektrode L4 an die Senken-

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elektrode 15 angeschlossen, während das Gate 16 der Einheit L2 mit dem gestrichelt dargestellten Block 17 verbunden ist, der außerdem in Fig. 2 die Bezeichnung BEGRENZER trägt. Das Gate 18 der Einheit L3 ist darstellungsgemäß über die Leitung 19 mit einer gemeinsamen Verbindung zwischen den Einheiten Sl und S2 verbunden» Die an das Gate 18 der Einheit L3 angeschlossene Kapazität CNl stellt die Gatekapazität der Einheit L3 dar. Im Inverter 2 ist in ähnlicher Weise ein gemeinsamer Verbindungspunkt zwischen den Einheiten Ll und L2 über die Leitung 20 mit der mit CN2 bezeichneten Kapazität verbunden, die eine große kapazitive vom Inverter 2 zu treibende Last darstellt. Der Begrenzer 17 enthält einen Betätigungsschalter 21, der in Fig. 2 außerdem mit SW bezeichnet ist und in den eingeschalteten oder leitenden Zustand übergeht aufgrund eines an die Elektrode 22 von der mit φ4 in Fig. 2 bezeichneten Impulsquelle angelegten Impulses. Die Einheit L2 des Inverters 2 wird in ähnlicher Weise durch einen Impuls von der Impulsquelle φ4 an die Elektrode 22 leitend gemacht. Der Schalter 21, der ein ähnlicher FET sein kann wie die Einheit L2 oder ein anderer geeigneter Schalter, ist ebenfalls über die Leitung 23 an die Leitung 19 und über die Leitung 24 an eine gemeinsame Verbindung der Einheiten S2 und S3 angeschlossen.

Wenn im Moment einmal der Schalter 21 und die Verzögerungseinheit 9 ignoriert werden, so arbeitet die Schaltungsanordnung der Fig. genauso wie die Schaltungsanordnung der Fig. 1. Wenn die Impulsquelle φΐ erregt wird, wird also die Einheit Sl leitend und die Kapazität CNl über die Leitung bedingt aufgeladen. Wenn die Impulsquelle φ2 eine positive Spannung +V an das Gate 7 der Einheit

52 legt, wird diese dadurch leitend gemacht und wenn die Einheit

53 aufgrund einer positiven Eingangsspannung bereits leitend ist, entlädt sich die Kapazität CNl über die Leitung 19 und die leitenden Einheiten S2 und S3 auf Erdpotential, welches an der Elektrode 4 von der Impulsquelle φ3 in diesem Moment liegt. Da die Kapazität CNl jetzt auf Erdpotential liegt, wird die Einheit L3 durch das an ihrem Gate liegende Erdpotential nichtleitend. Wenn die Impulsquelle φ3, die an die Elektrode 12 des Inverters

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2 angeschlossen ist, erregt wird, lädt sich die Ausgangskapazität CN2 über die Einheit Ll auf, die durch Betätigung der Impulsquelle φ 3 leitend gemacht wurde. Da jedoch die Einheiten Ll bis L3 relativ groß sind, werden sie alle kapazitiv gekoppelt und die Kapazität CNl ungewollt aufgeladen^ wenn die Impulsquelle Φ4 eingeschaltet wird, und die Kapazität kann sich nicht entladen, da beide Einheiten Sl und S2 ausgeschaltet sind. Unter diesen Umständen wird an der Kapazität CNl ein ungesteuerter bzw. ungewollter Ausgang geliefert, der die Einheit L3 einschaltet oder über das Gate 18 in den leitenden Zustand schaltet. Wenn also die Impulsquelle Φ4 die Einheit L2 leitend macht, wird die Kapazität CN2 über die leitenden Einheiten L2 und L3 gegen Erde entladen und das Ausgangssignal, welches eigentlich hoch sein sollte, hat jetzt niedrigen Pegel. Wo der Eingang zur Einheit S3 diese nicht leitend macht, bleibt die Kapazität CNl geladen und die unkontrollierten Zustände, die im Leitzustand der Einheit S3 auftreten, erscheinen nicht_o

Um das unkontrollierte Aufladen der Kapazität CNl während des Betriebes der Impulsquelle φ4 zu verhindern, ist die Kapazität CNl an ein niedriges oder Erdpotential gelegt durch Betätigung des Schalters 21 von der Impulsquelle φ4 über die Leitungen 23, 24 und die bei Erdpotential eingeschaltete Einheit S3_e Durch die zu diesem Zeitpunkt auf Erdpotential liegende Impulsquelle φ3 wird Erdpotential geliefert. Aus der obigen Beschreibung geht hervor, daß das Begrenzen bzw. Halten auf Erdpotential während des gewünschten Intervalls (bei Erregung von φ4) erfolgte und ein Teil des Weges nach Erde bzw. Masse durch eine leitende Einheit S3 geliefert wurde, die mit einer während des Intervalls φ4 auf Erdpotential liegenden Impulsquelle φ3 in Reihe geschaltet ist. Sobald also die Kapazität CNl auf einem niedrigen Potential stehen soll, ist der Eingang zur Einheit S3 immer.auf einem hohen Potential, wodurch die Einheit S3 leitend gemacht wird und einen Leitweg zur Erde für die Kapazität CNl bildet, wenn die Impulsquelle φ4 erregt ist. Somit löst eine einzige Einheit, nämlich der Schalter 21, in Verbindung mit einer bereits vorhandenen

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Einheit das Problem der unkontrollierten Ladungskapazität CNl auf extrem einfache Weise im Vergleich zu bisherigen Lösungen dieses Problemes. Die Benutzung der Einheit S3 im leitenden Zustand ist insofern wichtig, als der Schalter 21 jedesmal dann betätigt wird/ wenn die Impulsquelle Φ4 erregt wird. Wenn jedoch die Kapazität CNl auf ein hohes Potential aufgeladen wird, liefert der Schalter 21 kein Erdpotential, da die Einheit S3 nicht leitend oder ausgeschaltet ist aufgrund eines niedrigen Potentials an ihrem Gate 8.

Während die zum Halten der Kapazität CNl auf Erdpotential notwendige Bedingung erfüllt ist durch gleichzeitigen Betrieb des Schalters 21 und der Einheit S3 im richtigen Moment, reicht diese Bedingung allein nicht aus, um sicherzustellen, daß ungesteuerte bzw. ungewollte Ausgangssignale nicht am Ausgang des Inverters erscheinen. Es wurde außerdem beobachtet, daß bei einem Wechsel des Einganges an der Klemme 10 der Einheit S3 während des Betriebsintervalls der φ4 die Einheit S3 abgeschaltet und damit der Halteweg zur Erde über den Schalter 21 und die Einheit S3 geöffnet wird, wodurch die unkontrollierte Ladung der Kapazität CNl während des Betriebes der Impulsquelle φ4 ermöglicht wird, die in der Entladung der Kapazität CN2 über die eingeschalteten Einheiten L2 und L3 resultiert. Die Änderung des Eingangssignales an der Anschlußklemme 10 während des Betriebes der Impulsquelle φ4 kann verhindert werden durch Einführung einer Verzögerung 9 hinreichender Dauer. Dadurch wird der Einfluß eines Eingangssignales auf den Schaltzustand von S3 verhindert, bis der Impuls der Impulsquelle φ4 endet. Alternativ kann auch ein FET 25, der von der Impulsquelle φ4 erregt wird, mit dem Gate 8 der Einheit S3 in Reihe gelegt werden. Bei diesem FET handelt es sich um einen Komplementärtyp zu allen anderen in der Schaltung der Fig. 2 verwendeten FETs. Die P-leitende Einheit 25 leitet normal mit Vorspannung null am Gate. Wird ein Impuls von der Impulsquelle φ4 an die Einheit 25 gelegt, so wird diese dadurch in den nichtleitenden Zustand versetzt und eine Änderung des Einganges verhindert, der das gewünschte Ausgangssignal beeinflussen könnte.

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In Fig. 3 ist eine Schaltung gezeigt, die eine Schnittstelle zwischen einer dynamischen und einer statischen Logik liefert. Die Schaltung wird zwar nicht im einzelnen erklärt, ihre Konstruktion und Arbeitsweise gehen jedoch aus einer genaueren Be- , Schreibung der Fig. 4 hervor. An dieser Stelle genügt die Feststellung, daß die Schaltung der Fig. 3 konstruktionsgemäß an ihrem Ausgangsanschluß entweder ein Signal mit hohem oder "niedrigem Pegel liefert in Abhängigkeit von der Art des an den Eingang des Transistors Q2 gelegten binären Eingangssignales. Zum Zwecke einer Erklärung wird angenommen, daß der FET R2 eingeschaltet oder leitend und der FET R3 ausgeschaltet oder nichtleitend ist aufgrund eines entsprechenden Eingangssignales an der Einheit Q2. Außerdem wird angenommen, daß ein Zyklus durch vier Taktphasen erfolgt, bis die Impulsquelle φ2 wieder betätigt wird. Aufgrund der Kopplungskapazitäten zwischen den Gates der Einheiten Rl und R4 und den Gates der Einheiten R2 bzw. R3 kann zu diesem Zeitpunkt ein Signal entsprechend der Darstellung in Fig. 3 über die Kopplungskapazitäten CFl und CF2 geleitet werden. Da die Einheit R2 eingeschaltet oder leitend ist, wird durch Anlegen einer zusätzlichen Spannung über CF2 die ,Betriebsbedingung der Einheit R2 nicht gestört. Da die Einheit R3 jedoch ausgeschaltet oder nichtleitend ist, reicht die über die Kapazität CFl gekoppelte Spannung aus, um die Einheit R3 aus dem ausgeschalteten oder nichtleitenden Zustand in den eingeschalteten oder leitenden Zustand umzuschalten. Unter diesen Umständen kann die Ausgangskapazität CN2 sich über die unkontrolliert eingeschaltete Einheit R3 und die Einheit R4 (die durch die Impulsquelle φ2 leitend ist) gegen Erde entladen. Dasselbe Problem tritt auf, wenn die Einheit R2 aus und die Einheit R3 eingeschaltet ist.

Die Schaltung der Fig. 4 zeigt eine Lösung des oben beschriebenen Problems» Die Schaltungsanordnung der Fig. 4 besteht aus einer ersten, zweiten und dritten Inverterstufe 31, 32 bzw. 33 und einer Ausgangsstufe 34, die alle durch die überlappenden Taktimpulse der Fig. IA erregt werden. Die Ausgangsstufe 34 speist

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eine relativ große Kapazität CN2, die einen entsprechend großen Treiberstrom fordert.

Der Inverter 31 umfaßt drei gleiche FETs mit der Beschriftung Ql, Q 2 und Q3. Diese Einheiten können N-leitend oder P-leitend sein, für die Darstellung wird angenommen, daß es sich um handelsübliche N-leitende Einheiten handelt. Der Inverter 31 ist in jeder Bezie-i hung ähnlich aufgebaut wie der Inverter 1 der Fig. 2, und der Inverter 32 besteht aus den Einheiten Q4, Q5 und Q6 und unterscheidet sich vom Inverter 31 nur dadurch, daß der Inverter 32 an die Impulsquelle Φ3 angeschlossen ist. Der aus den FETs Q7, Q8 und Q9 bestehende Inverter 33 unterscheidet sich von den Invertem 31 und 32 dadurch, daß seine Lage relativ zu den beiden anderen Invertern umgekehrt ist. Somit ist die Einheit Q9 mit den Einheiten Ql und Q4 und die Einheit Q8 mit den Einheiten S2 und S5 und die Einheit Q7 mit den Einheiten Q3 und Q6 vergleichbar. Die Ausgangsschaltung 34 umfaßt die FETs Rl bis R4, die relativ größer sind als die anderen Transistoren der in Fig. 4 gezeigten Schaltungsanordnung, so daß relativ große Ströme an die Ausgangskapazität CN2 geliefert werden müssen. Die Einheiten Rl bis R4 sind in Serie mit der Senke einer Einheit geschaltet, die an die Quelle einer anderen Einheit angeschlossen ist. Die Einheit Rl ist als Diode geschaltet und an eine Impulsquelle φ2 angeschlossen. Das Gate 35 der Einheit R2 ist mit dem Gate 36 der Einheit Q7 parallel geschaltet. Die Gates 35 und 36 sind an einen Knotenpunkt 37 angeschlossen, der zwischen Q4 und Q5 des Inverters 32 angeordnet ist. Das Gate 38 der Einheit R3 ist an einen Knotenpunkt 39 angeschlossen, der zwischen Q8 und Q9 angeordnet ist. Die FETs A und B sind in Serie geschaltet, wobei ein Anschluß von B bei 40 an die Impulsquelle φ3 angeschlossen ist. Ein Anschluß der Einheit A ist mit den Gates 35 und 36 am Knotenpunkt 41 parallel geschaltet. Ein FET C ist parallel mit der Einheit Q8 geschaltet und mit seinem Gate an die Impulsquelle φΐ angeschlossen. Die Gateelektrode der Einheit Q8 ist an die Gateelektrode des FET A und beide zusammen an die Impulsquelle φ2 angeschlossen. Die Gateelektrode der Einheit B ist am Punkt 39 ange-

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schlossen, der seinerseits wieder mit dem Gate der Einheit R3 verbunden ist. Die FETs A, B und C sind so verbunden, daß die Gates 35 und 36 zu gegebenen Zeitpunkten einmal in einem hohen oder leitenden Zustand und zum anderen Male in einem niedrigen oder nichtleitenden Zustand gehalten werden. Wenn also R2 nicht leitet, ist das Gate 35 im entsprechenden Moment an Erde gelegt, während das Gate 38 des R3 in demselben Intervall auf einem hohen Potential gehalten wird. Wenn das Gate 38 von R3 niedrig ist, wird es zur selben Zeit auf Erdpotential gehalten, in welcher das Gate

35 des R2 auf einem hohen Potential gehalten wird. Diese Zusammenhänge gehen aus der folgenden Beschreibung der Arbeitsweise der in Fig. 4 gezeigten Schaltung hervor.

Wenn angenommen wird, daß eine niedrige Spannung an den Eingang der Einheit Q3 des Inverters 31 gelegt und dieser dadurch in den nichtleitenden Zustand versetzt wird, wenn die Impulsquelle φΐ erregt wird, dann wird die Einheit Ql leitend und die Kapazität der Einheit Q6 auf die Spannung der Impulsquelle φΐ aufgeladen. Nachdem φΐ abgeschaltet ist, wird die Impulsquelle φ2 erregt, macht die Einheit Q2 leitend und schaltet die Einheit Ql ab. Da Q3 abgeschaltet ist, bleibt die Gatekapazität der Einheit Q6 geladen, obwohl die Einheit Q2 abgeschaltet ist. Wenn die Impulsquelle φ3 erregt wird, werden die Kapazitäten der Gates 35 bzw.

36 von R2 bzw. Q7 aufgeladen über die Einheit Q4 und die Knotenpunkte 37 und 41. Wenn die Impulsquelle φ4 erregt wird, wird die Einheit Q5 in Betrieb gesetzt und die Gatekapazitäten der Einheiten R2 und Q7 werden über die Knotenpunkte 41 und 37 und die Einheiten Q5 und Q6 entladen. Die Einheit Q6 ist bekanntlich eingeschaltet durch die aufrechterhaltene Ladung an ihrem Gate nach den Taktzyklen der Impulsquellen φΐ und φ2, wodurch ein vollständiger Leitweg zur Impulsquelle φ3 geschlossen wird, die auf niedrigem oder Erdpotential liegt während des Betriebes der Impulsquelle φ4. Während der φ4 wird die Kapazität des Gates 38 der Ein*· heit R3 über die eingeschaltete Einheit Q9 und den Knotenpunkt aufgeladen. Wenn der Taktzyklus wieder beginnt, schaltet die Impulsquelle φΐ die Einheit C ein und liefert eine Umgehung der Ein-

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heit Q8, die zu diesem Zeitpunkt abgeschaltet ist. Da die Einheit Q7 jedoch, die Kapazität ihres Gates 36 während des vorhergehenden Intervalls bei Einschalten der Impulsquelle φ4 entladen hatte,
bleibt während des Betriebes der Impulsquelle φΐ die Einheit Q7
abgeschaltet und die Kapazität des Gates 38 der Einheit R3 geladen. Da die Kapazität des Gates 38 der Einheit R3 geladen bleibt, befindet sich der an das Gate der Einheit B angeschlossene Knotenpunkt 39 auf demselben Potential und die Einheit B wird eingeschaltet. Wenn die Impulsquelle φ2 also erregt wird, werden
auch die Einheiten A, Q8, Rl und R4 in Betrieb gesetzt. Wenn die Impulsquelle φ2 in Betrieb genommen wird, werden in diesem Intervall bekanntlich Durchgangssignale aufgrund der Kopplung zwischen den Elektroden weitergeleitet und können Potentiale entweder an
das Gate 35 oder das Gate 38 legen und so ausgeschaltete Einheiten unkontrolliert einschalten. Im vorliegenden Falle wurde
bekanntlich die Kapazität des Gates 35 des R2 während der vorhergehenden Betätigung der Impulsquelle φ4 entladen, die die Einheit R2 abschaltete. Wenn also die Impulsquelle φ2 einschaltet, können die Kopplungskapazitäten zwischen den Gatelelektroden die Einheit R2 ein- und damit die Ausgangsstufe gegen Erde kurzschließen. Dieser Vorgang läuft ab, weil die Einheit R2 unkontrolliert eingeschaltet wird, während in der φ2 die Einheiten Rl, R3 und R4 eingeschaltet sind. Die unkontrollierte Operation der Einheit R2
wird dadurch verhindert, daß man den Knotenpunkt 41 auf Erdpotential legt über die Einheit A, die aufgrund der Operation der Impulsequelle φ2 eingeschaltet ist, und über die Einheit B, die dadurch eingeschaltet ist, daß sie mit dem Knotenpunkt 39 verbunden ist, der wiederum an die aufgeladene Spannung der Kapazität des
Gates 38 der Einheit R3 und über den Knotenpunkt an die Impulsquelle φ3 angeschlossen ist, die auf Erdpotential in dem Intervall steht, in welchem die Impulsquelle φ2 eingeschaltet ist. Somit schließen die Einheiten A und B die Kapazität des Gates 35
der Einheit R2 gegen Erde kurz während des Intervalls der φ2 und verhindern das unkontrollierte Einschalten der Einheit R2 aufgrund der Kopplungskapazität zwischen den Elektroden.

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Wenn die Ladungsbedingungen an den Gates 35 und 38 so umgekehrt werden, daß die Kapazität des Gates 35 aufgeladen und die Kapazität des Gates 38 der Einheit R3 entladen wird, dann sind die Einheiten R2 und R3 eingeschaltet bzw. ausgeschaltet. Da die Kapazität des Gates 35 der Einheit R2 aufgeladen wird, wird die Kapazität des Gate 36 der Einheit Q7 über den Knotenpunkt 41 ebenfalls aufgeladen und somit die Einheit Q7 eingeschaltet, d. h. leitend. Da die Kapazität des Gates 38 der Einheit R3 aber auch entladen wird, befindet sich die Gatekapazität der Einheit B über dem Knotenpunkt 36 in demselben Zustand. Der Zustand dieser Einheiten zeigt natürlich an, daß am Anfang eine hohe Spannung an den Eingang gelegt und damit die Einheit Q3 in Betrieb genommen wurde. Wenn also die Impulsquelle φΐ zum zweitenmal betätigt wird, wird die Einheit C erregt und das Gate 38 über diese Einheit C und die Einheit Q 7 an Erde gelegt, die vorher erregt wurde. Unter diesen Umständen wird die Kapazität des Gates 38 der Einheit R3 gegen die Impulsquelle φ4, die während des Betriebes der Impulsquelle φΐ auf Erdpotential steht, entladen. Wenn die Impulsquelle φ2 arbeitet, werden die Einheiten A, Q8, Rl und R4 erregt. Unter diesen Umständen lädt sich die Ausgangskapazität CN2 über die Einheiten Rl und R2 auf das Potential der Impulsquelle φ2 auf. Zu diesem Zeitpunkt macht die Kopplungskapazität zwischen den Gates der Ausgangsschaltung normalerweise die Einheit R3 leitend und entlädt dadurch die Kapazität CN2 gegen Erde, wodurch ein Ausgangssignal mit niedrigem Pegel erzeugt wird an der Stelle, an welcher es hoch sein sollte. Da die Einheit Q8 jedoch durch Betätigung der Impulsquelle φ2 erregt wird, wird das Gate 38 über den Knotenpunkt 39, die Einheit Q8 und die eingeschaltete Einheit Q7 an Erdpotential gelegt, welches das Potential der Impulsquelle φ4 während des Betriebes der Impuls- " quelle φ2 ist. Zur gleichen Zeit wird der Knotenpunkt 39 an Erdpotential gelegt, dadurch die Einheit B abgeschaltet und der . Knotenpunkt 41 auf dem Potential der Impulsquelle φ2 gehalten, obwohl die Einheit A eingeschaltet ist. Unter diesen Umständen lädt sich die Ausgangskapazität CN2 auf das Potential von φ2 auf. Wenn φΐ, φ3 oder φ4 an die Einheit R4 gelegt werden, bleibt

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die Kapazität CN2 geladen, da die Einheit R3 dadurch erregt gehalten wurde, daß ihr Gate 38 über den Knotenpunkt 39 und die Einheiten Q7 und Q8 an Erde gelegt wurde.

Während die Einheiten R2 und R3 an die entsprechenden Potentiale gemäß obiger Darstellung gelegt.sind, wirkt der Inverter 32 so, daß er die Ausgangsschaltung 34 von jeder unerwünschten Änderung an den Einheiten R2 und R3 trennt, die aufgrund einer Änderung des Eingangssignales auftreten könnte. Jede unkontrollierte Änderung, die am Eingang während der Intervalle der φΐ und der φ2 auftreten kann, kann also den Ausgang nicht beeinflussen, da der Inverter 32 durch die Impulsquellen φ3 und φ4 gesteuert wird, die während der Intervalle der φΐ und der φ2 auf Erdpotential liegen. Selbst wenn sich der Eingang ändert und Q6 leitet, kann diese Änderung nicht übertragen werden und die Ausgangsstufe beeinflussen, bevor die Impulsquellen Φ3 und Φ4 wieder erregt werden. Der Inverter 32 liefert nicht nur ein Steuersignal für die Ausgangsstufe 34, sondern trennt gleichzeitig auch noch den Eingang vom Ausgang.

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Claims

PATENTANSPRÜCHE

1. - Schaltungsanordnung zur Vermeidung unkontrollierter Aus-

gangssignale in Isolierschicht (IG)-FET-Treiberschaltungen aufgrund der Kapazität zwischen den Elektroden, dadurch gekennzeichnet, daß eine mit Taktimpulsen (φΐ, <j>2, ...) getaktete FET-S chal tungs anordnung (2) vorgesehen ist, deren Ausgangskapazität (CN2) in einem gegebenen Taktzyklus (φ4) in Abhängigkeit von einem Signal hohen oder niedrigen Pegels an der Gatekapazität (CNl) mindestens eines Eingangs-FETs (L3) der FET-Schaltungsanordnung (2) ge- bzw. entladen wird, daß ein Inverter (1) ein Eingangasignal in ein Signal hohen oder niedrigen Pegels an der Gatekapazität (CNl) invertiert,

daß eine mit mindestens dem einen Eingangs-FET (L3) und dem Inverter (1) verbundene Begrenzerschaltung (17) die Gatekapazität (CNl) während eines Teils des gegebenen Taktzyklus (φ4) auf dem niedrigen Spannungspegel des, Eingangssignals hält,

und daß eine Verzögerungsschaltung (9) oder ein getakteter FET (25) den Inverter (1) während dieses Teils des gegebenen Taktzyklus (φ4) gegen einen Pegelwechsel des Eingangssignals isoliert.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die FET-Schaltungsanordnung (2) ein Inverter Ist.

3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der Inverter (1) eine Schaltungsanordnung aus FETs ist.

077 209852/0962

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Begrenzerschaltung (17) einen mit der Gatekapazität (CNl) und der zugehörigen Eingabeschaltung verbundenen Schalter (21) enthält, und daß Eingabeschaltung und Schalter (21) während des Teils des gegebenen Taktzyklus (φ4) erregt sind und die Gatekapazität (CNl) über Leitungen (23, 24) und Transistor (S3) mit dem niedrigen Pegel des Signals verbinden.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der getaktete FET (25) während des Teils des gegebenen Taktzyklus (φ4) nicht leitet.

Y0 970O77 209852/0962

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