DE2025857A1 - Datenspeicherschaltung in der Form einer zweiphasigen Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit und geringer Leistungsaufnahme - Google Patents

Datenspeicherschaltung in der Form einer zweiphasigen Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit und geringer Leistungsaufnahme

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DE2025857A1
DE2025857A1 DE19702025857 DE2025857A DE2025857A1 DE 2025857 A1 DE2025857 A1 DE 2025857A1 DE 19702025857 DE19702025857 DE 19702025857 DE 2025857 A DE2025857 A DE 2025857A DE 2025857 A1 DE2025857 A1 DE 2025857A1
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Hideki Dan San Jose Calif. Izumi (V.St.A.)
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National Semiconductor Corp
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Description

National Semiconductor Corporation, Santa Clara, Kalif. (V.St.A.)
Datenspeicherschaltung in der Form einer zweiphasigen Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit und geringer
Leistungsaufnahme.
Für diese Anmeldung wird die Priorität aus der entsprechenden U.S.-Anmeldung Serial No. 828 246 vom 27. Mai I969 in Anspruch genommen.
Die Erfindung bezieht sich allgemein auf Datenverarbeitjungs· einrichtungen in integrierter Bauweise und insbesondere auf eine neuartige dynamische Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit mit zwei Taktphasen.
Bei bekannten Ausführungen von Schieberegisterzellen in integrierter Schaltungstechnik treten zwei Hauptprobleme auf. Das erste Problem besteht in der hohen Verlustleistung und das zweite in der zum Betrieb der Schaltungen erforderlichen Anzahl von Takteingängen. Um die hohe Verlustleitung zu verringern, werden bei dem derzeitigen Stand der Technik zusätzliche Schaltungselemente benötigt, wodurch natürlich wiederum zusätzliche Plättchenfläche in Anspruch genommen wird. Die deraeit erhältlichen integrierten Schaltungselemente dieser
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Ausführung, welche mit einer geringen Plattchenflache auskommen, sind mit dem Nachteil einer hohen Verlustleistung bei hohen Betrieb sfrequenzen behaftet. Das ist darauf zurückzuführen, daß während des aktiven Taktüberganges ein direkter Gleichstrom-Impedanzweg zur Masse vorhanden sein muß.
Bekannte Schieberegisterzellen, welche die erwünschten Merkmale eines geringen Leistungsbedarfs und einer- geringen Plättchenfläche besitzen, benötigen in den meisten Fällen zusätzliche Taktleitungen. Bei derartigen Systemen muß in der Regel eine vierphasige Taktgeberanordnung vorgesehen sein, wodurch die Antriebserfordernisse sehr verwickelt werden. Der Benutzer muß also vier Taktgeberpuffer vorsehen, damit ein Hochfrequenzbetrieb möglich wird. Obwohl in einem vierphasigen Taktgebersystem zwei Taktgeber intern erzeugt werden können, wird bei einer derartigen Anordnung sehr viel Leistung verbraucht und außerdem die obere Grenze der Arbeitsgeschwindigkeit der Einrichtung stark herabgesetzt. Die Nachteile der bekannten Einrichtungen 3ind daher offensichtlich, indem nämlich zur Erzielung eines Registers, das einen geringen Leistungsbedarf und hohe Arbeitsgeschwindigkeit hat, wertvolle Plättchenfläche verschenkt und ein vierphasiges Taktgebersystem verwendet werden muß.
Die Aufgabe der Erfindung ist daher in erster Linie darin zu sehen, eine neuartige und verbesserte Datenspeicherzelle, insbesondere von integriertem Aufbau zu schaffen, die eine kompakte Größe und niedrige Verlustleistungseigemchaften aufweist und nur zwei Taktphaseneingänge benötigt. Weiterhin bezweckt die Er-
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findung die Schaffung eines neuartigen integrierten Schieberegisterelementes mit einem niedrigen Leistungsbedarf und hoher Arbeitsgeschwindigkeit j das eine Mindestzahl von Bauteilen aufweist und nur einen zweiphasigen Taktgebereingang benötigt.
Die vorgeschlagene Datenspeieherschaltung, welche eine erste, eine zweite und eine dritte Anschlußklemme zur Eingabe von jeweils drei diskreten Eingangssignalen aufweist, ist erfindungsgemäß gekennzeichnet durch eine mit der ersten Anschlußklemme verbundene und auf ein an diese angelegtes Eingangssignal ansprechbare und dabei das an die zweite Eingangsklemme angelegte Eingangssignal mit einer ersten Signalspeichervorrichtung koppelnde erste Schaltvorrichtung, eine zweite Schaltvorrichtung mit Steuereingängen, die auf ein in der ersten Signalspeichervorrichtung gespeichertes Signal und ein an die erste Anschlußklemme angelegtes Eingangssignal ansprechbar sind und dazu dienen, das an die erste Anschlußklemme angelegte Signal in Abhängigkeit von einem der Steuereingänge in eine zweite Speichervorrichtung einzugeben, eine auf ein an die dritte Anschlußklemme angelegtes Eingangssignal ansprechbare dritte Schaltvorrichtung, die dazu dient, die in der zweiten Signalspeichervorrichtung gespeicherten Signale in eine dritte Signalspeichervorrichtung einzugeben, eine vierte Schaltvorrichtung mit Steuereingängen, die auf ein in der dritten Signalspeichervorrichtung gespeichertes Signal und eine an die dritte Anschlußklemme angelegtes Eingangssignal ansprechbar sind und dazu dienen, das an die dritte Anschlußklemme angelegte Signal in eine vierte Signalspeichervorrichtung zur
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ORIGINAL INSPECTED
Speicherung in dieser einzugeben, wenn einer der Steuereingänge der vierten Signalschaltvorrichtung betätigt wird, und durch eine mit der vierten Signalspeichervorrichtung gekoppelte Ausgangsklemme .
Die integrierte Schieberegisterzelle verwendet Feldeffekttransistor- (abgekürzt: FET) -Bauelemente und zwei Taktphaseneingänge. Die sechs Transistoren bestehen aus zwei Schaltelementen, zwei Voraufladungselementen und zwei logischen Steuerelementen, wobei die entsprechenden Takteingangssignale abwechselnd erfolgen und gleichzeitig einen Aufladeweg und einen Masseweg jeweils zum Aufladen und Entladen bestimmter Eigenkapazitäten von pn-übergängen innerhalb der Schaltung bilden. Ein eingegebenes Datenbit durchläuft die Zelle in einem vorbestimmten Zeitintervall.
Mehrere entsprechend der Erfindung ausgebildete Zellen können in Reihen angeordnet und in eine vorgegebene integrierte Schaltung einbezogen werden, so daß eine Verzögerungsleitung entsteht, die in der Lage ist, ein eingegebenes Signal über jede vorbestimmte Zeitspanne hinweg zu verzögern.
Die neuartige Schieberegisterzelle besitzt die Vorteile eines niedrigen Leistungsbedarfs und einer hohen Arbeitsgeschwindigkeit, die einem Vierphasensystem eigen sind. Außerdem behebt die einzigartige Schaltungsausführung der neuartigen Registerzelle sehr hoher Arbeitsgeschwindigkeit und von äußerst geringem Leistungsbedarf zugleich in einem hohen Grade einige Nachteile des Vierphasensystems. Zu diesen Verbesserungen gehö-
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1. Nur ein zweiphasiges Taktsystem ist zum Betrieb des Systems erforderlich.
2. Sämtliche Schaltungselemente der Zelle haben nur sehr kleine Ausdehnung.
3· Die Dichte der Schaltungselemente bezogen auf die Fläche der
Zelle ist wesentlich gesteigert*
4. Die Antriebserfordernisse sind im Vergleich zu dem bekannten Vierphasensystem auf die Hälfte verringert.
Um den ganzen Umfang der Erfindung für den Fachmann ersichtlich werden zu lassen, wird im nachfolgenden das in der Zeichnung dargestellte bevorzugte Ausführungsbeispiel der Erfindung näher erläutert. .
Fig. 1 ist ein schematischer Schaltplan einer Schieberegisterzelle nach der Erfindung.
Fig. 2 ist ein Zeitdiagramm und zeigt die an ausgewählten
Punkten der Schaltung der Fig. 1 erscheinenden Wellenformen.
Fig. 3 ist eine Draufsicht auf eine Schieberegisterzelle in
integrierter Ausführung entsprechend der Erfindung, Fig. 4 ist ein Querschnitt entlang der Linie 4-4 der Fig. 3· Fig. 5 ist ein Querschnitt entlang der Linie 5-5 der Fig. 3·
In Fig. 1 der Zeichnung ist in schematischer Form ein Paar von Eingabeleitungen Io und 11 für Taktimpulse,, im nachfolgenden kurz als Taktleitungen bezeichnet, dargestellt, an welche ein Paar
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von Takteingangssignalen ΦΙ und Φ2 angelegt werden kann. Ein digitales Eingangssignal kann der Schaltung an der Eingangsklemme 14 zugeführt und nach einer vorbestimmten Verzögerungszeit an der Ausgangsklemme 16 abgegriffen werden.
Wie aus der Darstellung ersichtlich, ist die Eingangsklemme 14 mit der Quelle 18 eines ersten Feldeffekttransistors T" verbunden. Das Tor 20 von T1 ist mit der Taktleitung Io verbunden,
v während die Senke 22 von T^ unmittelbar mit dem Tor 24 eines zweiten Feldeffekttransistors T2 verbunden ist, dessen Quelle 26 wiederum mit der Taktleitung 10 und dessen Senke 28 mit der Quelle 30 eines vierten Feldeffekttransistors T1. verbunden ist. Die Quelle 26 von FET T2 ist außerdem mit der Quelle 32 eines dritten Feldeffekttransistors T, verbunden, dessen Senke 34 wiederum mit der
Senke 28 von T0 verbunden ist. Das Tor 36 von T, ist unmittelbar t 3
mit der Taktleitung 10 verbunden.
Das Tor 38 von T^ ist mit der Taktleitung 12, und die
,40 von T1. ist unmittelbar mit dem Tor 42 eines fünften Feldeffekt-
6ift
transistors T1. verbunden, dessen e 44 mit der Äusgangsklemme 16 gekoppelt ist. Die 46 von Tn. ist unmittelbar mit der Taktleitung 12 gekoppelt. Der sechste Feldeffekttransistor Tg ist an seiner 48 mit der^QweiA®. 44 von T5, und an seiner CUUU GUUO
U GUxUOl
Sonka 50 mit der Senke 46 von T5 verbunden. Das Tor 52 von ist mit der Takt leitung 12 verbunden.
An den Punkten B, C, D und E sind jeweils Kapazitäten C1, C2 C, bzw. Ch mit der Schaltung verbunden, auf die weiter unten aus-
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führlicher eingegangen werden soll. Zwischen Tor und Quelle, sowie zwischen Tor und Senke jedes Feldeffekttransistors sind bestimmte Kapazitäten C3 und C . dargestellt, die ebenfalls weiter unten ausführlicher erläutert werden.
Die Arbeitsweise der in Fig. 1 dargestellten Schaltung soll anhand des in Fig. 2 gezeigten Zeitdiagramms erläutert werden. Wenn die Takteingangssignale Φ1 und Φ2, die um 90° zueinander phasenversetzt sind, an die Taktleitungen 10 bzw. 12 angelegt werden und ein Logik-Eingangssignal (Binärvariable) der beispielsweise in Teil (c) von Fig. 2 dargestellten Beschaffenheit eingegeben wird, lassen sich an den Knotenpunkten B, C, D bzw. E der Schaltung der Fig. 1 die in den Teilen (d), (e), (f) bzw. (g) dargestellten Wellenformen beobachten.
Die Schaltung hat grundsätzlich zwei Hauptfunktionen. Die erste Funktion wird durch die Transistoren T. und Tu bewirkt, die als Signalkopplungsvorrichtungen arbeiten. Wenn T. eingeschaltet ist, koppelt er das an der Eingangsklemme 14 angelegte Eingangssignal in die Speicherkapazität C1, während T1^ im Einschaltzustand die in der Kapazität C2 gespeicherte Energie in die Speicherkapazität C, koppelt. Die anderen Transistoren T2 und T,, sowie Tr und Tg lassen sich als Auflade- und Entladeelemente bezeichnen, deren Arbeitsweise am besten anhand eines Beispiels beschrieben werden kann.
Wenn an die Eingangsklemme IM ein Logiksignal 1 angelegt wird, das in der Metall-Oxid-Halbleiter-Technik als eine Spannung
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definiert ist, die stärker negativ ist als ein Logiksignal 0, ist der Transistor T1 zunächst nichtleitend oder abgeschaltet. Wenn jedoch·an das Tor 20 der erste Taktimpuls 60 der Taktphase 1 angelegt wird, wird T1 in den leitfähigen Zustand gebracht und lädt die Kapazität C1 auf den Logikzustand 1 auf, wie in Teil (d) von Fig. 2 bei 62 dargestellt ist. Wenn daher T1 leitend ist, wird der Knotenpunkt B auf das Niveau des Logiksignals 1 angehoben.
Da das Tor 24 von Tp unmittelbar mit dem Knotenpunkt B gekoppelt ist, befindet es sich gleicherweise in dem Logikzustand 1 und schältet den Transistor T2 an. In entsprechender Weise wird das Tor 36 von T, auf das Niveau des Logiksignals 1 angehoben, "da es unmittelbar mit der Taktleitung 10 verbunden und T, angeschaltet ist. Das Ergebnis ist, daß von der Taktleitung 10 ein Aufladeweg durch die beiden Transistoren Tp und T, gebildet wird, über den die Kapazität Cp auf einen Logikzustand 1 voraufgeladen wird, wie in Teil (e) von Fig. 2 dargestellt ist.
Wenn jedoch die Taktphase von Φ1 auf das Niveau des Logiksignals 0 zurückgeht, so daß die Leitung 10 praktisch einen Masseschluß für die Schaltung bildet, wird der Transistor T, abgeschaltet. T2 bleibt jedoch infolge des in C1 gespeicherten Potentials angeschaltet. Daher wird C2 über T2 auf den Logikzustand 0 zurück entladen.
Kurze Zeit später geht die Taktleitung 12, die sich bis dahin in dem Logikzustand 0 befand, auf einen Logikzustand 1 zurück,
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wie in Teil (b) der Fig. 2 bei 66 dargestellt ist. Gleichzeitig nimmt das an die Klemme 14 angelegte digitale Eingangssignal den Wert des Logiksignals 0 an. Wenn sich die Taktleitung 12 jetzt im Logikzustand 1 befindet, wird der Transistor T1. angeschaltet und überträgt die in der Kapazität C2 gespeicherte Ladung in die Kapazität C,. Da jedoch T2 angeschaltet bleibt, nachdem C2 zunächst aufgeladen worden ist, ist in C2 keine Ladung gespeichert, und die Kapazität C, bleibt in dem Logikzustand O, wie in Teil (f) der Fig. 2 bei 68 dargestellt ist.
Da sich der Knotenpunkt D nunmehr in einem Logikzustand 0 befindet, kann T1. nicht angeschaltet werden, und da andererseits das Tor 52 von Tg unmittelbar mit der auf dem Niveau des Logiksignals 1 befindlichen Taktleitung 12 verbunden ist, wird Tg angeschaltet, und die Kapazität C1, wird auf einen Logikzustand 1 aufgeladen, falls sie nicht schon in dieser Weise aufgeladen ist. Zu Ende des an die Taktleitung 12 angelegten Taktimpulses 66 werden T1J und Tg wiederum abgeschaltet, da das Potential an ihren Toren auf Null zurückgebracht wird, wobei T^ gesperrt bleibt, da in der Kapazität C, keine Ladung gespeichert ist.
Kurze Zeit später wird die Taktleitung 10 durch den Impuls 70 wiederum auf einen Logikzustand 1 gebracht, schaltet T1 an und entlädt die Kapazität C. zurück auf den Logikzustand 0. Dadurch wird der Transistor T2 abgeschaltet, wobei jedoch der Impuls 70 gleichzeitig T, anschaltet, so daß die Kapazität C2 durch T, auf einen Logikzustand 1 aufgeladen wird. Zu Ende des InpulMB 70 werden die Transistoren T1 und T, wiederum abgeschal-
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- Io -
tet, wobei die Kapazität C1 in dem Logikzustand 0 verbleibt. T2 bleibt jedoch jetzt abgeschaltet, da C1 keine Ladung aufweist, während C2 auf den Logikzustand 1 aufgeladen bleibt.
Kurze Zeit später, wenn die Taktleitung 12 durch den Impuls 72 auf einen Logikzustand 1 gebracht wird, wird der Tran sistor T11 angeschaltet, und die Kapazität C2 durch T^ in die Kapazität C, entladen, so daß der Knotenpunkt D in den Logikzustand 1 kommt. Dadurch wird T5 angeschaltet, und der Impuls 72 in der Leitung 12 schaltet Tg an und bringt die Kapazität Ch in einen Logikzustand 1. Wenn jedoch zu Ende des Impulses 72. die Transistoren T1^ und Tg abgeschaltet werden, bleibt der Transistor T1- infolge der in der Kapazität C-, gespeicherten Ladung angeschaltet, und die Kapazität C1^, die bis dahin in einem Logikzustand 1 gehalten worden ist, kann sich durch T1.
Leitung 12 hin entladen, so daß der Knotenpunkt E in den Logikzustand 0 kommt, wie in Teil (g) der Fig. 2 bei 7k dargestellt ist.
Wie somit ersichtlich, ist das vorher an der Klemme 14 eingegebene Logikeignal 1 in einer Taktperiode durch die Schaltung hindurch zur Ausgangsklemme 16 verschoben worden, oder anders ausgedrückt, das Signal ist um eine Taktperiode verzögert worden. Um daher eine beliebige vorbestimmte Signalverzögerung von X Taktperiöden zu erzielen, ist es lediglich erforderlich, (X-I) Stufen der in Fig. 1 dargestellten Ausführung in Kaska^· denschaltung an die Ausgangsklemme 16 anzuschlieasen, so daß
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das an der letzten Stufe erscheinende Ausgangssignal gegenüber dem EingabeZeitpunkt an der Eingangsklemme 14 um X Taktperioden verzögert ist.
Anhand der Figuren 3,4 und 5 der Zeichnung soll nun ein tatsächliches physikalisches Ausführungsbeispiel der Erfindung in integrierter Bauweise erläutert werden. Bei dieser Ausführungsform sind mehrere p-Zonen 100-106 vermittels eines bekannten Verfahrens zur Herstellung integrierter Schaltungen in der dargestellten Weise in eine n-Unterläge 108 eindiffundiert. Dann wird über der gesamten Plättchenfläche ein Oxidbelag 110 zur Ausbildung gebracht, und die Tor flächen T^ - Tg, sowi,e die Kontaktflächen 112-118 werden entsprechend den bekannten Verfahren in dem Belag 110 ausgeätzt. Dann werden die Metallanschlüsse 120-126 aufgedampft, ausgeätzt und über die Plättchenfläche legiert, um die gewünschten Tore, Anschlüsse und ohmschen Kontakte auszubilden.
Bei der hier dargestellten Ausführung ist die Eingangsklemme 14 der Fig. 1 mit der p-Zone 100, und die Ausgangsklemme 16 der Fig. 1 mit der p-Zone 106 verbunden. Der Metallanschluß 120 dient zur.Eingabe des Takteingangssignals Φ1, und der Metallanschluß 124 zur Eingabe des Takteingangssignals Φ2. Die Anschlüsse 120 und 124 weisen jeweils seitliche Schellen 126 bzw. 128 auf, die über Abschnitte der p-Zonen 100 und 103 hinweggeführt, sind. Diese Schellen dienen zur Vergrößerung der Kapazität zwischen Tor und Quelle der Transistoren T1 und Tu, so daß zusätzliche Energie von den Anschlüssen 120 und 124 der Taktlei-
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J-C-
tungen in die Kapazitäten Cp und Cj. gekoppelt und die von diesen abgezogene Energie in die nachgeschalteten Kapazitäten eingebracht werden kann.
Es ist ersichtlich, daß die in Fig. 1 der Zeichnung dargestellten Kapazitäten C^, C2, C, und C^ in den Figuren 3, 1I und 5 nicht als diskrete Elemente dargestellt sind. Diese Kapazitäten stellen die Übergangskapazitäten dar, die natürlicherweise in einer integrierten Schaltung an den verschiedenen pn-übergängen vorhanden sind und der Schaltung von Haus aus eigene Schaltungselemente darstellen. Diese stellen in der hier beschriebenen Ausführungsform der Erfindung ein besonders vorteilhaftes Merkmal dar, indem sie die Anordnung zusätzlicher diskreter Kapazitäten überflüssig machen.
Wie aus der in Fig. 3 dargestellten Ausführungsform ersichtlich, eignet sich die dargestellte Anordnung auf dem Plättchen gut zur linearen Wiederholung über die Oberfläche des Plättchens, so daß eine Vielzahl gleicher Zellen dichtgedrängt auf einem Plättchen vorgegebener Größe angeordnet werden kann und eine bestmögliche Ausnutzung der zur Verfügung stehenden Plättchenfläche ermöglicht. Die doppelt schraffierte Fläche auf der rechten Seite der Fig. 3 enthält die Bauelemente T. und T, einer zweiten Zelle, die in Reihe mit der beschriebenen Zelle angeordnet ist.
Entsprechend einer bevorzugten Ausführungsform beträgt; die
insgesamt für jede Zelle benötigte Plättchenfläche angenähert
O 006 606 mm (13»3^ square mils). Das ist darauf zurückzuführen,
Jb*. * / 7 P
O O 9 H b O / -T 8 F 3
daß für alle Feldeffekttransistoren der Zelle solche von einer Mindestgröße verwendet werden können, da die Schaltung keinen direkten Gleichstromweg zur Masse benötigt. Die zum Betrieb der Zelle benötigte Leistung ist äußerst gering und nur so groß, um die verschiedenen Eigenkapazitäten (Intririsic-Kapazitäten) aufzuladen, die den Knotenpunkten A-E zugeordnet sind. Beispielsweise beträgt die beabsichtigte Verlustleistung jeder Zelle bei Frequenzen von mehr als 18 MHz weniger als 0,150 mW/Bit. Der bevorzugte Arbeitsbereich der hier offenbarten Zelle liegt oberhalb von 30 MHz.
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Claims (10)

  1. -111 - ·
    Patentansprüche
    p Datenspeicherschaltung mit einer ersten, zweiten und dritten Anschlußklemme zur Eingabe von jeweils drei diskreten Eingangssignalen, gekennzeichnet durch eine mit der ersten Anschlußklemme (10) verbundene und auf ein an dieses angelegtes Eingangssignal (ΦΙ) ansprechbare und dabei das an die zweite Eingangsklemme (14) angelegte Eingangssignal mit einer ersten Signalspeichervorrichtung (C1) koppelnde erste Schaltvorrichtung (T1), eine zweite Schaltvorrichtung (T2, T) mit Steuereingängen, die auf ein in der ersten Signalspeichervorrichtung gespeichertes Signal und ein an die erste Anschlußklemme angelegtes Eingangssignal ansprechbar sind und dazu dienen, das an die erste Anschlußklemme angelegte Signal in Abhängigkeit von einem der Steuereingänge in eine zweite Speichervorrichtung (Cp) einzugeben, ehe auf ein an die dritte Anschlußklemme angelegtes Eingangssignal ansprechbare dritte Schaltvorrichtung (T11), die dazu dient, die in der zweiten Signalspeichervorrichtung gespeicherten Signale in eine dritte Signalspeichervorrichtung (C,) einzugeben, eine vierte Schaltvorrichtung (T5, Tg) mit Steuereingängen, die auf ein in der dritten Signalspeichervorrichtung gespeichertes Signal und eine an die dritte Anschlußklemme angelegtes Eingangssignal ansprechbar sind und dazu dienen, das an die dritte Anschlußklemme angelegte Signal in eine vierte Signalspeichervorrichtung (C^) 55ur Speicherung in dieser einzugeben, wenn einer der Steuereingänge der vierten Schaltvorrichtung betätigt wird, und durch eine mit dar vierten Signal-
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    speichervorrichtung gekoppelte Ausgangsklemme (16).
  2. 2. Datenspeicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltvorrichtungen aus Feldeffekttransistoren bestehen,
  3. 3. Datenspeicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die dritte Schaltvorrichtung jeweils aus einem einzigen Feldeffekttraneistor3 und die zweite und die vierte Schaltvorrichtung jeweils aus zwei parallelgeschalteten Feldeffekttransistoren bestehen.
  4. k. Datenspeicherschaltung nach Anspruch 3j dadurch, gekennzeichnet, daß die Schaltung in integrierter Technik auf einem einzigen Iialbleiterplättchen (Io8) ausgebildet ist.
  5. 5· Datenspeicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Signalspeichervorrichtungen aus bestimmten Eigenkapazitäten der pn-übergänge der jeweiligen integrierten Schaltungselemente bestehen.
  6. 6. Datenspeicherschaltung nach Anspruch 5f dadurch gekennzeichnet, daß die erste und die dritte Eingangsklemme (10, 12) zur Eingabe von um 90° zueinander phasenversetzten Taktphaseneingangssignalen ausgelegt sind, und die zweite Eingangsklemme (1*0 zur Eingabe eines digitalen Eingangs signals ausgelegt ist, so daß die Datenspeicherschaltung als dynamische Schieberegisterzelle hoher Arbeitsgeschwindigkeit mit zwei Takteingängen betreibbar ist.
    009BBO/ 18 S3
  7. 7. Datenspeicherschaltung nach Anspruch 6, dadurch gekennzeichnet, daß eine Vielzahl von Schaltungen auf einem einzigen Halbleiterplättchen angeordnet ist.
  8. 8. Datenspeicherschaltung, insbesondere integrierte Schieberegisterzelle, durch welche ein Eingangssignal um ein vorbestimmtes Zeitintervall verzögert wird, nach Anspruch 1, gekennzeichnet durch einen ersten Taktphasenanschluß (Φ1, 10) und einen zweiten Taktphasenanschluß (Φ2, 12), eine Eingangsklemme (14) und eine Ausgangsklemme (16), einen ersten Feldeffekttransistor (T.), dessen Tor (20) mit dem ersten Anschluß (10) und dessen Quelle (18) mit der Eingangsklemme (14) verbunden ist, einen zweiten Feldeffekttransistor (T2), dessen Tor (21O mit der Senke (22) des ersten Feldeffekttransistors und dessen Quelle (2O mit dem ersten Anschluß (10) verbunden ist, einen dritten Feldeffekttransistor (T,), dessen Tor (36) mit dem ersten Anschluß, dessen Quelle (32) mit der Quelle (26) des zweiten Feldeffekttransistors, und dessen Senke (3*0 mit der Senke (28) des zweiten Feldeffekttransistors verbunden ist, einen vierten Feldeffekttransistor (T1J), dessen Tor (38) mit dem zweiten Anschluß (12) und dessen Quelle (30) mit den Senken (28, 31O des zweiten und des dritten Feldeffekttransistors verbunden ist, einen fünften Feldeffekttransistor (T-), dessen Tor (42) mit der Senke (4o) des vierten
    5 QU
    Feldeffekttransistors, dessen Sa (46) mit dem zweiten An-Schluß (12) und dessen e (44) mit der Ausgangsklemme (16) verbunden ist. und durch einen sechsten Feldeffekttransistor (Tg), dessen Tor (52) und as (50) mit dem zweiten Anschluß
    009850/1853 Aft *
    (12) und dessen (48) mit der Ausgangsklemme (16) verbunden ist.
  9. 9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Quell- und die Senkzonen (100-106) der Feldeffekttransistoren aus p-Fremdstoff bestehen, der in eine n-Halbleiterunterlage (108) eindiffundiert ist.
  10. 10. Schaltung nach Anspruch S3 dadurch gekennzeichnet, daß die Anschlüsse aus parallel zueinander über die Oberfläche der integrierten Schaltung angeordneten Metallstreifen (120, 124) bestehen und jeweils schellenförmig vorstehende Abschnitte (126, 128) aufweisen, die in einer solchen Weise jeweils über vorbestimmte Abschnitte der Senkzonen des zweiten und des dritten Feldeffekttransistors und über vorbestimmte Abschnitte der Senkzorien des fünften und des sechsten Feldeffekttransistors hinweggeführt 3ind, daß die zwischen Tor und Quelle vorhandenen Kapazitäten des ersten und des vierten Feldeffekttransistors jeder Zelle einen höheren Wert aufweisen.
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DE19702025857 1969-05-27 1970-05-27 Datenspeicherschaltung in der Form einer zweiphasigen Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit und geringer Leistungsaufnahme Pending DE2025857A1 (de)

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