JPH11203265A - マイクロコンピュータ - Google Patents
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- JPH11203265A JPH11203265A JP10007829A JP782998A JPH11203265A JP H11203265 A JPH11203265 A JP H11203265A JP 10007829 A JP10007829 A JP 10007829A JP 782998 A JP782998 A JP 782998A JP H11203265 A JPH11203265 A JP H11203265A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 入出力部を構成する回路と、ロジック部やメ
モリ部などの内部回路とで異なる電源電圧を使用するマ
イクロコンピュータにおいて、内部回路と入出力部を構
成する回路との間で、異なる電圧レベルの信号を授受を
可能であって、かつ、スルーレートコントロールが可能
なマイクロコンピュータを提供する。 【解決手段】 入出力PAD部5は、外部端子OTに接
続される入力保護回路51、入力保護回路51に接続さ
れる出力バッファ52、TTL入力検出回路53、シュ
ミットタイプ入力検出回路54、内部回路との間で異な
る電圧レベルの信号を授受を可能にする電圧変換部55
とを備えている。
モリ部などの内部回路とで異なる電源電圧を使用するマ
イクロコンピュータにおいて、内部回路と入出力部を構
成する回路との間で、異なる電圧レベルの信号を授受を
可能であって、かつ、スルーレートコントロールが可能
なマイクロコンピュータを提供する。 【解決手段】 入出力PAD部5は、外部端子OTに接
続される入力保護回路51、入力保護回路51に接続さ
れる出力バッファ52、TTL入力検出回路53、シュ
ミットタイプ入力検出回路54、内部回路との間で異な
る電圧レベルの信号を授受を可能にする電圧変換部55
とを備えている。
Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に、入出力部を構成する回路と内部回路と
で異なる電源電圧を使用するマイクロコンピュータの改
良に関する。
タに関し、特に、入出力部を構成する回路と内部回路と
で異なる電源電圧を使用するマイクロコンピュータの改
良に関する。
【0002】
【従来の技術】図8に従来のマイクロコンピュータ10
の構成をブロック図で示す。マイクロコンピュータ10
は、CPU(CENTRAL PROCESSING UNIT)1、RAM(R
ANDOMACCESS MEMORY)2、ROM(READ ONLY MEMORY)
3、入出力PAD部(入出力インタフェース)50を備
え、互いにデータバスDTBおよびアドレスバスADB
により接続されている。
の構成をブロック図で示す。マイクロコンピュータ10
は、CPU(CENTRAL PROCESSING UNIT)1、RAM(R
ANDOMACCESS MEMORY)2、ROM(READ ONLY MEMORY)
3、入出力PAD部(入出力インタフェース)50を備
え、互いにデータバスDTBおよびアドレスバスADB
により接続されている。
【0003】ここで、入出力PAD部50の構成につい
て図9を用いて説明する。入出力PAD部50は、外部
端子OTに接続される入力保護回路51、入力保護回路
51に接続される出力バッファ52、TTL入力検出回
路53、シュミットタイプ入力検出回路54、入出力制
御回路4を備えている。そして、外部端子OTに与えら
れた信号は、それが正常な信号である場合は入力保護回
路51を素通りして3つの経路に分けられる。すなわ
ち、入出力制御回路4にCMOS入力検出信号CMとし
て与えられる経路、TTL入力検出回路53に与えられ
る経路、シュミットタイプ入力検出回路54に与えられ
る経路である。
て図9を用いて説明する。入出力PAD部50は、外部
端子OTに接続される入力保護回路51、入力保護回路
51に接続される出力バッファ52、TTL入力検出回
路53、シュミットタイプ入力検出回路54、入出力制
御回路4を備えている。そして、外部端子OTに与えら
れた信号は、それが正常な信号である場合は入力保護回
路51を素通りして3つの経路に分けられる。すなわ
ち、入出力制御回路4にCMOS入力検出信号CMとし
て与えられる経路、TTL入力検出回路53に与えられ
る経路、シュミットタイプ入力検出回路54に与えられ
る経路である。
【0004】入力保護回路51は、外部端子OTに規格
外の高い電圧の信号が与えられたような場合に、入出力
PAD部50内の回路を保護するための回路である。例
えば、入力保護回路51の動作電圧を5Vとした場合
に、5Vを越える信号が入力された場合には電圧を5V
まで落として出力し、0Vより小さい信号が入力された
場合には電圧を0Vまで上昇させるような動作をする。
従って、5V系信号が入力された場合には入力保護回路
51を素通りし、逆に出力バッファ52から出力された
信号は5V系信号であるので入力保護回路51を素通り
して外部端子OTに出力される。
外の高い電圧の信号が与えられたような場合に、入出力
PAD部50内の回路を保護するための回路である。例
えば、入力保護回路51の動作電圧を5Vとした場合
に、5Vを越える信号が入力された場合には電圧を5V
まで落として出力し、0Vより小さい信号が入力された
場合には電圧を0Vまで上昇させるような動作をする。
従って、5V系信号が入力された場合には入力保護回路
51を素通りし、逆に出力バッファ52から出力された
信号は5V系信号であるので入力保護回路51を素通り
して外部端子OTに出力される。
【0005】TTL入力検出回路53は入力信号の電圧
レベルをTTL基準によって判断する回路であり、TT
L方式で信号の授受を行う場合に使用され、その出力は
TTL入力検出信号TLとして入出力制御回路4に与え
られる。一方、近年のマイクロコンピュータはCMOS
技術で構成されているので、CMOS方式で信号の授受
を行う場合には特別な検出回路は必要ない。
レベルをTTL基準によって判断する回路であり、TT
L方式で信号の授受を行う場合に使用され、その出力は
TTL入力検出信号TLとして入出力制御回路4に与え
られる。一方、近年のマイクロコンピュータはCMOS
技術で構成されているので、CMOS方式で信号の授受
を行う場合には特別な検出回路は必要ない。
【0006】シュミットタイプ入力検出回路54は、入
力信号にノイズなどが含まれている場合にノイズを除去
する回路であり、シュミット回路などで構成され、その
出力はシュミットタイプ入力検出信号STとして入出力
制御回路4に与えられる。
力信号にノイズなどが含まれている場合にノイズを除去
する回路であり、シュミット回路などで構成され、その
出力はシュミットタイプ入力検出信号STとして入出力
制御回路4に与えられる。
【0007】なお、TTL入力検出回路53、シュミッ
トタイプ入力検出回路54等は外部端子OTをどのよう
なポートとして使用するかによって使い分けるものであ
り、例えば、外部端子OTをメモリインタフェースとし
て使用する場合にはTTL入力検出回路53を使用し、
外部端子OTをシリアル通信用インタフェースとして使
用する場合にはシュミットタイプ入力検出回路54を使
用する。
トタイプ入力検出回路54等は外部端子OTをどのよう
なポートとして使用するかによって使い分けるものであ
り、例えば、外部端子OTをメモリインタフェースとし
て使用する場合にはTTL入力検出回路53を使用し、
外部端子OTをシリアル通信用インタフェースとして使
用する場合にはシュミットタイプ入力検出回路54を使
用する。
【0008】電子機器の制御システム、特にマイクロコ
ンピュータを用いたシステムは、5Vの電源電圧で動作
する半導体装置で構成されることが多かった。電源電圧
を5Vとすることは歴史的要因に基づいているが、マイ
クロコンピュータ10とマイクロコンピュータ10に取
り付けられる半導体装置が全て、同じ電源電圧で動作す
ることは、半導体装置間で信号の授受を行う際に都合が
良い。
ンピュータを用いたシステムは、5Vの電源電圧で動作
する半導体装置で構成されることが多かった。電源電圧
を5Vとすることは歴史的要因に基づいているが、マイ
クロコンピュータ10とマイクロコンピュータ10に取
り付けられる半導体装置が全て、同じ電源電圧で動作す
ることは、半導体装置間で信号の授受を行う際に都合が
良い。
【0009】しかし、マイクロコンピュータに対する仕
様は高度になる一方であり、例えば動作周波数は、より
高い周波数となることが求められている。ここで、動作
周波数を高めると、それに比例して消費電力が増すとい
う問題がある。また、近年の高集積化に伴う微細化によ
り、5Vの電源電圧でも半導体装置に高電界を生じさせ
ることになり、ホットキャリア現象による特性劣化など
の問題が発生しやすくなる。このような問題は、マイク
ロコンピュータの電源電圧を下げることで解決でき、入
出力部を構成する回路と、ロジック部やメモリ部などの
内部回路とで、異なる電源電圧を使用する構成が考えら
れる。このような構成は、例えば特開平4−33681
2号公報、特開平3−145744号公報に記載が見ら
れる。
様は高度になる一方であり、例えば動作周波数は、より
高い周波数となることが求められている。ここで、動作
周波数を高めると、それに比例して消費電力が増すとい
う問題がある。また、近年の高集積化に伴う微細化によ
り、5Vの電源電圧でも半導体装置に高電界を生じさせ
ることになり、ホットキャリア現象による特性劣化など
の問題が発生しやすくなる。このような問題は、マイク
ロコンピュータの電源電圧を下げることで解決でき、入
出力部を構成する回路と、ロジック部やメモリ部などの
内部回路とで、異なる電源電圧を使用する構成が考えら
れる。このような構成は、例えば特開平4−33681
2号公報、特開平3−145744号公報に記載が見ら
れる。
【0010】
【発明が解決しようとする課題】しかし、このような構
成とした場合、システムを構成する他の半導体装置との
インタフェースとの適合において問題が生じる。すなわ
ち上述したマイクロコンピュータ10を例に採れば、C
PU1、RAM2、ROM3などの内部回路において、
例えば3.3Vの電源電圧を使用する一方で、マイクロ
コンピュータ10に外付けされる半導体装置が5Vの電
源電圧で動作する場合、当該半導体装置との接続を行う
ためには、入出力PAD部50においては5Vの電源電
圧を使用する必要があるが、内部回路は3.3Vの電源
電圧で動作するので、両者の間では直接に信号の授受が
できないという問題がある。
成とした場合、システムを構成する他の半導体装置との
インタフェースとの適合において問題が生じる。すなわ
ち上述したマイクロコンピュータ10を例に採れば、C
PU1、RAM2、ROM3などの内部回路において、
例えば3.3Vの電源電圧を使用する一方で、マイクロ
コンピュータ10に外付けされる半導体装置が5Vの電
源電圧で動作する場合、当該半導体装置との接続を行う
ためには、入出力PAD部50においては5Vの電源電
圧を使用する必要があるが、内部回路は3.3Vの電源
電圧で動作するので、両者の間では直接に信号の授受が
できないという問題がある。
【0011】また、一般にマイクロコンピュータにおい
ては、データの入出力ポートやアナログ入力ポート、リ
セット入力ポートなどのいわゆる汎用ポートと、外付け
メモリなどシステムを構成するための外部装置との接続
のためのいわゆるシステムポートとでは異なる出力特性
が要求されている。すなわち、汎用ポートにおいてはで
きるだけ緩やかな出力特性を有することが要求され、シ
ステムポートでは急峻な出力特性を有することが要求さ
れている。これに答えて、端子によって出力特性を変更
することをスルーレートコントロールと呼称している。
ては、データの入出力ポートやアナログ入力ポート、リ
セット入力ポートなどのいわゆる汎用ポートと、外付け
メモリなどシステムを構成するための外部装置との接続
のためのいわゆるシステムポートとでは異なる出力特性
が要求されている。すなわち、汎用ポートにおいてはで
きるだけ緩やかな出力特性を有することが要求され、シ
ステムポートでは急峻な出力特性を有することが要求さ
れている。これに答えて、端子によって出力特性を変更
することをスルーレートコントロールと呼称している。
【0012】本発明は入出力部を構成する回路と、ロジ
ック部やメモリ部などの内部回路とで異なる電源電圧を
使用するマイクロコンピュータにおいて、内部回路と入
出力部を構成する回路との間で、異なる電圧レベルの信
号を授受を可能であって、かつ、スルーレートコントロ
ールが可能なマイクロコンピュータを提供することを目
的とする。
ック部やメモリ部などの内部回路とで異なる電源電圧を
使用するマイクロコンピュータにおいて、内部回路と入
出力部を構成する回路との間で、異なる電圧レベルの信
号を授受を可能であって、かつ、スルーレートコントロ
ールが可能なマイクロコンピュータを提供することを目
的とする。
【0013】
【課題を解決するための手段】本発明に係る請求項1記
載のマイクロコンピュータは、外部装置に接続される外
部端子と、第1の電圧によって動作し、前記外部端子に
接続され前記外部装置との信号授受を行う入出力部と、
第2の電圧によって動作し、前記入出力部に接続され前
記外部端子の動作状態を制御する制御回路と、前記第2
の電圧によって動作し、前記制御回路に接続される内部
回路と、前記入出力部に1対1に対応して設けられ、前
記制御回路から出力される第1の信号の電圧レベルを前
記第1の電圧と前記第2の電圧の相違に応じてシフトさ
せて前記入出力部に第1のシフト済み信号として出力す
る第1のレベルシフタ、前記入出力部から入力される第
2の信号の電圧レベルを、前記第1の電圧と前記第2の
電圧の相違に応じてシフトさせて前記制御回路に第2の
シフト済み信号として出力する第2のレベルシフタ、を
有した電圧変換部とを備えている。
載のマイクロコンピュータは、外部装置に接続される外
部端子と、第1の電圧によって動作し、前記外部端子に
接続され前記外部装置との信号授受を行う入出力部と、
第2の電圧によって動作し、前記入出力部に接続され前
記外部端子の動作状態を制御する制御回路と、前記第2
の電圧によって動作し、前記制御回路に接続される内部
回路と、前記入出力部に1対1に対応して設けられ、前
記制御回路から出力される第1の信号の電圧レベルを前
記第1の電圧と前記第2の電圧の相違に応じてシフトさ
せて前記入出力部に第1のシフト済み信号として出力す
る第1のレベルシフタ、前記入出力部から入力される第
2の信号の電圧レベルを、前記第1の電圧と前記第2の
電圧の相違に応じてシフトさせて前記制御回路に第2の
シフト済み信号として出力する第2のレベルシフタ、を
有した電圧変換部とを備えている。
【0014】本発明に係る請求項2記載のマイクロコン
ピュータは、前記第1のレベルシフタが、前記第1の信
号が与えられる入力端子と、前記第1のシフト済み信号
を出力する出力端子と、両端間に前記第1の電圧が供給
される、互いに異なる導電型の第1および第2のトラン
ジスタの直列接続体と、両端間に前記第1の電圧が供給
される、互いに異なる導電型の第3および第4のトラン
ジスタの直列接続体と、前記第1の電圧によって動作
し、前記入力端子に接続された入力端と、前記第2のト
ランジスタの制御電極に接続された出力端とを有するイ
ンバータとを備え、前記第1のトランジスタの制御電極
は、前記第3および第4のトランジスタの接続ノードに
接続され、前記第3のトランジスタの制御電極は、前記
第1および第2のトランジスタの接続ノードに接続さ
れ、前記第3のトランジスタの制御電極は、前記入力端
子に接続され、前記第3および第4のトランジスタの接
続ノードは、前記出力端子に接続され、前記外部端子、
前記入出力部、前記電圧変換部が一組になってポートを
構成し、前記マイクロコンピュータは、汎用ポートとし
て使用する第1のポートと、システムポートとして使用
する第2のポートとを有し、前記第1のポートにおいて
は緩やかな出力特性が得られるように、前記第1〜第4
のトランジスタのチャネル幅を比較的小さく設定し、前
記第2のポートにおいては急峻な出力特性が得られるよ
うに、前記第1〜第4のトランジスタのチャネル幅を比
較的大きく設定するものである。
ピュータは、前記第1のレベルシフタが、前記第1の信
号が与えられる入力端子と、前記第1のシフト済み信号
を出力する出力端子と、両端間に前記第1の電圧が供給
される、互いに異なる導電型の第1および第2のトラン
ジスタの直列接続体と、両端間に前記第1の電圧が供給
される、互いに異なる導電型の第3および第4のトラン
ジスタの直列接続体と、前記第1の電圧によって動作
し、前記入力端子に接続された入力端と、前記第2のト
ランジスタの制御電極に接続された出力端とを有するイ
ンバータとを備え、前記第1のトランジスタの制御電極
は、前記第3および第4のトランジスタの接続ノードに
接続され、前記第3のトランジスタの制御電極は、前記
第1および第2のトランジスタの接続ノードに接続さ
れ、前記第3のトランジスタの制御電極は、前記入力端
子に接続され、前記第3および第4のトランジスタの接
続ノードは、前記出力端子に接続され、前記外部端子、
前記入出力部、前記電圧変換部が一組になってポートを
構成し、前記マイクロコンピュータは、汎用ポートとし
て使用する第1のポートと、システムポートとして使用
する第2のポートとを有し、前記第1のポートにおいて
は緩やかな出力特性が得られるように、前記第1〜第4
のトランジスタのチャネル幅を比較的小さく設定し、前
記第2のポートにおいては急峻な出力特性が得られるよ
うに、前記第1〜第4のトランジスタのチャネル幅を比
較的大きく設定するものである。
【0015】本発明に係る請求項3記載のマイクロコン
ピュータは、前記外部端子、前記入出力部、前記電圧変
換部が一組になってポートを構成し、前記マイクロコン
ピュータは、汎用ポートとして使用する第1のポート
と、システムポートとして使用する第2のポートとを有
し、前記第1のポートと、前記第2のポートとで動作電
圧を異なる電源から与えるものである。
ピュータは、前記外部端子、前記入出力部、前記電圧変
換部が一組になってポートを構成し、前記マイクロコン
ピュータは、汎用ポートとして使用する第1のポート
と、システムポートとして使用する第2のポートとを有
し、前記第1のポートと、前記第2のポートとで動作電
圧を異なる電源から与えるものである。
【0016】
【発明の実施の形態】図1に本発明に係る実施の形態と
して、マイクロコンピュータ100の構成をブロック図
で示す。なお、以後の説明においては、電位5Vと接地
電位と対となって与えられる電源を5V系電源と呼称す
るとともに、5V系電源で動作する半導体装置から与え
られる信号を5V系信号と呼称する。同様にして、電位
3.3Vと接地電位とが対となって与えられる電源を
3.3V系電源と呼称するとともに、3.3V系電源で
動作する半導体装置から与えられる信号を3.3V系信
号と呼称する。
して、マイクロコンピュータ100の構成をブロック図
で示す。なお、以後の説明においては、電位5Vと接地
電位と対となって与えられる電源を5V系電源と呼称す
るとともに、5V系電源で動作する半導体装置から与え
られる信号を5V系信号と呼称する。同様にして、電位
3.3Vと接地電位とが対となって与えられる電源を
3.3V系電源と呼称するとともに、3.3V系電源で
動作する半導体装置から与えられる信号を3.3V系信
号と呼称する。
【0017】<A−1.マイクロコンピュータ100の
構成>マイクロコンピュータ100は、CPU1、RA
M2、ROM3、入出力制御回路4、入出力PAD部
(入出力インタフェース)5を備えている。入出力PA
D部5は外部端子OTの近傍に配置され、入出力PAD
部5とは離れた場所に入出力制御回路4が配置されてい
る。そして、入出力PAD部5と入出力制御回路4とは
制御信号線群6によって接続されている。なお、CPU
1、RAM2、ROM3、入出力制御回路4は互いにデ
ータバスDTBおよびアドレスバスADBにより接続さ
れている。なお、CPU1、RAM2、ROM3、入出
力制御回路4には例えば3.3V系電源が供給され、入
出力PAD部5には例えば5V系電源と、3.3V系電
源が供給される。
構成>マイクロコンピュータ100は、CPU1、RA
M2、ROM3、入出力制御回路4、入出力PAD部
(入出力インタフェース)5を備えている。入出力PA
D部5は外部端子OTの近傍に配置され、入出力PAD
部5とは離れた場所に入出力制御回路4が配置されてい
る。そして、入出力PAD部5と入出力制御回路4とは
制御信号線群6によって接続されている。なお、CPU
1、RAM2、ROM3、入出力制御回路4は互いにデ
ータバスDTBおよびアドレスバスADBにより接続さ
れている。なお、CPU1、RAM2、ROM3、入出
力制御回路4には例えば3.3V系電源が供給され、入
出力PAD部5には例えば5V系電源と、3.3V系電
源が供給される。
【0018】ここで、入出力制御回路4と入出力PAD
部5とを別個のモジュールとし、距離を離して配置した
理由は、電源電圧が高い、すなわち動作電圧が高い入出
力PAD部5で発生したノイズが、入出力制御回路4に
影響を及ぼすことを防止するためであり、マイクロコン
ピュータ100を電磁妨害(EMI:Electromagnetic Inte
rference)に対して強くするためである。
部5とを別個のモジュールとし、距離を離して配置した
理由は、電源電圧が高い、すなわち動作電圧が高い入出
力PAD部5で発生したノイズが、入出力制御回路4に
影響を及ぼすことを防止するためであり、マイクロコン
ピュータ100を電磁妨害(EMI:Electromagnetic Inte
rference)に対して強くするためである。
【0019】<A−2.入出力PAD部5の構成>次
に、入出力PAD部5の構成について図2を用いて説明
する。入出力PAD部5は、外部端子OTに接続される
入力保護回路51、入力保護回路51に接続される出力
バッファ52、TTL入力検出回路53、シュミットタ
イプ入力検出回路54、内部回路との間で異なる電圧レ
ベルの信号を授受を可能にする電圧変換部55とを備え
ている。入出力PAD部5において、電圧変換部55以
外の構成、すなわち入力保護回路51、出力バッファ5
2、TTL入力検出回路53、シュミットタイプ入力検
出回路54を合わせて入出力部と総称することができ
る。なお、入出力部、すなわち入力保護回路51、出力
バッファ52、TTL入力検出回路53、シュミットタ
イプ入力検出回路54は5V系電源で動作する。
に、入出力PAD部5の構成について図2を用いて説明
する。入出力PAD部5は、外部端子OTに接続される
入力保護回路51、入力保護回路51に接続される出力
バッファ52、TTL入力検出回路53、シュミットタ
イプ入力検出回路54、内部回路との間で異なる電圧レ
ベルの信号を授受を可能にする電圧変換部55とを備え
ている。入出力PAD部5において、電圧変換部55以
外の構成、すなわち入力保護回路51、出力バッファ5
2、TTL入力検出回路53、シュミットタイプ入力検
出回路54を合わせて入出力部と総称することができ
る。なお、入出力部、すなわち入力保護回路51、出力
バッファ52、TTL入力検出回路53、シュミットタ
イプ入力検出回路54は5V系電源で動作する。
【0020】また、入力保護回路51、出力バッファ5
2、TTL入力検出回路53、シュミットタイプ入力検
出回路54の構成および動作は従来と同様であり、CM
OS入力検出信号CM、TTL入力検出信号TL、シュ
ミットタイプ入力検出信号STは電圧変換部55に与え
られる。
2、TTL入力検出回路53、シュミットタイプ入力検
出回路54の構成および動作は従来と同様であり、CM
OS入力検出信号CM、TTL入力検出信号TL、シュ
ミットタイプ入力検出信号STは電圧変換部55に与え
られる。
【0021】電圧変換部55は、5V系信号であるCM
OS入力検出信号CMを、3.3V系信号に変換する5
V/3.3V変換回路511、5V系信号であるTTL
入力検出信号TLを3.3V系信号に変換する5V/
3.3V変換回路531、5V系信号であるシュミット
タイプ入力検出信号STを3.3V系信号に変換する5
V/3.3V変換回路541、入出力制御回路4から出
力される3.3V系信号である出力イネーブル信号HE
およびLE(第1の信号)を5V系信号に変換する3.
3V/5V変換回路521および522(第1のレベル
シフタ)を備えている。
OS入力検出信号CMを、3.3V系信号に変換する5
V/3.3V変換回路511、5V系信号であるTTL
入力検出信号TLを3.3V系信号に変換する5V/
3.3V変換回路531、5V系信号であるシュミット
タイプ入力検出信号STを3.3V系信号に変換する5
V/3.3V変換回路541、入出力制御回路4から出
力される3.3V系信号である出力イネーブル信号HE
およびLE(第1の信号)を5V系信号に変換する3.
3V/5V変換回路521および522(第1のレベル
シフタ)を備えている。
【0022】そして、5V/3.3V変換回路511、
531、541の出力は、それぞれ、変換済みのCMO
S入力検出信号CMX、TTL入力検出信号TLX、シ
ュミットタイプ入力検出信号STXとして入出力制御回
路4に与えられ、3.3V/5V変換回路521および
522の出力は、それぞれ、変換後の出力イネーブル信
号HEXおよびLEX(第1のシフト済み信号)として
出力バッファ52に与えられる。
531、541の出力は、それぞれ、変換済みのCMO
S入力検出信号CMX、TTL入力検出信号TLX、シ
ュミットタイプ入力検出信号STXとして入出力制御回
路4に与えられ、3.3V/5V変換回路521および
522の出力は、それぞれ、変換後の出力イネーブル信
号HEXおよびLEX(第1のシフト済み信号)として
出力バッファ52に与えられる。
【0023】図3に入出力制御回路4の構成を示す。入
出力制御回路4は、ポート方向レジスタ41、動作モー
ドレジスタ42、ポートデータレジスタ43など外部端
子OTの動作状態を制御するための回路を備えている。
そして、これらのレジスタを通じて内部回路とのデータ
の授受を行うために、データバスDTBおよびアドレス
バスADBに接続されている。
出力制御回路4は、ポート方向レジスタ41、動作モー
ドレジスタ42、ポートデータレジスタ43など外部端
子OTの動作状態を制御するための回路を備えている。
そして、これらのレジスタを通じて内部回路とのデータ
の授受を行うために、データバスDTBおよびアドレス
バスADBに接続されている。
【0024】なお、外部端子OTだけではポートとして
機能せず、電圧変換部55および入出力部で構成される
入出力PAD部5と外部端子OTとの組合わせをポート
とすべきであるが、以下の説明においては簡単化のため
外部端子OTをポートと呼称する。すなわち、外部端子
OTを入力ポートとして使用するという表現は、外部端
子OTと入出力PAD部5との組合わせを入力ポートと
して使用するという意味である。
機能せず、電圧変換部55および入出力部で構成される
入出力PAD部5と外部端子OTとの組合わせをポート
とすべきであるが、以下の説明においては簡単化のため
外部端子OTをポートと呼称する。すなわち、外部端子
OTを入力ポートとして使用するという表現は、外部端
子OTと入出力PAD部5との組合わせを入力ポートと
して使用するという意味である。
【0025】動作モードレジスタ42は外部端子OT
を、入出力ポートとして使用するか(ポートモード)、
あるいは例えばタイマの入力として使用するかなど、外
部端子OTの動作モードを切り換える機能を有してい
る。そして、ポート方向レジスタ41は、動作モードレ
ジスタ42がポートモードを指示している場合に、外部
端子OTを入力ポートとして使用するか、出力ポートと
して使用するかを設定する機能を有している。なお、外
部端子OTだけではポートとして機能せず、入出力PA
D部50と外部端子OTとの組合わせをポートとすべき
であるが、簡単化のため外部端子OTをポートと呼称す
る。すなわち、外部端子OTを入力ポートとして使用す
るという表現は、外部端子OTと入出力PAD部50と
の組合わせを入力ポートとして使用するという意味であ
る。
を、入出力ポートとして使用するか(ポートモード)、
あるいは例えばタイマの入力として使用するかなど、外
部端子OTの動作モードを切り換える機能を有してい
る。そして、ポート方向レジスタ41は、動作モードレ
ジスタ42がポートモードを指示している場合に、外部
端子OTを入力ポートとして使用するか、出力ポートと
して使用するかを設定する機能を有している。なお、外
部端子OTだけではポートとして機能せず、入出力PA
D部50と外部端子OTとの組合わせをポートとすべき
であるが、簡単化のため外部端子OTをポートと呼称す
る。すなわち、外部端子OTを入力ポートとして使用す
るという表現は、外部端子OTと入出力PAD部50と
の組合わせを入力ポートとして使用するという意味であ
る。
【0026】ポートデータレジスタ43は、外部端子O
Tを入出力ポートとして使用する場合に、外部端子OT
へのデータの読み出し、および外部端子OTからのデー
タの書き込みを行う機能を有している。すなわち、動作
モードレジスタ42がポートモードを指示している場合
であって、ポート方向レジスタ41が入力を指示してい
る場合、ポートデータレジスタ43には外部端子OTの
電圧レベルに対応した論理値(データ)が示される。一
方、ポート方向レジスタ41が出力を指示している場
合、ポートデータレジスタ43に論理値(データ)を書
き込むと、当該論理値に対応した電圧が外部端子OTに
出力されることになる。
Tを入出力ポートとして使用する場合に、外部端子OT
へのデータの読み出し、および外部端子OTからのデー
タの書き込みを行う機能を有している。すなわち、動作
モードレジスタ42がポートモードを指示している場合
であって、ポート方向レジスタ41が入力を指示してい
る場合、ポートデータレジスタ43には外部端子OTの
電圧レベルに対応した論理値(データ)が示される。一
方、ポート方向レジスタ41が出力を指示している場
合、ポートデータレジスタ43に論理値(データ)を書
き込むと、当該論理値に対応した電圧が外部端子OTに
出力されることになる。
【0027】また、入出力制御回路4は外部端子OTの
出力を「H」に設定する出力イネーブル信号HE、およ
び外部端子OTの出力を「L」に設定する出力イネーブ
ル信号LEを出力する機能を有している。
出力を「H」に設定する出力イネーブル信号HE、およ
び外部端子OTの出力を「L」に設定する出力イネーブ
ル信号LEを出力する機能を有している。
【0028】出力バッファ52は、出力イネーブル信号
HEおよびLEに対応する信号を受け、入力保護回路5
1を素通りさせて外部端子OTに出力する。なお、出力
イネーブル信号HEおよびLEが何れも無効になってい
る場合は、外部端子OTはハイインピーダンス状態(H
iZ状態)となる。入出力制御回路4の構成および機能
は従来と同様である。
HEおよびLEに対応する信号を受け、入力保護回路5
1を素通りさせて外部端子OTに出力する。なお、出力
イネーブル信号HEおよびLEが何れも無効になってい
る場合は、外部端子OTはハイインピーダンス状態(H
iZ状態)となる。入出力制御回路4の構成および機能
は従来と同様である。
【0029】<A−3.電圧変換部55の構成および動
作>次に、図4を用いて3.3V/5V変換回路521
および522を構成するレベルシフタLF1(第1のレ
ベルシフタ)について説明する。
作>次に、図4を用いて3.3V/5V変換回路521
および522を構成するレベルシフタLF1(第1のレ
ベルシフタ)について説明する。
【0030】レベルシフタLF1は、入力端子T1およ
び出力端子T2、出力端と、入力端子T1に接続された
入力端とを有して、3.3V系電源で動作するインバー
タIV1、PMOSトランジスタQ1およびQ2、NM
OSトランジスタQ3およびQ4を備えている。そし
て、トランジスタQ1およびQ2のソースは電源VD5に
接続され、トランジスタQ3および4のソースはいずれ
も接地される。そして、トランジスタQ1のゲート、ト
ランジスタQ2のドレイン、およびトランジスタQ4の
ドレインは共通して出力端子T2に接続されている。ま
た、トランジスタQ2のゲート、トランジスタQ1のド
レイン、トランジスタQ3のドレインは共通に接続され
ている。また、トランジスタQ3およびQ4のゲート
は、それぞれインバータIV1の入力端および出力端に
接続されている。なお、電源VD5は電圧5Vを供給す
る。
び出力端子T2、出力端と、入力端子T1に接続された
入力端とを有して、3.3V系電源で動作するインバー
タIV1、PMOSトランジスタQ1およびQ2、NM
OSトランジスタQ3およびQ4を備えている。そし
て、トランジスタQ1およびQ2のソースは電源VD5に
接続され、トランジスタQ3および4のソースはいずれ
も接地される。そして、トランジスタQ1のゲート、ト
ランジスタQ2のドレイン、およびトランジスタQ4の
ドレインは共通して出力端子T2に接続されている。ま
た、トランジスタQ2のゲート、トランジスタQ1のド
レイン、トランジスタQ3のドレインは共通に接続され
ている。また、トランジスタQ3およびQ4のゲート
は、それぞれインバータIV1の入力端および出力端に
接続されている。なお、電源VD5は電圧5Vを供給す
る。
【0031】ここで、図5を用いてインバータIV1の
構成を示す。インバータIV1は電源VD3と接地との間
で直列に接続されたPMOSトランジスタQ5、NMO
SトランジスタQ6とで構成され、両トランジスタのゲ
ートは共通に接続されてインバータIV1の入力端を成
し、両トランジスタのドレインは共通に接続されてイン
バータIV1の出力端を成す。なお、電源VD3は電圧
3.3Vを供給する。
構成を示す。インバータIV1は電源VD3と接地との間
で直列に接続されたPMOSトランジスタQ5、NMO
SトランジスタQ6とで構成され、両トランジスタのゲ
ートは共通に接続されてインバータIV1の入力端を成
し、両トランジスタのドレインは共通に接続されてイン
バータIV1の出力端を成す。なお、電源VD3は電圧
3.3Vを供給する。
【0032】次に、レベルシフタLF1の動作について
説明する。入力端子T1を介してインバータIV1の入
力に与えられた制御信号は、3.3V系信号であり、イ
ンバータIV1が3.3V系電源で動作するので、トラ
ンジスタQ4のゲートには、トランジスタQ3のゲート
に与えられた電位に対応する論理とは逆の論理に対応す
る電位が与えられ、出力端子t2からは電源VD5の電位
に対応した制御信号、すなわち5V系信号が得られる。
説明する。入力端子T1を介してインバータIV1の入
力に与えられた制御信号は、3.3V系信号であり、イ
ンバータIV1が3.3V系電源で動作するので、トラ
ンジスタQ4のゲートには、トランジスタQ3のゲート
に与えられた電位に対応する論理とは逆の論理に対応す
る電位が与えられ、出力端子t2からは電源VD5の電位
に対応した制御信号、すなわち5V系信号が得られる。
【0033】次に、図6を用いて、5V/3.3V変換
回路511、531、541について説明する。5V/
3.3V変換回路511、531、541はレベルシフ
タLF2(第2のレベルシフタ)で構成されている。レ
ベルシフタLF2は電源VD3と接地との間で直列に接続
されたPMOSトランジスタQ7およびNMOSトラン
ジスタQ8と、電源VD3と接地との間で直列に接続され
たPMOSトランジスタQ9およびNMOSトランジス
タQ10とを備えている。そして、PMOSトランジス
タQ7およびNMOSトランジスタQ8のゲートは共通
に接続されてレベルシフタLF2の入力端を成し、PM
OSトランジスタQ7およびNMOSトランジスタQ8
の接続ノードは、PMOSトランジスタQ9およびNM
OSトランジスタQ10のゲートに共通に接続され、P
MOSトランジスタQ9およびNMOSトランジスタQ
10の接続ノードは、レベルシフタLF2の出力端を成
している。ここで、PMOSトランジスタQ7およびN
MOSトランジスタQ8のゲートには5V系信号が与え
られるので、ゲート酸化膜が破壊しないように高耐圧
(耐圧5V以上)トランジスタを使用する。なお、PM
OSトランジスタQ9およびNMOSトランジスタQ1
0のゲートには3.3V系信号が与えられるので、特に
高耐圧である必要はない。
回路511、531、541について説明する。5V/
3.3V変換回路511、531、541はレベルシフ
タLF2(第2のレベルシフタ)で構成されている。レ
ベルシフタLF2は電源VD3と接地との間で直列に接続
されたPMOSトランジスタQ7およびNMOSトラン
ジスタQ8と、電源VD3と接地との間で直列に接続され
たPMOSトランジスタQ9およびNMOSトランジス
タQ10とを備えている。そして、PMOSトランジス
タQ7およびNMOSトランジスタQ8のゲートは共通
に接続されてレベルシフタLF2の入力端を成し、PM
OSトランジスタQ7およびNMOSトランジスタQ8
の接続ノードは、PMOSトランジスタQ9およびNM
OSトランジスタQ10のゲートに共通に接続され、P
MOSトランジスタQ9およびNMOSトランジスタQ
10の接続ノードは、レベルシフタLF2の出力端を成
している。ここで、PMOSトランジスタQ7およびN
MOSトランジスタQ8のゲートには5V系信号が与え
られるので、ゲート酸化膜が破壊しないように高耐圧
(耐圧5V以上)トランジスタを使用する。なお、PM
OSトランジスタQ9およびNMOSトランジスタQ1
0のゲートには3.3V系信号が与えられるので、特に
高耐圧である必要はない。
【0034】次に、レベルシフタLF2の動作について
説明する。レベルシフタLF2の入力端に5V系信号が
与えられると、PMOSトランジスタQ7およびNMO
SトランジスタQ8の接続ノードは接地電位にほぼ等し
くなり、PMOSトランジスタQ9がオン状態となっ
て、レベルシフタLF2の出力端には電源VD3の電位に
対応した制御信号、すなわち3.3V系信号が得られ
る。
説明する。レベルシフタLF2の入力端に5V系信号が
与えられると、PMOSトランジスタQ7およびNMO
SトランジスタQ8の接続ノードは接地電位にほぼ等し
くなり、PMOSトランジスタQ9がオン状態となっ
て、レベルシフタLF2の出力端には電源VD3の電位に
対応した制御信号、すなわち3.3V系信号が得られ
る。
【0035】<A−4.スルーレートコントロール>次
に、マイクロコンピュータ100においてスルーレート
コントロールを行う場合について説明する。スルーレー
トコントロールを行う場合には、電圧変換部55におい
て、3.3V/5V変換回路521および522を構成
するレベルシフタLF1の出力特性を調整することで、
外部端子OTの出力特性を調整することができる。
に、マイクロコンピュータ100においてスルーレート
コントロールを行う場合について説明する。スルーレー
トコントロールを行う場合には、電圧変換部55におい
て、3.3V/5V変換回路521および522を構成
するレベルシフタLF1の出力特性を調整することで、
外部端子OTの出力特性を調整することができる。
【0036】すなわち、外部端子OTを入出力ポートと
して使用する場合(汎用ポートとして使用する場合)に
は、緩やかな出力特性であることが要求されるので、レ
ベルシフタLF1を構成するPMOSトランジスタQ1
およびQ2、NMOSトランジスタQ3およびQ4のチ
ャネル幅(トランジスタサイズ)を小さくすることで、
各トランジスタに流れる主電流量が小さくなり、スイッ
チング動作が遅くなって結果としてレベルシフタLF1
の出力特性、すなわち外部端子OTの出力特性が緩やか
になる。
して使用する場合(汎用ポートとして使用する場合)に
は、緩やかな出力特性であることが要求されるので、レ
ベルシフタLF1を構成するPMOSトランジスタQ1
およびQ2、NMOSトランジスタQ3およびQ4のチ
ャネル幅(トランジスタサイズ)を小さくすることで、
各トランジスタに流れる主電流量が小さくなり、スイッ
チング動作が遅くなって結果としてレベルシフタLF1
の出力特性、すなわち外部端子OTの出力特性が緩やか
になる。
【0037】一方、外部端子OTを外付けメモリとの接
続のためのポートとして使用する場合(システムポート
として使用する場合)には、急峻な出力特性であること
が要求されるので、レベルシフタLF1を構成するPM
OSトランジスタQ1およびQ2、NMOSトランジス
タQ3およびQ4のチャネル幅(トランジスタサイズ)
を大きくすることで、各トランジスタに流れる主電流量
が大きくなり、スイッチング動作が速くなって結果とし
てレベルシフタLF1の出力特性、すなわち外部端子O
Tの出力特性が急峻になる。なお、トランジスタのチャ
ネル幅は要求される出力特性に基づいて設定される。
続のためのポートとして使用する場合(システムポート
として使用する場合)には、急峻な出力特性であること
が要求されるので、レベルシフタLF1を構成するPM
OSトランジスタQ1およびQ2、NMOSトランジス
タQ3およびQ4のチャネル幅(トランジスタサイズ)
を大きくすることで、各トランジスタに流れる主電流量
が大きくなり、スイッチング動作が速くなって結果とし
てレベルシフタLF1の出力特性、すなわち外部端子O
Tの出力特性が急峻になる。なお、トランジスタのチャ
ネル幅は要求される出力特性に基づいて設定される。
【0038】なお、外部端子OTの出力特性は最終的に
は出力バッファ52の出力特性によって決まる。そこ
で、出力バッファ52は、その出力特性が可能な限り急
峻になるように設定しておく。例えば、出力バッファ5
2の入力に立ち上がり、立ち下がりの時間が0に近いの
信号が与えられる場合を理想状態として出力バッファ5
2を設計する。現実には、出力バッファ52の入力に与
えられる出力イネーブル信号HEXおよびLEXは所定
の立ち上がり、立ち下がりの時間を有しているので、出
力バッファ52の出力特性は設計値のようにはならな
い。
は出力バッファ52の出力特性によって決まる。そこ
で、出力バッファ52は、その出力特性が可能な限り急
峻になるように設定しておく。例えば、出力バッファ5
2の入力に立ち上がり、立ち下がりの時間が0に近いの
信号が与えられる場合を理想状態として出力バッファ5
2を設計する。現実には、出力バッファ52の入力に与
えられる出力イネーブル信号HEXおよびLEXは所定
の立ち上がり、立ち下がりの時間を有しているので、出
力バッファ52の出力特性は設計値のようにはならな
い。
【0039】スルーレートコントロールは、この現象を
利用したもので、出力バッファ52の前段の回路の出力
を調整することで、出力バッファ52の出力特性、すな
わち外部端子OTの出力特性を調整するものである。従
って、PMOSトランジスタQ1およびQ2、NMOS
トランジスタQ3およびQ4のチャネル幅を可能な限り
大きくしても、出力バッファ52の出力特性を設計値
(理想値)よりも急峻にすることはできないが、PMO
SトランジスタQ1およびQ2、NMOSトランジスタ
Q3およびQ4のチャネル幅を変更することで、出力特
性を相対的に急峻にしたり緩やかにすることができる。
利用したもので、出力バッファ52の前段の回路の出力
を調整することで、出力バッファ52の出力特性、すな
わち外部端子OTの出力特性を調整するものである。従
って、PMOSトランジスタQ1およびQ2、NMOS
トランジスタQ3およびQ4のチャネル幅を可能な限り
大きくしても、出力バッファ52の出力特性を設計値
(理想値)よりも急峻にすることはできないが、PMO
SトランジスタQ1およびQ2、NMOSトランジスタ
Q3およびQ4のチャネル幅を変更することで、出力特
性を相対的に急峻にしたり緩やかにすることができる。
【0040】<A−5.特徴的作用効果>以上説明した
ように、マイクロコンピュータ100は、5V系電源で
動作する入出力部(入力保護回路51、入出力バッファ
52、TTL入力検出回路53、シュミットタイプ入力
検出回路54)と、3.3V系電源で動作する入出力制
御回路4との間に、両者の間で授受される信号の電圧レ
ベルを変換する電圧変換部55を備えているので、入出
力部を構成する回路と、ロジック部やメモリ部などの内
部回路とで異なる電源電圧を使用する場合でも信号の授
受が可能となる。
ように、マイクロコンピュータ100は、5V系電源で
動作する入出力部(入力保護回路51、入出力バッファ
52、TTL入力検出回路53、シュミットタイプ入力
検出回路54)と、3.3V系電源で動作する入出力制
御回路4との間に、両者の間で授受される信号の電圧レ
ベルを変換する電圧変換部55を備えているので、入出
力部を構成する回路と、ロジック部やメモリ部などの内
部回路とで異なる電源電圧を使用する場合でも信号の授
受が可能となる。
【0041】そして、入出力PAD部5に設けられ電圧
変換部55を構成するトランジスタのチャネル幅を調節
することでスルーレートコントロールを行うことが可能
となり、スルーレートコントロールを行うために専用の
回路を設ける必要がなく、装置の小型化を図ることがで
きる。
変換部55を構成するトランジスタのチャネル幅を調節
することでスルーレートコントロールを行うことが可能
となり、スルーレートコントロールを行うために専用の
回路を設ける必要がなく、装置の小型化を図ることがで
きる。
【0042】<A−6.変形例>以上の説明において
は、5V系電源で動作する半導体装置をマイクロコンピ
ュータに接続するための構成について説明し、入出力P
AD部5には5V系電源と源と3.3V系電源が供給さ
れる旨を示したが、全ての入出力PAD部5が共通の5
V系電源および3.3V系電源に接続されている必要は
ない。
は、5V系電源で動作する半導体装置をマイクロコンピ
ュータに接続するための構成について説明し、入出力P
AD部5には5V系電源と源と3.3V系電源が供給さ
れる旨を示したが、全ての入出力PAD部5が共通の5
V系電源および3.3V系電源に接続されている必要は
ない。
【0043】すなわち、外部端子OTを外付けメモリと
の接続のためのポートとして使用する場合(システムポ
ートとして使用する)と、外部端子OTを入出力ポート
として使用する場合(汎用ポートとして使用する場合)
とで、それぞれの外部端子OTに接続される入出力PA
D部5は別個に動作電圧を供給するようにようにしても
良い。その構成の概念図を図7に示す。
の接続のためのポートとして使用する場合(システムポ
ートとして使用する)と、外部端子OTを入出力ポート
として使用する場合(汎用ポートとして使用する場合)
とで、それぞれの外部端子OTに接続される入出力PA
D部5は別個に動作電圧を供給するようにようにしても
良い。その構成の概念図を図7に示す。
【0044】図7において、外部端子OTA〜OTCは
汎用ポートとして使用される端子であり、それぞれ入出
力PAD部5A〜5Cに接続されている。また、入出力
PAD部5A〜5Cは汎用ポート用電源端子PT1およ
びPT2から動作電圧(3.3Vおよび5V)を供給さ
れる構成となっている。
汎用ポートとして使用される端子であり、それぞれ入出
力PAD部5A〜5Cに接続されている。また、入出力
PAD部5A〜5Cは汎用ポート用電源端子PT1およ
びPT2から動作電圧(3.3Vおよび5V)を供給さ
れる構成となっている。
【0045】また、外部端子OTD〜OTFはシステム
ポートとして使用される端子であり、それぞれ入出力P
AD部5D〜5Fに接続されている。また、入出力PA
D部5A〜5Fはシステムポート用電源端子PT3およ
びPT4から動作電圧(3.3Vおよび5V)を供給さ
れる構成となっている。なお、図7において入出力制御
回路4は省略している。また、入出力PAD部5A〜5
Fは図2を用いて説明した入出力PAD部5と同じ構成
を有している。
ポートとして使用される端子であり、それぞれ入出力P
AD部5D〜5Fに接続されている。また、入出力PA
D部5A〜5Fはシステムポート用電源端子PT3およ
びPT4から動作電圧(3.3Vおよび5V)を供給さ
れる構成となっている。なお、図7において入出力制御
回路4は省略している。また、入出力PAD部5A〜5
Fは図2を用いて説明した入出力PAD部5と同じ構成
を有している。
【0046】このように、汎用ポートとシステムポート
とでそれぞれの入出力PAD部に対する動作電圧を異な
る電源から供給することで、システムポートに接続され
ている入出力PAD部の電源電圧を低下させることが可
能となり、低電圧化が進む半導体装置に対応することが
できる。
とでそれぞれの入出力PAD部に対する動作電圧を異な
る電源から供給することで、システムポートに接続され
ている入出力PAD部の電源電圧を低下させることが可
能となり、低電圧化が進む半導体装置に対応することが
できる。
【0047】すなわち、昨今では半導体装置は3.3V
系電源のものが主流となっており、5V系電源の半導体
装置だけでシステムを組もうとすると性能の良い半導体
装置が使えないことになる。特に、メモリにおいては高
速動作が求められており、3.3V系電源のメモリの使
用が不可欠となっている。そこで、システムポートに接
続される入出力PAD部5D〜5Fに対しては、システ
ムポート用電源端子PT3およびPT4から電圧3.3
Vを供給すれば、3.3V系電源で動作するメモリの接
続が可能となる。
系電源のものが主流となっており、5V系電源の半導体
装置だけでシステムを組もうとすると性能の良い半導体
装置が使えないことになる。特に、メモリにおいては高
速動作が求められており、3.3V系電源のメモリの使
用が不可欠となっている。そこで、システムポートに接
続される入出力PAD部5D〜5Fに対しては、システ
ムポート用電源端子PT3およびPT4から電圧3.3
Vを供給すれば、3.3V系電源で動作するメモリの接
続が可能となる。
【0048】なお、図2を用いて説明した入出力PAD
部5を3.3V系電源で動作させるということは、入力
保護回路51、入力保護回路51に接続される出力バッ
ファ52、TTL入力検出回路53、シュミットタイプ
入力検出回路54を3.3V系電源で動作させるが動作
上の問題はない。また、5V/3.3V変換回路51
1、531、541、3.3V/5V変換回路521お
よび522は何れも電圧変換は行わないが、遅延回路と
なるだけでありこれらが存在していてもマイクロコンピ
ュータ100の動作に支障はない。
部5を3.3V系電源で動作させるということは、入力
保護回路51、入力保護回路51に接続される出力バッ
ファ52、TTL入力検出回路53、シュミットタイプ
入力検出回路54を3.3V系電源で動作させるが動作
上の問題はない。また、5V/3.3V変換回路51
1、531、541、3.3V/5V変換回路521お
よび522は何れも電圧変換は行わないが、遅延回路と
なるだけでありこれらが存在していてもマイクロコンピ
ュータ100の動作に支障はない。
【0049】また、以上の説明においては、3.3V系
電源で動作する半導体装置および5V系電源で動作する
半導体装置を対象として説明したが、本発明の適用はこ
れに限定されるものではなく、例えば、将来的にさらに
低電圧化が進み、2V系電源や1V系電源で動作する半
導体装置が主流となった場合にも適用できることは言う
までもない。
電源で動作する半導体装置および5V系電源で動作する
半導体装置を対象として説明したが、本発明の適用はこ
れに限定されるものではなく、例えば、将来的にさらに
低電圧化が進み、2V系電源や1V系電源で動作する半
導体装置が主流となった場合にも適用できることは言う
までもない。
【0050】
【発明の効果】本発明に係る請求項1記載のマイクロコ
ンピュータによれば、動作電圧の異なる入出力部と制御
回路との間に、両者の間で授受される信号の電圧レベル
を変換する電圧変換部を備えているので、制御回路から
出力される第1の信号がレベルシフトされ、第1のシフ
ト済み信号として入出力部に出力され、入出力部から出
力される第2の信号がレベルシフトされ、第2のシフト
済み信号として制御回路に与えられるので、入出力部を
構成する回路と、ロジック部やメモリ部などで構成され
る内部回路とで異なる電源電圧を使用する場合でも信号
の授受が可能となる。
ンピュータによれば、動作電圧の異なる入出力部と制御
回路との間に、両者の間で授受される信号の電圧レベル
を変換する電圧変換部を備えているので、制御回路から
出力される第1の信号がレベルシフトされ、第1のシフ
ト済み信号として入出力部に出力され、入出力部から出
力される第2の信号がレベルシフトされ、第2のシフト
済み信号として制御回路に与えられるので、入出力部を
構成する回路と、ロジック部やメモリ部などで構成され
る内部回路とで異なる電源電圧を使用する場合でも信号
の授受が可能となる。
【0051】本発明に係る請求項2記載のマイクロコン
ピュータによれば、汎用ポートとして使用する第1のポ
ートの出力特性が緩やかになり、システムポートとして
使用する第2のポートの特性が急峻になるので、所望の
スルーレートコントロールが可能となる。また、第1の
レベルシフタを構成するトランジスタのチャネル幅を調
節することでスルーレートコントロールを行うので、ス
ルーレートコントロールを行うために専用の回路を設け
る必要がなく、装置の小型化を図ることができる。
ピュータによれば、汎用ポートとして使用する第1のポ
ートの出力特性が緩やかになり、システムポートとして
使用する第2のポートの特性が急峻になるので、所望の
スルーレートコントロールが可能となる。また、第1の
レベルシフタを構成するトランジスタのチャネル幅を調
節することでスルーレートコントロールを行うので、ス
ルーレートコントロールを行うために専用の回路を設け
る必要がなく、装置の小型化を図ることができる。
【0052】本発明に係る請求項3記載のマイクロコン
ピュータによれば、汎用ポートとして使用する第1のポ
ートと、システムポートとして使用する第2のポートと
で、動作電圧を異なる電源から与えることにより、シス
テムポートに接続されている入出力部の電源電圧を独立
して変更することが可能となり、電源電圧が異なる種々
の半導体装置を取り付けることが可能となる。
ピュータによれば、汎用ポートとして使用する第1のポ
ートと、システムポートとして使用する第2のポートと
で、動作電圧を異なる電源から与えることにより、シス
テムポートに接続されている入出力部の電源電圧を独立
して変更することが可能となり、電源電圧が異なる種々
の半導体装置を取り付けることが可能となる。
【図1】 本発明に係る実施の形態のマイクロコンピュ
ータの構成を説明するブロック図である。
ータの構成を説明するブロック図である。
【図2】 本発明に係る実施の形態の部分構成を説明す
るブロック図である。
るブロック図である。
【図3】 本発明に係る実施の形態の部分構成を説明す
るブロック図である。
るブロック図である。
【図4】 本発明に係る実施の形態のレベルシフタの構
成を説明する回路図である。
成を説明する回路図である。
【図5】 本発明に係る実施の形態のレベルシフタの構
成を説明する回路図である。
成を説明する回路図である。
【図6】 本発明に係る実施の形態のレベルシフタの構
成を説明する回路図である。
成を説明する回路図である。
【図7】 本発明に係る実施の形態のマイクロコンピュ
ータの構成を説明するブロック図である。
ータの構成を説明するブロック図である。
【図8】 従来のマイクロコンピュータの構成を説明す
るブロック図である。
るブロック図である。
【図9】 従来のマイクロコンピュータの部分構成を説
明するブロック図である。
明するブロック図である。
55 電圧変換部、OT 外部端子。
Claims (3)
- 【請求項1】 外部装置に接続される外部端子と、 第1の電圧によって動作し、前記外部端子に接続され前
記外部装置との信号授受を行う入出力部と、 第2の電圧によって動作し、前記入出力部に接続され前
記外部端子の動作状態を制御する制御回路と、 前記第2の電圧によって動作し、前記制御回路に接続さ
れる内部回路と、 前記入出力部に1対1に対応して設けられ、前記制御回
路から出力される第1の信号の電圧レベルを前記第1の
電圧と前記第2の電圧の相違に応じてシフトさせて前記
入出力部に第1のシフト済み信号として出力する第1の
レベルシフタ、前記入出力部から入力される第2の信号
の電圧レベルを、前記第1の電圧と前記第2の電圧の相
違に応じてシフトさせて前記制御回路に第2のシフト済
み信号として出力する第2のレベルシフタ、を有した電
圧変換部とを備えるマイクロコンピュータ。 - 【請求項2】 前記第1のレベルシフタは、 前記第1の信号が与えられる入力端子と、前記第1のシ
フト済み信号を出力する出力端子と、 両端間に前記第1の電圧が供給される、互いに異なる導
電型の第1および第2のトランジスタの直列接続体と、 両端間に前記第1の電圧が供給される、互いに異なる導
電型の第3および第4のトランジスタの直列接続体と、 前記第1の電圧によって動作し、前記入力端子に接続さ
れた入力端と、前記第2のトランジスタの制御電極に接
続された出力端とを有するインバータとを備え、 前記第1のトランジスタの制御電極は、前記第3および
第4のトランジスタの接続ノードに接続され、 前記第3のトランジスタの制御電極は、前記第1および
第2のトランジスタの接続ノードに接続され、 前記第3のトランジスタの制御電極は、前記入力端子に
接続され、 前記第3および第4のトランジスタの接続ノードは、前
記出力端子に接続され、 前記外部端子、前記入出力部、前記電圧変換部が一組に
なってポートを構成し、 前記マイクロコンピュータは、 汎用ポートとして使用する第1のポートと、 システムポートとして使用する第2のポートとを有し、 前記第1のポートにおいては緩やかな出力特性が得られ
るように、前記第1〜第4のトランジスタのチャネル幅
を比較的小さく設定し、 前記第2のポートにおいては急峻な出力特性が得られる
ように、前記第1〜第4のトランジスタのチャネル幅を
比較的大きく設定する、請求項1記載のマイクロコンピ
ュータ。 - 【請求項3】 前記外部端子、前記入出力部、前記電圧
変換部が一組になってポートを構成し、 前記マイクロコンピュータは、 汎用ポートとして使用する第1のポートと、 システムポートとして使用する第2のポートとを有し、 前記第1のポートと、前記第2のポートとで動作電圧を
異なる電源から与える、請求項1記載のマイクロコンピ
ュータ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10007829A JPH11203265A (ja) | 1998-01-19 | 1998-01-19 | マイクロコンピュータ |
US09/116,832 US6052014A (en) | 1998-01-19 | 1998-07-17 | Integrated circuit being capable of transferring signals of different voltage levels between its input and output |
TW087111909A TW494358B (en) | 1998-01-19 | 1998-07-21 | Microcomputer |
DE19842459A DE19842459C2 (de) | 1998-01-19 | 1998-09-16 | Integrierte Schaltung zur Spannungsumsetzung |
KR1019980038838A KR100329331B1 (ko) | 1998-01-19 | 1998-09-19 | 마이크로컴퓨터 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10007829A JPH11203265A (ja) | 1998-01-19 | 1998-01-19 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11203265A true JPH11203265A (ja) | 1999-07-30 |
Family
ID=11676496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10007829A Pending JPH11203265A (ja) | 1998-01-19 | 1998-01-19 | マイクロコンピュータ |
Country Status (5)
Country | Link |
---|---|
US (1) | US6052014A (ja) |
JP (1) | JPH11203265A (ja) |
KR (1) | KR100329331B1 (ja) |
DE (1) | DE19842459C2 (ja) |
TW (1) | TW494358B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216693A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
KR100621104B1 (ko) | 2004-08-25 | 2006-09-19 | 삼성전자주식회사 | 전자장치 |
JP2008077808A (ja) * | 2006-09-25 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 光半導体装置、その制御方法及び光ピックアップ装置 |
WO2021020818A1 (ko) * | 2019-07-26 | 2021-02-04 | 삼성전자 주식회사 | 선택적으로 전압을 제어하기 위한 방법, 이를 위한 전자 장치 및 외부 전자 장치 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US6825698B2 (en) | 2001-08-29 | 2004-11-30 | Altera Corporation | Programmable high speed I/O interface |
US6218858B1 (en) * | 1999-01-27 | 2001-04-17 | Xilinx, Inc. | Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits |
US7478355B2 (en) * | 2004-05-21 | 2009-01-13 | United Microelectronics Corp. | Input/output circuits with programmable option and related method |
US20190004982A1 (en) * | 2017-06-29 | 2019-01-03 | SK Hynix Inc. | Buffer circuit and device including the same |
CN111667786B (zh) * | 2019-03-08 | 2023-07-21 | 奇景光电股份有限公司 | 输出缓冲器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03145744A (ja) * | 1989-10-31 | 1991-06-20 | Nec Corp | マスタースライス方式の半導体装置 |
JPH04336812A (ja) * | 1991-05-14 | 1992-11-25 | Nec Home Electron Ltd | デジタル回路装置 |
JPH0828965B2 (ja) * | 1992-09-02 | 1996-03-21 | 日本電気株式会社 | 電圧変換回路 |
JP3311133B2 (ja) * | 1994-02-16 | 2002-08-05 | 株式会社東芝 | 出力回路 |
JPH08137823A (ja) * | 1994-11-04 | 1996-05-31 | Mitsubishi Electric Corp | エミュレータ専用ワンチップマイクロコンピュータ |
US5510731A (en) * | 1994-12-16 | 1996-04-23 | Thomson Consumer Electronics, S.A. | Level translator with a voltage shifting element |
JP2838662B2 (ja) * | 1994-12-19 | 1998-12-16 | 富士通テン株式会社 | 車載用半導体集積回路 |
US5828231A (en) * | 1996-08-20 | 1998-10-27 | Xilinx, Inc. | High voltage tolerant input/output circuit |
-
1998
- 1998-01-19 JP JP10007829A patent/JPH11203265A/ja active Pending
- 1998-07-17 US US09/116,832 patent/US6052014A/en not_active Expired - Lifetime
- 1998-07-21 TW TW087111909A patent/TW494358B/zh not_active IP Right Cessation
- 1998-09-16 DE DE19842459A patent/DE19842459C2/de not_active Expired - Fee Related
- 1998-09-19 KR KR1019980038838A patent/KR100329331B1/ko not_active IP Right Cessation
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KR100621104B1 (ko) | 2004-08-25 | 2006-09-19 | 삼성전자주식회사 | 전자장치 |
US7589519B2 (en) | 2004-08-25 | 2009-09-15 | Samsung Electronics Co., Ltd. | Electronic apparatus with driving power having different voltage levels |
JP2006216693A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
JP2008077808A (ja) * | 2006-09-25 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 光半導体装置、その制御方法及び光ピックアップ装置 |
WO2021020818A1 (ko) * | 2019-07-26 | 2021-02-04 | 삼성전자 주식회사 | 선택적으로 전압을 제어하기 위한 방법, 이를 위한 전자 장치 및 외부 전자 장치 |
US12038798B2 (en) | 2019-07-26 | 2024-07-16 | Samsung Electronics Co., Ltd. | Method for selectively controlling voltage, and electronic device and external electronic device therefor |
Also Published As
Publication number | Publication date |
---|---|
TW494358B (en) | 2002-07-11 |
DE19842459C2 (de) | 2003-12-11 |
DE19842459A1 (de) | 1999-07-22 |
KR19990066772A (ko) | 1999-08-16 |
KR100329331B1 (ko) | 2002-05-09 |
US6052014A (en) | 2000-04-18 |
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