DE2834964A1

DE2834964A1 - Signalgenerator oder treiberstufe

Info

Publication number: DE2834964A1
Application number: DE19782834964
Authority: DE
Inventors: John Bula; Ashok Champaklal Patrawala
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-08-31
Filing date: 1978-08-10
Publication date: 1979-03-15
Also published as: GB1597777A; US4130768A; FR2402348A1; JPS5727556B2; JPS5437441A; FR2402348B1

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

heb-om

Signalgenerator oder Treiberstufe

Die Erfindung betrifft einen aus Feldeffekttransistoren aufgebauten Signalgenerator, insbesondere aber eine Treiberstufe zur Urzeugung von wahren und komplementären Ausgangssignalen. Derartige Schaltungen zur Erzeugung von wahren und komplementären AusgangsSignalen werden im allgemeinen zur Ansteuerung von Decodierschaltungen benutzt, wie sie beispielsweise bei der Decodierung von Adressignalen für eine Anordnung von Speicherelementen eingesetzt werden. Bei Halbleiterspeicheranordnungen des Standes der Technik ist die gesamte, für einen Speicherzyklus zur Verfügung stehende Zeit durch die Geschwindigkeit der Signalpufferstufen für die Adress-Decodierer begrenzt, welche hohe durch die große Anzahl von NOR-Decodiergliedern dargestellte kapazitive Belastungen ansteuern müssen.

Die Erfindung hat es sich zur Aufgabe gestellt, die Schaltgeschwindigkeit einer solchen Treiberschaltung für wahre und komplementäre Ausgangssignale zu erhöhen und insbesondere dabei die Anzahl der für die Ansteuerung und den Betrieb !eines solchen Generators zur Erzeugung von wahren und komplementären Ausgangssignalen erforderlichen Taktimpulse zu verringern.

Der hier relevante Stand der Technik ist die im IBM Technical j Disclosure Bulletin Band 18, Nr. 8, Januar 1976, auf Seite 2591 und 2592 veröffentlichte Schaltung einer Pufferstufe. Diese Pufferstufe liefert wahre und komplementäre Ausgangs-3ignale ohne Verwendung einer Gleichstromleistung. Die Aus-

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gangssignale werden dabei von getrennten Ausgangstransistoren abgenommen, wodurch die beiden Ausgangssignale kein festes Verhältnis zueinander haben. Diese bekannte Schaltung soll durch die Erfindung in der Weise verbessert werden, daß die Anzahl der zur Ansteuerung und für den Betrieb erforderlichen Taktimpulse um einen verringert und daß außerdem die Schaltgeschwindigkeit dieser Puffer- oder Treiberstufe erhöht wird.

Die Erfindung und ihre Vorteile werden nunmehr anhand von einem Ausführungsbeispiel in Verbindung mit den beigefügten Zeichnungen im einzelnen erläutert.

Die als schutzfähig erachteten Merkmale der Erfindung sind in den beigefügten Patentansprüchen im einzelnen angegeben.

In den Zeichnungen zeigt

Fig. 1 eine Schaltung einer erfindungsgemäß aufgebauten Treiberstufe zur Abgabe von wahren und komplementären Ausgangssignalen,

Fig. 2 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der in Fig. 1 gezeigten Schaltung,

!Fig. 3 ein Diagramm für die in Fig. 1 gezeigte

Schaltung und

Fig. 4 ein Diagramm zur Erläuterung der Arbeitsweise

der aus dem Stande der Technik bekannten Schaltung.

«iie bereits erwähnt, soll die aus dem Stand der Technik (IBM Technical Disclosure Bulletin, Band 18, Nr. 8, Januar 76, Seiten 2591 - 92) bekannte Pufferschaltung oder Treiberstufe j dadurch verbessert werden, daß man zunächst einen ersten jEsolations-FET (T2) in der Weise anschließt, daß seine Gate-

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Elektrode am Drain-Potential (V_DD) angeschlossen ist, während man den zweiten Isolations-FET (T4) in der Weise anschließt, daß seine Gate-Elektrode mit einem eine Phasen-Aufspaltung liefernden Knotenpunkt (1) verbunden ist. Dadurch wird nicht nur die Anzahl der zum Betrieb der Treiberstufe erforderlichen Taktimpulse um einen verringert, so daß sich dadurch auch die Arbeitsgeschwindigkeit der Treiberstufe dadurch erhöht, daß die Größe der Gate-Elektrode des zweiten Isolations-FET (T4) kleiner gewählt ist, als die Größe der Gate-Elektrode des invertierenden FET (T3), so daß der zweite isolierende FET (T4) rascher aus seinem Ein-Zustand in seinen Aus-Zustand umschaltet, als der invertierende FET.

Die in Fig. 1 dargestellte Treiberstufe zur Erzeugung von wahren und komplementären Ausgangssignalen niedriger Leistung liefert einen wahren und einen komplementären Ausgangsimpuls. Das zugehörige Taktdiagramm oder Impulsdiagramm zeigt Fig. 2. Im nicht-ausgewählten Zustand T (Speicherauswahl MS auf 1) liegen die Knotenpunkte 6 und 7 auf Erdpotential und die Knotenpunkte 2 und 4 auf hohem Potential. Bei Ansteuerung für Auswahl (Tsel) ist das Speicherauswahlsignal MS auf Erdpotential und das Taktsignal CL1 auf einem positiven hohen Potential. Ein an der Gate-Elektrode des FET T1 angelegter Adressenimpuls bringt den Knotenpunkt 1 auf Erdpotential und sperrt T3 und T4. Der Knotenpunkt 4 entlädt sich nach Masse und die FETs T6 und T9 sind für den Rest des Zyklus gesperrt. per Knotenpunkt 2 nimmt jedoch ein höheres Potential an als V₀ , da der regelbare Bootstrap-Kondensator C1 vorgesehen jist= Transistor T8 leitet und der Knotenpunkt 3 geht auf die volle Taktspannung des Taktimpulses CL1. Dadurch leitet aber fri2, so daß Knotenpunkt 6 auf V_DD~V_t geht. Ein als logische 1 an der Gate-Elektrode von T1 angelegtes Adress-Signal erzeugt !also ein wahres Ausgangssignal am Knotenpunkt 6 und ein !komplementäres Ausgangssigaal am Knotenpunkt 7. Umgekehrt trifft dies ebenfalls zu»

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Die größte Verzögerung bei der Datenübertragung vom Eingang zum Ausgang verläuft über die Strecke mit den Knotenpunkten 1 , 2, 3 und 6. Schließt man die Gate-Elektrode von T4 am Knotenpunkt 1 an, dann wird diese Verzögerung in der Datenübertragung sehr klein gemacht. Die wahren und komplementären Ausgangssignale können wesentlich höhere kapazitive Belastungen ansteuern, da die Schaltung im Gegentakt arbeitet. Außerdem sind die wahren und komplementären Ausgangssignale vom Eingang, vom Takteingang CL1 und vom Signal MS (Speicherauswahl) abgetrennt. Die Adressenübertragung wird taktmäßig für eine kurze Zeitdauer durch das Signal CL1 hindurchgeschaltet und für den Rest des Zyklus erhält man eine Unempfindlichkeit gegen Störungen.

Fig. 3 zeigt, daß die erfindungsgemäße Treiberstufe eine Ümschaltverzögerung von 46 Nanosekunden unter den gleichen Bedingungen erzielt, wie sich gemäß Fig. 4 für die aus dem Stand der Technik bekannte Schaltung eine längere Schaltvertzögerung von 66 Nanosekunden ergibt.

Bin weiterer Vorteil ergibt sich für die in Fig. 1 dargestellte Schaltung darin, daß die Schaltung hohe kapazitive Belastungen Anzusteuern vermag, ohne dabei den Taktimpuls CL1 oder die Adressen-Eingangsleitung A kapazitiv zu belasten. Dies wird ßurch die Isolierung durch die Transistoren T9 und T12 erzielt, deren Drain-Elektroden an Gleichstrompotential V angeschlossen sind und deren Gate-Elektrode mit der Source-

plektrode von T6 bzw. T8 verbunden sind. Wenn man die ! i ^:

^Transistoren T9 und T12 auf diese Weise anschaltet, dann '■ JLiegt an den Ausgangsknotenpunkten 6 und 7 das volle Steuerpotential der Stromversorgung V weniger der Schwellwert- ι Spannungen von T9 und T12. _Ί

ie Transistoren T10, T11, T13 und T14 sind als eine bistabile Verriegelungsschaltung geschaltet und verriegeln die an den

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Knotenpunkten 6 und 7 auftretenden Ausgangssignale. Einer der wesentlichen Vorteile der in Fig. 1 gezeigten Schaltung besteht darin, daß die an den Source-Elektroden der Transistoren T9 und T12 liegenden Ausgangssignale unmittelbar an den Knotenpunkten 6 und 7 für eine Verwendung in nachfolgenden Schaltungen zur Verfügung stehen, daß jedoch an den Knotenpunkten 6 und 7 dadurch eine Verriegelungsfunktion stattfindet, daß die Gate-Elektrode des Transistors T1O am Knotenpunkt 6 und die Gate-Elektrode des Transistors T13 am Knotenpunkt 7 angeschlossen ist, so daß die relative Polarität der Ausgangssignale an diesen Knotenpunkten solange abgespeichert werden kann, wie die Null-Transistoren T11 und T14 gesperrt bleiben. Wenn das Speicherauswahlsignal MS auftritt, dann stellen die Transistoren T11 und T14 eine Verbindung der Knotenpunkte 6 und 7 nach Erdpotential her, wodurch die an diesen Knotenpunkten herrschenden Signalzustände auf Null zurückgeführt werden, so dab die Ausgangsverriegelungsschaltung für den nächsten Zyklus wirksam zurückgestellt wird.

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Claims

-JK-

PATENTANSPRÜCHE

Schaltungsanordnung für eine Transistor-Treiberstufe mit einem Eingangs-FET, dessen Gate-Elektrode am Eingangsknotenpunkt und dessen Source-Elektrode an Masse angeschlossen ist, während die Drain-Elektrode mit einem der Phasenaufspaltung dienenden Knotenpunkt verbunden ist, an dem ein wahrer sowie ein komplementärer Zweigstromkreis angeschlossen ist, der einen ersten Trenn-FET, einen ersten Lade-FET und einen ersten Bootstrap-Treiber-FET enthält, wobei der erste Trenn-FET mit seiner Source-Elektrode an dem Knotenpunkt, mit der Drain-Elektrode an der Source-Elektrode des ersten Lade-FETs und an der Gate-Elektrode des ersten Treiber-FETs angeschlossen ist, der mit seiner Drain-Elektrode an einem Drain-Potential angeschlossen und an seiner Gate-Elektrode durch einen Speicher-Auswahlimpuls und an seiner Drain-Elektrode durch einen nicht-überlappenden Taktimpuls ansteuerbar ist, während seine Source-Elektrode zur Erzeugung eines komplementären Ausgangsimpulses bei Auftreten eines Taktimpulses am komplementären Ausgangsknotenpunkt angeschlossen ist, sowie im wahren Zweigstromkreis mit einem invertierenden FET, einem zweiten Trenn-FET, einem zweiten Lade-FET und einem zweiten Bootstrap-Treiber-FET, wobei der Inverter-FET mit seiner Source-Elektrode an Masse und mit seiner Gate-Elektrode am Phasen-Aufspaltknotenpunkt angeschlossen ist, der zweite Trenn-FET mit seiner Source-Elektrode an der Drain-Elektrode des Inverter-FETs und mit seiner Drain-Elektrode an der Source-Elektrode des zweiten Lade-FETs und an der Gate-Elektrode des zweiten Treiber-FETs angeschlossen sind, der mit seiner Drain-Elektrode an dem Drain-Potential angeschlossen und an seiner Gate-Elektrode durch ein Speicher-Auswahlsignal ansteuerbar ist, andererseits aber an der Drain-Elektrode durch den Taktimpuls ansteuerbar ist und mit der Source-Elektrode an dem wahren Ausgangspunkt angeschlossen ist, um bei Auftreten des Taktimpulses eine wahre Form des dem Eingangsknotenpunkt zugeführten Signais zu liefern, ;

dadurch gekennzeichnet, ]

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daß die Gate-Elektrode des zweiten Trenn-FETs (T4) wesentlich kleiner ist, als die Gate-Elektrode des Inverter-FETs (T3), daß der erste Trenn-FET mit seiner Gate-Elektrode an dem Drain-Potential (V^_n) angeschlossen ist und damit den Bootstrap-Treiber-FET (T8) von dem Phasen-Aufspaltknotenpunkt (1) dann abtrennt, wenn das Gate-Potential dieses Treiber-FETs (T8) bei einer Veränderung durch den Lade-FET (T7) sich seinem höchsten Wert nähert und daß der zweite Trenn-FET (T4) für ein& raschere Umschaltung vom Ein- in den Auszustand mit seiner Gate-Elektrode an dem Phasen-Aufspaltknotenpunkt (1) angeschlossen ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein erster Treiber-FET (T5) mit seiner Drain-Elektrode an dem Drain-Potential (VpjpJ , mit seiner Gate-Elektrode an dem komplementären Ausgangsknotenpunkt (4) der ersten Bootstrap-Inverterstufe und mit seiner Source-Elektrode an einem komplementären Ausgangsknotenpunkt angeschlossen ist,

daß ein zweiter Treiber-Transistor (T7) mit seiner Drain-Elektrode an dem Drain-Potential, mit seiner Gate-Elektrode an dem Ausgangsknotenpunkt des zweiten Bootstrap-Treibers und mit seiner Source-Elektrode an einem Ausgangsknotenpunkt angeschlossen ist, so daß das volle Drain-Potential, vermindert und die Schwellwertspannung der Treiber-Transistoren, an dem komplementären und dem wahren Ausgangsknotenpunkt zur Verfugung steht.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein erster Verriegelungs-FET (TIO) mit seiner Drain-Elektrode an dem komplementären Ausgangsknotenpunkt (7) und mit seiner Gate-Elektrode an dem wahren Ausgangsknotenpunkt und mit seiner Source-Elektrode an Erdpotential angeschlossen ist, daß ein zweiter Verriegelungs-FET (T13) mit seiner Drain-Elektrode an dem wahren Ausgangsknotenpunkt (6), mit seiner Gate-Elektrode an dem komplementären Ausgangsknotenpunkt (7) und mit seiner Source-Elektrode an Eirdpotential angeschlossen ist, daß ein erster Rückste!l-FET (T11) mit seiner Drain-Elektrode an

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dem komplementären Ausgangsknotenpunkt (6), seiner Gate-Elektrode am Speicher-Auswahl impuls (MS) und mit seiner Source-Elektrode an Erdpotential angeschlossen ist,

daß ferner ein zweiter Rückstefl-FET (T14) mit seiner Drain-Elektrode andern wahren Ausgangsknotenpunkt (6), mit seiner Gate-Elektrode an Speicher-Auswahlimpuls (MS) und mit seiner Source-Elektrode an Erdpotential angeschlossen ist,

daß dabei der erste Verriegelungstransistor (TfO) bei einem EIN-Signal auf dem wahren Ausgangsknotenpunkt leitend wird und den komplementären Ausgangs knotenpunkt (7) auf Erdpotential verriegelt und damit den zweiten Verriegelungstransistor (T13) gesperrt hält, daß der zweite Verriegelungstransistor (T13) bei Auftreten eines EIN-Signals auf dem komplementären Ausgangsknotenpunkt leitend wird und damit den wahren Ausgangsknotenpunkt auf Erdpotential verriegelt und damit den ersten Verriegelungstransistor (TIO) gesperrt hält, daß der erste bzw. zweite Rückstelltransistor {TU, TlI) den komplementären bzw. den wahren Ausgangsknotenpunkt dann mit Erdpotential verbinden und damit die von der ersten bzw. zweiten Treiberstufe kommenden Signale dann beenden, wenn der entsprechende Speicher-Auswahlimpuls (MS) auftritt, so daß die von den beiden Treiberstufen (T9, T12) kommenden Signale an dem komplementären bzw. wahren Ausgangsknotenpunkt zwar sofort verfügbar sind, dann jedoch über die Verriegelungstransistoren gespeichert gehalten werden.

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