DE3915438C2 - - Google Patents
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- DE3915438C2 DE3915438C2 DE3915438A DE3915438A DE3915438C2 DE 3915438 C2 DE3915438 C2 DE 3915438C2 DE 3915438 A DE3915438 A DE 3915438A DE 3915438 A DE3915438 A DE 3915438A DE 3915438 C2 DE3915438 C2 DE 3915438C2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Dram (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
Die Erfindung betrifft einen Halbleiterspeicher
nach dem Oberbegriff des Anspruchs 1 und ein Herstellungsverfahren dafür.
Die Erfindung findet insbesondere
Verwendung auf dem Gebiet der dynamischen Speicher mit wahlfreiem
Zugriff (DRAM) vom gefalteten Bitleitungstyp.
Da die beste Wirkung erhalten werden kann, wenn diese Erfindung
auf einen dynamischen Speicher mit wahlfreiem Zugriff (Dynamic
Random Access Memory) verwendet wird, erfolgt die Beschreibung
im weiteren des dynamischen Typs mit wahlfreiem Zugriff.
Ein dynamischer Speicher mit wahlfreiem Zugriff ist bereits
bekannt. Fig.1 zeigt in einem Blockdiagramm eines der Beispiele
des ganzen Aufbaues eines derartigen dynamischen Speichers mit
wahlfreiem Zugriff (der im folgenden als DRAM bezeichnet wird).
Gemäß Fig.1 weist der DRAM ein Speicherzellenfeld 41 mit einer
Mehrzahl von Speicherzellen, die als Speicherabschnitt dienen,
einen mit einem Adreßpuffer zur Auswahl deren Adresse verbundenen
Zeilendekoder 42, einen Spaltendekoder 43 und einen Eingangs-/
Ausgangsschnittstellenabschnitt, der einen mit einer Eingangs-/
Ausgangsschaltung verbundenen Leseverstärker aufweist, auf. Jede
der Mehrzahl von Speicherzellen, die als Speicherabschnitt dienen,
ist mit einem Schnittpunkt zwischen einer der mit dem Zeilendekoder
42 verbundenen Wortleitungen und einer der dem Spaltendekoder
43 zugeordneten Bitleitungen verbunden, wobei die
Leitungen zur Bildung des Speicherzellenfeldes 41 matrixförmig
angeordnet sind. Wenn ein extern angelegtes Zeilenadreß-Signal
und ein Spaltenadreß-Signal empfangen werden, wählt der Zeilendekoder
42 und der Spaltendekoder 43 eine Speicherzelle aus, die
bei dem Schnittpunkt zwischen der ausgewählten Wort- und Bitleitung
angeordnet ist. Daten werden in die ausgewählte Speicherzelle
geschrieben oder Daten werden von der Speicherzelle gelesen.
Das Lesen/Schreiben der Daten wird durch ein an eine
Steuerschaltung angelegtes Lesen/Schreiben-Steuersignal angezeigt.
Daten werden in dem N(=n×m)-Bitspeicherzellenfeld 41 gespeichert.
Die Information, die der Adresse der Speicherzelle entspricht, in der
der Lesen/Schreiben-Betrieb durchgeführt wird, wird in Zeilen-
und Spaltenadreßpuffern gespeichert, und die m-Bitspeicherzelle
wird durch Auswählen einer bestimmten Wortleitung (eine Wortleitung
aus den n Wortleitungen) durch den Zeilendekoder 42 mit dem
Leseverstärker verbunden. Dann wird durch Auswählen einer
bestimmten Bitleitung (eine Bitleitung aus den m Bitleitungen)
durch den Spaltendekoder 43 einer der Leseverstärker mit der
Eingangs-/Ausgangsschaltung verbunden, wodurch der Lese- bzw.
Schreibbetrieb entsprechend einem Befehl der Steuerschaltung
durchgeführt wird.
Anhand Fig. 2, die ein äquivalentes Schaltungsdiagramm einer
Speicherzelle 40 des DRAM darstellt, wird der Lese/Schreibbetrieb
der Speicherzelle beschrieben. Gemäß Fig. 2 weist die Speicherzelle
40 einen Feldeffekttransistor Q und einen Kondensator Cs
auf. Die Gateelektrode des Feldeffekttransistors Q ist mit einer
Wortleitung 200 verbunden und die mit dem Kondensator Cs verbundene
Source/Drainelektrode ist mit einer Bitleitung 300 verbunden.
Beim Schreiben von Daten wird, da der Transistor Q vom Feldeffekttyp
leitend wird, wenn eine vorbestimmte Spannung an die
Wortleitung 200 angelegt ist, eine an die Bitleitung 300 angelegte
elektrische Ladung im Kondensator Cs gespeichert. Andererseits
wird beim Lesen von Daten, da der Feldeffekttransistor Q
leitend wird, wenn eine vorbestimmte Spannung an die Wortleitung
200 angelegt ist, die im Kondensator Cs gespeicherte elektrische
Ladung über die Bitleitung 300 herausgenommen.
Bei einer Halbleiterspeichereinrichtung, zum Beispiel bei dem in
Fig.1 gezeigten DRAM, ist ein Verdrahtungsverfahren von Signalleitungen,
die Information übertragen, von jeder Speicherzelle
zum Leseverstärker als Bitleitungsverfahren (das als gefaltetes
Bitleitungsverfahren bezeichnet wird) bekannt, bei dem ein Paar
von zwei Bitleitungen von den Leseverstärkern in derselben
Richtung angeordnet sind. Gemäß Fig. 3 erfolgt die Beschreibung
eines der Beispiele.
Fig. 3 zeigt in einem schematischen Diagramm den äquivalenten
Schaltungsaufbau der gefalteten Bitleitungen. Wie in Fig. 3
gezeigt, sind Paare von Bitleitungen (BL0, ), (BL1, ), . . .,
(BLm, ) in derselben Richtung vom Leseverstärker SA angeordnet
und die Mehrzahl von Speicherzellen ist mit jeder Bitleitung
verbunden. Bei diesem Fall wird, falls beispielsweise eine
weitere Verdrahtungsleitung wie zum Beispiel A benachbart zu
einer Bitleitung BL0 als eine virtuelle Verdrahtungsleitung
angeordnet ist, und der Kondensator C zwischen der Verdrahtungsleitung
A und der Bitleitung BL0 groß ist, Rauschen erzeugt, wenn
ein bestimmtes Potential an die Verdrahtungsleitung A angelegt
ist, wodurch das Potential der Bitleitung BL0 beeinflußt wird.
Auf der anderen Seite, da die Bitleitung von der Verdrahtungsleitung
A entfernt ist, bewirkt das Potential der Verdrahtungsleitung
A auf dieser Leitung einen kleineren Einfluß. Wenn
der Vergleich zwischen den Potentialen bei den Bitleitungen BL0
und zum Erfassen einer dazwischen liegenden Potentialdifferenz
durchgeführt wird, wird folglich eine Fehlfunktion der
Umkehrung des Ergebnisses des Vergleiches zwischen den Potentialen
bei der einen und der anderen Bitleitung BL0 und auf
Grund der Tatsache verursacht, daß das Potential auf der Bitleitung
fluktuiert.
Um dieses Problem zu lösen, wird ein gewundenes bzw. verdrilltes
Bitleitungsverfahren vorgeschlagen, bei dem sich zwei Bitleitungen
gegenseitig bei einer Mehrzahl von Stellen, wie in Fig. 4
gezeigt, überschneiden. Als ein Beispiel erfolgt die Beschreibung
des Falles, bei dem die benachbarte Verdrahtungsleitung A als
eine virtuelle Verdrahtungsleitung dargestellt wird. Das Rauschen
von der Verdrahtungsleitung A beeinflußt gleichförmig die benachbarten
Verdrahtungsleitungen, d. h. die Bitleitungen BL0 und
(in diesem Fall wird angenommen, daß die Anzahl der überschneidenden
Stellen, deren Abstände und dergleichen so gesetzt sind,
daß die Ladekapazitäten C mit beiden Bitleitungen BL0 und
gleich sind). Als Ergebnis ergibt sich, daß, wenn die Potentiale
der Bitleitungen BL0 und zum Erfassen einer dazwischen
liegenden Potentialdifferenz verglichen werden, sich insofern ein
Vorteil ergibt, daß ein fehlerhafter Betrieb nicht mehr auftaucht,
da der Einfluß des Rauschens vernachlässigt werden kann.
Entsprechend dem obenerwähnten verdrillten Bitleitungsverfahren
wurden verschiedene Verdrahtungsstrukturierungen vorgeschlagen.
Beispielsweise ist ein Verdrahtungsaufbau, der einen Satz von
zwei Bitleitungen, die sich einmal überschneiden, aufweist, in
Patrick W. Bosshart et al. "553k-Transistor LISP Processor
Chip" ISSCC '87, Digest of Technical papers, S. 202, beschrieben.
Die Japanese Patent Laying-Open Gazette Nr. 2 54 489/1985 offenbart
einen Verdrahtungsaufbau, der zwei Bitleitungen enthält, die sich
in der Mitte jedes anderen Bitleitungspaares überschneiden.
Ferner offenbart die Japanese Patent Laying-Open Gazette Nr.
51096/1987 einen Verdrahtungsaufbau, der Bitleitungspaare
enthält, die sich bei geradzahligen Positionen überschneiden und
Bitleitungspaare, die sich bei ungeradzahligen Positionen überschneiden,
und die abwechselnd angeordnet sind. U.S. Patent Nr.
39 42 164 offenbart einen Verdrahtungsaufbau, der einen Satz von
zwei Signalleitungen enthält, die vom Leseverstärker in derselben
Richtung führen und sich bei einer Position der Hälfte bzw. dem
Viertel des Abstandes überschneiden. Ferner beschreibt die Japanese
Patent Laying-Open Gazette Nr. 26 895/1988 einen Verdrahtungsaufbau,
der ein Paar von Bitleitungen enthält, die mit dem
Leseverstärker verbunden ist und eine Mehrzahl von überschneidenden
Stellen aufweist, die nicht mit denen der benachbarten Paare
von Bitleitungen übereinstimmen.
Obwohl wie oben beschrieben verschiedene Verdrahtungsverfahren
entsprechend dem verdrillten Bitleitungsverfahren vorgeschlagen
worden sind, wurde bisher jedoch kein Verdrahtungsaufbau zum
Durchführen des Verfahrens, d. h. der planare Aufbau und der
geschnittene Aufbau einer Verdrahtungsschicht, vorgeschlagen. Vor
kurzem wurde ein Fortschritt bei einer Speicherzelle auf Grund
einer verbesserten Integrationsdichte eines Speichers erzielt.
Der Abstand zwischen Signalleitungen, wie etwa den mit jeder
Speicherzelle verbundenen Bitleitungen, wurde ebenfalls verringert.
Folglich erscheint es bemerkenswert, da die mit jeder
Speicherzelle verbundene Signalleitung winzig wird, daß in einer
Halbleiterspeichereinrichtung wie dem DRAM ein Fehler in der
Informationsübertragung auf Grund des Rauschens von einer anderen
Verdrahtungsleitung, und damit ein fehlerhafter Betrieb leicht
auftreten kann. Es ist daher wünschenswert, daß eine konkrete
Konfiguration und ein konkreter Aufbau der Verdrahtungsschicht
zum Durchführen des verdrillten Bitleitungsverfahrens vorgeschlagen
werden, bei dem eine fehlerhafte Informationsübertragung
durch gleichförmiges Verteilen des Rauschens von einer anderen,
benachbarten Verdrahtungsleitung auf ein Paar von Signalleitungen
gesteuert werden kann.
Ein Halbleiterspeicher der eingangs beschriebenen Art ist aus der
EP 01 67 281 A2 bekannt. Bei dem bekannten Halbleiterspeicher soll
das durch elektrische Wechselwirkung zwischen benachbarten Bitlei
tungen entstehende Rauschen reduziert werden. Dazu sind die Bit
leitungen so ausgebildet, daß sie einander überschneiden. Die Bit
leitungen sind als Aluminiumschichten auf einem isolierenden Film
4 ausgebildet. Eine der Bitleitungen ist durchgehend auf dem iso
lierenden Film ausgebildet. Dieses hat den Vorteil, daß die Bit
leitung relativ leicht hergestellt werden kann. Die andere Bitlei
tung wird abschnittsweise unter der einen Bitleitung durchgeführt,
indem unter der einen Bitleitung ein mit Fremdatomen diffundierter
Bereich gebildet ist, der mit der anderen Bitleitung durch Kontakt
löcher verbunden ist. Das hat zur Folge, daß die etwas vereinfachte
Herstellung bewirkt, daß die beiden Bitleitungen unterschiedlich
ausgebildet sind. Die eine Bitleitung ist nur auf der ebenen Ober
fläche des isolierenden Filmes gebildet, während die andere Bit
leitung erstens durch die Kontaktlöcher verlängert ist und zweitens
in ihrem elektrischen Widerstand durch das diffundierte Gebiet ver
ändert ist. Eine kapazitive Kopplung von Signalen auf benachbarten
Bitleitungen wirkt also auf die beiden Bitleitungen des Bitleitungs
paares unterschiedlich, dadurch können Verfälschungen der Signale
hervorgerufen werden.
Aus IBM TDB, Band 30, Nr. 11, April 1988, Seiten 246-248, ist die
Anordnung zweier Paare von Bitleitungen bekannt, bei der die Bit
leitungen jeweils bezogen auf die Hauptoberfläche des Halbleitersub
strates übereinanderliegen. Die Bitleitungen jeweils eines Paares
sind mit jeweils einem Leseverstärker verbunden, der die Ladungs
unterschiede auf den beiden Bitleitungen eines Paares erfaßt und
verstärkt. Die Bitleitungen sind beim Eingang in den Leseverstärker
in zwei verschiedenen Niveaus über dem Halbleitersubstrat angeord
net. Etwa auf dem halben Weg zu dem anderen Leseverstärker für das
andere Bitleitungspaar wechseln die Bitleitungen eines Paares je
weils die Niveaus über dem Halbleitersubstrat. Sie vertauschen
ebenfalls ihre seitliche Anordnung. Da jedoch die beiden Bitlei
tungen des einen Paares zusammen mit den beiden Bitleitungen des
anderen Paares jeweils übereinandergeführt werden, müssen beide Bit
leitungen des Bitleitungspaares bei der seitlichen Versetzung auf
ihrem Niveau bleiben. Jede Bitleitung eines Bitleitungspaares hat
also eine bestimmte Länge und den Weg der seitlichen Versetzung auf
einem Niveau und die bestimmte Länge allein auf dem anderen Niveau.
Die beiden Bitleitungen erleiden also unterschiedliche kapazitive
Kopplungen und haben unterschiedliche Widerstände. Dadurch wird der
Einfluß von kapazitiver Signalübertragung von benachbarten Bitlei
tungspaaren auf die beiden Bitleitungen eines Bitleitungspaares
unterschiedlich, dadurch wird die Signalerfassung verfälscht.
Aufgabe der Erfindung ist es, einen Halbleiterspeicher vorzusehen,
bei dem Übertragung von Information störungsfrei auf den Bitleitungen
durchgeführt werden kann.
Aufgabe dieser Erfindung ist es weiterhin, ein Verfahren, das den
Effekt des kapazitiven Koppelns von Signalen auf einem Bitleitungs
paar verringern kann, vorzusehen.
Die Aufgabe wird durch einen Halbleiterspeicher gelöst, der durch
die Merkmale des Anspruches 1 gekennzeichnet ist.
Es ist also ein Halbleiterspeicher mit einem Verdrahtungsaufbau vor
gesehen, der das verdrillte Bitleitungsverfahren verwendet, ohne
die Geschwindigkeit der Signalübertragung zu verringern.
Bevorzugte Weiterbildungen des Halbleiterspeichers sind in den
Ansprüchen 2 bis 15 beschrieben.
Die Aufgabe wird ferner durch ein Verfahren zum Verringern der
Kopplung der Spannungsunterschiede auf einem Bitleitungspaar ge
löst, das durch die Merkmale der Patentansprüche 16 bzw. 17 gekennzeichnet ist.
Die entsprechenden Abschnitte
der Bitleitungen von jedem Bitleitungspaar weisen jeweils die
selbe Anzahl von Verbindungsabschnitten auf und werden seitlich
gegenseitig auf dem Substrat vertauscht. Damit werden die ent
sprechenden Abschnitte der Bitleitungen von jedem Bitleitungspaar
unter denselben Bedingungen auf dem Substrat entlang der Länge
des Bitleitungspaares gegenseitig seitlich vertauscht. Als Folge
davon wird es möglich, einen Halbleiterspeicher mit
einem Verdrahtungsaufbau vorzusehen, der es ermöglicht, einen
Einfluß auf Grund des Rauschens von der benachbarten Verdrah
tungsleitung zu minimalisieren.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigt
Fig.1 ein Blockdiagramm des ganzen Aufbaues eines DRAM, der als
ein Beispiel einer Halbleiterspeichereinrichtung mit einem
Verdrahtungsaufbau dient,
Fig. 2 ein äquivalentes Schaltungsdiagramm entsprechend einer
Speicherzelle des in Fig.1 gezeigten DRAM,
Fig. 3 eine schematische Ansicht des äquivalenten Schaltungsaufbaues,
die ein gefaltetes Bitleitungsverfahren zeigt,
Fig. 4 eine schematische Ansicht des äquivalenten Schaltungsaufbaues,
die ein verdrilltes Bitleitungsverfahren zeigt,
Fig. 5 eine teilweise Draufsicht eines Ausführungsbeispieles
eines Halbleiterspeichers,
Fig. 6A und 6B entlang einer Linie VI-VI in Fig. 5 genommene
Schnittansichten, die zwei Ausführungsbeispiele des Verdrahtungsaufbaues
des Halbleiterspeichers zeigen,
Fig. 7 eine teilweise Draufsicht eines weiteren Ausführungsbeispieles
des Verdrahtungsaufbaues,
Fig. 8A und 8B entlang einer Linie VIII-VIII genommene Schnittansichten,
die zwei Beispiele des Verdrahtungsaufbaues zeigen,
Fig. 9 eine teilweise Draufsicht eines weiteren Ausführungsbeispieles
einer Halbleiterspeichereinrichtung,
Fig.10A und 10B in teilweisen Draufsichten weitere Ausführungsbeispiele
des Verdrahtungsaufbaues
und eines Verdrahtungsaufbaues, der es ermöglicht,
den Abstand zwischen zwei Signalleitungen sehr
klein zu machen,
Fig.11A und 11B entlang einer Linie XIA-XIA und XIB-XIB in den
Fig.10A und 10B genommene Schnittansichten,
Fig.12A, 12B, 12C und 12D Schnittansichten eines Herstellungsverfahrens
in der Reihenfolge der Schritte des Verdrahtungsaufbaues
mit dem in Fig. 8A gezeigten Abschnittes,
Fig.13A, 13B, 13C und 13D Schnittansichten eines Herstellungsverfahrens
in der Reihenfolge der Schritte des Verdrahtungsaufbaues
mit dem in Fig.11A gezeigten Abschnittes,
Fig.14A eine schematische Ansicht des äquivalenten Schaltungsaufbaues
des Verdrahtungsaufbaues entsprechend der in den
Fig. 6A und 6B gezeigten Schnittansichten,
Fig.14B eine schematische Ansicht des äquivalenten Schaltungsaufbaues
des Verdrahtungsaufbaues entsprechend der in den
Fig. 8A und 8B gezeigten Schnittansichten,
Fig.14C eine schematische Ansicht des äquivalenten Schaltungsaufbaues
des Verdrahtungsaufbaues entsprechend der in den
Fig.10A und 10B gezeigten Schnittansichten,
Fig.15 ein Blockdiagramm eines Beispieles des ganzen Aufbaues
einer Halbleiterspeichereinrichtung, bei der der
Verdrahtungsaufbau nach einem der obigen Ausführungsbeispiele angewendet
werden kann.
Fig. 5 zeigt in einer Draufsicht ein Ausführungsbeispiel, das in
einem DRAM als ein Beispiel einer Halbleiterspeichereinrichtung
mit einem Verdrahtungsaufbau entsprechend dieser Erfindung verwendet
wird. Nach Fig. 5 sind eine Bitleitung 3a und eine
leitung 3b so gebildet, daß sie sich in der gleichen Richtung
auf einer obersten Schicht erstrecken. Die Bitleitung 3a ist mit
der Speicherzelle über ein Kontaktloch 10a verbunden. Die leitung
3b ist mit der Speicherzelle über ein Kontaktloch 10b
verbunden. Jede Speicherzelle weist einen Satz von Feldeffekttransistoren
Q1, Q2 und Q3 und Kondensatoren Cs1, Cs2 und Cs3
innerhalb eines aktiven Bereiches 100 auf. Die Gateelektroden
bilden Teile der Transistoren Q1, Q2 und Q3 und dienen für die
Wortleitungen 200. Die Bitleitung 3a und die leitung 3b
überschneiden sich bei einem Bereich, der von der Speicherzelle
entfernt ist. Die Fig. 6A und 6B zeigen in Schnittansichten
entlang einer Linie VI-VI den Überschneidungsabschnitt.
Fig. 6A zeigt in einer Schnittansicht einen Fall, bei dem sich
die Bitleitung 3a und die leitung 3b unter Verwendung einer
zusätzlichen überbrückenden Verdrahtungsschicht überschneiden.
Unter Bezugnahme auf diese Figur ist ein Siliziumoxidfilm 2 auf
einem Siliziumsubstrat 1 gebildet. Die Bitleitung 3a und die
leitung 3b sind zum Beispiel aus Aluminium hergestellt und
über einen Zwischenschichtisolierfilm 4 auf dem Siliziumoxidfilm
2 gebildet. Eine überbrückende Verdrahtungsschicht 8 mit einem
niedrigen Widerstandswert, die zum Beispiel aus einem hochschmelzenden
Metallsilizid hergestellt ist, ist teilweise unterhalb der
Bitleitung 3a durch den Zwischenschichtisolierfilm 4 gebildet, so
daß sich eine Bitleitung 3a und eine leitung 3b überschneiden.
Die leitung 3b ist über Kontaktlöcher 10c und 10d mit der
überbrückenden Verdrahtungsschicht 8 verbunden. In diesem Fall
kann die zusätzliche Kapazität des Verbindungsabschnittes des
Zwischenschichtisolierfilmes 4 durch ein dickes Ausbilden des
Isolierfilmes 4, der aus einem Material geringer Leitfähigkeit
wie zum Beispiel SiO₂ hergestellt ist, minimiert werden.
Fig. 6B zeigt eine Schnittansicht eines Falles, bei dem die
leitung 3b durch eine Verunreinigungsdiffusionsschicht auf dem
Überschneidungsabschnitt überbrückt ist. Entsprechend dieser
Figur ist zum Beispiel eine Verunreinigungsdiffusionsverdrahtungsschicht
9, die aus einem Verunreinigungsdiffusionsbereich
vom N-Typ hergestellt ist, auf dem Siliziumsubstrat 1 vom P-Typ
gebildet. Die Verunreinigungsdiffusionsverdrahtungsschicht 9
wird als die überbrückende Verdrahtungsschicht der leitung 3b
verwendet. Die leitung 3b ist über die Kontaktlöcher 10c und
10d mit der Verunreiniungsverdrahtungsschicht 9 verbunden. Die
Bitleitung 3a ist oberhalb der Verunreinigungsdiffusionsverdrahtungsschicht
9 über dem Zwischenschichtisolierfilm 4 gebildet.
Auf diese Art und Weise ist es möglich, daß sich Bitleitungen
unter Verwendung der Verunreinigungsdiffusionsverdrahtungsschicht
überschneiden, ohne eine zusätzliche Schicht über dem Substrat zu
bilden. Währenddessen ist es bei diesem Aufbau schwierig, den
Bitleitungswiderstandswert zu verringern, und die zusätzliche
Kapazität oder dergleichen zu steuern, da die Verunreinigungsdiffusionsschicht
als die überbrückende Schicht verwendet ist. Daher
wird es zur Erhöhung der Signalübertragungsrate vorgezogen, den
in Fig. 6A gezeigten Verdrahtungsaufbau anzuwenden, wenn sich die
Bitleitungen unter Verwendung lediglich einer überbrückenden
Verdrahtungsschicht überkreuzen bzw. überschneiden.
Fig. 7 zeigt eine Draufsicht eines Ausführungsbeispieles eines
weiteren Verdrahtungsaufbaues entsprechend dieser Erfindung.
Gemäß dieser Figur überschneiden sich die Bitleitung 3a und die
leitung 3b unter Verwendung zweier überbrückender Verdrahtungsschichten
5 und 7. Die entlang einer Linie VIII-VIII aus
Fig. 7 genommenen Fig. 8A und 8B zeigen in Schnittansichten
diesen Verdrahtungsaufbau.
Nach Fig. 8A sind die Bitleitung 3a und die leitung 3b auf dem
Siliziumoxidfilm 2 gebildet, die auf dem Siliziumsubstrat gebildet
ist. Um die leitung 3b und die Bitleitung 3a zu überschneiden,
werden zum Beispiel überbrückende Verdrahtungsschichten
5 und 7, die aus Aluminium hergestellt sind, darauf gebildet.
Die Verdrahtungsschicht 5 ist auf dem Zwischenschichtisolierfilm
4 gebildet und über ein Kontaktloch 10e mit der leitung 3b
verbunden. Die überbrückende Verdrahtungsschicht 7 ist auf dem
Zwischenschichtisolierfilm gebildet und über ein Kontaktloch 10f
mit der Bitleitung 3a verbunden. Auf diese Art und Weise können
die Bitleitungen unter Verwendung der überbrückenden Verdrahtungsschicht
überkreuzt werden. Bei diesem Fall kann irgendeine
der überbrückenden Verdrahtungsschichten 5 und 7 unterhalb der
Bitleitungen gebildet sein. Die Fig. 8B zeigt in einer Schnittansicht
einen Fall, bei dem die überbrückende Verdrahtungsschicht 5
unterhalb der leitung 3b gebildet ist und die überbrückende
Verdrahtungsschicht 7 auf der Bitleitung 3a gebildet ist. In
jedem Fall kann der Bitleitungswiderstandswert dadurch verringert
werden, daß die überbrückende Verdrahtungsschicht aus einem
Material mit einem geringeren Widerstandswert wie zum Beispiel
Aluminium gebildet wird. Die zusätzliche Kapazität kann durch
Verwenden des dicken Isolierfilmes als den Zwischenschichtisolierfilm
6 minimiert werden. Damit können zwei Bitleitungen
überkreuzt werden, ohne die Signalübertragungsrate auf Grund der
Leitungen zu verringern.
Bei dem in Fig. 5 gezeigten Verdrahtungsaufbau ist der überschneidende
Abschnitt der Bitleitungen auf einem anderen Bereich
als dem Bereich, wo die Speicherzelle gebildet ist, vorgesehen.
Jedoch kann, wie in Fig. 9 gezeigt, der überschneidende Bereich
der Bitleitungen über dem Bereich, wo die Speicherzelle gebildet
ist, gebildet sein. Es ist unnötig zu erwähnen, daß derselbe
Effekt erreicht werden kann, sogar wenn die überbrückende Verdrahtungsschicht
8 so gebildet ist, daß sich die Bitleitungen
oberhalb dem Bereich überschneiden, wo die Speicherzelle auf
diese Weise gebildet ist. Durch das Ausbilden der Verdrahtungsschicht
derart, daß der überschneidende Abschnitt oberhalb
des Bereiches, bei dem die Speicherzelle gebildet ist, liegt, ist
es unnötig, zur Bildung des überschneidenden Abschnittes einen
zusätzlichen Bereich vorzusehen, so daß eine hohe Integrationsdichte
des Speichers vorgesehen werden kann.
Da es üblich ist, die Bitleitung 3a und die leitung 3b aus
leitfähigen Schichten mit demselben Niveau in dem in Fig. 5, 7
oder 9 gezeigten Verdrahtungsaufbau zu bilden, wird ferner ein
Abstand d zwischen den Leitungen bei diesem Fall auf Grund von
Beschränkungen der fotolithograpischen Technik begrenzt. Entsprechend
dem in den Fig. 6A, 6B, 8A und 8B gezeigten
Verdrahtungsaufbau kann der Einfluß auf Grund des Rauschens von
der benachbarten Verdrahtungsleitung lediglich durch Bewirken
eines Effektes des zweidimensionalen parasitären Kopplungsäquivalentes
minimalisiert werden. Daher ist der folgende Aufbau
erwünscht, d. h. der Aufbau, der den fehlerhaften Betrieb der
Informationsübertragung durch Verringern des Abstandes zwischen
zwei Signalleitungen und gleichförmiges Verteilen des Rauschens
von einer anderen benachbarten Verdrahtungsleitung steuern kann,
insbesondere ein dreidimensionales parasitäres Koppeln zu jeder
der beiden Signalleitungen.
Die Fig.10A, 10B und 11A, 11B zeigen weitere Ausführungsbeispiele
eines Verdrahtungsaufbaues entsprechend dieser Erfindung.
Die Fig.10A und 10B zeigen in teilweisen Draufsichten den
Verdrahtungsaufbau, der es ermöglicht, den Abstand zwischen zwei
Signalleitungen klein zu halten. Die Fig.11A und 11B sind
entlang einer Linie XIA-XIA und XIB-XIB aus Fig.10A und 10B
genommene Schnittansichten.
Entsprechend diesem Ausführungsbeispiel ist irgendeine der Bitleitung
3a und der leitung 3b, zum Beispiel die Bitleitung 3a,
beispielsweise aus einer ersten polykristallinen Siliziumschicht
auf der Oberfläche des Siliziumoxidfilmes 2 gebildet, der auf dem
Siliziumsubstrat 1, das die Speicherzellen und die peripheren
Schaltungen aufweist, gebildet ist. Auf der Bitleitung 3a ist die
aus einer zweiten polykristallinen Siliziumschicht gebildete
leitung 3b durch den Zwischenschichtisolierfilm 4 wie zum
Beispiel SiO₂ gebildet. Bei diesem Fall kann der Abstand d
zwischen den Bitleitungen verringert werden, da die Bitleitung 3a
und die leitung 3b aus einer leitfähigen Schicht gebildet
sind, die verschiedene Niveaus aufweisen, und die durch eine
untere und eine obere Schicht gebildet ist. Zwei Bitleitungen
können so ausgebildet sein, daß deren Innenseiten sich angrenzen
und auf einer gemeinsamen vertikalen Ebene liegen, was d =0
bedeutet, wie in Fig.10B und 11B gezeigt. Nach dem Überschneiden
der Bitleitung 3a und der leitung 3b werden die Niveaus der
leitfähigen Schichten, die die Bitleitungen bilden, über die in
dem Zwischenschichtisolierfilm 4 vorgesehenen Kontaktlöchern 10g,
10h ausgetauscht. Wenn die Bitleitung 3a aus der polykristallinen
Siliziumschicht gebildet ist, ist insbesondere die Bitleitung 3a
mit der oberen Schicht der zweiten polykristallinen Siliziumschicht
über das Kontaktloch 10g nach dem Überschneiden verbunden,
während die aus einer zweiten polykristallinen Siliziumschicht
gebildete leitung 3b über das Kontaktloch 10h nach dem
Überschneiden mit der unteren Schicht der polykristallinen Siliziumschicht
verbunden ist.
Entsprechend dem obenerwähnten Ausführungsbeispiel sind zwei
Bitleitungen aus leitfähigen Schichten mit verschiedenen Niveaus
aus ersten und zweiten polykristallinen Siliziumschichten gebildet,
und diese überschneiden sich gegenseitig mehrmals in einem
elektrisch getrennten Zustand. Die Niveaus der leitfähigen
Schichten, die die beiden Bitleitungen bilden, werden über
Kontaktlöcher vor und nach dieser Überschneidung gegenseitig
ersetzt. Folglich wird zur Durchführung der in Fig. 4 gezeigten
äquivalenten Schaltung der Verdrahtungsaufbau gebildet, und der
Einfluß auf Grund des Rauschens von der benachbarten Verdrahtungsleitung
kann durch Ausführen eines Effektes des dreidimensionalen
parasitären Kopplungsäquivalentes minimiert werden, und
ebenso kann der Abstand zwischen den Bitleitungen kleiner gemacht
werden.
Es folgt eine Beschreibung eines Verfahrens zur Herstellung der
Halbleiterspeichereinrichtung mit dem Verdrahtungsaufbau entsprechend
dieser Erfindung. Fig.12A-12D zeigen in Schnittansichten,
die entlang einer Linie VIII-VIII in Fig. 7 genommen
sind, die Reihenfolge der Schritte. Es folgt nun die Beschreibung
eines Verfahrens zur Bildung des Verdrahtungsaufbaues mit dem in
Fig. 8A gezeigten Abschnitt.
Zuerst wird entsprechend Fig.12A ein Siliziumoxidfilm 2 auf
einem Siliziumsubstrat 1 gebildet. Daran anschließend wird durch
Bilden und Strukturieren beispielsweise einer polykristallinen
Siliziumschicht auf dem Siliziumoxidfilm 2 eine Bitleitung 3a und
eine leitung 3b gebildet.
Nach Fig.12B wird ein Zwischenschichtfilm 4, der aus SiO₂ oder
dergleichen hergestellt ist, auf der ganzen Oberfläche gebildet.
Dann wird ein Kontaktloch 10e auf der leitung 3b gebildet.
Gemäß Fig.12C wird eine überbrückende Verdrahtungsschicht 5 aus
einem Material mit niedrigem Widerstandswert wie zum Beispiel
Aluminium oder dergleichen entsprechend einer vorbestimmten
Strukturierung gebildet.
Wie in Fig.12D gezeigt, wird ein Kontaktloch 10f geöffnet,
nachdem ein Zwischenschichtisolierfilm 6 auf der ganzen Oberfläche
gebildet wurde. Dann wird eine überbrückende Verdrahtungsschicht
7 aus einem Material mit einem niedrigen Widerstandswert
entsprechend der vorbestimmten Strukturierung so
gebildet, daß die Bitleitung 3a über das Kontaktloch 10f mit der
überbrückenden Verdrahtungsschicht 7 verbunden wird. Auf diese
Art und Weise wird der überschneidende Abschnitt der Bitleitung
3a und der leitung 3b unter Verwendung der beiden überbrückenden
Verdrahtungsschichten 5 und 7 gebildet.
Die Fig.13A-13D zeigen Schnittansichten entlang einer Linie
XIA-XIA in Fig.10A in der Reihenfolge der Schritte. Gemäß den
Fig.13A-13D wird der Verdrahtungsaufbau mit dem in Fig.11A
gezeigten Abschnitt durch einen ähnlichen Prozeß wie der Prozeß
zur Bildung des in den Fig.12A-12D gezeigten Verdrahtungsaufbaues
gebildet, wie oben beschrieben.
Die Fig.14A, 14B und 14C sind schematische Ansichten des
äquivalenten Schaltungsaufbaues und zeigen den Verdrahtungsaufbau
entsprechend der in den jeweiligen Fig. 6A und 6B, Fig. 8A und
8B, und Fig.10A und 10B gezeigten Schnittansichten. Unter
Bezugnahme auf diese Figuren befinden sich die in durchgezogenen
Linien gezeigten Bitleitungen BL und auf einem ersten Niveau
des Substrates und die in gepunkteten Linien gezeigten Bitleitungen
BL und befinden sich bei einem zweiten Niveau des
Substrates. Die Bitleitungen BL und sind mit einem Leseverstärker
SA verbunden. Die durch unterbrochene Linien gezeigten
überbrückenden Verdrahtungsleitungen befinden sich bei einem
zweiten Niveau oder einem dritten Niveau des Substrates. Wie in
den Fig.14A und 14B gezeigt, sind die Bitleitungen BL und
räumlich und gegenseitig durch Verbinden der Bitleitungen mit den
überbrückenden Verdrahtungsleitungen über Kontaktlöcher 10 vertauscht.
Gemäß Fig.14C sind die Bitleitungen BL und überkreuzt
und gegenseitig vertikal zwischen dem ersten und zweiten
Niveau des Substrates vertauscht, durch Verbinden der Bitleitungen
mit den jeweiligen Abschnitten der Bitleitungen, die bei dem
unterschiedlichen Niveau angeordnet sind, durch Kontaktlöcher 10.
In jedem Fall weisen die entsprechenden Abschnitte der Bitleitungen
von jedem Bitleitungspaar dieselbe Anzahl von Kontaktabschnitten
10 auf. Damit werden die entsprechenden Abschnitte der
Bitleitungen von jedem Bitleitungspaar räumlich gegenseitig unter
denselben Bedingungen auf dem Substrat entlang der Bitleitungspaarlänge
vertauscht. Folglich ist es möglich, ein DRAM mit einem
gefalteten Bitleitungsaufbau vorzusehen, das die Minimalisierung
eines Einflusses auf Grund des Rauschens von der benachbarten
Verdrahtungsleitung durch Verringern eines Effektes des parasitären
Koppelns von externen Signalen ermöglicht.
Obwohl bei den erwähnten Herstellungsschritten die polykristalline
Siliziumschicht als eine Bitleitung und eine Aluminiumschicht
als eine überbrückende Verdrahtungsschicht als ein Beispiel
verwendet wurden, kann ein anderes Material mit einem
niedrigen Widerstandswert verwendet werden, und die Verdrahtungsschicht
kann aus einer hochschmelzenden Metallschicht, einer
hochschmelzenden Metallsilizidschicht, einem zusammengesetzten
Film aus einer polykristallinen Siliziumschicht und einer hochschmelzenden
Metallschicht, einer niedrigschmelzenden Metallschicht
anders als aus Aluminium oder dergleichen hergestellt
sein.
Obwohl die Beschreibung eines Falles erfolgte, bei dem der
Verdrahtungsaufbau entsprechend dieser Erfindung auf einen Satz
von Bitleitungen bei dem oben beschriebenen Ausführungsbeispiel
angewendet ist, kann dieser natürlich auch auf eine Mehrzahl von
Sätzen von Bitleitungen angewendet werden. Obwohl das oben
beschriebene Ausführungsbeispiel einen Fall zeigt, bei dem sich
die Bitleitungen bei einem Punkt überschneiden, kann es auf
Bitleitungen angewendet werden, die eine Mehrzahl von überschneidenden
Abschnitten aufweisen.
Obwohl bei dem oben beschriebenen Ausführungsbeispiel ein auf
Bitleitungen in dem DRAM bezogenes Beispiel gezeigt ist, bei dem
der Verdrahtungsaufbau eine Kombination von signalübertragenden
Signalleitungen ist, die miteinander verglichen werden, wie zum
Beispiel eine Referenzleitung und eine Vergleichsleitung, kann
diese Erfindung ferner auf verschiedene Verdrahtungsschichten
angewendet werden, wobei derselbe Effekt erhalten werden kann.
Zum Beispiel kann diese Erfindung auf einen Satz von Signale
übertragende Signalleitungen angewendet werden, die miteinander
auf einer anderen Halbleiterspeichereinrichtung als das DRAM
verglichen werden.
Fig.15 zeigt in einem Blockdiagramm ein Beispiel des ganzen
Aufbaues einer anderen Halbleiterspeichereinrichtung, bei dem der
Verdrahtungsaufbau entsprechend dieser Erfindung angewendet werden
kann. Fig.15 zeigt den ganzen Aufbau eines statischen
Speichers mit wahlfreiem Zugriff (im folgenden als SRAM bezeichnet).
Gemäß Fig.15 weist das SRAM ein Speicherzellenfeld 41 mit einer
Mehrzahl von Speicherzellen 40, die als Speicherabschnitt dienen,
und einen mit einem Adreßpuffer verbundenen X-Dekoder 42 zur
Auswahl der Adresse, einen Y-Dekoder 43, und einen Ein-/Ausgangsschnittstellenabschnitt,
der einen mit einem Ausgangspuffer verbundenen
Leseverstärker aufweist, auf. Die Mehrzahl der Speicherzellen
40, die als Speicherabschnitt dienen, sind mit überschneidenden
Punkten zwischen mit dem X-Dekoder 42 verbundenen Wortleitungen
und mit dem Y-Dekoder 43 verbundenen Bitleitungen verbunden,
die matrixförmig ausgebildet sind und damit das Speicherzellenfeld
41 bilden. Durch Empfangen extern angelegter Zeilen- und
Spaltenadreßsignale wird die Speicherzelle 40, die sich bei einem
Kreuzungspunkt zwischen der Wortleitung und der Bitleitung, die
jeweils durch den X-Dekoder 42 und den Y-Dekoder 43 ausgewählt
sind, befindet, ausgewählt.
Wenn die in der Speicherzelle 40 gespeicherte Information gelesen
wird, wird eine vorbestimmte Spannung an die Wortleitung angelegt.
Als Folge davon erscheint entsprechend dem Zustand ein
Potential auf der Bitleitung und der leitung. Wenn Information
in die Speicherzelle 40 geschrieben wird, wird eine vorbestimmte
Spannung an die Wortleitung angelegt. Bei diesem Zustand werden
gewünschte Potentiale entsprechend der zu schreibenden Zustände
an die Bitleitung und die leitung angelegt. Auf diese Art und
Weise sind die Bitleitung und die leitung zur Übertragung von
zwei zu vergleichenden Signalen vorgesehen. Damit kann der
Verdrahtungsaufbau entsprechend dieser Erfindung auf die Bitleitungen
in dem SRAM genauso wie auf die Bitleitungen in dem DRAM
angewendet werden.
Wie oben beschrieben, ist es entsprechend dieser Erfindung möglich,
einen Verdrahtungsaufbau vorzusehen, der den Einfluß auf
Grund des Rauschens von der benachbarten Verdrahtungsleitung
minimalisieren kann.
Claims (18)
1. Halbleiterspeicher mit:
- - einem Halbleitersubstrat (1) mit einer Hauptoberfläche;
- - Wortleitungen (200) und die Wortleitungen (200) auf der Hauptoberfläche schneidende Bitleitungen (3a, 3b), die in eine Mehrzahl verschiedener Abschnitte, die in einer ersten und einer zweiten parallelen Ebene des Halbleitersubstrates (1) angeordnet sind, unterteilt sind, und die in Form paralleler Bitleitungspaare angeordnet sind, die zum Bilden von aufeinanderfolgenden abwechselnden parallelen Abschnitten und von sich kreuzenden Verbindungsabschnitten (5, 7, 8, 9) unterteilt sind;
- - wobei die Bitleitungen (3a, 3b) in den parallelen Abschnitten parallel zueinander liegen, die sich kreuzenden Verbindungsabschnitte (5, 7, 8, 9) in verschiedenen Ebenen parallel zu der Hauptoberfläche angeordnet sind und einander so kreuzen, daß die Bitleitungen (3a, 3b) in benachbarten parallelen Abschnitten vertauscht sind;
dadurch gekennzeichnet, daß jede Bitleitung (3a, 3b) in jeder
Ebene im wesentlichen die gleiche Länge wie die zu ihr gehörige
Bitleitung (3b, 3a) des Bitleitungspaares aufweist.
2. Halbleiterspeicher nach Anspruch 1,
gekennzeichnet durch:
an den Überschneidungen der Wortleitungen (200) und der Bitleitungen (3a, 3b) vorgesehene Speicherzellen und
eine Leseverstärkereinrichtung (SA) zum Erfassen der Spannungsunterschiede auf den Bitleitungspaaren.
an den Überschneidungen der Wortleitungen (200) und der Bitleitungen (3a, 3b) vorgesehene Speicherzellen und
eine Leseverstärkereinrichtung (SA) zum Erfassen der Spannungsunterschiede auf den Bitleitungspaaren.
3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Verbindungsabschnitte (5, 7, 8, 9) Kontaktlöcher (10c-10h) aufweisen, die in der
Nachbarschaft des Bereiches, bei dem die entsprechenden Abschnitte
der Bitleitungen (3a, 3b) sich überkreuzen, gebildet sind.
4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß die Bitleitungen (3a, 3b) des Bitleitungspaares auf einem ersten Niveau des Substrates angeordnet sind,
daß das Bitleitungspaar zumindest einen kreuzenden Verbindungsabschnitt (5, 7, 8, 9) aufweist, und
daß der eine kreuzende Verbindungsabschnitt des Bitleitungspaares bei einem zweiten Niveau des Substrates (1), das unterschiedlich zu dem ersten Niveau ist, angeordnet ist.
daß die Bitleitungen (3a, 3b) des Bitleitungspaares auf einem ersten Niveau des Substrates angeordnet sind,
daß das Bitleitungspaar zumindest einen kreuzenden Verbindungsabschnitt (5, 7, 8, 9) aufweist, und
daß der eine kreuzende Verbindungsabschnitt des Bitleitungspaares bei einem zweiten Niveau des Substrates (1), das unterschiedlich zu dem ersten Niveau ist, angeordnet ist.
5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet,
daß der kreuzende Verbindungsabschnitt des Bitleitungspaares
einen Verunreinigungsbereich (9) aufweist.
6. Halbleiterbereich nach Anspruch 4 oder 5, dadurch gekennzeichnet,
daß der kreuzende Verbindungsabschnitt des
Bitleitungspaares eine zusätzliche Leitungsschicht (5, 7, 8) aufweist.
7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet,
daß die zusätzliche Leitungsschicht eine Leitungsschicht (8) mit
einem abgesenkten Niveau aufweist.
8. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet,
daß die zusätzliche Leitungsschicht eine Leitungsschicht (7) mit
einem angehobenen Niveau aufweist.
9. Halbleiterspeicher nach einem der Ansprüche 4 bis 8, dadurch
gekennzeichnet, daß das Bitleitungspaar seinen
kreuzenden Verbindungsabschnitt in dem Bereich aufweist, bei dem die
Speicherzellen gebildet sind.
10. Halbleiterspeicher nach einem der Ansprüche 4 bis 8, dadurch
gekennzeichnet, daß das Bitleitungspaar seinen
kreuzenden Verbindungsabschnitt in einem anderen Bereich als den
Bereich, bei dem die Speicherzellen gebildet sind, aufweist.
11. Halbleiterspeicher nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß
entsprechende Abschnitte
der Bitleitungen (3a, 3b) des Bitleitungspaares gegenseitig vertikal
zwischen einem ersten und einem zweiten Niveau des Substrates
(1) vertauscht sind.
12. Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet,
daß die entsprechenden Abschnitte der Bitleitungen (3a, 3b) des Bitleitungspaares
vertikal über Kontaktlöcher, (10g, 10h) vertauscht sind die in der
Nachbarschaft des Bereiches gebildet sind, bei dem die entsprechenden Abschnitte
vertauscht sind.
13. Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch
gekennzeichnet, daß der Speicher eine dynamische Speichereinrichtung
aufweist.
14. Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch
gekennzeichnet, daß der Speicher eine statische Speichereinrichtung
aufweist.
15. Halbleiterspeicher nach einem der Ansprüche 1 bis 14,
dadurch gekennzeichnet, daß die einander zugewandten Seitenflächen
zweier Bitleitungen (3a, 3b) eines Bitleitungspaares
in einer gemeinsamen Ebene senkrecht zum Substrat (1) liegen.
16. Verfahren zur Verringerung der kapazitiven Kopplung von Spannungsunterschieden
auf einem Bitleitungspaar bei einem Halbleiterspeicher
nach dem Oberbegriff des Anspruches 1
mit den Schritten:
- - Anordnen der Bitleitungen (3a, 3b) des Bitleitungspaares auf einem ersten Niveau des Substrates (1);
- - Seitliches Vertauschen der Anordnung von entsprechenden Abschnitten der Bitleitungen (3a, 3b) des Bitleitungspaares auf dem Substrat (1) entlang der Länge des Bitleitungspaares, wobei das Bitleitungspaar zumindest einen kreuzenden Verbindungsabschnitt (5, 7, 8, 9) aufweist; und
- - Anordnen des kreuzenden Verbindungsabschnittes (5, 7, 8, 9) des Bitleitungspaares auf einem zweiten Niveau des Substrates, das von dem ersten Niveau unterschiedlich ist so, daß jede Bitleitung (3a, 3b) in jeder Ebene im wesentlichen die gleiche Länge wie die zu ihr gehörigen Bitleitungen (3b, 3a) des Bitleitungspaares aufweist.
17. Verfahren zur Verringerung der kapazitiven Kopplung von Spannungsunterschieden
auf einem Bitleitungspaar bei einem Halbleiterspeicher
nach dem Oberbegriff des Anspruches 1
mit den Schritten:
- - Seitliches Vertauschen der Anordnung entsprechender Abschnitte der Bitleitungen (3a, 3b) des Bitleitungspaares auf dem Substrat (1) entlang der Linie des Bitleitungspaares; und
- - Vertauschen der Anordnung der entsprechenden Abschnitte der Bitleitungen (3a, 3b) des Bitleitungspaares vertikal zwischen einem ersten und einem zweiten Niveau des Substrates (1) so, daß jede Bitleitung (3a, 3b) in jeder Ebene im wesentlichen die gleiche Länge wie die zu ihr gehörigen Bitleitungen (3b, 3a) des Bitleitungspaares aufweist.
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