JPH03235290A - 階層的な行選択線を有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は階層的な行選択線を有する半導体記憶装置に
関する。より特定的には、この発明は階層的な行選択線
とワード線とを設けることにより、アクセス時間、消費
電力および信頼度の改善が図られた半導体記憶装置に関
する。

［従来の技術］ 第８図は従来の半導体記憶装置の第１の例を示すブロッ
ク図である。第８図において、行アドレス入力端子群１
には、行アドレスデータが外部から人力され、入力され
た行アドレスデータは行アドレスバッファ２によって増
幅または反転された後、行デコーダ３に与えられる。こ
の行デコーダ３は入力端子群１を介して与えられた行ア
ドレスデータを復号化する。

一方、列アドレス入力端子群４には列アドレスデータか
外部から入力され、この入力された列アドレスデータは
列アドレスバッファ５によって増幅または反転された後
、列デコーダ６に与えられる。この列デコーダ６は入力
端子群４を介して与えられた列アドレスデータを復号化
する。メモリセルアレイブはマトリックス状に配列され
、情報を記憶するための複数のメモリセルから構成され
ている。メモリセルアレイ７から読出された小振幅の読
出電圧はマルチプレクサ８を介してセンスアンプ９に与
えられ、増幅される。センスアンプ９の出力は出力デー
タバッファ１０によってさらに半導体記憶装置の外部に
取出すのに必要なレベルまで増幅され、続出データ出力
端子１１を介して外部へ出力される。

一方、書込データ入力端子１２には書込データが与えら
れ、この与えられたデータは入力データバッファ１３に
よって増幅される。さらに、端子１４にはチップセレク
ト信号が入力され、端子１５には読出／書込制御信号が
与えられ、読出／書込制御回路１６はこれらの信号によ
って決定される、チップの選択／非選択と、データの読
出／書込モードとに応じて、センスアンプ９と出力デー
タバッファ１０と入力データバッファ］−３とを制御す
る。

第９図は第８図に示した半導体記憶装置のメモリセルア
レイ７の周辺部の構成を示す図である。

この第９図においては、簡単のために、メモリセルアレ
イ７として、２行２列の構成のものを示している。第９
図を参照して、ビット線対２０ａ。

２０ｂおよび２１ａ、２１ｂと行デコーダ３の出力端に
接続されたワード線２２および２３との交点には、メモ
リセル２４ａ〜２４ｄがそれぞれ配置される。さらに、
それぞれの一端が電源１８に接続されかつそれぞれの他
端が対応するビット線に接続された、複数のビット線負
荷２５ａ、２５ｂ、２６ａおよび２６ｂが設けられてい
る。

また、第８図に示したマルチプレクサ８を構成するトラ
ンスフアゲ−）２７ａ、２７ｂ、２８ａおよび２８ｂが
設けられていて、各トランスファゲートのゲートには第
８図に示した列デコーダ６の出力信号が与えられ、その
ドレインまたはソースは対応するビット線に接続され、
そのソースまたはドレインは入出力線（以下、Ｉ１０線
）対２９ａ、２９ｂのうちの対応するＩ１０線に接続さ
れる。そして、Ｉ１０線２９ａ、２９ｂ間の電位差は、
センスアンプ９により検出され、その出力は出力バッフ
ァ１０によって増幅される。

第９図の各メモリセル２４としては、たとえば第１０Ａ
図に示すような高抵抗負荷型のＭＯＳメモリセルや第１
０Ｂ図に示すようなＣＭＯＳ型メモリセルが用いられる
。

第１０Ａ図に示したメモリセルはドライバトランジスタ
４１ａおよび４１−ｂを含んでおり、トランジスタ４１
ａのドレインは記憶ノード４５ａに接続され、ゲートは
記憶ノード４５ｂに接続され、ソースは接地されており
、トランジスタ４１ｂのドレインは記憶ノード４５ｂに
接続され、ゲートは記憶ノード４５ａに接続され、ソー
スは接地されている。さらに、メモリセル２４はアクセ
ストランジスタ４２ａおよび４２ｂを含み、トランジス
タ４２ａのドレインまたはソースは記憶ノード４５ａに
接続され、ゲートはワード線２２または２３に接続され
、ソースまたはドレインはビット線２０ａまたは２１ａ
に接続される。さらに、トランジスタ４２ｂのドレイン
またはソースは記憶ノード４５ｂに接続される。ゲート
はワード線２２または２３に接続され、ソースまたはド
レインはビット線２０ｂまたは２１ｂに接続されている
。

さらにメモリセル２４はその一端が電源１８に接続され
、その他端が記憶ノード４５ａ、４５ｂに接続された負
荷抵抗４３ａおよび４３ｂを含む。

一方、第１０Ｂ図に示したメモリセル２４は第１０Ａ図
に示したメモリセル２４の負荷抵抗４３ａおよび４３ｂ
に代えて、ｐチャネルトランジスタ４４ａおよび４４ｂ
を備えており、トランジスタ４４ａのドレインは記憶ノ
ード４５ａに接続され、ゲートは記憶ノード４５ｂに接
続され、ソースは電源１８に接続される。トランジスタ
４４ｂのドレインは記憶ノード４５ｂに接続され、ゲー
トは記憶ノード４５ａに接続され、ソースは電源１８に
接続されている。

次に、第８図、第９図、第１０Ａ図および第１−０８図
に示した従来の半導体記憶装置の動作について説明する
。メモリセルアレイ７中のメモリセル２４ａを選択する
場合を考える。この場合には、行アドレス入力端子群１
からは選択すべきメモリセル２４ａが結合された行に対
応する行アドレス信号が人力され、メモリセル２４ａの
接続されたワード線２２が選択レベル（たとえばＨレベ
ル）になり、他のワード線２３は非選択レベル（たとえ
ばＬレベル）になる。

一方、列アドレス入力端子群４からは、選択すべきメモ
リセル２４ａが接続されたビット線対２０ａ、２０ｂに
対応する列を選択する列アドレス信号が入力され、その
ビット線対２０ａ、２０ｂに接続されたトランスファゲ
ート２７ａ、２７ｂのみが導通ずる。その結果、選択さ
れたビット線２０ａ、２０ｂのみがＩ１０線対２９ａ、
２９ｂにそれぞれ接続される。一方、他のビット線対２
１ａ、２１ｂは非選択状態となり、Ｉ１０線対２９ａ、
２９ｂからは切離される。

次に、選択されたメモリセル２４ａの読出動作について
説明する。今、メモリセル２４ａの記憶ノード４５ａが
Ｈレベルであり、記憶ノード４５ｂがＬレベルであると
する。このとき、メモリセルの一方のドライバトランジ
スタ４１ａは非導通状態にあり、他方のドライバトラン
ジスタ４１ｂは導通状態にある。さらに、ワード線２２
がＨレベルで選択された状態にあるので、メモリセル２
４ａのアクセストランジスタ４２ａ、４２ｂは共に導通
状態にある。したがって、電源１８−ビット線負荷２５
ｂ→ビツト線２０ｂ−アクセストランジスタ４２ｂ−ド
ライバトランジスタ４１ｂ→接地という経路に直流電流
が流れる。

しかしながら、もう一方の経路である、電源１８→ビッ
ト線負荷２５ａ−ビット線２０ａ→アクセストランジス
タ４２ａ→ドライバトランジスタ４１ａ→接地という経
路においては、ドライバトランジスタ４１ａが非導通状
態であるので、この経路に直流電流は流れない。このと
き、直流電流の流れない方のビット線２０ａの電位は、
ビット線負荷トランジスタ２５ａ、２５ｂ、２６ａおよ
び２６ｂのしきい値電圧をｖｔｈとすると、電源電位−
ｖｔｈとなる。

また、直流電流の流れる方のビット線２０ｂの電位は、
ドライバトランジスタ４１ｂ、アクセストランジスタ４
２ｂおよびビット線負荷２５ｂの導通抵抗によって分割
される結果、（電源電位−ｖｔｈ）からΔＶだけ電位が
低下し、電源電位−Ｖｔｈ−ΔＶになる。ここで、ΔＶ
は、ビット線振幅と呼ばれ１通常５０ｍＶ〜５００ｍＶ
程度でありビット線負荷の大きさによって調整される。

このビット線振幅は、導通状態のトランスファゲート２
７ａ、２７ｂを介して、Ｉ１０線２９ａ。

２９ｂに現われ、これはセンスアンプ９により増幅され
る。そして、センスアンプ９の出力は出力バッファ１０
で増幅された後、データ出力として出力端子１１か４読
出される。なお、読出の場合には、入力データバッファ
１３は、Ｉ１０線対２９ａ、２９ｂを駆動しないように
、続出／書込制御回路１６により制御される。

一方、書込の場合には、Ｌレベルのデータを書込むべき
側のビット線電位を強制的に低電位に引下げ、他方のビ
ット線の電位を高電位に引上げることにより、メモリセ
ルへのデータの書込が行なわれる。たとえば、メモリセ
ル２４ａに反転データを書込むには、データ人力バッフ
ァ１３によって一方のＩ１０線２９ａをＬレベルに、他
方のＩ１０線２９ｂをＨレベルにすることにより、一方
のビット線２０ａはＬレベルになり、他方のビット線２
０ｂはＨレベルになり、データが書込まれる。

第１１図はセンスアンプおよびＩ１０線駆動回路を示す
電気回路図である。第１１図を参照して、ＮｃｈＭＯＳ
ＦＥＴ５９．６０は差動入力回路を構成しており、それ
ぞれのゲートには差動入力信号Ｖｉｎ、Ｖｉｎが与えら
れる。ＮｃｈＭＯ８ＦＥＴ５９．６０のソースは共通接
続され、パワーダウン用ＮｃｈＭＯ５ＦＥＴ６１に接続
される。

このＮｃｈＭＯ８ＦＥＴ６１は入力端子６２に入力され
たチップイネーブル信号（ＣＥ）に応じて導通する。Ｎ
ｃｈＭＯ５ＦＥＴ５９．６０のドレインには、カレント
ミラー回路を構成するＰｃｈＭＯＳＦＥＴ５７．５８の
ドレインが接続され、それぞれのソースには電源Ｖｃｃ
が接続され、それぞれのゲートは共通接続される。Ｎｃ
ｈＭＯ５ＦＥＴ６０とＰｃｈＭＯＳＦＥＴ５８の接続点
から増幅出力が得られる。

Ｉ１０線駆動回路５０は、ＮｅｈＭＯ５ＦＥＴ５５．５
６を含み、それぞれのソースには能動負荷となる１対の
Ｉ１０線２９ａおよびＩ１０線２つｂが接続される。こ
れらのＩ１０線２９ａおよび丁７百線２９ｂは端子５１
．５２を介して第９図に示１またメモリセル２４に選択
用ＭＯＳＦＥＴ２７．２８の各ソースに接続される。Ｍ
ＯＳ　Ｆ　ＥＴ５５．５６の各ゲートおよび各ドレイン
はそれぞれ電源Ｖｃｃに共通接続される。

第１２図は第１０Ａ図に示したメモリセルのレイアウト
の一例を示す図である。第１２図を参照して、分離領域
８１によって活性領域８２が囲まれており、ポリシリコ
ンまたはシリサイドからなる第１ポリシリコン８１はシ
ェアドコンタクト８４によって活性領域８２に接続され
ている。ポリシリコンまたはシリサイドからなる第２ポ
リシリコン８５は、シェアドコンタクト８４を介して活
性領域８２または第〕、ポリシリコン８３同士を接続し
ている。第２ポリシリコン８５上には第２ポリシリコン
コンタクト８６が設けられている。さらに、高抵抗負荷
として用いられる第３ポリシリコン８７．コンタクト８
８およびアルミ配線８９が形成されている。

ここで、８５ａはメモリセル電源線であり、８９ａ、８
２ａ、８２ｂはメモリセルの接地となる部分である。ま
た、トランジスタ４１ａはドレイン８２Ｃ，ゲート８３
ａ、ソース８２ａからなっており、トランジスタ４１ｂ
はドレイン８２ｄ。

ゲート８３ｂ、ソース８２ｂからなっており、トランジ
スタ４２ａはドレイン８２ｇ、ゲート８３Ｃ，ソース８
２ｃからなっており、トランジスタ４２ｂはドレイン８
２ｆ、ゲート８３ｅ、ソース８２ｅからなっており、第
１０Ａ図に示した抵抗４３ａ、４３ｂはそれぞれ第３ポ
リシリコン８７ａ、８７ｂからなっており、８３ｄはワ
ード線を構成し、８９ｂ、８９ｃはビット線を構成して
いる。この第１２図から明らがなように、第１ポリシリ
コン８３の幅がゲート長しであり、第１ポリシリコン８
３の面積がセル面積に占める割合の大きいことがわかる
。

第１３図は第１２図に示したメモリセルの線Ｉ−Ｉ’の
断面を示す図である。第１３図を参照して、分離領域８
１によって活性領域８２が囲まれ、８３はポリシリコン
またはシリサイドからなる第１ポリシリコン、８４は活
性領域８２または第１ポリシリコン８３に共通にコンタ
クトするためのシェアドコンタクトを示している。８５
はシェアドコンタクト８４を介して活性領域８２または
第１ポリシリコン同士を接続するポリシリコンまたはシ
リサイドからなる第２ポリシリコンであり、８６は第２
ポリシリコン上に設けられた第２ポリシリコンコンタク
トである。８７は高抵抗負荷として用いられる第３ポリ
シリコンであり、８８はコンタクトであり、８９は第１
層目のアルミであり、９９は第１２図に示されていない
第２層目アルミであり、９２〜９８はそれぞれ絶縁膜で
ある。

第１４図は第１２図に示したメモリセルアレイのうちの
２行５列を示している。この第１４図においては、説明
を簡略化するために、分離８１と第１ポリシリコン８３
とコンタクト８８とアルミ８９のみを示している。８９
ａは４列ごとに設けられた接地線のアルミであり、８９
ｂ、８９Ｃはビット線電位のアルミである。この例では
、メモリセルの接地電位をレイアウト面積低減のため、
４列ごとに設けられたアルミと、それに垂直に走る帯状
の拡散領域を介して与えられている。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、上述のごとく構成されている
ので、同一基板上のすべてのメモリセルは活性化される
ため、これらのメモリセルすべてに電源から電流が流れ
込み、特に、大容量半導体記憶装置を構成する場合には
、全体の消費電力が大きくなるという問題点があった。

さらに、大容量半導体記憶装置においては、ワド線が長
くなるため、金属に比較して高い抵抗を有するポリシリ
コン、モリブデンシリサイドタングステンシリサイドな
どからなるワード線の抵抗は全体として大きくなり、ま
た同一ワード線に接続されるメモリセル数が増加するた
め、容量負荷が増大する。この結果、ワード線の遅延時
間が大きくなり、高速なアクセスが行なえないなどの問
題点があった。

そこで、これらの問題点を解決するために、第１６図に
示すような半導体記憶装置の第２の従来例が提案されて
おり、たとえば特開昭５８−２１１３９３号公報および
米国特許公報節４，５４２゜４８６号に開示されている
。この半導体記憶装置は、マトリックス状に配置された
メモリセルからなるメモリセルアレイを列方向に分割す
ることにより形成されたＮ個のメモリセル群と、Ｎ個の
メモリセル群の１つを選択するためのメモリセル群の選
択線と、アクセスすべきメモリセル群の行アドレス信号
を解読する行デコーダと、この行デコーダの出力端子に
接続された前置ワード線と、メモリセル群選択線上の選
択信号と前置ワード線上の出力信号との論理積をとるＡ
ＮＤ機能ゲートと、その出力端子に接続されたワード線
とからなり、前置ワード線とワード線とが行方向に平行
に配列される。第１６図はこのような半導体記憶装置の
一例として、メモリセルアレイが列方向にＮ個（３個）
のブロックに分割されて、Ｎ個（３個）のメモリセル群
５１ａ〜５１ｃが形成された場合を示している。

第１６図において、メモリ選択群選択線５２ａ〜５２ｃ
は、それぞれ対応するメモリセル群５１ａ〜５１ｃを選
択する。また、行デコーダ５４の出力には、複数の前置
ワード線５５が接続され、同一方向に平行に配置されて
いる。さらに、それぞれ前置ワード線５５とメモリセル
群選択線とに人力が接続された複数のＡＮＤ機能ゲート
５６ａ〜５６ｃが設けられている。これらのゲート出力
には、ワード線５３ａ〜５３ｃが接続される。

次に、この半導体記憶装置の第２の従来例の動作につい
て説明する。第１６図において、たとえばメモリセル群
り１ａ内のワード線５３ａは、行選択線としての前置ワ
ード線５５上の信号と、これに対して垂直に走るメモリ
セル群選択線５２ａ上の信号とを入力とするスイッチン
グゲート５６ａによって活性化される。この第１６図の
装置では、行を選択する時間は、前置ワード線５５の遅
延時間とワード線５３ｇの遅延時間とによって決まる。

ここで、前置ワード線５５の容量は、各メモリセルのア
クセストランジスタ４２ａ、４２ｂのゲート・ドレイン
間容量とゲート・ソース間容量とゲート・基板間容量と
の和からなるゲート容量を含まないため、それらの容量
を含んだ従来のワード線の容量よりもはるかに小さい。

さらに、ワード線５３ａは短いので、そのＣＲ遅延は無
視できるほどである。したがって、この第２の従来例を
用いれば、行を選択する時間は従来に比べて大幅に短縮
することができる。

また、前置ワード線５５は、ゲート電極を構成しないの
で、行選択線としての前置ワード線５５の材料は、仕事
関数に関係なく選択でき、種々の低抵抗材料を適用でき
る。

さらに、この第２の従来例は、選択されたメモリセル群
の中の１本のワード線５３ａに接続されたメモリセルの
みがアクセスされるので、ビット線の負荷トランジスタ
がメモリセルへ流入する無効な電流が従来に比べて１／
（ブロック）数に低減でき、消費電力の低減も同時に達
成できる。

しかしながら、半導体記憶装置の第２の従来例は、上述
のごとく構成されているので、低消費電力化のためにメ
モリセルアレイを大きな数のブロックに分割する必要が
ある。より大容量の半導体記憶装置においては、１本の
前置ワード線５５に接続されるＡＮＤ機能ゲート５６の
数が増加するとともに、前置ワード線５５自身の長さが
長くなる。このため、前置ワード線５５のキャパシタン
スおよび抵抗が共に大きくなり、前置ワード線５５にお
ける遅延が大きくなるという問題点があった。

また、大容量の半導体記憶装置においては、低消費電力
化のため、上述のようにメモリセルアレイの大きなブロ
ック分割数を必要とするため、前置ワード線５５のキャ
パシタンスが大きくなり、前置ワード線５５をドライブ
する行デコーダ５４のＭＯＳ）ランジスタが長時間にわ
たって飽和領域で動作することになる。この結果、微細
化されたＭＯＳトランジスタのチャネル領域における電
界強度は強化されて電子がゲート酸化膜に入ることによ
り、トランジスタのしきい値が上昇する、いわゆるホッ
トエレクトロン効果のために、ＭＯＳトランジスタのし
きい値電圧が時間的に変動し、半導体記憶装置のアクセ
ス時間のシフトをもたらすという信頼性上の問題があっ
た。したがって、以上指摘したような問題点のために、
大容量の半導体記憶装置における、メモリセルアレイの
多ブロックへの分割は不可能であった。

さらに、前述のように、大容量の半導体記憶装置におい
ては、前置ワード線５５のキャパシタンスが大きいため
、前置ワード線５５の充放電電流が大きくなり、特に前
置ワード線をアルミ金属で形成した場合には、アルミの
マイグレーションが発生し、断線故障が起こるという信
頼性上の問題があった。

それゆえに、この発明の主たる目的は、大容量の半導体
記憶装置のアクセス時間の大幅な短縮を図るとともに、
消費電力の低減を図り、さらに信頼性を向上させること
である。

［課題を解決するための手段］ この発明は階層的な行選択線を有する半導体記憶装置で
あって、マトリックス状に配置され、それぞれが１つの
トランジスタと１つのキャパシタを含む複数のメモリセ
ルからなるメモリセルアレイが設けられる。このメモリ
セルアレイは複数の大メモリセル群に列方向に分割され
、かつ複数の大メモリセル群のそれぞれはさらに、複数
の小メモリセル群に列方向に分割される。メモリセルア
レイには複数の第１の行選択線と、複数の大メモリセル
群のそれぞれに設けられた複数の第２の行選択線と、複
数の小メモリセル群のそれぞれに設けられかつメモリセ
ルに接続された複数のワード線と、複数の大小メモリセ
ル群のいずれかを選択する第１の選択信号を供給する信
号線とが設けられる。さらに、メモリセルアレイには複
数の小メモリセル群のいずれかを選択する第２の選択信
号を供給する信号線と、内部アドレス信号に応じて第１
の行選択線のいずれかを選択して活性化する第１のデコ
ーダが設けられる。さらに、メモリセルアレイには、大
メモリセル群ごとに設けられ、第１の選択信号によって
選択された大メモリセル群において、選択された第１−
の行選択線に関連する第２の行選択線を選択して活性化
するための複数の第２のデコーダと、小メモリセル群ご
とに設けられ、第２の選択信号によって選択された小メ
モリセル群において、選択された第２の行選択線に関連
するワード線を選択して活性化するための複数の第３の
デコーダとが設けられる。

［作用コ この発明は、行選択線とワード線とが設けられ、さらに
行選択線が第１および第２の行選択線に分割された大容
量の半導体記憶装置において、行選択線の容量および抵
抗のより一層の低減を図ることができ、アクセスの高速
化および動作の信頼性の向上を図ることができる。

［発明の実施例コ 第１図および第２図はこの発明の一実施例の要部を示す
ブロック図である。第１図および第２図において、マト
リックス状に配列された複数のメモリセル（図示せず）
からなるメモリセルアレイ７は、まずｎ個の大メモリセ
ル群６２．，６２２゜・・・、６２ｎに分割されており
、各メモリセル群はさらにｍ個の小メモリセル群（たと
えば大メモリセル群６２１における６１１，６１２．・
・・、６１゜）に分割されている。

一方、内部アドレス信号６９には、それぞれＡＮＤ機能
ゲートであるメイングローバルデコーダ６３、．６３゜
、・・・、６３．が接続されており、それぞれの出力に
は、メイン行選択線６６、．６６２、・・・、６６ｋが
接続され、同一方向に平行に配置されている。また、メ
イン行選択線に直交しかつメイン行選択線とは異なる層
で形成された大メモリセル群選択線７０．，７０□、・
・・、７０１１が設けられており、さらにメイン行選択
線と大メモリセル群選択線とを入力とするＡＮＤ機能ゲ
ートである複数の２人力１出力のサブグローバルデコー
ダ６４　＋　＋　、　６４１２　、”’、６４ｉ　ｎが
設けられている。これらのサブグローバルデコーダの出
力には、サブ行選択線６７．１□　６７□４．・・・６
７に１が接続され、同一方向に平行に配置されている。

また、大メモリセル群ごとに、列アドレス信号をデコー
ドして得られる信号が与えられ、サブ行選択線に直交し
かつ行選択線とは異なる層で形成された小メモリセル群
選択線（たとえば大メモリセル群６２１における７１．
．７１□、・・・、７１１Ｔｌ）が設けられており、さ
らにサブ選択線と小メモリセル群選択線とを入力とする
ＡＮＤ機能ゲートである複数の２人力１出力のローカル
デコーダ６５＋　＋　、６５＋　２　、・・・、６５ａ
ｍが設けられている。これらのローカルデコーダの出力
には、それぞれメモリセルに接続された分割されたワー
ド線６８＋　＋　、６８＋　２　、・・・、６８ｂｍが
接続され、同一方向に平行に配置されている。

このような半導体記憶装置の物理的レイアウトは特に限
定されないが、簡単化および高速化のため、この実施例
においては第１図に示すように、メイングローバルデコ
ーダ６３１〜６３１．サブグローバルデコーダ６４４．
〜６４に１およびローカルデコーダ６５．〜６５ｋｍは
、それぞれメモリセルアレイ７、大メモリセル群６２．
〜６２゜および小メモリセル群６１．〜６１ｍにおいて
、信号源に近い側の端部付近に配置されている。また、
この実施例においては、メイングローバルデコーダ６３
．〜６３．は、高速化のためにアドレス入力端子に近い
側に配置されている。

次に、第１図および第２図を参照して、第１の実施例の
動作について説明する。たとえば、第１図の小メモリセ
ル群選択線内のメモリセルに接続された分割ワード線６
８，１を選択する場合について説明する。この場合、ま
ず内部アドレス信号線６９を介して内部アドレス信号が
メイングローバルデコーダ６３．に与えられ、このデコ
ーダ６３、は、内部アドレス信号に応じてメイン行選択
線６６１を選択する。さらに、サブグローバルデコーダ
６４７．の入力には、メイン行選択線６６１上の行選択
信号と、この小メモリセル群６１゜が属する大メモリセ
ル群６２．を選択する大メモリセル群選択線７０．上の
信号とが与えられ、このデコーダ６４５．は、これに応
じてサブ行選択線６７０．を選択する。

さらに、ローカルデコーダ６５，１の入力には、サブ行
選択線６７１．上の行選択信号と、この小メモリセル群
６１１を選択する小メモリセル群選択信号線７１１上の
信号とが与えられ、このデコーダ６５４．は、これに応
じて分割ワード線６８７．を選択する。

この第１の実施例においては、上述のように分割ワード
線６８，１を選択するのに要する時間は、メイン行選択
線６１．の遅延時間と、サブ行選択線６７１．の遅延時
間と、分割ワード線６８．。

の遅延時間とによって決まる。

まず、メイン行選択線６６、およびサブ行選択線６７１
１は共にメモリセルに直接接続されないので、これらの
行選択線の容量は、前述の第２の従来例の半導体記憶装
置と同様にして、メモリセルのアクセストランジスタ４
２ａ、４２ｂ　（第１ＯＡ図および第１０Ｂ図）のゲー
ト・ドレイン間容量とゲート・ソース間容量とゲート・
基板間容量との和からなるゲート容量を含まないので、
単位長さあたりの容量が分割ワード線より小さいことは
第２の従来例の半導体記憶装置と同じである。

ここで、上述のようにメモリセルアレイがｎ個（通常は
２のべき乗）の大メモリセル群に分割され、さらに各人
メモリセル群がｍ個（通常は２のべき乗）の小メモリセ
ル群に分割されている場合、すなわちメモリセル全体が
ｍ　Ｘ　ｎ個の小メモリセル群に分割されている場合に
ついて説明する。このようにメモリセル全体がｍＸｎ個
の小メモリセル群に分割されている構成に、第１６図に
示した第２の従来例の構成を適用したとすると、前置ワ
ード線ごとに接続される出力負荷ゲート数は明らかにｍ
ｘｎ個となる。これに対して、第１図に示したように、
従来の前置ワード線をさらにメイン行選択線とサブ行選
択線とに階層化した構成においては、メイン行選択線６
６、〜６６、（通常には２のべき乗）のそれぞれの出力
負荷ゲート数はｎ個であり、サブ行選択線６７７．〜６
７に８のそれぞれの出力負荷ゲート数はｍ個になる。す
なわち、各メイン行選択線および各サブ行選択線の容量
は、それぞれ、大メモリセル群の数ｎおよびその中での
メモリセル群の数ｍに比例することになる。ここで、ｍ
およびｎはそれぞれ２以上の自然数であるから、 ｍ≦ｍＸｎ、ｎ≦ｍＸｎ が成立つ。したがって、各メイン行選択線および各サブ
行選択線の容量はそれぞれ小メモリセル群の総数ｎＸｍ
に比例する第２の従来例の前置ワード線の容量よりも小
さくなる。

したがって、第２の従来例の前置ワード線５５を、この
第１の実施例のようにメイン行選択線６６、〜６６、お
よびサブ行選択線６７７．〜６７、。の２階層の構成に
することにより、１サイクル中でドライブする総負荷ゲ
ート数は（ｍ＋ｎ）個となり、第２の従来例におけるｍ
ｎ個と比べて、ｍ＋ｎ　≦ｍｎ となり、少なくなる。

したがって、行選択線の容量を全体として低減すること
ができ、メイン行選択線およびサブ行選択線における遅
延時間を短縮し、アクセスの高速化を図ることができる
。

なお、上述の第１実施例によれば、デコード機能を実現
するためのゲートの段数が、前述の第２の従来例に比べ
て１段多くなっており、その分遅延が生じる。しかしな
がら、’ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏ
ｌｉｄ−ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ″の１９７５
年４月号の第１０６頁ないし第１０９頁および１９７５
年６月号の第１８５頁および第１８６頁におけるＨｕｎ
ｇ　　Ｃｈａｎｇ　　Ｌｉｎ　　ｅｔ、ａｌ、による”
Ａｎ　　Ｏｐｔｉｍｉｚｅｄ　　０ｕｔｐｕｔ　　Ｓｔ
ａｇｅｆｏｒ　　ＭＯＳ　　Ｉｎｔｅｇｒａｔｅｄ　　
Ｃ１ｒｃｕｉｔｓ’に示されているように、たとえば４
Ｍビット以上の大容量の半導体記憶装置においては、デ
コード手段の段数が増えることによる遅延よりも、出力
負荷ゲート数が増えることによる遅延の方が大きい。し
たがって、この発明の第１の実施例によれば、メモリセ
ルを選択する時間を従来の半導体記憶装置に比べて大幅
に短縮することができる。

また、行選択線の容量が大幅に低減されるので、第２の
実施例のように大きな容量をドライブするためのＭＯＳ
）ランジスタが不要とり、ホットエレクトロン効果によ
るアクセス時間の変動を防止することができ、またアル
ミのマイグレーションによる断線故障の可能性を低減す
ることができる。

したがって、この発明の第１の実施例によれば、大容量
の半導体記憶装置における信頼性を向上させることがで
きる。

また、前述の第２の従来例に比べて、１サイクル中にド
ライブする総負荷ゲート数が前述のように小さくなるた
め、（周波数）×（容量）Ｘ（電圧）２に比例する、充
放電による消費電力が減少し、大容量の半導体記憶装置
における消費電力のより一層の低減が図られる。

また、このように消費電力の低減が図られるため、チッ
プの発熱量が小さくなり、チップの温度上昇が抑制され
る。これによっても、半導体記憶装置のアクセス時間の
より一層の短縮が出現される。

さらに、行選択線における充放電によるスイッチング電
流が小さくなるため、電源、接地線および信号線におけ
るノイズ量が減少し、電気的に安定した半導体記憶装置
を実現することができる。

また、分割ワード線６８，１〜６８．□は、メモリセル
の多数分割によってその長さを短縮できるため、そのＣ
Ｒ遅延は従来例より小さくなり、これによっても半導体
記憶装置のアクセス時間のより一層の短縮を実現するこ
とができる。

また、分割ワード線６８７．〜６８ｋｍの短縮により、
分割ワード線の材料の抵抗率が高くても高速なアクセス
を実現することができるので、分割ワード線６８７．〜
６８．□の材料および製造プロセスの選択範囲が広がる
。その結果、製造歩留り重視のプロセスが選択できるた
め、従来例に比べて半導体記憶装置の製造コストの低下
を図ることができる。

また、メイン行選択線６６、〜６６、およびサブ行選択
線６７．１〜６７に１は共にアクセストランジスタのゲ
ート電極を構成しないので、これらの行選択線の材料は
、仕事関数に関係なく選択できる。すなわち、モリブデ
ンシリサイド、タングステンシリサイド、モリブデン、
タングステン。

アルミなど種々の低抵抗材料を適用でき、材料の選択範
囲が広がる。この結果、製造歩留り重視のプロセスを選
択できるため、従来例に比べて半導体記憶装置の製造コ
ストのより一層の低減を図ることができる。

さらに、この発明の第１の実施例による半導体記憶装置
では、選択された大メモリセル群の中の複数の分割ワー
ド線６８７．〜６８ｋｌＴｌの中の選択された］本に接
続されたメモリセルだけしかアクセスされないので、ビ
ット線の負荷トランジスタからメモリセルへ流入する無
効な電流が、前述の第１の従来例に比べて、１／（小メ
モリセル群の数）＝１／　（ｒｎＸｎ）に低減できる。

このように、低消費電力を実現できるのは、前述の第２
の従来例の半導体記憶装置と同様であるが、上述の第１
の実施例では、上述したような理由で、メモリセルアレ
イの多ブロックへの分割すなわち小メモリセル群の数の
増大が可能なので、第２の従来例の半導体記憶装置より
もさらに消費電力を低減することができる。特に、ＣＭ
ＯＳ半導体記憶装置の場合には、ＤＣ電流のうちメモリ
セルへの流入電流の占める割合が大きいので、この発明
は極めて有効である。

さらに、この発明の第１の実施例による半導体記憶装置
では、選択された大メモリセル群中の複数の分割ワード
線６８４．〜６８に、、、の中の選択された１本に接続
されたメモリセルだけしかアクセスされず、しかもメモ
リセルアレイの多ブロックへの分割が可能なため、アク
セスされるメモリセルの数は極めて少ない。したがって
、読出動作によって増加するソフトエラー率が激減し、
半導体記憶装置の信頼性をより一層向上させることがで
きる。

第３図はこの発明の第２の実施例を示す図である。この
第２の実施例においては、各メイン行選択線６６の長さ
を短くするために、メイングローバルデコーダ６３　（
６３＋〜６３ｋ）を、メモリセルアレイの中間部に配置
するようにしている。

この場合、２人力１出力サブグローバルデコーダ６４、
Ｉ〜６４ｋ　ｎおよび２人力１出力のサブグローバルデ
コーダ６４，１〜６４ｋｎおよびローカルデコーダ６５
４．〜６５．□のレイアウトは特に限定されないが、こ
の位置では、高速化のために、それぞれ大メモリセル群
６１．〜６２．および小メモリセル群６１．〜６１ｍに
おいて、信号源に近い側の端部に配置されている。この
第２の実施例によれば、前述の第コの実施例の種々の効
果に加えて、アクセス時間のより一層の短縮を図ること
ができる。また、第３図における左右のメイン行選択線
を、それぞれ独立して選択的にドライブできるようにす
れば、メイン行選択線の容量をさらに小さくすることが
でき、アクセスの高速化、消費電力の低減および信頼性
の向上をさらに図ることができる。

第４図はこの発明の第３の実施例を示す図である。この
第３の実施例においては、各サブ行選択線６７の長さを
短くするために、第２図および第３図のメモリセルアレ
イのレイアウトにおいて、サブグローバルデコーダ６４
２．〜６４ｋｎを、それぞれ、大メモリセル群６２．〜
６２．の中間部に配置するようにしている。この場合、
ローカルデコーダ６５７．〜６５ｋｒｎのレイアウトは
、特に限定されないが、この実施例では高速化のために
、それぞれ、小メモリセル群６１１〜６１ｆｆｌにおい
て、信号源に近い側の端部に配置されている。この第３
の実施例によれば、前述の第１および第２の実施例の効
果に加えて、アクセス時間のより一層の短縮を図ること
ができる。

また、第４図における左右のサブ行選択線を、それぞれ
独立して選択的にドライブできるようにすれば、サブ行
選択線の容量を小さくすることができ、アクセスの高速
化、消費電力の低減および信頼性の向上をさらに図るこ
とができる。

第５図はこの発明の第４の実施例を示す図である。この
第４の実施例においては各分割ワード線６８の長さを短
くするために、第９図、第１０Ａ図、第１０Ｂ図および
第１１図のメモリセルアレイのレイアウトにおいて、ロ
ーカルデコーダ６５４．〜６５３ｍを、それぞれ小メモ
リセル群の中間部に配置するようにしている。この第４
の実施例によれば、前述の第１．第２および第３の実施
例の種々の効果に加えて、アクセス時間のより一層の短
縮を図ることができる。

また、第５図における左右の分割ワード線を、それぞれ
独立して選択的にドライブできるようにすれば、分割ワ
ード線の容量をさらに小さくすることができるとともに
活性化されるメモリセルの数も減るので、アクセスの高
速化、消費電力の低減および信頼性の向上をさらに図る
ことができる。

第６図はこの発明の第５実施例を示す図である。

第６図において、マトリックス状に配置された複数のメ
モリセル（図示せず）からなるメモリセルアレイは、ま
ず（例の大メモリセル行群（それぞれｉｊ行からなる）
７３．〜７３．に分割されており、各大メモリセル行群
はさらに大メモリセル群（たとえば大メモリセル行群７
３１における６２７．〜６２．。）に分割されている。

大メモリセル群６２１１〜６２．ｎのそれぞれは、小メ
モリセル行群（それぞれｉ行からなる）７２＋　＋〜７
２ｊ、に分割されており、各小メモリセル行群はさらに
小メモリセル群（たとえば小メモリセル行群７２７．に
おける６１７．〜６１．□）に分割されている。

一方、内部アドレス信号６９には、それぞれＡＮＤ機能
ゲートであるメイングローバルデコーダ６３１〜６３゜
（通常見は２のべき乗）が接続されており、それぞれの
出力には、メイン行選択線６６１〜６６壷が接続され、
同一方向に平行に配置されている。メイングローバルデ
コーダのそれぞれは、ｉＸｊ　（通常ｉ、ｊは２のべき
乗）個の行をまとめて選択する。

また、同一列上に配置され、かつメイン行選択線６６１
〜６６直に直交し、メイン行選択線６６１〜６６、とは
異なる層で形成された大メモリセル群と、各人メモリセ
ル群におけるいずれかの小メモリセル行群とを選択する
大メモリセル群選択線７０１〜７０ｎが設けられている
。さらに、メイン行選択線と大メモリセル群選択線とを
入力とする、ＡＮＤ機能ゲートである複数のサブグロー
バルデコーダ６４５．〜６４Ｊｏが設けられている。こ
れらのサブグローバルデコーダの出力には、サブ行選択
線６７７．〜６７、ｎが接続され、同一方向に平行に配
置されている。サブグローバルデコーダのそれぞれは、
ｉ個の行をまとめて選択する。

また、同一列上に配置され、かつサブ行選択線６７１、
〜６７Ｊ１と直交し、サブ行選択線６７４．〜６７ｊｎ
とは異なる層で形成された複数の小メモリセル群と、各
小メモリセル群におけるいずれかの行とを選択する小メ
モリセル群選択線７Ｉ１１〜７１２ｍが設けられており
、さらにサブ行選択線と小メモリセル群選択線とを入力
とする、ＡＮＤ機能ゲートである複数のローカルデコー
ダ６５１、〜６５３ｍが設けられている。これらのロー
カルデコーダの出力には、メモリセルに接続された分割
ワード線６８４．〜６８．。が接続され、同一方向に平
行に配置されている。なお、小メモリセル群選択信号線
７１１．〜７１　、　、ｒｌには、行アドレス入力と列
アドレス入力とをデコードして得られた信号が与えられ
る。

このような半導体記憶装置の物理的レイアウトは特に限
定されないが、簡単化のためにこの実施例においては、
メイングローバルデコーダ６３１〜６３８．サブグロー
バルデコーダ６４１．〜６４ｊｎおよびローカルデコー
ダ６５４．〜６５、は、それぞれメモリセルアレイ７、
大メモリセル群６２７．〜６２．。および小メモリセル
群６１４．〜６１７ｍのそれぞれにおいて、信号源に近
い側の端部に配置されている。また、この実施例におい
ては、メイングローバルデコーダ６３１〜６３゜は、ア
クセスの高速化のために、アドレス入力端子に近い側に
配置されている。さらに、メイン行選択線６６、〜６６
１とサブ行選択線６７４．〜６７□。はビット線と同一
方向に延びているので、メモリセル群の間に配置されて
いる。

次に、この第５実施例の動作について説明する。

たとえば、第６図の少メモリセル群６１４．内のメモリ
セルに接続された分割ワード線６８４．を選択する場合
について説明する。この場合、まず内部アドレス信号線
６９を介して内部アドレス信号がメイングローバルデコ
ーダ６３．に与えられ、このデコーダ６３．はこれに応
じて、大メモリセル行群７３．に対応するメイン行選択
線６６、を選択する。さらに、サブグローバルデコーダ
６４、の人力には、メイン行選択線６６、上の行選択信
号と、この小メモリセル群６１１．が属する大メモリセ
ル群６２５．および小メモリセル行群７２４．を選択す
る大メモリセル群選択線７０１上の信号とが与えられ、
このデコーダ６４４．は、これに応じてサブ行選択線６
７７．を選択する。

さらに、ローカルデコーダ６５７．の入力には、サブ行
選択線６７．１上の行選択信号と、当該メモリセルが属
する小メモリセル群６］５．の行を選択する少メモリセ
ル群選択線７１４．上の信号とが加えられ、このデコー
ダ６５７．は、これに応じて分割ワード線６８４．を選
択する。

このような第５の実施例によれば、メイングローバルデ
コーダ６３．〜６３像の数が、第１の実施例に比べて１
／（ｉｊ）に減り、またサブグローバルデコーダ６４５
．〜６４．．の数が１／ｉに減るため、第１の実施例の
種々の効果に加えて、消費電力のより一層の低減が図ら
れる。

また、第５の実施例によれば、メイン行選択線６６１〜
６６、およびサブ行選択線６７、Ｉ〜６７ｊｎの数が減
るため、これらの両方またはいずれかをメモリセルの間
に配設してもチップ面積の増加は無視できる程度である
。その場合にも、メイン行選択線６６、〜６６、および
サブ行選択線６７１、〜６７Ｊｎの容量が減るため、第
１の実施例の種々の効果に加えて、アクセス時間のより
一層の短縮を図ることができる。

また、第６図の実施例によれば、ビット線とメイン行選
択線６６、〜６６、およびサブ行選択線６７４．〜６７
、。との交点の数が減るので、ビット線容量が減少する
。したがって、第１の実施例の種々の効果に加えて、ア
クセス時間のより一層の短縮を図ることができる。

また、上述のような交点の数の減少により、ビット線と
、メイン行選択線６６、〜６６゜およびサブ行選択線６
７１１〜６７、ｎとの交点の数が減るので、ビット線容
量が減少する。したがって、第１の実施例の種々の効果
に加えて、アクセス時間のより一層の短縮を図ることが
できる。

また、上述のような交点の数の減少により、ビット線と
、メイン行選択線６６、〜６６、およびサブ行選択線６
７１．〜６７１ｏとの短絡が減り、製造歩留りが良くな
る。この結果、第１の実施例の種々の効果に加えて、半
導体記憶装置の製造コストをさらに安価にすることがで
きる。

また、この発明の第５の実施例に、前述の第２゜第３お
よび第４の実施例を組合わせることにより、アクセスの
より一層の高速化、消費電力のより一層の低減および信
頼度のより一層の向上を図ることができる。

第７図はこの発明の各実施例に用いられるメモリセルを
示す図である。この第７図に示した例は１つのメモリト
ランジスタ２１と１つのキャパシタ２２とからなるメモ
リセル］３を複数マトリックス状に配列したものである
。メモリトランジスタ２１のゲートにはローカルデコー
ダ６５から出力されたワード線６８，１が接続される。

メモリトランジスタ２１のドレインには列デコーダ５ａ
。

６ｂに接続されている小メモリセル群選択線７１１が接
続される。メモリトランジスタ２１のソースはキャパシ
タ２２を介して接地される。

このように構成された半導体記憶装置によると、メモリ
セル２３への直流電流低減の効果はないが、他の効果は
第１ないし第５の実施例と同様の効果が得られる。

また、上述の各実施例において、サブグローバルデコー
ダとローカルデコーダは２人力１出力のデコーダに比べ
て簡単なゲート回路であるため、面積の増大を無視でき
る程度のものにすることができる。

また、上述の各実施例において、メイン行選択線、サブ
行選択線１分割ワード線の材料は以下の組合わせが可能
である。

（１）　メイン行選択線としては、ポリシリコン、第１
金属配線層および第２金属配線層のいずれかで形成可能
である。

（２）　サブ行選択線としては、ポリシリコン層、第１
金属配線層および第２金属配線層のいずれかで形成可能
である。

（３）　分割ワード線としては、ポリシリコン層、第１
金属配線層および第２金属配線層のいずれかで形成可能
である。

上述のポリシリコン層は、メモリセルのアクセストラン
ジスタのゲートを構成するポリシリコンと共有すること
により、メモリの面積を増加することなく、大容量の半
導体記憶装置が得られる。

また、上述のメイン行選択線とサブ行選択線とを同一層
で形成すると、製造プロセスが簡単になるので、安価な
半導体記憶装置が得られる。特に、第５の実施例および
第５の実施例と第２．第３゜第４の実施例との組合わせ
の場合は、メイン行選択線とサブ行選択線の数は少ない
ので、線のピッチが緩くなる。このため、チップ面積を
増加させることがないため、安価な半導体記憶装置が得
られる。

また、上述のメイン行選択線とサブ行選択線は、それぞ
れを異なる層で形成することにより、メイン行選択線と
サブ行選択線のピッチでチップ面積が増加することはな
い。このため、チップ面積が小さい半導体記憶装置が得
られる。

さらに、上述のポリシリコンは、モリブデン。

タングステンなどの材料でポリサイド化されたものであ
れば、さらに高速の半導体記憶装置が得られることはい
うまでもない。

また、各実施例において、メイングローバルデコーダ、
サブグローバルデコーダおよびローカルデコーダは、Ａ
ＮＤゲートのシンボルで表わしているが、これは入力、
出力がＬｏｗ　　ＡＣＴＩＶＥでもＨｉｇｈ　　ＡＣＴ
ＩＶＥでもよく、広義のＡＮＤ機能ゲートであることは
いうまでもない。

さらに、各実施例においては、行選択線をメイン行選択
線とサブ行選択線の２階層に分けて選択する例を示した
が、さらに大容量の半導体ｆＣ！憶装置に対しては、３
階層、４階層と多層化した方が好ましいことはいうまで
もない。

［発明の効果］ 以上のように、この発明によれば、行選択線とワード線
とを別途設け、さらに行選択線を第１および第２の行選
択線に分割することにより、大容量の半導体記憶装置に
おいて、行選択線の容量および抵抗のより一層の低減を
図ることができ、アクセスの高速化および動作の信頼性
の向上を図ることができる。さらに、この発明によれば
、半導体記憶装置の動作の１サイクル中にドライブする
総負荷ゲート数をさらに減少させることができ、消費電
力のより一層の低減を図ることができ、さらにワード線
および行選択線の材料および製造プロセスの選択範囲を
広げることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例である半導体記憶装置
を示すブロック図である。第２図は第１図に示した実施
例の物理的レイアウトを示す図である。第３図はこの発
明の第２の実施例である半導体記憶装置の物理的レイア
ウトを示す図である。 第４図はこの発明の第３の実施例である半導体記憶装置
の物理的レイアウトを示す図である。第５図はこの発明
の第４の実施例である半導体記憶装置の物理的レイアウ
トを示す図である。第６図はこの発明の第５の実施例で
ある半導体記憶装置を示すブロック図である。第７図は
この発明の各実施例に用いられるメモリセルを示す図で
ある。第８図は半導体記憶装置の第１の従来例を示すブ
ロック図である。第９図は第８図に示した半導体記憶装
置のメモリセルアレイの周辺部の構成を示す図である。 第１０Ａ図および第１０Ｂ図は第９図のメモリセルの具
体的例を示す回路図である。第１１図は第８図に示した
センスアンプおよびＩ１０線駆動回路を示す図である。 第１２図は第１０Ａ図に示したメモリセルのレイアウト
の一例を示す図である。第１３図は第１２図に示したメ
モリセルの線１−１’の断面を示す図である。第１４図
は第１２図に示したメモリセルアレイのうちの２行５列
を示す図である。第１５図は第１の従来例の動作を説明
するためのタイミング図である。 第１６図は第２の従来例のブロック図である。 図において、６１は小メモリセル群、６２は大メモリセ
ル群、６３はメイングローバルデコーダ、６４はサブグ
ローバルデコーダ、６５はローカルデコーダ、６６はメ
イン行選択線、６７はサブ行選択線、６８は分割ワード
線、６９は行アドレス、７０は大メモリセル群選択線、
７１は小メモリセル群選択線を示す。 第 ４ 図 慎 閏 第１１ 図 第１０Ａ図 第１０８１１ ２０ａ　、２１ａ ＺｕＣ）、ｌｌＤ 第 １６ 図 ＾ＬＩ′Ｉ９閂へ ４［１ｉ’ →ミ ｂ］ａ ５１１） 手続補正書（ｊ５カ 平成２年　６月２８日 ２、発明の名称 階層的な行選択線を有する半導体記憶装置６、補正の対
象 図面の第１２図、第１４図および委任状７、補正の内容 （１）　図面の第１２図および第１４図の浄書を別紙の
通り（内容に変更なし）。 （２）　委任状を別紙の通り補正する。 以上 ３、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区丸の内二丁目２番３号名　称　
（６０１）三菱電機株式会社 代表者志岐守哉 ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル養 ５、補正命令の日付 平成２年５月２９８ どτ＼ 手 続 補 正 畜（自発） 平成３年４月２５日

Claims (1)

1. 【特許請求の範囲】 マトリックス状に配置され、それぞれが１つのトランジ
   スタと１つのキャパシタを含む複数のメモリセルからな
   り、複数の大メモリセル群に列方向に分割され、かつ前
   記複数の大メモリセル群のそれぞれはさらに、複数の小
   メモリセル群に列方向に分割されたメモリセルアレイ、 前記メモリセルアレイに設けられた複数の第１の行選択
   線、 前記複数の大メモリセル群のそれぞれに設けられた複数
   の第２の行選択線、 前記複数の小メモリセル群のそれぞれに設けられ、前記
   メモリセルに接続された複数のワード線、前記複数の大
   メモリセル群のいずれかを選択するための第１の選択信
   号を供給する第１の選択信号供給手段、 前記複数の小メモリセル群のいずれかを選択するための
   第２の選択信号を供給する第２の選択信号供給手段、 第２のアドレス信号に応じて、前記第１の行選択線のい
   ずれかを選択して活性化する第１のデコーダ手段、 前記大メモリセル群ごとに設けられ、前記第１の選択信
   号によって選択された大メモリセル群において、該選択
   された第１の行選択線に関連する第２の行選択線を選択
   して活性化するための、複数の第２のデコーダ手段、お
   よび 前記小メモリセル群ごとに設けられ、前記第２の選択信
   号によって選択された小メモリセル群において、前記選
   択された第２の行選択線に関連するワード線を選択して
   活性化するための、複数の第３のデコーダ手段を備えた
   、階層的な行選択線を有する半導体記憶装置。