JPH077809B2 - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH077809B2
JPH077809B2 JP63073286A JP7328688A JPH077809B2 JP H077809 B2 JPH077809 B2 JP H077809B2 JP 63073286 A JP63073286 A JP 63073286A JP 7328688 A JP7328688 A JP 7328688A JP H077809 B2 JPH077809 B2 JP H077809B2
Authority
JP
Japan
Prior art keywords
wiring
power supply
primary
clock signal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63073286A
Other languages
English (en)
Other versions
JPH01246845A (ja
Inventor
茂 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63073286A priority Critical patent/JPH077809B2/ja
Priority to US07/329,716 priority patent/US4906872A/en
Priority to KR1019890003977A priority patent/KR950010871B1/ko
Priority to EP89303117A priority patent/EP0335697B1/en
Priority to DE68925656T priority patent/DE68925656T2/de
Publication of JPH01246845A publication Critical patent/JPH01246845A/ja
Publication of JPH077809B2 publication Critical patent/JPH077809B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はクロック信号を用いる集積回路装置例えば論理
LSIに係り、特にロウ構造を有するクロック信号により
制御される集積回路に関するものである。
（従来の技術） 第４図（ａ）（ｂ）に示されるようなフリップフロッ
プ，レジスタ，ラッチ等の複数個の論理素子をそれぞれ
の内部に備えた複数のロウ１を有するロウ方式又はマク
ロブロック方式のLSI3では前記複数個のロウは互いに平
行に配置され、前記LSI3の内部に位置し、前記LSI3の外
縁部に入出力ブロック５が位置する。
第４図（ａ）（ｂ）中の前記複数のロウ１の存在部分の
拡大図は第５図に示される。この第５図に於いて、前記
各ロウ１は平行に配置され、前記複数個のロウ１には、
前記入出力端５の一部である電源端子７を介して電源電
位に接続される１次電源配線９と、前記入出力ブロック
５の一部である接地端子11を介して基準電位に接続（接
地）される１次接地配線13とが、それぞれ２次電源配線
15及び２次接地配線17を介して、接続される。前記複数
個のロウ１中の前記複数個の論理素子19はクロック信号
によって駆動され、分割駆動方式を用いる場合、前記入
出力ブロック５の一部であるクロック信号入力端子21に
１次クロックドライバ23の入力端子がクロック信号入力
配線24によって接続され、且つ前記１次クロックドライ
バ23の出力端は複数個の２次クロックドライバ27の入力
端に前記クロック信号入力配線25を介して接続される。
尚、前記複数個の２次クロックドライバ27の駆動能力は
前記１次クロックドライバ23よりも通常は小さくなって
いる。又、前記１次クロックドライバ23の電源端及び接
地端はそれぞれ前記１次電源配線９及び１次接地配線13
にそれぞれ前記２次電源配線15及び２次接地配線17を介
して、接続される。更に前記複数の２次クロックドライ
バ27の出力端はクロック信号出力配線29を介して、各前
記ロウ１中の前記複数個の論理素子19に接続される。
このように、従来は前記２次クロックドライバ27と前記
１次電源配線９及び前記１次接地配線13との間の距離が
大きかったため、前記２次クロックドライバ27の動作時
に前記２次電源配線15上並びに前記２次接地配線17上に
ノイズが発生することがあった。
尚、本発明は同一発明者による同日特許出願の発明「集
積回路」と関連を有している。
（発明が解決しようとする課題） 上述したように、第５図に示す従来のLSI素子構造で
は、１次電源配線及び１次接地配線から２次クロックド
ライバまでの距離が長かったため、２次クロックドライ
バの動作時に、ノイズが発生するという課題があった。
本発明は以上のような課題を解消するためになされたも
ので、その目的とするところは、クロック信号を用い、
ロウを有するLSIに於いてノイズの少ない集積回路を提
供することにある。
［発明の構成］ （課題を解決するための手段） この発明に於けるクロック信号により制御される集積回
路では、クロック信号を用いるLSIに於いて、２次クロ
ックドライバを複数個の論理素子を有するロウの１次電
源配線及び１次接地配線に近い端部に設置し、前記１次
電源配線及び前記１次接地配線から前記２次クロック配
線から前記２次クロックドライバまでの距離を短縮す
る。（作 用） このように構成すればクロック信号を用いるLSIに於い
て、クロック信号により制御される集積回路の２次電源
配線及び２次接地配線上のノイズを減少させることが可
能である。
（実施例） 以下図面に示す実施例に基づいて本発明を詳細に説明す
る。本発明はクロック信号を用いて複数個の論理素子19
の同期をとるLSI3に関するもので特に第４図（ａ）
（ｂ）に示されるようなロウ方式のLSI3に適用される。
すなわちクロック信号を使用し、第４図（ａ）に示され
るロウを用いたLSI及び第４図（ｂ）に示される複数の
ロウから成るマクロブロック,RAM31,ROM33を有するLSI
に適用できる。
まず、第１図に示される本発明の一実施例の構造を説明
する。第４図に示される入出力端５の一部であるクロッ
ク信号入力端子21にクロック信号配線24を介して１次ク
ロックドライバ23が接続される。この１次クロックドラ
イバ23はインバータを有し、入力信号に応じた出力信号
が出力される。フリップフロップ，レジスタ，ラッチ等
の複数個の論理素子19を内部に有し、長手方向に関して
平行に配置される複数のロウ１中には入力電位に応じた
出力電位が出力され、インバータにより構成される通常
前記１次クロックドライバ23よりも小さい駆動能力を有
する２次クロックドライバ27が存在する。前記２次クロ
ックドライバ27は前記複数個のロウ１の前記１次電源配
線９側の端部に位置する。又、前記クロック信号入力配
線25は前記ロウ１の長手方向に関して垂直に配置され
る。更に前記２次クロックドライバ27の入力端は前記１
次クロックドライバ23の出力端に前記クロック信号入力
配線25を介して接続される。又、複数個の前記２次クロ
ックドライバ27の出力端及び複数個の前記ロウ１中の前
記複数個の論理素子19はクロック信号出力配線29によっ
て接続されている。又、前記複数個のロウ１の長手方向
に関して垂直に１次電源配線９及び１次接地配線13が接
続される。前記１次電源配線９および１次接地配線13は
第４図中の入出力ブロック５の一部である電源端子７及
び接地端子11に接続され、且つ前記１次クロックドライ
バ23の電源端及び接地端、前記複数個の２次クロックド
ライバ27の電源端及び接地端、前記複数個の論理素子19
の電源端及び接地端に２次電源配線15及び２次接地配線
７を介して接続される。尚、前記１次電源配線９及び前
記１次接地配線13のどちらが前記ロウ１の近く配置され
ても効果は同様である。
次に本実施例の効果を説明する。本実施例では、前記１
次電源配線９及び前記第１接地配線13から、前記複数の
２次クロックドライバ27までの距離が縮まり、配線上の
抵抗，容量及びインピーダンスが減少し、前記複数個の
論理素子19の誤動作の原因であるクロック信号のスイッ
チング時のノイズの発生を抑えることが可能となる。す
なわち、クロック信号の立上り及び下降部分であるエッ
ジに於いて、すべての前記２次クロックドライバ27がス
イッチング動作を行なうために、前記２次電源配線15及
び前記２次接地配線17上に多量の電流が流れて、発生し
たノイズを減少させることに効果がある。
又、前記１次クロックドライバ23と前記複数個の２次ク
ロックドライバ27の間の前記クロック信号入力配線25が
前記複数のロウ１の長手方向に関して垂直に配置される
ことで、前記複数のロウ１相互間の空間中の前記クロッ
ク信号入力配線25の面積が縮小することで、LSIの高集
積化が促進され、この配線25の抵抗，容量が減少し、こ
の抵抗，容量によって発生していたRC遅延であるスキュ
ーが従来例よりも減少する。
次に第２図に示される実施例の構造を説明する。この第
２の実施例では、前記複数個の２次クロックドライバ27
が前記複数個のロウ１の長手方向に関して同位置にあ
り、前記複数の２次クロックドライバ27上に前記１次電
源配線９及び前記１次接地配線13が位置している。更
に、前記１次電源配線９と前記１次接地配線13の近傍に
クロック信号入力配線25が位置し、前記２次クロックド
ライバ27中のソースが前記１次電源配線９、前記１次接
地配線13に接続されている。他の構成は第１の実施例と
同じ構成を有している。
次にこの第２の実施例の効果を説明する。この第２の実
施例では、第１の実施例と同様の効果を有し、更に前記
１次電源配線９及び前記１次接地配線13から前記複数個
の２次クロックドライバ27までの距離が第１の実施例以
上に縮まり、前記複数個の論理素子19の誤動作の原因で
あるクロック信号のスイッチング時のノイズの発生を第
２の実施例以上の抑えることが可能となる。すなわち、
クロック信号の立上り及び下降部分であるエッジに於い
て、すべての前記２次クロックドライバ27がスイッチン
グ動作を行なうために、前記２次電源配線15及び前記２
次接地配線17上に多量の電流が流れて、発生したノイズ
を第１の実施例以上に減少させることに効果がある。
次に第３図に示される第３の実施例の構造を説明する。
この第３の実施例では、前記複数のロウ１各々について
２つの前記２次クロックドライバ27が前記複数個のロウ
１の長手方向に関して、両端部に配置される。又、２つ
の前記２次クロックドライバ27上には、各々第２の実施
例と同様に前記１次電源配線９、前記１次接地配線13及
び前記クロック信号入力配線25が前記複数個のロウ１の
長手方向に関して垂直に直線状に配置される。更に前記
複数個の論理素子19は２つの前記１次電源配線９、前記
１次接地配線13へ、それぞれ前記２次電源配線15、前記
２次接地配線17を介して接続される。
次にこの第３の実施例の効果を説明する。この第３の実
施例では、前記第２の効果の他に、前記複数個のロウ１
の各々に含まれる前記２次クロックドライバ27の数は前
記複数個のロウ１中のゲートの数や負荷の大きさ等によ
って、前記クロック信号出力配線29のスキューを軽減す
るのに最適な数を設定することが可能である。すなわち
第３の実施例では、複数の前記ロウ１の各々に２つの前
記２次クロックドライバ27が設けられているが、この変
形例は前記２次クロックドライバ27の複数個の前記ロウ
１の各々に含まれる数は２つに限られることはなく、負
荷の大きさによって前記クロック信号出力配線29のスキ
ューを軽減するのに適当な個数を選ぶことができる。こ
のように、前記２次クロックドライバ27の出力端から、
前記複数個の論理素子19までの距離を短縮することによ
り、前記クロック信号出力配線29の容量，抵抗を減少さ
せ、スキューを軽減することが可能となる。
以上３つの実施例について説明したが、本発明はこれら
に限られるものではなく、例えば前記２次クロックドラ
イバ27はすべての前記複数個のロウ１に設定する必要は
なく、数ロウ間隔で、前記２次クロックドライバ27を配
置することも可能である。
上記のような２次クロックドライバ27は自動設計によっ
て配置可能であり、且つ手作業によっても少ない工程数
で配置可能である。
以上説明した３つの実施例では、いずれも前記１次電源
配線９及び前記１次接地配線13から複数個の前記ロウ１
中の前記２次クロックドライバ27の電源端及び接地端へ
の距離を従来例よりも短縮することで、前記２次電源配
線17及び前記２次接地配線15上に発生するノイズを減少
させる効果がある。
［発明の効果］ 本発明は以上説明したようにクロック信号を用いている
LSIに於いて、２次電源配線及び２次接地配線上に発生
するノイスが従来例よりも小さいクロック信号により制
御される集積回路を提供することができる。
【図面の簡単な説明】 第１図は本発明の第１実施例である２次クロックドライ
バを有する複数個のロウのブロック図、第２図は本発明
の第２実施例である２次クロックドライバを有する複数
個のロウのブロック図、第３図は本発明の第３実施例で
ある２次クロックドライバを有する複数個のロウのブロ
ック図、第４図（ａ）は複数個のロウを内部に有するロ
ウ方式LSIのブロック図、第４図（ｂ）は複数個のロウ
から構成されるマクロブロックを内部に有するマクロブ
ロック方式LSIのブロック図、第５図は従来の技術であ
る２次クロックドライバを有する複数個のロウのブロッ
ク図である。 １……ロウ,9……１次電源配線， 13……１次接地配線,15……２次電源配線， 17……２次接地配線,19……論理素子， 23……１次クロックドライバ， 25……クロック信号入力配線， 27……２次クロックドライバ， 29……クロック信号出力配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】電源電位に接続される１次電源配線と、 基準電位に接続される１次接地配線と、 電源端及び接地端が前記１次電源配線及び１次接地配線
    に接続され、且つクロック信号入力端にクロック信号が
    入力される１次クロックドライバと、 前記１次クロックドライバに接続されるクロック信号入
    力配線と、 前記１次電源配線に接続される第１の２次電源配線と、 前記１次接地配線に接続される第１の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され、電源端が前記
    第１の２次電源配線に接続され、且つ接地端が前記第１
    の２次接地配線に接続される第１の２次クロックドライ
    バと、この第１の２次クロックドライバからのクロック
    信号によって同期が行なわれ、且つ前記第１の２次電源
    配線及び前記第１の２次接地配線に接続される第１の複
    数個の論理素子とを有し、且つ前記第１の２次クロック
    ドライバが前記１次電源配線及び前記１次接地配線に近
    い端部に配置される第１ロウと、 前記第１の２次クロックドライバに接続されて、前記第
    １の複数個の論理素子にクロック信号を供給する第１の
    クロック信号出力配線と、 前記１次電源配線に接続される第２の２次電源配線と、 前記１次接地配線に接続される第２の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され、電源端が前記
    第２の２次電源配線に接続され、且つ接地端が前記第２
    の２次接地配線に接続される第２の２次クロックドライ
    バと、この第２の２次クロックドライバからのクロック
    信号によって同期が行なわれ、且つ前記第２の２次電源
    配線及び前記第２の２次接地配線に接続される第２の複
    数個の論理素子とを有し、且つ前記第２の２次クロック
    ドライバが前記１次電源配線及び前記１次接地配線に近
    い端部に配置され、前記第１ロウの長手方向に関して前
    記第１ロウと平行に配置される第２ロウと、 前記第２の２次クロックドライバに接続されて、前記第
    ２の複数個の論理素子にクロック信号を供給する第２の
    クロック信号出力配線と を備え、前記１次電源配線、前記１次接地配線及び前記
    クロック信号入力配線が前記第１及び第２ロウの長手方
    向に関して垂直に配置され、且つ前記第１の２次クロッ
    クドライバ及び第２の２次クロックドライバの上方に配
    置されることを特徴とするクロック信号により制御され
    る集積回路。
  2. 【請求項２】電源電位に接続される第１の１次電源配線
    と、 基準電位に接続される第１の１次接地配線と、 電源端及び接地端が前記第１の１次電源配線及び前記第
    １の１次接地配線に接続され、且つクロック信号入力端
    にクロック信号が入力される１次クロックドライバと、 前記１次クロックドライバに接続される第１のクロック
    信号入力配線と、 前記第１の１次電源配線に接続される第１の２次電源配
    線と、 前記第１の１次接地配線に接続される第１の２次接地配
    線と、 電源電位に接続される第２の１次電源配線と、 基準電位に接続される第２の１次接地配線と、 前記１次クロックドライバに接続される第２のクロック
    信号入力配線と、 前記第２の１次電源配線に接続される第２の２次電源配
    線と、 前記第２の１次接地配線に接続される第２の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して前記１次クロックドライバのクロック信号出力
    端に接続され、電源端が前記第１の２次電源配線に接続
    され、且つ接地端が前記第１の２次接地配線に接続され
    る第１の２次クロックドライバと、この第１の２次クロ
    ックドライバからのクロック信号によって同期が行なわ
    れ、且つ前記第１の２次電源配線及び前記第１の２次接
    地配線に接続される第１の複数個の論理素子と、クロッ
    ク信号入力端が前記第２のクロック信号入力配線を介し
    て前記１次クロックドライバのクロック信号出力端に接
    続され、電源端が前記第２の２次電源配線に接続され、
    且つ接地端が前記第２の２次接地配線に接続される第２
    の２次クロックドライバと、この第２の２次クロックド
    ライバからのクロック信号によって同期が行なわれ、且
    つ前記第２の２次電源配線及び前記第２の２次接地配線
    に接続される第２の複数個の論理素子とを有する第１ロ
    ウと、 前記第１の２次クロックドライバのクロック信号出力端
    に接続されて、前記第１の複数個の論理素子にクロック
    信号を供給する第１のクロック信号出力配線と、 前記第２の２次クロックドライバのクロック信号出力端
    に接続されて、前記第２の複数個の論理素子にクロック
    信号を供給する第２のクロック信号出力配線と、 前記第１の１次電源配線に接続される第３の２次電源配
    線と、 前記第１の１次接地配線に接続される第３の２次接地配
    線と、 前記第２の１次電源配線に接続される第４の２次電源配
    線と、 前記第２の１次接地配線に接続される第４の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して前記１次クロックドライバのクロック信号出力
    端に接続され、電源端が前記第３の２次電源配線に接続
    され、且つ接地端が前記第３の２次接地配線に接続され
    る第３の２次クロックドライバと、この第３の２次クロ
    ックドライバからのクロック信号によって同期が行なわ
    れ、且つ前記第３の２次電源配線及び前記第３の２次接
    地配線に接続される第３の複数個の論理素子と、クロッ
    ク信号入力端が前記第２のクロック信号入力配線を介し
    て前記１次クロックドライバのクロック信号出力端に接
    続され、電源端が前記第４の２次電源配線に接続され、
    且つ接地端が前記第４の２次接地配線に接続される第４
    の２次クロックドライバと、この第４の２次クロックド
    ライバからのクロック信号によって同期が行なわれ、且
    つ前記第４の２次電源配線及び前記第４の２次接地配線
    に接続される第４の複数個の論理素子とを有する第２ロ
    ウと、 前記第３の２次クロックドライバに接続されて、前記第
    ３の複数個の論理素子にクロック信号を供給する第３の
    クロック信号出力配線と、 前記第４の２次クロックドライバに接続されて、前記第
    ４の複数個の論理素子にクロック信号を供給する第４の
    クロック信号出力配線と を備え、前記第１の１次電源配線及び第２の１次電源配
    線、前記第１の１次接地配線及び第２の１次接地配線、
    並びに前記第１のクロック信号入力配線及び第２のクロ
    ック信号配線が前記第１ロウ及び第２ロウの長手方向に
    関して垂直に配置され、前記第１の２次クロックドライ
    バ及び第３の２次クロックドライバが前記第１の１次電
    源配線及び第１の１次接地配線に近い前記第１ロウ及び
    第２ロウの端部にそれぞれ配置され、前記第２の２次ク
    ロックドライバ及び第４の２次クロックドライバが前記
    第２の１次電源配線及び第２の１次接地配線に近い前記
    第１ロウ及び第２ロウの端部にそれぞれ配置され、前記
    第１の１次電源配線、前記第１の１次接地配線及び前記
    第１のクロック信号入力配線が前記第１の２次クロック
    ドライバ及び第３の２次クロックドライバの上方に配置
    され、且つ第２の１次電源配線、第２の１次接地配線及
    び前記第２のクロック信号配線が前記第２の２次クロッ
    クドライバ及び第４の２次クロックドライバの上方に配
    置されることを特徴とするクロック信号により制御され
    る集積回路。
JP63073286A 1988-03-29 1988-03-29 集積回路 Expired - Lifetime JPH077809B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63073286A JPH077809B2 (ja) 1988-03-29 1988-03-29 集積回路
US07/329,716 US4906872A (en) 1988-03-29 1989-03-28 Integrated circuit device
KR1019890003977A KR950010871B1 (ko) 1988-03-29 1989-03-29 집적회로
EP89303117A EP0335697B1 (en) 1988-03-29 1989-03-29 Integrated circuit device comprising interconnection wiring
DE68925656T DE68925656T2 (de) 1988-03-29 1989-03-29 Integrierte Schaltung mit einer Verbindungsverdrahtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63073286A JPH077809B2 (ja) 1988-03-29 1988-03-29 集積回路

Publications (2)

Publication Number Publication Date
JPH01246845A JPH01246845A (ja) 1989-10-02
JPH077809B2 true JPH077809B2 (ja) 1995-01-30

Family

ID=13513753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63073286A Expired - Lifetime JPH077809B2 (ja) 1988-03-29 1988-03-29 集積回路

Country Status (5)

Country Link
US (1) US4906872A (ja)
EP (1) EP0335697B1 (ja)
JP (1) JPH077809B2 (ja)
KR (1) KR950010871B1 (ja)
DE (1) DE68925656T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012427A (en) * 1988-01-30 1991-04-30 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of manufacturing the same
US5233235A (en) * 1988-08-16 1993-08-03 Siemens Aktiengesellschaft On-chip intermediate driver for discrete WSI systems
JP2622612B2 (ja) * 1989-11-14 1997-06-18 三菱電機株式会社 集積回路
US5079442A (en) * 1990-03-28 1992-01-07 Advanced Micro Devices, Inc. Apparatus adaptable for use as a replacement output driver in a signal generating circuit
JP3017789B2 (ja) * 1990-10-18 2000-03-13 三菱電機株式会社 半導体集積回路装置のレイアウト設計方法
KR930008310B1 (ko) * 1991-02-05 1993-08-27 삼성전자 주식회사 반도체 메모리장치의 워드라인드라이버단 배치방법
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JP2826446B2 (ja) * 1992-12-18 1998-11-18 三菱電機株式会社 半導体集積回路装置及びその設計方法
DE4422456B4 (de) * 1993-06-30 2004-07-01 Intel Corporation, Santa Clara Taktverteilungssystem für einen Mikroprozessor
JP3112784B2 (ja) * 1993-09-24 2000-11-27 日本電気株式会社 クロック信号分配回路
US5416431A (en) * 1994-03-21 1995-05-16 At&T Corp. Integrated circuit clock driver having improved layout
US5663677A (en) * 1995-03-30 1997-09-02 Lucent Technologies Inc. Integrated circuit multi-level interconnection technique
US5751650A (en) * 1995-10-02 1998-05-12 Matsushita Electronics Corporation Electric signal supply circuit and semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115352A (en) * 1979-02-27 1980-09-05 Fujitsu Ltd Clock distributing circuit of ic device
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
JPS6182525A (ja) * 1984-09-29 1986-04-26 Toshiba Corp 半導体集積回路装置
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路

Also Published As

Publication number Publication date
DE68925656T2 (de) 1996-08-01
DE68925656D1 (de) 1996-03-28
EP0335697A2 (en) 1989-10-04
EP0335697B1 (en) 1996-02-14
JPH01246845A (ja) 1989-10-02
US4906872A (en) 1990-03-06
KR950010871B1 (ko) 1995-09-25
KR890015409A (ko) 1989-10-30
EP0335697A3 (en) 1990-05-23

Similar Documents

Publication Publication Date Title
US5309015A (en) Clock wiring and semiconductor integrated circuit device having the same
US5045725A (en) Integrated standard cell including clock lines
KR900000105B1 (ko) 반도체 집적회로 장치
JPH077809B2 (ja) 集積回路
JPH055407B2 (ja)
WO1984000252A1 (en) Power bus routing for gate arrays
JPH01246847A (ja) 集積回路
JPS61283092A (ja) リセツトあるいはセツト付記憶回路を有した半導体集積回路
JP3026387B2 (ja) 半導体集積回路
US4866310A (en) Clock signal generator
US5994924A (en) Clock distribution network with dual wire routing
EP0829963A2 (en) Clocking scheme
EP0514845B1 (en) Multiplexer circuit less liable to malfunction
JP2001068553A (ja) 電子回路
JPH0132531B2 (ja)
JPH0437447B2 (ja)
JPH01184937A (ja) クロック配線方法
JP2002357636A (ja) スキャンテスト用フリップフロップ回路、論理マクロ、スキャンテスト回路及びそのレイアウト方法
US6144224A (en) Clock distribution network with dual wire routing
JPH0518462B2 (ja)
JPH029149A (ja) スタンダードセル
JPH05101205A (ja) 半導体集積回路
JPH07169914A (ja) 半導体集積回路
JPH0611103B2 (ja) 出力回路
JPH01261021A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080130

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090130

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090130

Year of fee payment: 14